JP3126082B2 - Complementary transistor and method of manufacturing the same - Google Patents
Complementary transistor and method of manufacturing the sameInfo
- Publication number
- JP3126082B2 JP3126082B2 JP05087194A JP8719493A JP3126082B2 JP 3126082 B2 JP3126082 B2 JP 3126082B2 JP 05087194 A JP05087194 A JP 05087194A JP 8719493 A JP8719493 A JP 8719493A JP 3126082 B2 JP3126082 B2 JP 3126082B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity element
- source
- well
- type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ラッチアップが生じ
ず、安定に動作しうるＣＭＯＳ(相補形メタルオキサイ
ドセミコンダクタ)などの相補形トランジスタおよびそ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary transistor such as a CMOS (complementary metal oxide semiconductor) which can operate stably without latch-up and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、例えばＣＭＯＳトランジスタは、
図３に示すような方法で製造されている。まず、図３
(a)に示すように、Ｐ型の半導体基板２１の表面に、Ｎ
型不純物元素を低濃度で拡散させてＮ-型の深いウエル
２２を形成した後、全面に数１００Åの酸化膜を形成
し、続いてシリコン窒化膜をＣＶＤ(化学的気相析出)法
で堆積する。次に、図３(b)に示すように、ホトエッチ
工程により、将来活性領域となるべき箇所にシリコン窒
化膜が残存するようにパターニングした後、素子分離の
ためのＬＯＣＯＳ(ローカル・オキシデイション・オブ・シ
リコン)酸化膜２３を形成する。そして、ゲート酸化膜
２４を形成し、閾値電圧制御用のイオン注入を行なった
後、例えば多結晶シリコン等によりゲート電極２５を形
成する。さらに、図３(c)に示すように、Ｎ-型のウエル
２２の表面に、ＰチャンネルＭＯＳトランジスタのソー
ス,ドレイン領域のパターニング２６を、セルフ・アライ
ンメントで行ない、Ｂ(ボロン)イオンを加速エネルギ２
０keＶ,ドーズ量３×１０15イオン／cm2の条件で注入し
て、ソース領域２７とドレイン領域２８を形成する。最
後に、図３(d)に示すように、ＮチャンネルＭＯＳトラ
ンジスタのソース,ドレイン領域２９,３０を、Ａs(砒
素)のイオン注入により同様に形成した後、全面に酸化
膜３１を形成し、周知の方法でＰ;Ｎチャンネル夫々の
ソース,ドレイン電極３２,３３;３４,３５を形成して、
ＣＭＯＳトランジスタが完成する。2. Description of the Related Art Conventionally, a CMOS transistor, for example,
It is manufactured by a method as shown in FIG. First, FIG.
As shown in (a), the surface of the P-type semiconductor substrate 21 has N
After the N - type deep well 22 is formed by diffusing the N-type impurity element at a low concentration, an oxide film of several hundred degrees is formed on the entire surface, and then a silicon nitride film is deposited by a CVD (chemical vapor deposition) method. I do. Next, as shown in FIG. 3B, patterning is performed by a photoetching process so that a silicon nitride film remains in a portion to be an active region in the future, and then a LOCOS (local oxidation layer) for element isolation is formed. (Silicon of silicon) oxide film 23 is formed. Then, after forming a gate oxide film 24 and performing ion implantation for threshold voltage control, a gate electrode 25 is formed of, for example, polycrystalline silicon. Further, as shown in FIG. 3 (c), patterning 26 of the source / drain regions of the P-channel MOS transistor is performed on the surface of the N − -type well 22 by self-alignment, and B (boron) ions are accelerated by the acceleration energy. 2
The source region 27 and the drain region 28 are formed by implanting under conditions of 0 keV and a dose amount of 3 × 10 15 ions / cm 2 . Finally, as shown in FIG. 3D, after the source and drain regions 29 and 30 of the N-channel MOS transistor are similarly formed by ion implantation of As (arsenic), an oxide film 31 is formed on the entire surface. The source and drain electrodes 32, 33; 34, 35 of the P and N channels are formed by a well-known method,
The CMOS transistor is completed.
【０００３】[0003]
【発明が解決しようとする課題】ところが、上記従来の
ＣＭＯＳトランジスタでは、図３(c)の矢印で示すよう
に、Ｐチャンネル側のソース,ドレイン領域２７,２８
に、抵抗を下げるために高濃度のＢをイオン注入してい
るため、Ｐ+型のソース,ドレイン領域２７,２８をエミ
ッタ、Ｎ-型のウエル２２をベース、Ｐ型の半導体基板
２１をコレクタとする寄生ＰＮＰトランジスタの電流増
幅率Ｈfeが増大して、動作時にラッチアップが生じる。
そして、このラッチアップの防止策は、現在、ドレイン
領域２８と半導体基板２１との距離(上記寄生トランジ
スタのベース幅)を広げることしかなく、そうすると、
必然的にトランジスタのサイズが大きくなるうえ、製造
コストも上昇するという問題がある。However, in the above-mentioned conventional CMOS transistor, as shown by arrows in FIG. 3C, the source and drain regions 27 and 28 on the P-channel side.
Since high-concentration B is ion-implanted to lower the resistance, the P + -type source and drain regions 27 and 28 are used as emitters, the N -- type well 22 is used as a base, and the P-type semiconductor substrate 21 is used as a collector. The current amplification factor Hfe of the parasitic PNP transistor increases, and latch-up occurs during operation.
The only countermeasure against this latch-up is currently to increase the distance between the drain region 28 and the semiconductor substrate 21 (base width of the parasitic transistor).
Inevitably, the size of the transistor increases and the manufacturing cost increases.
【０００４】そこで、本発明の目的は、ソース,ドレイ
ン領域の形成手法を工夫することによって、トランジス
タのサイズを拡大することなく、寄生トランジスタの電
流増幅率を抑えて、低コストで安定に動作する相補形ト
ランジスタおよびその製造方法を提供することにある。Therefore, an object of the present invention is to improve the method of forming the source and drain regions, suppress the current amplification factor of the parasitic transistor without increasing the size of the transistor, and operate stably at low cost. A complementary transistor and a method for manufacturing the same are provided.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するた
め、本発明の相補形トランジスタは、Ｐ型の基板と、こ
の基板の表面に所定のＮ型不純物元素を導入して設けら
れたＮ型のウエルと、このウエルの表面に所定のＰ型不
純物元素を導入して互いに間隔をあけて設けられたＰ型
のソース領域およびドレイン領域と、このソース,ドレ
イン領域の間の上記ウエルの表面に、絶縁膜を介して両
領域に跨るように設けられたゲート電極を有するものに
おいて、上記ソース領域およびドレイン領域の表面に、
不活性不純物元素イオンあるいは不活性不純物元素を組
成に含むイオンを注入して、欠陥層が設けられているこ
とを特徴とする。In order to achieve the above object, a complementary transistor according to the present invention comprises a P-type substrate and an N-type substrate provided by introducing a predetermined N-type impurity element into the surface of the substrate. A P-type source region and a drain region which are provided at a distance from each other by introducing a predetermined P-type impurity element into the surface of the well; and a surface of the well between the source and drain regions. Having a gate electrode provided so as to straddle both regions with an insulating film interposed therebetween, the surface of the source region and the drain region,
A defect layer is provided by implanting an inert impurity element ion or an ion containing an inert impurity element in its composition.
【０００６】また、本発明の相補形トランジスタの製造
方法は、Ｐ型の基板の表面に、所定のＮ型不純物元素を
導入してＮ型のウエルを形成し、このウエルの表面に所
定のＰ型不純物元素を導入して、Ｐ型のソース領域およ
びドレイン領域を互いに間隔をあけて形成した後、上記
ソース,ドレイン領域の間の上記ウエルの表面に、両領
域に跨るように絶縁膜を介してゲート電極を形成する方
法において、上記ソース領域およびドレイン領域を形成
するとき、上記ウエルの表面に上記Ｐ型不純物元素と不
活性不純物元素とを組成に含むイオンを注入するととも
に、そのソース領域およびドレイン領域内に欠陥層を形
成することを特徴とする。なお、上記製造方法におい
て、上記Ｐ型不純物元素はＢ、上記不活性不純物元素は
Ｆであり、上記ソース領域およびドレイン領域を形成す
るとき、ＢＦ2イオンをドーズ量５×１０15イオン／cm2
以上の条件で注入し、続いて、ＢＦ2に含まれたＢを１
０００℃以下の温度でアニールして活性化させることが
望ましい。In the method of manufacturing a complementary transistor according to the present invention, an N-type well is formed by introducing a predetermined N-type impurity element into the surface of a P-type substrate, and a predetermined P-type well is formed on the surface of the well. After introducing a p-type impurity element and forming a P-type source region and a drain region at an interval from each other, an insulating film is provided on the surface of the well between the source and drain regions so as to extend over both regions. Forming the source region and the drain region by implanting ions containing a composition of the P-type impurity element and the inert impurity element into the surface of the well; A defect layer is formed in the drain region. In the above manufacturing method, the P-type impurity element is B, and the inactive impurity element is F. When forming the source and drain regions, BF 2 ions are dosed at 5 × 10 15 ions / cm 2.
Injection was carried out under the above conditions, and then B contained in BF 2 was
It is desirable to activate by annealing at a temperature of 000 ° C. or lower.
【０００７】[0007]
【作用】請求項１の相補形トランジスタのソース領域及
びドレイン領域内に、表面からの不活性不純物元素イオ
ンあるいは不活性不純物元素を含むイオンの注入などに
より設けられた欠陥層において、動作時に、このソー
ス,ドレイン領域をエミッタとする寄生ＰＮＰトランジ
スタに注入された電子の再結合が起こり、再結合電流が
増大、つまりエミッタ注入効率が低下する。この結果、
上記寄生ＰＮＰトランジスタの電流増幅率Ｈfeが低下し
て、動作時にラッチアップは生じなくなり、動作が安定
する。また、ソース,ドレイン領域と半導体基板との距
離を広げないので、トランジスタのサイズが拡大せず、
従って、製造コストの上昇が抑えられる。According to a first aspect of the present invention, in a source / drain region of a complementary transistor according to the first aspect, a defect layer provided by implantation of an inert impurity element ion or an ion containing an inert impurity element from the surface or the like during operation. Recombination of electrons injected into the parasitic PNP transistor having the source and drain regions as emitters occurs, and the recombination current increases, that is, the emitter injection efficiency decreases. As a result,
The current amplification factor Hfe of the parasitic PNP transistor decreases, so that latch-up does not occur during operation, and the operation is stabilized. Also, since the distance between the source and drain regions and the semiconductor substrate is not increased, the size of the transistor does not increase,
Therefore, an increase in manufacturing cost is suppressed.
【０００８】請求項２の相補形トランジスタの製造方法
では、ソース,ドレイン領域を形成すべくウエルの表面
から、Ｐ型不純物元素と不活性不純物元素とを組成に含
むイオンを注入すると、たとえば、ウエルの表面近傍の
結晶構造が、単結晶からアモルファスに変化し、次いで
熱処理等を行なうと上記単結晶とアモルファスの界面に
欠陥層が形成される。この欠陥層は、トランジスタの動
作時に上述の請求項１の欠陥層と同様に作用して、寄生
ＰＮＰトランジスタの電流増幅率Ｈfeを低下させ、動作
時のラッチアップを防止して、トランジスタのサイズを
拡大することなく、製造コストの低減をもたらす。請求
項３の製造方法は、請求項２のＰ型不純物元素をＢ,不
活性不純物元素をＦとした手法であるが、ＢＦ2イオン
をドーズ量５×１０15イオン／cm2以上の条件で注入す
ると、ウエルの表面近傍がアモルファス化される。続い
て、１０００℃以下の温度でアニールを行なうと、上記
アモルファスともとのウエルの例えば単結晶との界面
に、欠陥層が形成される。従って、この製造方法で製造
された相補形トランジスタも、上述と同様の作用および
効果を奏する。In the method of manufacturing a complementary transistor according to the second aspect, ions containing a P-type impurity element and an inert impurity element in the composition are implanted from the surface of the well to form source and drain regions. The crystal structure near the surface changes from a single crystal to an amorphous state, and when heat treatment or the like is performed, a defect layer is formed at the interface between the single crystal and the amorphous. This defective layer acts in the same manner as the above-described defective layer during the operation of the transistor, reduces the current amplification factor Hfe of the parasitic PNP transistor, prevents latch-up during operation, and reduces the size of the transistor. Without scaling, it results in reduced manufacturing costs. The manufacturing method of claim 3 is a method in which the P-type impurity element of claim 2 is B and the inactive impurity element is F, but the BF 2 ion is dosed at 5 × 10 15 ions / cm 2 or more. Upon implantation, the vicinity of the surface of the well is made amorphous. Subsequently, when annealing is performed at a temperature of 1000 ° C. or less, a defect layer is formed at the interface between the amorphous and the original well, for example, a single crystal. Therefore, the complementary transistor manufactured by this manufacturing method has the same operation and effect as described above.
【０００９】[0009]
【実施例】以下、本発明を図示の実施例により詳細に説
明する。図１(d)は、本発明の相補形トランジスタの一
実施例を示す縦断面図であり、このＣＭＯＳトランジス
タは、ウエル２内のソース,ドレイン領域７,８の組成,
構造が異なる点を除いて、図３(d)で述べたトランジス
タと同じ構成であり、対応する領域には図３(d)中の番
号から２０を減じた番号を付している。すなわち、図１
(d)において、１はＰ型の半導体基板、２はこの基板１
の表面にＮ型不純物元素を低濃度で拡散させて形成され
たＮ-型のウエル、３は素子分離のためのＬＯＣＯＳ酸
化膜、４はゲート酸化膜、５はこの膜４の上に多結晶シ
リコン等で形成されたゲート電極、７,８はこのゲート
電極５の両側の上記ウエル２の表面にＢＦ2イオンを注
入して形成され、表面近傍にアニーリングによる欠陥層
１６を夫々もつＰ+型のソース領域,ドレイン領域であ
り、上記ゲート電極５,ソース,ドレイン領域７,８等で
ＰチャンネルＭＯＳトランジスタを構成している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments. FIG. 1 (d) is a longitudinal sectional view showing one embodiment of a complementary transistor of the present invention. This CMOS transistor has a composition of source and drain regions 7 and 8 in a well 2;
The structure is the same as that of the transistor described with reference to FIG. 3D except that the structure is different, and the corresponding regions are denoted by the numbers obtained by subtracting 20 from the numbers in FIG. 3D. That is, FIG.
In (d), 1 is a P-type semiconductor substrate, 2 is this substrate 1
N The N-type impurity element is formed by diffusing a low concentration on the surface of the - type of well, the LOCOS oxide film for element isolation 3, 4 is a gate oxide film, 5 is polycrystalline on the film 4 Gate electrodes 7 and 8 made of silicon or the like are formed by implanting BF 2 ions into the surface of the well 2 on both sides of the gate electrode 5 and have P + -type layers each having a defect layer 16 by annealing near the surface. The gate electrode 5, the source and drain regions 7, 8 and the like constitute a P-channel MOS transistor.
【００１０】また、９,１０は、ＬＯＣＯＳ酸化膜３に
対して上記ＰチャンネルＭＯＳトランジスタと反対側の
ゲート電極５の両側の半導体基板１の表面に、Ａsイオ
ンを注入して形成されたソース領域,ドレイン領域であ
り、このゲート電極５,ソース,ドレイン領域９,１０等
でＮチャンネルＭＯＳトランジスタを構成している。な
お、１２,１３は、Ｐチャンネル側のソース,ドレイン領
域７,８に接して形成されたソース電極,ドレイン電極で
あり、１４,１５は、Ｎチャンネル側のソース,ドレイン
領域９,１０に接して形成されたソース電極,ドレイン電
極である。Reference numerals 9 and 10 denote source regions formed by implanting As ions into the surface of the semiconductor substrate 1 on both sides of the gate electrode 5 opposite to the P-channel MOS transistor with respect to the LOCOS oxide film 3. , Drain region, and an N-channel MOS transistor is constituted by the gate electrode 5, source and drain regions 9, 10, and the like. Reference numerals 12 and 13 denote source and drain electrodes formed in contact with the source and drain regions 7 and 8 on the P channel side, and reference numerals 14 and 15 contact the source and drain regions 9 and 10 on the N channel side. These are the source electrode and the drain electrode formed.
【００１１】上記構成のＣＭＯＳトランジスタの製造方
法について、請求項３に記載の製造方法の実施例の説明
を兼ねて、次に述べる。但し、図３で述べた従来の製造
方法と異なるのは、図１(c)のイオン注入をＢＦ2で行な
い,その後にアニールを行なう点だけである。まず、図
１(a)に示すように、Ｐ型の半導体基板１の表面に、Ｎ
型不純物元素を低濃度で拡散させてＮ-型の深いウエル
２を形成した後、全面に数１００Åの酸化膜を形成し、
続いてシリコン窒化膜をＣＶＤ法で堆積する。次に、図
１(b)に示すように、ホトエッチ工程により、将来活性
領域となるべき箇所にシリコン窒化膜が残存するように
パターニングした後、素子分離のためのＬＯＣＯＳ酸化
膜３を形成する。そして、ゲート酸化膜４を形成し、閾
値電圧制御用のイオン注入を行なった後、多結晶シリコ
ン等によりゲート電極５を形成する。A method of manufacturing a CMOS transistor having the above-described structure will be described below, together with the description of the embodiment of the manufacturing method according to the third aspect. However, the only difference from the conventional manufacturing method described with reference to FIG. 3 is that the ion implantation shown in FIG. 1C is performed with BF 2 and then annealing is performed. First, as shown in FIG. 1A, the surface of a P-type semiconductor substrate 1 is
After the N - type deep well 2 is formed by diffusing the N-type impurity element at a low concentration, an oxide film of several 100 ° is formed on the entire surface,
Subsequently, a silicon nitride film is deposited by a CVD method. Next, as shown in FIG. 1B, a LOCOS oxide film 3 for element isolation is formed by patterning a silicon nitride film by a photoetching process so that the silicon nitride film remains in a portion to be an active region in the future. Then, after forming a gate oxide film 4 and performing ion implantation for controlling a threshold voltage, a gate electrode 5 is formed of polycrystalline silicon or the like.
【００１２】次に、図１(c)に示すように、Ｎ-型のウエ
ル２の表面に、ＰチャンネルＭＯＳトランジスタのソー
ス,ドレイン領域のパターニング６を、セルフア・ライン
メントで行ない、図中の矢印の如くＢＦ2イオンを加速
エネルギ３０keＶ,ドーズ量５×１０15イオン／cm2の条
件で注入して、ソース領域７とドレイン領域８を形成し
て、ＰチャンネルＭＯＳトランジスタとする。最後に、
図１(d)に示すように、ＬＯＣＯＳ酸化膜３を隔てて、
ＮチャンネルＭＯＳトランジスタのソース,ドレイン領
域９,１０を、Ａsのイオン注入により同様に形成した
後、全面に酸化膜１１を形成し、続いて８００〜１００
０℃のＮ2雰囲気中で３０分間,アニールを行ない、さら
に周知の方法でＰ;Ｎチャンネル夫々のソース,ドレイン
電極１２,１３;１４,１５を形成して、ＣＭＯＳトラン
ジスタが完成する。上記ＢＦ2イオンの注入により、ウ
エル２の表面近傍の結晶構造が、例えば単結晶からアモ
ルファスに変化し、その後の上記アニールにより、不純
物であるＢが活性化され、上記単結晶とアモルファスの
界面に欠陥層１６が形成される。なお、アニーリングの
温度を８００〜１０００℃としたのは、この範囲が欠陥
層１６の形成に適しているからである。Next, as shown in FIG. 1C, patterning 6 of the source and drain regions of the P-channel MOS transistor is performed on the surface of the N − type well 2 by self-alignment. As shown by arrows, BF 2 ions are implanted under the conditions of an acceleration energy of 30 keV and a dose of 5 × 10 15 ions / cm 2 to form a source region 7 and a drain region 8 to form a P-channel MOS transistor. Finally,
As shown in FIG. 1D, the LOCOS oxide film 3 is
After the source and drain regions 9 and 10 of the N-channel MOS transistor are similarly formed by ion implantation of As, an oxide film 11 is formed on the entire surface.
Annealing is performed in an N 2 atmosphere at 0 ° C. for 30 minutes, and source and drain electrodes 12, 13; 14, 15 of P and N channels are formed by a well-known method, thereby completing a CMOS transistor. By the implantation of the BF 2 ions, the crystal structure in the vicinity of the surface of the well 2 changes from, for example, single crystal to amorphous, and the subsequent annealing activates B, which is an impurity, at the interface between the single crystal and the amorphous. The defect layer 16 is formed. The annealing temperature is set to 800 to 1000 ° C. because this range is suitable for forming the defect layer 16.
【００１３】このようにして製造されたＣＭＯＳトラン
ジスタは、Ｐチャンネル側のソース,ドレイン領域７,８
の表面近傍に欠陥層１６が夫々形成されている。従っ
て、このＣＭＯＳトランジスタの作用の特徴は、トラン
ジスタの動作時に、上記ソース,ドレイン領域７,８をエ
ミッタ、ウエル２をベース、半導体基板１をコレクタと
する寄生ＰＮＰトランジスタに注入された電子の再結合
が、上記欠陥層１６において生じ、再結合電流が増大、
つまりエミッタ注入効率が低下する。この結果、上記寄
生ＰＮＰトランジスタの電流増幅率Ｈfeが低下して、動
作時のラッチアップが生じなくなって、動作が安定す
る。また、従来の対応策のように、ソース,ドレイン領
域７,８と半導体基板１との距離を広げたりしないの
で、トランジスタのサイズが拡大せず、それ故、製造コ
ストの上昇を抑えることができる。The CMOS transistor manufactured as described above has source and drain regions 7 and 8 on the P channel side.
The defect layers 16 are formed in the vicinity of the surface. Therefore, the feature of this CMOS transistor is that during the operation of the transistor, recombination of electrons injected into a parasitic PNP transistor having the source and drain regions 7 and 8 as emitters, the well 2 as a base and the semiconductor substrate 1 as a collector. Is generated in the defect layer 16 and the recombination current increases,
That is, the emitter injection efficiency decreases. As a result, the current amplification factor Hfe of the parasitic PNP transistor decreases, so that latch-up does not occur during operation, and the operation is stabilized. Further, unlike the conventional countermeasure, the distance between the source / drain regions 7, 8 and the semiconductor substrate 1 is not increased, so that the size of the transistor does not increase, and therefore, an increase in manufacturing cost can be suppressed. .
【００１４】図２は、ＢＦ2イオン注入時のドーズ量と
寄生トランジスタの電流増幅率Ｈfeとの関係を、加速エ
ネルギが一定値(３０keＶ)の条件下で示している。図か
ら判るように、ＢＦ2のドーズ量の増加に伴う欠陥層の
増加と共に、電流増幅率Ｈfeが低下し、ドーズ量が５×
１０15イオン／cm2では、Ｈfeが略７０と実用上問題の
ない値となっている。また、５×１０15イオン／cm2以
上のドーズ量で、Ｐチャンネル側のソース,ドレイン領
域７,８の抵抗は、シート抵抗値で１２０Ω／□と十分
低くなり、良好なＰチャンネルＭＯＳトランジスタ、ひ
いてはＣＭＯＳトランジスタの特性を実現することがで
きる。FIG. 2 shows the relationship between the dose during BF 2 ion implantation and the current amplification factor Hfe of the parasitic transistor under the condition that the acceleration energy is constant (30 keV). As can be seen from the figure, the current amplification factor Hfe decreases as the defect layer increases with the increase in the dose of BF 2 , and the dose increases by 5 ×.
At 10 15 ions / cm 2 , Hfe is about 70, which is a value having no practical problem. At a dose of 5 × 10 15 ions / cm 2 or more, the resistance of the source / drain regions 7 and 8 on the P-channel side is sufficiently low as a sheet resistance of 120Ω / □. As a result, the characteristics of the CMOS transistor can be realized.
【００１５】上記実施例のＣＭＯＳトランジスタの製造
方法では、ウエルへＢＦ2イオンを注入したが、請求項
１の相補形トランジスタを製造するのに、これに代えて
ＢイオンとＦイオンとを用いることができる。例えば、
Ｂイオンを加速エネルギ１０keＶ,ドーズ量５×１０15
イオン／cm2の条件で注入し、続いて、Ｆイオンを加速
エネルギ１５keＶ,ドーズ量１×１０16イオン／cm2の条
件で注入する。この場合も、ＢＦ2の場合と同様に、欠
陥層を形成でき、ＰチャンネルＭＯＳトランジスタの動
作を安定させることができる。更に、上記欠陥層を形成
するためのイオン種は、実施例のものに限らず、Ｆ,Ｃ
l,Ａr,Ｎe,ＢＦ,ＢＦ3,ＢＣl,ＢＣl2,ＢＣl3のいずれで
もよい。但し、イオン注入のドーズ量は、採用したイオ
ンの質量数に応じて設定する。In the method of manufacturing a CMOS transistor according to the above embodiment, BF 2 ions are implanted into a well. However, B ions and F ions are used instead of B ions to manufacture a complementary transistor according to claim 1. Can be. For example,
B ions are accelerated at an energy of 10 keV and a dose of 5 × 10 15
Implantation is performed under the condition of ions / cm 2 , and then F ions are implanted under the conditions of an acceleration energy of 15 keV and a dose of 1 × 10 16 ions / cm 2 . In this case, as in the case of BF 2, can form the defect layer, it is possible to stabilize the operation of the P-channel MOS transistor. Further, the ionic species for forming the defect layer are not limited to those of the embodiment, but may be F, C
l, Ar, Ne, BF, BF 3, BCl, may be any of BCl 2, BCl 3. However, the dose amount of the ion implantation is set according to the mass number of the adopted ions.
【００１６】[0016]
【発明の効果】以上の説明で明らかなように、本発明の
相補形トランジスタは、Ｐ型の基板と,この基板の表面
に設けられたＮ型のウエルと,このウエルの表面に互い
に隔てて設けられたＰ型のソース,ドレイン領域と,両領
域間のウエルの表面に絶縁膜を介して跨るように設けら
れたゲート電極を有するものにおいて、上記ソース領域
およびドレイン領域の表面に、不活性不純物元素イオン
あるいは不活性不純物元素を含むイオンを注入して、欠
陥層が設けられているので、ソース,ドレイン領域と基
板との距離を広げることなく、上記ソース,ドレイン領
域をエミッタ、ウエルをベース、基板をコレクタとする
寄生ＰＮＰトランジスタのエミッタ注入効率を低下さ
せ、その電流増幅率Ｈfeを低下させることができる。従
って、トランジスタのサイズの拡大や製造コストの上昇
を抑えつつ、動作時にラッチアップが生じるのを防止で
き、トランジスタの動作の安定化を図ることができる。As is apparent from the above description, the complementary transistor of the present invention comprises a P-type substrate, an N-type well provided on the surface of the substrate, and a space between the N-type well and the surface of the well. In the device having the P-type source and drain regions provided and a gate electrode provided so as to straddle the surface of the well between the two regions with an insulating film interposed therebetween, the surface of the source region and the drain region is inactive. Impurity element ions or ions containing an inert impurity element are implanted, and the defect layer is provided, so that the source and drain regions can be used as emitter and well bases without increasing the distance between the source and drain regions and the substrate. In addition, the emitter injection efficiency of the parasitic PNP transistor having the substrate as the collector can be reduced, and the current amplification factor Hfe can be reduced. Therefore, it is possible to prevent latch-up from occurring during operation while suppressing an increase in the size of the transistor and an increase in manufacturing cost, and to stabilize the operation of the transistor.
【００１７】一方、本発明の相補形トランジスタの製造
方法は、上記ソース領域およびドレイン領域を形成する
とき、上記ウエルの表面に上記Ｐ型不純物元素と不活性
不純物元素とを組成に含むイオンを注入するとともに、
そのソース領域およびドレイン領域内に欠陥層を形成す
るので、トランジスタのサイズの拡大や製造コストの上
昇を抑えつつ、ラッチアップが生じず、安定に動作する
相補形トランジスタを製造することができる。また、上
記製造方法において、Ｐ型不純物元素をＢ、不活性不純
物元素をＦとし、ソース,ドレイン領域を形成する際、
ＢＦ2イオンをドーズ量５×１０15イオン／cm2以上の条
件で注入し、続いて、ＢＦ2に含まれたＢを１０００℃
以下の温度でアニールして活性化させれば、アニール後
に上記ソース,ドレイン領域内に所望の欠陥層を残すこ
とができる。In the method of manufacturing a complementary transistor according to the present invention, when the source region and the drain region are formed, ions containing the P-type impurity element and the inert impurity element in the composition are implanted into the surface of the well. Along with
Since the defect layer is formed in the source region and the drain region, a complementary transistor that operates stably without latch-up can be manufactured while suppressing an increase in the size of the transistor and an increase in manufacturing cost. In the above manufacturing method, when the P-type impurity element is B and the inactive impurity element is F, and the source and drain regions are formed,
BF 2 ions are implanted at a dose of 5 × 10 15 ions / cm 2 or more, and then B contained in BF 2 is injected at 1000 ° C.
If annealing is performed at the following temperature to activate, a desired defect layer can be left in the source and drain regions after annealing.
【図１】 本発明の相補形トランジスタの一実施例の製
造方法を示す縦断面図である。FIG. 1 is a longitudinal sectional view showing a method for manufacturing a complementary transistor according to an embodiment of the present invention.
【図２】 上記実施例のソース,ドレイン領域における
ＢＦ2イオンのドーズ量と寄生トランジスタの電流増幅
率Ｈfeとの関係を示す図である。FIG. 2 is a diagram showing the relationship between the dose of BF 2 ions in the source and drain regions and the current amplification factor Hfe of a parasitic transistor in the above embodiment.
【図３】 従来の相補形トランジスタの製造方法を示す
縦断面図である。FIG. 3 is a longitudinal sectional view illustrating a method for manufacturing a conventional complementary transistor.
１…Ｐ型の半導体基板、２…Ｎ-型のウエル、３…ＬＯ
ＣＯＳ酸化膜、４…ゲート酸化膜、５…ゲート電極、７
…Ｐチャンネル側のソース領域、８…Ｐチャンネル側の
ドレイン領域、９…Ｎチャンネル側のソース領域、１０
…Ｎチャンネル側のドレイン領域、１２,１４…ソース
電極、１３,１５…ドレイン電極、１６…欠陥層。1 ... P-type semiconductor substrate, 2 ... N - type well, 3 ... LO
COS oxide film, 4 ... gate oxide film, 5 ... gate electrode, 7
... P-channel side source region, 8 ... P-channel side drain region, 9 ... N-channel side source region, 10
... Drain region on the N-channel side, 12, 14 source electrode, 13, 15 drain electrode, 16 defect layer.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/08 H01L 27/088 - 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8234-21/8238 H01L 27/08 H01L 27/088-27/092
Claims (3)
Ｎ型不純物元素を導入して設けられたＮ型のウエルと、
このウエルの表面に所定のＰ型不純物元素を導入してた
がいに間隔をあけて設けられたＰ型のソース領域および
ドレイン領域と、このソース,ドレイン領域の間の上記
ウエルの表面に、絶縁膜を介して両領域に跨るように設
けられたゲート電極を有する相補形トランジスタにおい
て、 上記ソース領域およびドレイン領域の表面に、不活性不
純物元素イオンあるいは不活性不純物元素を組成に含む
イオンを注入して、欠陥層が設けられていることを特徴
とする相補形トランジスタ。1. A P-type substrate, an N-type well provided by introducing a predetermined N-type impurity element into the surface of the substrate,
A P-type source region and a drain region provided at intervals according to the introduction of a predetermined P-type impurity element into the surface of the well, and an insulating film on the surface of the well between the source and drain regions. In the complementary transistor having a gate electrode provided so as to straddle both regions through the substrate, the surface of the source region and the drain region is implanted with an inert impurity element ion or an ion containing an inert impurity element in a composition. And a complementary transistor provided with a defect layer.
元素を導入してＮ型のウエルを形成し、このウエルの表
面に所定のＰ型不純物元素を導入して、Ｐ型のソース領
域及びドレイン領域を互いに間隔をあけて形成した後、
上記ソース,ドレイン領域の間の上記ウエルの表面に、
両領域に跨るように絶縁膜を介してゲート電極を形成す
る相補形トランジスタの製造方法において、 上記ソース領域およびドレイン領域を形成するとき、上
記ウエルの表面に上記Ｐ型不純物元素と不活性不純物元
素とを組成に含むイオンを注入するとともに、そのソー
ス領域およびドレイン領域内に欠陥層を形成することを
特徴とする相補形トランジスタの製造方法。2. An N-type well is formed by introducing a predetermined N-type impurity element into the surface of a P-type substrate, and a predetermined P-type impurity element is introduced into the surface of the well to form a P-type impurity. After forming the source region and the drain region at an interval from each other,
On the surface of the well between the source and drain regions,
In a method of manufacturing a complementary transistor in which a gate electrode is formed via an insulating film so as to straddle both regions, when the source region and the drain region are formed, the P-type impurity element and the inert impurity element are formed on the surface of the well. A method of manufacturing a complementary transistor, comprising implanting ions containing the following in a composition and forming a defect layer in a source region and a drain region thereof.
製造方法において、上記Ｐ型不純物元素はＢ、上記不活
性不純物元素はＦであり、上記ソース領域およびドレイ
ン領域を形成する時、ＢＦ2イオンをドーズ量５×１０
15イオン／cm2以上の条件で注入し、続いて、ＢＦ2に含
まれたＢを１０００℃以下の温度でアニールして活性化
させることを特徴とする相補形トランジスタの製造方
法。3. The method of manufacturing a complementary transistor according to claim 2, wherein the P-type impurity element is B and the inactive impurity element is F, and when forming the source region and the drain region, BF 2 is used. Ion dose 5 × 10
A method for manufacturing a complementary transistor, comprising implanting at a rate of 15 ions / cm 2 or more, and subsequently annealing and activating B contained in BF 2 at a temperature of 1000 ° C. or less.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05087194A JP3126082B2 (en) | 1993-04-14 | 1993-04-14 | Complementary transistor and method of manufacturing the same |
| US08/185,517 US5604359A (en) | 1993-01-28 | 1994-01-24 | Parasitic PNP transistor with crystal defect layer in the emitter region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05087194A JP3126082B2 (en) | 1993-04-14 | 1993-04-14 | Complementary transistor and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302772A JPH06302772A (en) | 1994-10-28 |
| JP3126082B2 true JP3126082B2 (en) | 2001-01-22 |
Family
ID=13908181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05087194A Expired - Fee Related JP3126082B2 (en) | 1993-01-28 | 1993-04-14 | Complementary transistor and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126082B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7469194B2 (en) | 2020-09-08 | 2024-04-16 | 中央発條株式会社 | Window opening and closing handle box |
-
1993
- 1993-04-14 JP JP05087194A patent/JP3126082B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7469194B2 (en) | 2020-09-08 | 2024-04-16 | 中央発條株式会社 | Window opening and closing handle box |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06302772A (en) | 1994-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08250728A (en) | Field-effect semiconductor device and manufacturing method thereof | |
| JPH0315346B2 (en) | ||
| US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
| JP2002124671A (en) | Semiconductor device and its manufacturing method | |
| US5426327A (en) | MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations | |
| JPH0536719A (en) | Manufacture of semiconductor device | |
| JPH0557741B2 (en) | ||
| KR930006735B1 (en) | Manufacturing method of bi-cmos device | |
| JP2729298B2 (en) | Manufacturing method of MOS transistor | |
| JP3126082B2 (en) | Complementary transistor and method of manufacturing the same | |
| US5604359A (en) | Parasitic PNP transistor with crystal defect layer in the emitter region | |
| JP4186247B2 (en) | Method for manufacturing semiconductor device and method for forming conductive silicon film | |
| EP0414226B1 (en) | MOS field-effect transistor with sidewall spacers | |
| JP2727590B2 (en) | MIS type semiconductor device | |
| JPH05121674A (en) | Manufacture of bicmos integrated circuit | |
| JPH0575041A (en) | Cmos semiconductor device | |
| US6756279B2 (en) | Method for manufacturing a bipolar transistor in a CMOS integrated circuit | |
| KR100549941B1 (en) | gate electrode structure for semiconductor device | |
| US6159809A (en) | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration | |
| JPH05251697A (en) | Mosfet and its manufacture | |
| JPH0630390B2 (en) | Method for manufacturing CMOS semiconductor device | |
| JPH0575045A (en) | Manufacture of semiconductor device | |
| JP2889246B2 (en) | Semiconductor device | |
| JPH0312471B2 (en) | ||
| JPH1056171A (en) | Mis semiconductor device and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |