JP3123927B2 - Delay circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は遅延回路に関し、特
に半導体集積回路に内蔵される遅延回路に関する。The present invention relates to a delay circuit, and more particularly, to a delay circuit built in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来のこの種の一般的な遅延回路を回路
図で示す図５を参照すると、この従来の遅延回路は、Ｐ
型ＭＯＳトランジスタＰ５１とＮ型ＭＯＳトランジスタ
Ｎ５１から成るインバータ５１と出力と接地との間に接
続された容量Ｃ５１とを備える。2. Description of the Related Art Referring to FIG. 5 which shows a circuit diagram of a conventional general delay circuit of this type, the conventional delay circuit has a P delay circuit.
An inverter 51 including a type MOS transistor P51 and an N-type MOS transistor N51, and a capacitor C51 connected between the output and the ground.
【０００３】次に、図５および各部波形をタイムチャー
トで示す図６を参照して、従来の遅延回路の動作につい
て説明すると、この遅延回路は、振幅ＶＤＤの入力信号
ＩＮの供給に応答して振幅ＶＤＤの出力信号ＯＵＴを出
力する。ここで、図示のように、入力信号ＩＮの振幅Ｖ
ＤＤの１／２すなわち０．５ＶＤＤから出力信号ＯＵＴ
の振幅ＶＤＤの１／２すなわち０．５ＶＤＤまでの経過
時間をディレイ時間Ｔｄとする。Next, the operation of a conventional delay circuit will be described with reference to FIG. 5 and FIG. 6 which shows time charts of various parts. This delay circuit responds to the supply of an input signal IN having an amplitude VDD. An output signal OUT having an amplitude VDD is output. Here, as shown in FIG.
Output signal OUT from 1/2 of DD, that is, 0.5 VDD
The elapsed time up to 1/2 of the amplitude VDD of the data, that is, 0.5 VDD is defined as a delay time Td.
【０００４】入力信号ＩＮの波形がＶＤＤレベルからＧ
ＮＤレベルまで立ち下がるとき、トランジスタＰ５１が
導通し始め、電流Ｉｐを容量Ｃ５１に流し電荷を蓄積す
る。When the waveform of the input signal IN changes from the VDD level to G
When the transistor P51 falls to the ND level, the transistor P51 starts to conduct, and the current Ip flows through the capacitor C51 to accumulate electric charges.
【０００５】電流Ｉｐは線形領域でのトランジスタＰ５
１に流れる電流値であるから次式で表される。[0005] The current Ip is determined by the transistor P5 in the linear region.
Since it is the value of the current flowing through 1, it is expressed by the following equation.
【０００６】Ｉｐ＝βｐ｛（ＶＤＤ−ＶＴＰ）×ＶＤＳ
ｐ−０．５ＶＤＤ2 ｝ ここで、ＶＤＤはＰ型ＭＯＳトランジスタのしきい値、
ＶＤＳｐはＰ型ＭＯＳトランジスタのドレイン−ソース
間電位、βｐはＰ型ＭＯＳトランジスタ固有の比例定数
である。Ip = βp ｛(VDD−VTP) × VDS
p−0.5VDD 2 ｝ where VDD is the threshold value of the P-type MOS transistor,
VDSp is a drain-source potential of the P-type MOS transistor, and βp is a proportional constant unique to the P-type MOS transistor.
【０００７】ディレイ値Ｔｄは容量Ｃ５１が一定ならば
電流Ｉｐに依存する。すなわち、電流Ｉｐが小さいと
き、Ｐ型ＭＯＳトランジスタの導通抵抗は大きくなり、
ディレイ値も大きくなる。逆に、電流Ｉｐが大きくなる
とＰ型ＭＯＳトランジスタの導通抵抗が小さくなり、デ
ィレイ値も小さくなる。電流Ｉｐは、電源電圧およびし
きい値に依存することから、ディレイ値Ｔｄは電源電圧
およびＰ型ＭＯＳトランジスタのしきい値に大きく依存
することになる。The delay value Td depends on the current Ip if the capacitance C51 is constant. That is, when the current Ip is small, the conduction resistance of the P-type MOS transistor increases,
The delay value also increases. Conversely, when the current Ip increases, the conduction resistance of the P-type MOS transistor decreases, and the delay value also decreases. Since current Ip depends on the power supply voltage and the threshold value, delay value Td greatly depends on the power supply voltage and the threshold value of the P-type MOS transistor.
【０００８】また、入力信号ＩＮの波形がＧＮＤレベル
からＶＤＤレベルまで立ち上がるとき、容量Ｃ５１に蓄
積された電荷はトランジスタＮ５１によりＧＮＤにディ
スチャージされる。このとき、トランジスタＮ５１に流
れる電流をＩｎとすると、次式のようになる。When the waveform of the input signal IN rises from the GND level to the VDD level, the charge stored in the capacitor C51 is discharged to GND by the transistor N51. At this time, assuming that the current flowing through the transistor N51 is In, the following equation is obtained.
【０００９】Ｉｎ＝βｎ｛（ＶＤＤ−ＶＴＮ）×ＶＤＳ
ｎ−０．５ＶＤＤ2 ｝ ここで、ＶＤＳｎはＮ型ＭＯＳトランジスタのドレイン
−ソース間電位、βｎはＮ型ＭＯＳトランジスタ固有の
比例定数である。In = βn ｛(VDD−VTN) × VDS
n-0.5 VDD 2} where, Vdsn the drain of the N-type MOS transistor - source potential, .beta.n are N-type MOS transistors specific proportionality constant.
【００１０】電流Ｉｎが大きくなるとＮ型ＭＯＳトラン
ジスタの導通電流が小さくなり、ディレイ値も小さくな
る。したがって、前述のＰ型ＭＯＳトランジスタと同様
に、電流Ｉｎは電源電圧およびしきい値に依存すること
から、この場合のディレイ値Ｔｄも電源電圧およびしき
い値に依存する。As the current In increases, the conduction current of the N-type MOS transistor decreases, and the delay value also decreases. Therefore, similarly to the P-type MOS transistor described above, the current In depends on the power supply voltage and the threshold value, and the delay value Td in this case also depends on the power supply voltage and the threshold value.
【００１１】[0011]
【発明が解決しようとする課題】上述した従来の遅延回
路は、容量や抵抗などの受動素子を能動素子であるＭＯ
Ｓトランジスタが直接駆動していることにより、低電圧
になるとＭＯＳトランジスタの駆動能力が低下するた
め、広範囲の電源電圧で使用する場合、例えば、２Ｖか
ら５Ｖの電源電圧で使用する場合、ディレイ値を一定に
保持できないという欠点があった。In the conventional delay circuit described above, a passive element such as a capacitor or a resistor is replaced by an MO element which is an active element.
When the S transistor is directly driven, the driving capability of the MOS transistor is reduced when the voltage becomes low. Therefore, when using the power supply voltage over a wide range, for example, when using the power supply voltage of 2 V to 5 V, the delay value may be reduced. There was a drawback that it could not be held constant.
【００１２】また、ＭＯＳトランジスタの拡散製造パラ
メータであるしきい値がばらつくことのより、ＭＯＳト
ランジスタの駆動能力がばらつくためディレイ値が変動
するという欠点があった。In addition, since the threshold value, which is a diffusion manufacturing parameter of the MOS transistor, varies, there is a drawback that the drive value of the MOS transistor varies and the delay value varies.
【００１３】本発明の目的は、２Ｖから５Ｖといった広
電源電圧範囲でディレイ値が殆ど変動することなく、ま
た、拡散製造パラメータであるしきい値のばらつきが生
じてもディレイ値がほとんど変動しない遅延回路を提供
することにある。An object of the present invention is to provide a delay in which a delay value hardly varies in a wide power supply voltage range of 2 V to 5 V, and a delay value in which a delay value hardly varies even when a threshold value which is a diffusion manufacturing parameter varies. It is to provide a circuit.
【００１４】[0014]
【課題を解決するための手段】本発明の遅延回路は、ゲ
ートに入力信号の供給を受けソースを第１の電源に接続
した第１の導電型の第１のトランジスタと、一端を前記
第１のトランジスタのドレインに接続した第１の抵抗
と、ドレインを前記第１の抵抗の他端にソースを第２の
電源にそれぞれ接続しゲートに前記入力信号の供給を受
ける第２の導電型の第２のトランジスタとを有し入力信
号を反転した第１の反転信号を生成する第１のインバー
タと、ソースを前記第１の電源に接続しゲートとドレイ
ンとを共通接続して前記第１のトランジスタのドレイン
に接続した第１の導電型の第３のトランジスタと、 ソー
スを前記第１の電源に接続しゲートを前記第３のトラン
ジスタのゲートに接続してこの第３のトランジスタとカ
レントミラー回路を構成し前記第１の反転信号を反転し
た第２の反転信号を出力する第１の導電型の第４のトラ
ンジスタと、入力端に前記入力信号の供給を受ける第３
のインバータと、 ドレインを前記第４のトランジスタの
ドレインにゲートを前記第３のインバータの出力端にソ
ースを前記第２の電源にそれぞれ接続した第２の導電型
の第５のトランジスタと、 一端を前記第３のトランジス
タのドレインに他端を前記第２の電源に接続し前記第２
の反転信号を充電し充電信号を生成する容量と、ソース
を前記第１の電源にゲートを前記容量の前記一端にそれ
ぞれ接続した第１の導電型の第６のトランジスタと、一
端を前記第６のトランジスタのドレインに接続した第２
の抵抗と、ドレインを前記第２の抵抗の他端にソースを
前記第２の電源にそれぞれ接続しゲートに入力信号の供
給を受ける第２の導電型の第７のトランジスタとを有
し、前記充電信号の供給に応答してこの充電信号の反転
信号である出力信号を生成する前記第１のインバータと
同一特性の第２のインバータとを備えて構成されてい
る。Means for Solving the Problems] The delay circuit of the present invention, gate
The input signal is supplied to the port and the source is connected to the first power supply.
A first transistor of a first conductivity type, and the one end the
A first resistor connected to the drain of the first transistor
And a drain connected to the other end of the first resistor and a source connected to the second
Connected to a power supply and the gate receives the input signal
A first transistor having a second transistor of a second conductivity type to generate a first inverted signal obtained by inverting an input signal; a source connected to the first power supply;
And the drain of the first transistor.
A third transistor of the first conductivity type connected to, saws
Connected to the first power supply and a gate connected to the third power supply.
A fourth transistor of the first conductivity type, which is connected to the gate of the transistor to form a current mirror circuit with the third transistor and outputs a second inverted signal obtained by inverting the first inverted signal. A third transistor receiving the input signal at an input terminal;
And the drain of the fourth transistor
A gate is connected to the drain and the output terminal of the third inverter.
Second conductivity types, each of which is connected to the second power source.
A fifth transistor and one end of the third transistor
The other end is connected to the second power supply to the drain of the
And the source that charges the inverted signal of the
A gate to the first power supply and a gate to the one end of the capacitor.
A sixth transistor of the first conductivity type connected to each other;
A second end connected to the drain of the sixth transistor;
And a source connected to the other end of the second resistor.
The second power supply is connected to each of the gates, and the gate is supplied with an input signal.
And a seventh transistor of a second conductivity type that receives
And a second inverter having the same characteristic as the first inverter generating an output signal which is an inverted signal of the charging signal in response to the supply of the charging signal.
【００１５】[0015]
【発明の実施の形態】次に、本発明の第１の実施の形態
を回路図で示す図１を参照すると、この図に示す本実施
の形態の遅延回路１は、電源ＶＤＤと接地ＧＮＤとの間
で直列接続したＰ型ＭＯＳトランジスタＰ１１と抵抗Ｒ
１１とＮ型ＭＯＳトランジスタＮ１１で構成されるイン
バータ１１と、ソースが電源ＶＤＤに接続されゲートと
ドレインがトランジスタＰ１１のドレインに接続された
Ｐ型ＭＯＳトランジスタＰ１２と、トランジスタＰ１２
とカレントミラー接続されたＰ型ＭＯＳトランジスタＰ
１３と、入力端が入力信号ＩＮに接続されたインバータ
１３と、ドレインがトランジスタＰ１３のドレインにゲ
ートがインバータ１３の出力にソースが接地ＧＮＤにそ
れぞれ接続されたＮ型ＭＯＳトランジスタＮ１２と、ト
ランジスタＰ１３のドレインとＧＮＤとの間に接続され
た容量Ｃ１１と、ゲートがトランジスタＰ１３のドレイ
ンに接続されたトランジスタＰ１４とゲートが入力に接
続したトランジスタＮ１３，抵抗Ｒ１２とから成りイン
バータ１１と同一構成のインバータ１２とを備え、出力
端であるトランジスタＰ１４のドレインがＡＮＤ回路２
の反転入力端に接続されこのＡＮＤ回路２とともにワン
ショット回路を構成する。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. Referring to FIG. 1, a delay circuit 1 according to the present embodiment includes a power supply VDD and a ground GND. P-type MOS transistor connected in series between P1 1 and the resistor R
11 and an inverter 11 composed of N-type MOS transistor N11, connected gate and <br/> drain the P-type MOS transistor P1 2 connected to the drain of the transistor P1 1 to source power supply VDD, and the transistor P12
P-type MOS transistor P that is current mirror connected to
13, an inverter 13 having an input terminal connected to the input signal IN, an N-type MOS transistor N12 having a drain connected to the drain of the transistor P13, a gate connected to the output of the inverter 13, and a source connected to the ground GND, respectively. An inverter 12 having the same configuration as the inverter 11 including a capacitor C11 connected between the drain and GND, a transistor P14 having a gate connected to the drain of the transistor P13, a transistor N13 having a gate connected to the input, and a resistor R12. And the drain of the transistor P14, which is the output terminal, is connected to the AND circuit 2
And the AND circuit 2 constitute a one-shot circuit.
【００１６】ここで、インバータ１１とインバータ１２
の電流値は同一電流値Ｉとし、トランジスタＰ１２とカ
レントミラー接続したトランジスタＰ１３の電流値はＩ
／ｎ（ｎは任意の整数）となるように設計する。また、
トランジスタＮ１１とトランジスタＮ１３は抵抗Ｒ１１
および抵抗Ｒ１２に対し、十分小さな導通抵抗になるよ
うに設計する。Here, the inverter 11 and the inverter 12
Is the same current value I, and the current value of the transistor P13 which is current mirror connected to the transistor P12 is I
/ N (n is an arbitrary integer). Also,
The transistor N11 and the transistor N13 are connected to a resistor R11.
And the resistance R12 is designed to have a sufficiently small conduction resistance.
【００１７】次に、図１および各部波形をタイムチャー
トで示す図２を参照して本実施の形態の動作について説
明すると、本実施の形態の遅延回路１を内蔵したワンシ
ョットパルス発生回路は、入力信号ＩＮに対しレベルが
ＶＤＤの期間の幅（以後Ｈレベル幅）をディレイ時間分
小さくし、立ち上がり時間をディレイ時間分遅らせた出
力を得る。Next, the operation of the present embodiment will be described with reference to FIG. 1 and FIG. 2 showing waveforms of respective parts in a time chart. The one-shot pulse generation circuit incorporating the delay circuit 1 of the present embodiment With respect to the input signal IN, the width of the period in which the level is VDD (hereinafter, the H level width) is reduced by the delay time, and the output is obtained in which the rising time is delayed by the delay time.
【００１８】入力信号ＩＮがＧＮＤレベルからＶＤＤレ
ベルに遷移したとき、節点Ｔ１の電位ＶＴ１はトランジ
スタＰ１２の電流値がＩであることにより、次式で表さ
れる。When the input signal IN transitions from the GND level to the VDD level, the potential VT1 at the node T1 is represented by the following equation because the current value of the transistor P12 is I.
【００１９】 ＶＴ１＝Ｉ・Ｒ ・・・・・・・・・・・・・・・・・・・・・・・（１） また、トランジスタＰ１３の電流値Ｉ／ｎは節点Ｔ２に
おいて容量Ｃ１１に流れ込み、電荷Ｑだけチャージアッ
プする。節点Ｔ２はインバータ１１と同一構成のインバ
ータ１２に接続されているため、インバータ１２のしき
い値電圧がインバータ１１のしきい値電圧に等しくなっ
たとき、つまり節点Ｔ２の電位ＶＴ２が節点Ｔ１の電位
ＶＴ１に等しくなったときに反転する。容量Ｃ１１の電
位がＧＮＤレベルから電位ＶＴ２になるまでの電荷量を
δＱ、容量Ｃ１１の容量値をＣ、容量Ｃ１１が電位ＶＴ
２になるまでの時間をＴｄ１とすると、上記電荷量δＱ
は次式（２），（３）で表される。VT1 = I · R (1) The current value I / n of the transistor P13 is equal to the capacitance C11 at the node T2. And the charge Q is charged up. Since the node T2 is connected to the inverter 12 having the same configuration as the inverter 11, when the threshold voltage of the inverter 12 becomes equal to the threshold voltage of the inverter 11, that is, the potential VT2 of the node T2 becomes the potential of the node T1. Invert when it becomes equal to VT1. The amount of charge from the GND level to the potential VT2 until the potential of the capacitor C11 changes from the GND level to the potential VT2, the capacitance value of the capacitor C11 to C, and the capacitance C11 to the potential VT
2, the charge amount δQ
Is represented by the following equations (2) and (3).
【００２０】 δＱ＝Ｃ・ＶＴ２ ・・・・・・・・・・・・・・・・・・・・・・（２） δＱ＝（Ｉ／ｎ）・Ｔｄ１ ・・・・・・・・・・・・・・・・・・（３） （１），（２），（３）式からＴｄ１は次式で表され
る。ΔQ = C · VT2 (2) δQ = (I / n) · Td1 (3) From the equations (1), (2) and (3), Td1 is expressed by the following equation.
【００２１】Ｔｄ１＝ｎ・Ｃ・Ｒ これは、遅延回路１の遅延時間Ｔｄ１がカレントミラー
の電流比，容量値，抵抗値にそれぞれ依存することを示
す。またこのことにより、電源電圧（ＶＤＤ）や製造拡
散パラメータであるしきい値には依存しないことを意味
する。Td1 = n · C · R This indicates that the delay time Td1 of the delay circuit 1 depends on the current ratio, the capacitance and the resistance of the current mirror, respectively. This also means that it does not depend on the power supply voltage (VDD) or the threshold value which is a manufacturing diffusion parameter.
【００２２】逆に、入力信号がＶＤＤレベルからＧＮＤ
レベルに遷移したときは、トランジスタＮ１３がオフ
し、入力信号ＩＮとほぼ同じタイミングでインバータ１
２は反転する。Conversely, when the input signal changes from the VDD level to GND
When the level shifts to the level, the transistor N13 is turned off and the inverter 1 is turned on at substantially the same timing as the input signal IN.
2 is inverted.
【００２３】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いて回路図で
示す図３を参照すると、この図に示す本実施の形態の遅
延回路１Ａの前述の第１の実施の形態との相違点は、イ
ンバータ１１の代りにゲートに入力信号ＩＮの供給を受
けソースに電源の供給を受けドレインが抵抗Ｒ２１に接
続されたＰ型ＭＯＳトランジスタＰ２１とドレインが抵
抗Ｒ２１に接続されゲートがトランジスタＮ１２のゲー
トと共通接続してカレントミラー回路を構成するＮ型ト
ランジスタＮ２２とから成るインバータ２１を備えるこ
とと、インバータ１３の代りに出力端がトランジスタＰ
１２のゲートに接続されたインバータ２３を備えること
および容量Ｃ１１の他端が電源ＶＤＤに接続されている
こととである。Next, a second embodiment of the present invention will be described with reference to FIG. 3 which is a circuit diagram using common characters / numerals for constituent elements common to FIG. 1, and FIG. The difference between the delay circuit 1A of the first embodiment and the first embodiment is that the input signal IN is supplied to the gate instead of the inverter 11, the power is supplied to the source, and the drain is connected to the resistor R21. An inverter 21 consisting of an N-type MOS transistor P21 and an N-type transistor N22 having a drain connected to the resistor R21 and a gate commonly connected to the gate of the transistor N12 to form a current mirror circuit; Is the transistor P
12 and the other end of the capacitor C11 is connected to the power supply VDD.
【００２４】第１の実施の形態と同様にインバータ２
１，１２の対応する構成要素すなわちトランジスタＰ２
１とＰ１４，トランジスタＮ２２とＮ１３，抵抗Ｒ２１
とＲ１２はそれぞれ同一サイズ，同一抵抗値に設定す
る。また、トランジスタＮ２２にカレントミラー接続さ
れたトランジスタＮ１２の電流値をトランジスタＮ２２
の電流値の１／ｎとすると、入力信号がＶＤＤレベルか
らＧＮＤレベルへの立ち下がりのときは第１の実施の形
態と同様にディレイ値が容量Ｃ１１，抵抗Ｒ１２および
電流比ｎで決定される回路となる。As in the first embodiment, the inverter 2
1,12 corresponding components, ie transistor P2
1 and P14, transistors N22 and N13, resistor R21
And R12 are set to the same size and the same resistance value, respectively. The current value of the transistor N12, which is current-mirror-connected to the transistor N22,
When the input signal falls from the VDD level to the GND level, the delay value is determined by the capacitor C11, the resistor R12, and the current ratio n, as in the first embodiment. It becomes a circuit.
【００２５】本実施の動作波形をタイムチャートで示す
図４を参照すると、入力信号ＩＮがＧＮＤレベルからＶ
ＤＤレベルへの立ち上がりのときは、トランジスタＰ１
４がオフとなり、トランジスタＮ１３のゲート電圧はト
ランジスタＮ１２によりＶＤＤレベルまで押し上げら
れ、トランジスタＮ１３を導通させてインバータ１２が
即座に反転するので、遅延時間はほとんどない。Referring to FIG. 4 showing a time chart of the operation waveform of the present embodiment, the input signal IN is changed from the GND level to the V level.
When rising to the DD level, the transistor P1
4 is turned off, the gate voltage of the transistor N13 is pushed up to the VDD level by the transistor N12, and the transistor N13 is turned on to immediately invert the inverter 12, so that there is almost no delay time.
【００２６】したがって、この回路は入力信号に対し、
正確な一定時間のハイレベル幅を得ることを可能とす
る。Therefore, this circuit responds to the input signal by
It is possible to obtain an accurate high-level width for a certain period of time.
【００２７】[0027]
【発明の効果】以上説明したように、本発明の遅延回路
は、同一諸元同一構成のインバータを入力側および出力
側に用いることにより、両インバータのしきい値電圧が
同一であることにより、ディレイ時間がカレントミラー
回路の電流比と抵抗値と容量のみに依存するため、２Ｖ
から５Ｖのような広範囲の電源電圧およびトランジスタ
のしきい値のばらつきに対しでディレイ値を一定にでき
るという効果がある。As described above, the delay circuit according to the present invention uses the inverters having the same specifications and the same configuration on the input side and the output side. Since the delay time depends only on the current ratio, the resistance value, and the capacitance of the current mirror circuit, 2 V
There is an effect that the delay value can be made constant with respect to a wide range of power supply voltage and a variation in the threshold value of the transistor from 5 V to 5 V.
【図１】本発明の遅延回路の第１の実施の形態を示す回
路図である。FIG. 1 is a circuit diagram showing a first embodiment of a delay circuit according to the present invention.
【図２】本実施の形態の遅延回路における動作の一例を
示すタイムチャートである。FIG. 2 is a time chart illustrating an example of an operation of the delay circuit according to the present embodiment.
【図３】本発明の遅延回路の第２の実施の形態を示す回
路図である。FIG. 3 is a circuit diagram showing a second embodiment of the delay circuit of the present invention.
【図４】本実施の形態の遅延回路における動作の一例を
示すタイムチャートである。FIG. 4 is a time chart illustrating an example of an operation of the delay circuit according to the present embodiment.
【図５】従来の遅延回路の一例を示すブロック図であ
る。FIG. 5 is a block diagram illustrating an example of a conventional delay circuit.
【図６】従来の遅延回路における動作の一例を示すタイ
ムチャートである。FIG. 6 is a time chart showing an example of an operation in a conventional delay circuit.
１，１Ａ，５１ 遅延回路 ２ ＡＮＤ回路 １１，１２，１３，２１，２３，５１ インバータ Ｃ１１，Ｃ５１ 容量 Ｎ１１〜Ｎ１３，Ｎ２１，Ｎ２２，Ｎ５１，Ｐ１１〜Ｐ
１４，Ｐ２１，Ｐ５１トランジスタ Ｒ１１，Ｒ１２，Ｒ２１ 抵抗1, 1A, 51 Delay circuit 2 AND circuit 11, 12, 13, 21, 23, 51 Inverter C11, C51 Capacity N11-N13, N21, N22, N51, P11-P
14, P21, P51 Transistor R11, R12, R21 Resistance
Claims (2)
第１の電源に接続した第１の導電型の第１のトランジス
タと、一端を前記第１のトランジスタのドレインに接続
した第１の抵抗と、ドレインを前記第１の抵抗の他端に
ソースを第２の電源にそれぞれ接続しゲートに前記入力
信号の供給を受ける第２の導電型の第２のトランジスタ
とを有し入力信号を反転した第１の反転信号を生成する
第１のインバータと、ソースを前記第１の電源に接続しゲートとドレインとを
共通接続して前記第１のトランジスタのドレインに接続
した第１の導電型の第３のトランジスタと、 ソースを前記第１の電源に接続しゲートを前記第３のト
ランジスタのゲートに接続してこの第３のトランジスタ
と カレントミラー回路を構成し前記第１の反転信号を反
転した第２の反転信号を出力する第１の導電型の第４の
トランジスタと、入力端に前記入力信号の供給を受ける第３のインバータ
と、 ドレインを前記第４のトランジスタのドレインにゲート
を前記第３のインバータの出力端にソースを前記第２の
電源にそれぞれ接続した第２の導電型の第５のトランジ
スタと、 一端を前記第３のトランジスタのドレインに他端を前記
第２の電源に接続し 前記第２の反転信号を充電し充電信
号を生成する容量と、ソースを前記第１の電源にゲートを前記容量の前記一端
にそれぞれ接続した第１の導電型の第６のトランジスタ
と、一端を前記第６のトランジスタのドレインに接続し
た第２の抵抗と、ドレインを前記第２の抵抗の他端にソ
ースを前記第２の電源にそれぞれ接続しゲートに入力信
号の供給を受ける第２の導電型の第７のトランジスタと
を有し、 前記充電信号の供給に応答してこの充電信号の
反転信号である出力信号を生成する前記第１のインバー
タと同一特性の第２のインバータとを備えることを特徴
とする遅延回路。An input signal is supplied to a gate and a source is supplied.
A first transistor of a first conductivity type connected to a first power supply, and one end connected to a drain of the first transistor;
And a drain connected to the other end of the first resistor.
Sources are connected to the second power supply, respectively, and the input is connected to the gate.
A first inverter having a second transistor of a second conductivity type receiving a signal and generating a first inverted signal obtained by inverting an input signal; a gate having a source connected to the first power supply; With the drain
Commonly connected to the drain of the first transistor
A third transistor of the first conductivity type, having a source connected to the first power supply and a gate connected to the third transistor .
This third transistor connected to the gate of the transistor
And a fourth transistor of a first conductivity type that constitutes a current mirror circuit and outputs a second inverted signal obtained by inverting the first inverted signal, and a third inverter that receives the input signal at an input terminal.
And a gate connected to the drain of the fourth transistor
Is connected to the output terminal of the third inverter by the second terminal.
Fifth transistors of the second conductivity type respectively connected to the power supply
And the other end is connected to the drain of the third transistor.
A capacitor connected to a second power source for charging the second inverted signal to generate a charging signal; a source connected to the first power source and a gate connected to the one end of the capacitor;
Sixth transistors of the first conductivity type respectively connected to
And one end connected to the drain of the sixth transistor
And a drain connected to the other end of the second resistor.
Connected to the second power source and input signal to the gate.
A seventh transistor of a second conductivity type supplied with a signal
And a second inverter having the same characteristic as the first inverter generating an output signal which is an inverted signal of the charging signal in response to the supply of the charging signal.
記第１のインバータの動作電流と同一であり、前記カレ
ントミラー回路を構成する前記第３のトランジスタと前
記第４のトランジスタの各々の電流値が前記第１，第２
の動作電流の 任意の正数分の一に設定したことを特徴と
する請求項１記載の遅延回路。2. The method according to claim 1, wherein the operating current of said second inverter is
The operating current is the same as that of the first inverter.
And the third transistor forming the mirror circuit.
The current value of each of the fourth transistors is equal to the first, second,
2. The delay circuit according to claim 1 , wherein the operating current is set to an arbitrary positive fraction .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08200711A JP3123927B2 (en) | 1996-07-30 | 1996-07-30 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08200711A JP3123927B2 (en) | 1996-07-30 | 1996-07-30 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1051282A JPH1051282A (en) | 1998-02-20 |
| JP3123927B2 true JP3123927B2 (en) | 2001-01-15 |
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ID=16428956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08200711A Expired - Fee Related JP3123927B2 (en) | 1996-07-30 | 1996-07-30 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123927B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331257B1 (en) * | 1998-06-30 | 2002-08-21 | 주식회사 하이닉스반도체 | Delay circuit with constant delay |
-
1996
- 1996-07-30 JP JP08200711A patent/JP3123927B2/en not_active Expired - Fee Related
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| JPH1051282A (en) | 1998-02-20 |
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