JP3123608B2 - スイッチング電源装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野】 本発明は、スイツチング電源装置に関し、特にその破
壊を防止する安全手段を備えたスイツチング電源装置に
関する。

〔従来の技術〕

静電潜像技術により普通紙上に画像を形成するプリン
タ，複写機などの画像形成装置においては、帯電，現
像，転写および分離等の各プロセスそれぞれに対応した
高電圧を、各々所定の時間供給することが必要である。

一般に、これら各種の高圧電源装置として、例えば安
定化された駆動用DC電源（24V）からのDC電力を高電圧D
C電力に変換するために、小型軽量で低コストなスイツ
チング電源装置であるDC−DCコンバータが広く使用さ
れ、これらDC−DCコンバータのスイツチング素子として
パワーMOS−FET（酸化金属半導体の電界効果トランジス
タ）が多用されている。

MOS型トランジスタは優れた性能を有しているが脆い
性質があり、特に定格を超えた電圧や電流が印加される
と一瞬にして破損して了う欠点がある。

そのために、コントローラ（プロセス制御ユニツト）
からの駆動パルスにより駆動されるDC−DCコンバータか
らなる高圧電源装置として例えば特開昭62−236361号公
報に示されたように、高圧出力からの帰還電圧をAD変換
した電圧信号が正常であるか否かを判定することによ
り、高圧電源装置の保護を行なう提案があつた。

また、例えば特開昭64−89961号公報に示されたよう
に、スイツチング素子に流れる電流を検出してスイツチ
ング素子をオフにする提案もあつた。

〔発明が解決しようとする課題〕

しかしながら、前者の提案はコントローラ内のマイク
ロコンピユータが正常に動作していることが前提であつ
て、例えば外来ノイズなどにより、マイクロコンピユー
タそのものが暴走してしまうと、駆動パルスが不安定に
なり、スイツチング素子のデユーテイが異常に大きくな
つてトランスの焼損やスイツチング素子の破損などの事
故が発生することがある。

また、後者の提案は、正常な状態でもスイツチング素
子のオン・オフ時に発生する過渡的なピーク電流と異常
時の過大電流との区別が困難で正確な動作が期待し難
く、電流検出のためにスイツチング素子と直列に設ける
抵抗による電力損出も無視出来ない。

さらに、何れの提案も、異常が発生した結果としての
出力電圧あるいは過電流を検出している。

しかしながら、既に説明したようにMOS型トランジス
タは、過大な電流が流れたり、個々の素子により異なる
或る閾値（定格値はそれより低めに設定されている）を
超えた電圧が印加されると一瞬にして回復不能な破損に
つながる。

したがつて、結果を検出して保護手段を作動させるの
ではなく、異常が発生する恐れがある徴候を捉えて未然
に保護手段を作動させることが望ましい。

例えば、スイツチング素子のオン時間すなわちデユー
テイが所定値を超えて大きくなりトランスが磁気飽和す
ると、スイツチング素子の負荷が０に近くなるため急激
に過大な電流が流れる。

特に、高圧電源装置の場合、スイツチング素子オンの
時は２次側に電流を流さずに磁気エネルギとしてトラン
ス内に貯え、オフの時に２次側から電流として取出すフ
ライドバツクトランスが使われているから、磁気飽和が
発生し易い。

この発明は上記の点に鑑みてなされたものであり、ノ
イズなどによりスイツチング素子を駆動する駆動パルス
が不安定になつても、トランスの焼損やスイツチング素
子の破損を完全に防止するスイツチング電源装置を提供
することを目的とする。

〔課題を解決するための手段〕

この発明は上記の目的を達成するため、マイクロコン
ピユータによつてパルス幅が演算されてパルス幅変調さ
れた駆動パルスにより駆動されるスイツチング素子を備
えたスイツチング電源装置において、上記駆動パルスが
スイツチング素子のオンに対応するレベルの時間を検出
するデユーテイ検出手段と、そのデユーテイ検出手段が
検出したレベルの時間が所定値を超えた時に、導通して
上記スイツチング素子をオフにする保護スイツチ手段と
を設けたものである。

また、上記デユーテイ検出手段を、駆動パルスのオン
・オフ毎に充放電を繰返す充放電回路により構成すると
よい。

〔作 用〕

このように構成したスイツチング電源装置は、デユー
テイ検出手段が、上記駆動パルスがスイツチング素子の
オンに対応するレベルの時間（パルス幅に相当する）を
検出し、そのレベルの時間が所定値を超えると、保護ス
イツチ手段が導通してスイツチング素子をオフにするか
ら、スイツチング素子及びトランスに流れる電流が遮断
され、スイツチング電源装置の回復不能な事故を未然に
防止する。

また、デユーテイ検出手段を、駆動パルスのオン・オ
フ毎に充放電を繰返す充放電回路により構成すれば、駆
動パルスが不安定になるようなノイズがあつても保護ス
イツチ手段は安定に動作する。

〔実施例〕

以下、この発明の一実施例を図面を参照して具体的に
説明する。

第２図は、この発明の一実施例である静電潜像方式の
複写機の概略構成図である。

この複写機はコントローラ１と、時計方向に回転する
感光体ドラム20と、その周囲にそれぞれ配設されたメイ
ンチヤージヤ21とその主高圧電源22、光学系23、現像ユ
ニツト24とそのバイアス電源25、転写チヤージヤ26とそ
の高圧電源27、除電ランプ28ならびに画像を転写された
用紙の搬送路の下流に配設された定着ユニツト29により
構成されている。

主高圧電源22、高圧電源27及びバイアス電源25はそれ
ぞれコントローラ１により制御されているスイツチング
電源装置であるDC−DCコンバータである。

感光体ドラム20はメインチヤージヤ21によつてその表
面を一定の電位に帯電され、原稿からの光は光学系23を
介して感光体ドラム20上に結像され、そこに原稿の静電
潜像を形成する。

その静電潜像は、バイアス電源25によつてバイアスさ
れた現像ユニツト24によりトナー像に変換され、転写チ
ヤージヤ26により用紙上に転写されたトナー像は、定着
ユニツト29で加圧・加熱されて用紙上に定着される。

トナー像を失なつた感光体ドラム20は、除電ランプ28
によつて残留電荷が取り除かれ、次の工程に入る。

メインチヤージヤ21には主高圧電源22から５〜6KVの
高圧が印加され、コロナ放電により感光体ドラム20の表
面を帯電する。

また、転写チヤージヤ26には高圧電源27から５〜6KV
の高圧が印加され、コロナ放電により感光体ドラム20か
ら用紙にトナー像を転写する。

さらに、現像ユニツト24にはバイアス電源25から100
〜500Vのバイアス電圧が印加され、現像ユニツト24に対
して適正な現像条件が設定される。

各高圧電源22,25,27の出力は、温度，原稿種類，経時
変化等に対して常に最良の画像が得られるような値に調
整されている。

さらに、コントローラ１は、各高圧電源の制御のみな
らず、定着ユニツト29の温度制御、除電ランプ28のオン
・オフ及び各センサの入力処理、ソレノイドやモータの
オン・オフ制御をも行なう。

第１図は、コントローラ１と、この発明の一実施例で
あるDC−DCコンバータ10を示す回路図であり、以上説明
した主高圧電源22,バイアス電源25,高圧電源27は何れも
同様な構成からなる。

コントローラ１は、MPU（マイクロコンピユータ）２
と、プログラマブルカウンタからなるタイマ３と、クロ
ツクCLKを出力する発振器４と、アンド回路５とから構
成されている。

また、DC−DCコンバータ（以下単に「コンバータ」と
もいう）10は、スイツチング素子であるパワーMOS型のF
ET11と、その１次巻線がFET11と直列回路を形成してDC2
4Vの電源に接続されているフライバツク型の昇圧トラン
ス12と、FET11のソース・ゲート間に並列に接続された
保護スイツチ手段であるトランジスタ13及び高圧整流用
のダイオードD,抵抗R1〜R9,コンデンサC1〜C4とから構
成されている。

抵抗R1,R2は駆動パルスPWを分圧してFET11のゲートに
印加すると共に、抵抗R1は、FET11のオン時間が所定値
を超えた時にオンになりFET11のゲート電圧を下げて保
護するトランジスタ13の作用を補助する。

抵抗R7〜R9とコンデンサC4とは、駆動パルスPWのオン
・オフ毎に充放電を繰返すことにより、スイツチング素
子であるFET11のオンに対応するレベルの時間、すなわ
ち駆動パルスのオン時間を検出するデユーテイ検出手段
である充放電回路を形成し、保護スイツチ手段であるト
ランジスタ13と共に保護回路14を構成する。

FET11のソース・ドレイン間に並列に接続された抵抗R
3,コンデンサC1からなる直列回路は、FET11のオン・オ
フ時に発生するサージを吸収するスナバ回路である。昇
圧トランス12の２次巻線に接続されたダイオードＤとコ
ンデンサC2は昇圧された高圧の整流平滑回路を構成す
る。抵抗R6はコンデンサC2から出力される高圧を負荷に
供給するラインがシヨート又は異常放電を生じた時にコ
ンバータ10を保護する保護抵抗である。また、抵抗R4,R
5はコンバータ10の出力電圧を分圧し電圧信号FVとして
コントローラ１のMPU2にフイードバツクする分圧器、コ
ンデンサC3はそのフイードバツクラインの高周波インピ
ーダンスを下げて、FET11のスイツチングノイズや外来
ノイズが電圧信号FVに重畳することを防止する。

コントローラ１を構成する各回路素子２〜５には、そ
れぞれ安定化された制御用電源からDC5Vが供給されてい
る。

MPU2とタイマ３との間は、互に出力端子WRと入力端子
RDとが結ばれ、必要な指令，データが通信される。

プログラマブルカウンタからなるタイマ３は、MPU2か
ら設定されたそれぞれスイツチングの周期とパルス幅
（オン時間）とに対応するカウント数P1,P2に応じて、
発振器４から入力端子CLKに入力する例えば8MHzのクロ
ツクCLKをカウントし、所定の周期とパルス幅をもつパ
ルス信号を出力端子OUTからアンド回路５に出力する。

アンド回路５の他の入力端子は、MPU2の出力ポートPF
に接続されているから、その出力ポートPFが“H"の間
は、タイマ３から入力するパルス信号を駆動パルスPWと
してコンバータ10に出力する。

例えば、設定されたカウント数P1,P2をそれぞれ400,1
60とすれば、駆動パルスPWは50μｓの周期でパルス幅
（オン時間）20μｓ即ちデユーテイ比40％になり、周期
50μｓは変らないが、パルス幅は電圧信号FVに応じて随
時変化する。

コントローラ１からコンバータ10に出力された駆動パ
ルスPWは、抵抗R1,R2により分圧されてFET11のゲートに
入力されるから、DC24Vの駆動用電力は昇圧トランス12
の１次巻線に接続されたFET11により駆動パルスPWに応
じてオン・オフされ、２次巻線には昇圧したパルスが誘
起され、このパルスをダイオードＤ、コンデンサC2で整
流平滑して直流高圧電力が得られる。

この直流高圧電力の電圧が、抵抗R4,R5で分圧され
て、MPU2に内蔵されているAD変換器の入力端子ANに入力
される。

MPU2は、入力端子ANに入力する電圧信号FVとその目標
値とから、次式によつてカウント数P2（駆動パルスPWの
パルス幅）を比例演算する。

新P2＝旧P2＋比例定数×（目標値−出力値） この式により比例演算された新しいP2がタイマ３に設
定され、タイマ３の出力端子OUTから修正されたパルス
幅のパルス信号がアンド回路５に出力される。

アンド回路５の他の入力端子には、MPU2の出力ポート
PFが接続されているので、コントローラ１からは、コン
バータ10の出力タイミングに合わせて、所定のパルス幅
の駆動パルスPWが出力され、出力ポートPFが“H"の間だ
けコンバータ10から負荷に所定電圧の高圧電力が供給さ
れる。

しかしながら、MPU2は外来ノイズなどで誤動作するこ
とがあり、この複写機においては５〜6KVの高圧電力が
使用されているので、特に正常なコロナ放電でない異常
なアーク放電が発生すると、それに伴うノイズでMPU2が
誤動作し易い傾向にある。

第９図は、保護回路14がない従来のバイアス電源25を
例として駆動パルスPWのパルス幅を決めるカウント数P2
と、コンバータ10の１次側の入力電流Iin（Ａ）及び２
次側の出力電圧Vout（KV）との関係を示す特性図であ
る。

発振器４が出力するクロツクCLKは8MHzであるから、
カウント数P1,P2を時間に換算すれば、時間（μｓ）＝
カウント数/8である。

第９図から明らかなように、P2＝240即ちパルス幅が3
0μｓ近傍から入力電流が急激に増加している。

これは昇圧トランス12が磁気飽和してインダクタンス
が急に低下したためであり、さらにパルス幅を大きくす
ると、トランスの一次巻線の焼損やFET11の破損等の回
復不能な事故に至る。

第10図はカウント数P2（オン時間）を変えた時FET11
のドレイン・ソース間電圧VDSの変化の例を示す波形図
であり、同図（Ａ）はP2＝240（30μｓ）、同図（Ｂ）
はＰ＝280（35μｓ）の時の電圧波形をそれぞれ示す。

第10図（Ａ），（Ｂ）から明らかなように、P2＝240
（30μｓ）の時のVDSのピーク値は110Vであり、P2＝280
（35μｓ）の時は250V近傍まで達している。

この実験例におけるFET11のVDSの最大定格は200Vであ
るから、ピーク値110Vならば十分なマージンが残つてい
るが、ピーク値が250Vになると（実験に使用したFETは
たまたま破損しなかつたが）、実際の機器では使用中破
損する恐れが極めて大きい。

第１図に示した実施例には、保護回路14が設けられて
いるから、駆動パルスPWは抵抗R7,R8で分圧されたのち
抵抗R9を介してコンデンサC4を充放電し、その端子電圧
はトランジスタ13のベースに入力される。

保護回路14において、コンデンサC4の充電電圧の収斂
値Vmは、“H"レベルが5Vである駆動パルスPWを抵抗R7,R
8で分圧した値であるから、 Vm＝5V×R8/（R7＋R8） である。

また、抵抗R7,R8,R9とコンデンサC4とからなり、駆動
パルスPWがオンの時コンデンサC4が充電され、オフの時
に放電することを繰返すデユーテイ検出手段である充放
電回路の時定数τは、雨宮好文著「パルス回路の考え
方」（日刊工業新聞社発行）の第36頁の例題に示された
ように、 τ＝C4×〔R9＋R7×R8/（R7＋R8）〕 である。

したがつて、例えばP2＝240（30μｓ）近傍からトラ
ンジスタ13が導通し始めてFET11のゲート電圧、従つて
ドレイン・ソース間に流れる電流を抑制し、さらにオン
時間が長くなればFET11のゲートが完全にオースレベル
に落ちて電流を遮断するように、抵抗R7〜R9,コンデン
サC4の常数を決定する。

第３図は、このようにして得られた保護回路14を用い
たバイアス電圧25の特性の一例を示す線図であり、縦
軸，横軸とも第９図に示した線図と同一である。

第３図と第９図とを比較すれば、その効果が一見して
明らかなように、P2＝230（20μｓ）近傍でコンバータ1
0の１次側の入力電流Iinは抑制され始め、２次側の出力
電圧Voutは0.83KVのピーク値に達する。

それよりP2が増加しても入力電流Iinは0.3A以下に抑
制され、出力電圧Voutは下降し始める。

さらにP2を増加すれば入力電流Iinも下降し始め、保
護回路14が有効に作動していることが分る。

第４図は、この実施例において入力電流Iinが下降し
始めるP2＝280（35μｓ）とした時のFET11のドレイン・
ソース間電圧VDSの変化の一例を示す電圧波形図であ
り、縦軸，横軸とも第10図に示した線図と同一である。

第４図から、駆動パルスPWのオン時間が35μｓである
にも拘らず、保護回路14の作動によつて、FET11のオン
時間は約25μｓであり、電圧VDSも100V以下に抑えられ
ていることが分る。

保護回路14の効果は、第10図と比較することにより、
第４図からも一見して明らかである。

第１図に示した実施例は、磁気飽和が発生し易いフラ
イバツクトランスを用いた高圧電源を示したものであ
る。

一般に、バイアス用やコロナ放電用に使われる高圧電
源は、出力電圧は高いが電力は僅少なものが多く、従つ
てトランスの１次側電流もそれほど大きくないから、ス
イツチング素子はマージンに余裕のあるものを使うこと
が出来る。

しかしながら、電圧は中程度であるが電力を要するス
イツチング電源例えば電池を電源として蛍光灯を点灯さ
せるDC−ACインバータや、低電圧であつても大電流を要
求されるDC−DCコンバータ等のように、１次側電流が大
きく流れ、その大電流をスイツチングするスイツチング
素子の場合は、大電力用パワーFETを使つてもマージン
余裕が余りとれないことが少なくない。

保護回路14では、オン時間を電圧信号に変換する充放
電回路の出力が所定値を超えたか否かを検出するのに、
トランジスタ13のエミツタ・ベース間電圧特性を利用し
たから回路構成が簡単で低コストであるが、閾値電圧が
低くジツタが生じ易い。

したがつて、マージン余裕が少ない場合は、より確実
にオン時間が所定値を超えたか否かを判定する必要があ
る。

第５図及び第６図は、保護回路の他の実施例を示す回
路図であり、トランジスタ15,抵抗R11〜R13,コンデンサ
C10及びトランジスタ17,抵抗R15〜R17,コンデンサC11
は、それぞれ第１図に示した第１実施例の保護回路14の
トランジスタ13,抵抗R7〜R9,コンデンサC4に対応し、個
々の説明は省略する。

第５図に示した第２実施例の保護回路16は、コンデン
サC10の出力端子とトランジスタ15のベースとの間に直
列に定電圧ダイオードZDを設けたものであり、抵抗R11,
R12の比を変えてコンデンサC10の充電電圧収斂値Vmを上
げると共に、定電圧ダイオードZDの挿入によりジツタを
減少させ、オン時間が所定値を超えたか否かの判定をよ
り正確にすると同時に、オン時間がさらに増した時の入
力電流Iin,出力電圧Voutの降下をさらに急峻にしたもの
である。

第６図に示した第３実施例の保護回路18は、コンデン
サC11の出力端子とトランジスタ17との間に、DC5Vの電
源電圧を抵抗R18,可変抵抗R19により分圧して得られた
参照電圧とコンデンサC11の出力電圧とを比較してトラ
ンジスタ17のベースに出力するコンパレータ19を設けた
ものであり、第５図に示した保護回路16の各長所をさら
に向上させると共に、閾値の調整を極めて容易に行なう
ことが出来る。

以上説明した保護回路の第１乃至第３実施例は、回路
図から分るように、充放電回路の時定数は充放電とも等
しくなつている。

このバイアス電源の例では、平常時の出力電圧は100
〜500Vであり、パルス数P2は略80を中心として最大でも
130程度、従つてデユーテイ比は20％を中心として最大3
2％であるから、オフ時間が長く実用上十分に放電され
ている。

しかしながら、デユーテイ比が比較的大きい所で常用
される充放電回路であると、十分に放電し切れない場合
がある。

このような場合は、放電の時定数を充電の時定数に比
べて小さく設定すればよい。

第７図及び第８図に示す第４及び第５実施例の保護回
路16A,18Aは、第５図及び第６図に示した保護回路16,18
にそれぞれ放電時定数を小さくするためのダイオードDi
を加えたものであり、同一部分には同一符号を付してい
る。

すなわち、第５図及び第６図に示した回路の抵抗R13,
R17に並列に、放電時に作用する極性でダイオードDiを
それぞれ接続する。

このようにすれば、充電時の時定数は変化せず、放電
時には放電電流が抵抗R13,R17をバイパスするから、時
定数が小さくなり、短かいオフ時間でもコンデンサC10,
C11は十分に放電する。

以上説明したように、デユーテイ検出手段が、駆動パ
ルスのオン・オフ毎にアナログ的に充放電を繰返す充放
電回路により構成すれば、コントローラ１（特にMPU2）
のようにデジタル的に駆動パルスを形成するデジタル回
路が誤動作し易いピーク値および周波数成分が高いノイ
ズに対しては、保護回路が正常に動作し、保護回路が影
響を受けやすいピーク値および周波数成分が低く持続時
間の長いノイズでは、デジタル回路に誤動作を生じな
い。

したがつて、この保護回路は極めて有効に動作する。

DC−DCコンバータ10のFET11が、駆動パルスが“L"の
時にオン、“H"の時にオフになるような負論理構成にな
つている場合は、デユーテイ検出手段が駆動パルスのオ
フ時間を検出すればよいことはいうまでもない。

以上説明したように、この発明によるデユーテイ検出
手段と保護スイツチ手段とからなる保護回路は、駆動パ
ルスPWの異常により生じた結果である出力電圧やスイツ
チング素子に流れる入力電流の異常を検出して保護手段
を作動させるのではなく、FET11のオン・オフを制御す
る駆動パルスPWの１個１個のパルスのオン時間を検出し
て、それが所定値を越えた時にスイツチング素子を流れ
る電流を抑制あるいはオフすることにより、トランスの
焼損やスイツチング素子のダウンにつながる原因を未然
に防止するから、極めて確実な保護手段である。

さらに、出力電圧や入力電流の異常を検出する結果検
出方式では、異常が検出されたら保護手段が作動したま
まになるか、保護手段が自動復帰するためには、異常が
収まつたか否かに関係なく一定時間後に復帰して見て、
異常が続いていればまた作動することを繰返すように構
成せざるを得ない。

この発明による保護手段は、駆動パルスがオンになつ
ている間は作動し続け、オフになれば例えば放電時定数
で決まる（極めて短かい）時間後に自動復帰するから、
デジタル回路の誤動作による場合のような単発あるいは
2,3発の駆動パルスの異常で保護手段が作動しても、ス
イツチング電源装置の出力に及ぼす影響は皆無か、極め
て僅かなものである。

なお、実施例では高圧電源に適用される場合を主とし
て説明したが、この発明は実施例に限定されるものでな
く、低圧直流電源，ランプ用電源，ヒータ用電源，蛍光
灯用電源など駆動パルスで制御されるDC−DCコンバータ
やDC−ACインバータ等の電源にも適用することが出来
る。

さらに、スイツチング素子としてFETを使用した例に
ついて説明したが、バイポーラ型トランジスタを使用す
ることも出来る。

〔発明の効果〕

以上説明したように、この発明によるスイツチング電
源装置は、外来ノイズなどによりマイクロコンピユータ
が暴走して、スイツチング素子を駆動する駆動パルスが
不安定になつても、トランスの焼損やスイツチング素子
の破損を完全に防止することができる。

【図面の簡単な説明】 第１図はこの発明の一実施例であるDC−DCコンバータを
示す回路図、 第２図は同じくその静電潜像方式の複写機の一例を示す
概略構成図、 第３図は同じくその駆動パルスと入力電流及び出力電圧
の関係を示す特性図、 第４図は同じくそのFETに印加される電圧の一例を示す
波形図、 第５図及び第６図は保護回路の第２及び第３実施例を示
す回路図、 第７図は従来の電源装置における駆動パルスと入力電流
及び出力電圧の関係を示す特性図、 第８図は同じくそのFETに印加される電圧の一例を示す
波形図、 第９図は同じくその駆動パルスと入力電流及び出力電圧
の関係を示す特性図、 第10図は同じくそのFETに印加される電圧の一例を示す
波形図である。 10……DC−DCコンバータ（スイツチング電源装置） 11……FET（スイツチング素子） 12……昇圧トランス 13,15,17……トランジスタ（保護スイツチ手段） 14,16,18……保護回路（デユーテイ検出手段と保護スイ
ツチ手段）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−295666（ＪＰ，Ａ) 特開 平２−151264（ＪＰ，Ａ) 特開 平１−295671（ＪＰ，Ａ) 特開 昭61−218364（ＪＰ，Ａ) 特開 昭63−148863（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】マイクロコンピユータによつてパルス幅が
   演算されてパルス幅変調された駆動パルスにより駆動さ
   れるスイツチング素子を備えたスイツチング電源装置に
   おいて、 前記駆動パルスが前記スイツチング素子のオンに対応す
   るレベルの時間を検出するデユーテイ検出手段と、 そのデユーテイ検出手段が検出した前記レベルの時間が
   所定値を超えた時に、導通して前記スイツチング素子を
   オフにする保護スイツチ手段とを設けたことを特徴とす
   るスイツチング電源装置。
2. 【請求項２】請求項１記載のスイツチング電源装置にお
   いて、 前記デユーテイ検出手段が、駆動パルスのオン・オフ毎
   に充放電を繰返す充放電回路からなることを特徴とする
   スイツチング電源装置。