JP3113425B2 - Insulated gate semiconductor device and method of manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title description 13
- 229910052751 metal Inorganic materials 0.000 claims description 56
- 239000002184 metal Substances 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 15
- 210000000746 body region Anatomy 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- Condensed Matter Physics & Semiconductors (AREA)
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁ゲート半導体装置
およびその製造方法に係り、特にドレイン領域となる半
導体基板上にゲート電極をマスクとして、チャネル領域
とソース領域とがセルフアラインにより二重に拡散され
た構造の縦型パワーＭＯＳＦＥＴ、又は絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device and a method of manufacturing the same. The present invention relates to a vertical power MOSFET or an insulated gate bipolar transistor (IGBT) having a diffused structure.
【０００２】[0002]
【従来の技術】縦型絶縁ゲート半導体装置であるパワー
ＭＯＳＦＥＴ又はＩＧＢＴは、ＭＯＳゲートのため駆動
電力が小さく、高速スイッチングが可能であり、縦型構
造のため高電流が得られる等の特徴を備えている。パワ
ーＭＯＳＦＥＴは、裏面にドレイン電極を備える高濃度
半導体基板上に、低濃度ドレイン領域となるエピタキシ
ャル層を有し、該低濃度ドレイン領域にゲート電極をマ
スクとして、チャネル領域及びソース領域が二重に拡散
され、ＭＯＳゲートが形成されている。そして、半導体
基板上面の絶縁膜に開口部が設けられ、金属電極からな
るソース電極がソース領域及びチャネル領域と接触する
ように配線される。又、ＩＧＢＴはＭＯＳＦＥＴのベー
スとなる高濃度半導体基板を反対導電型のコレクタ領域
と置換することによって製造することができる。2. Description of the Related Art A power MOSFET or IGBT, which is a vertical insulated gate semiconductor device, has features such as low driving power because of a MOS gate, high-speed switching, and high current due to a vertical structure. ing. The power MOSFET has an epitaxial layer serving as a low-concentration drain region on a high-concentration semiconductor substrate having a drain electrode on the back surface, and the channel region and the source region are doubled using the gate electrode as a mask in the low-concentration drain region. It is diffused to form a MOS gate. An opening is provided in the insulating film on the upper surface of the semiconductor substrate, and a source electrode made of a metal electrode is wired so as to be in contact with the source region and the channel region. The IGBT can be manufactured by replacing a high-concentration semiconductor substrate serving as a base of a MOSFET with a collector region of the opposite conductivity type.
【０００３】かかるパワーＭＯＳＦＥＴ、ＩＧＢＴ等で
は、パターンの微細化による高性能化を図るため、ソー
ス領域の形成及びソース電極のコンタクトの開口等をマ
スク合せを必要としないセルフアラインで行う方法が種
々提案されている。特開平３−１０５９７９号公報に
は、ゲート電極をマスクとして半導体基板上にチャネル
領域及びソース領域を二重に形成し、Ｕ溝をエッチング
により設けることにより、縦型パワーＭＯＳＦＥＴをセ
ルフアラインで作る技術が開示されている。In such power MOSFETs, IGBTs and the like, various methods have been proposed for performing a self-alignment method that does not require mask alignment for forming a source region and opening a contact of a source electrode in order to achieve high performance by miniaturization of a pattern. Have been. Japanese Patent Application Laid-Open No. 3-105979 discloses a technique for forming a vertical power MOSFET in a self-aligned manner by forming a channel region and a source region on a semiconductor substrate doubly using a gate electrode as a mask and providing a U groove by etching. Is disclosed.
【０００４】即ち、ドレイン領域となる半導体基板上に
多結晶シリコンからなるゲート電極をマクスとして、チ
ャネル領域を拡散により形成する。次に、ソースパター
ンのマスクを用いることなく同じ多結晶シリコンからな
るゲート電極をマスクとしてチャネル領域内にソース領
域を形成する。そして、同様にセルフアラインによって
ゲート電極に隣接してスペーサ絶縁膜を設ける。さらに
スペーサ絶縁膜をマスクとして、セルフアラインにより
半導体基板をエッチングすることにより、ソース領域を
通り越してチャネル領域の表面を露出させコンタクト開
口を形成する。そしてアルミ等の金属膜を上面より被着
することによりチャネル領域およびソース領域と接触し
たソース電極をマスクパターンにより形成する。That is, a channel region is formed on a semiconductor substrate serving as a drain region by diffusion using a gate electrode made of polycrystalline silicon as a mask. Next, a source region is formed in the channel region using a gate electrode made of the same polycrystalline silicon as a mask without using a source pattern mask. Then, similarly, a spacer insulating film is provided adjacent to the gate electrode by self-alignment. Further, by etching the semiconductor substrate by self-alignment using the spacer insulating film as a mask, the contact opening is formed by exposing the surface of the channel region beyond the source region. Then, by depositing a metal film such as aluminum from the upper surface, a source electrode in contact with the channel region and the source region is formed by a mask pattern.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うにチャネル領域及びソース領域をエッチングによるＵ
溝でコンタクト開口を形成した場合には、ソース電極で
ある金属電極と半導体基板のソース領域との接触面は、
半導体基板をエッチングにより開口したソース領域の側
面のみとなる。したがって、半導体基板を縦方向のエッ
チングにより開口されるソース領域の側面はソース領域
の深さ方向の寸法しかないため、金属電極とのコンタク
トが難しいものとなり、ソース電極の抵抗分が大きくな
る。However, as described above, the channel region and the source region are etched by U
When the contact opening is formed by the groove, the contact surface between the metal electrode as the source electrode and the source region of the semiconductor substrate is
This is only the side surface of the source region where the semiconductor substrate is opened by etching. Therefore, since the side surface of the source region which is opened by etching the semiconductor substrate in the vertical direction has only the dimension in the depth direction of the source region, contact with the metal electrode becomes difficult, and the resistance of the source electrode increases.
【０００６】金属電極とソース領域とのコンタクトを良
好に取るためには、ソース領域を深く拡散して、コンタ
クト面積を広げればよい。しかしながら、ソース領域を
深く拡散すると、相対的にチャネル領域の幅が狭くなる
こととなり、チャネル領域における抵抗が増大する。チ
ャネル領域の抵抗が増大すると、ＭＯＳＦＥＴにおいて
はアバランシェ耐量が低下し、ＩＧＢＴにおいては、ラ
ッチアップ耐量が低下するという問題が生じる。In order to make good contact between the metal electrode and the source region, the source region may be deeply diffused to increase the contact area. However, when the source region is deeply diffused, the width of the channel region becomes relatively narrow, and the resistance in the channel region increases. When the resistance of the channel region increases, there arises a problem that the avalanche withstand capability decreases in the MOSFET and the latch-up withstand capability decreases in the IGBT.
【０００７】本発明は、係る従来技術の問題点に鑑み、
セルフアラインによりパターンの微細化を達成しつつ、
ソース領域と金属電極との良好なコンタクトが得られ、
且つアバランシェ耐量又はラッチアップ耐量を低下させ
ない絶縁ゲート半導体装置およびその製造方法を提供す
ることを目的とする。The present invention has been made in view of the problems of the related art,
While achieving pattern miniaturization by self-alignment,
Good contact between the source region and the metal electrode is obtained,
It is another object of the present invention to provide an insulated gate semiconductor device that does not reduce the avalanche resistance or the latch-up resistance and a method for manufacturing the same.
【０００８】[0008]
【課題を解決するための手段】本発明に係る絶縁ゲート
半導体装置は、ドレイン領域となる半導体基板上に、ゲ
ート電極をマスクとして、チャネル領域とソース領域と
がセルフアラインにより二重に拡散された縦型絶縁ゲー
ト半導体装置において、前記ゲート電極の側面に隣接し
て絶縁サイドウォールと金属サイドウォールと、該金属
サイドウォールをマスクとして、エッチングによりチャ
ネル領域を開口した開口部とを備え、該金属サイドウォ
ールは前記半導体基板上のソース領域の表面とソース電
極となる金属電極とに接触し、該金属電極は前記ボディ
領域に接触していることを特徴とするものである。In an insulated gate semiconductor device according to the present invention, a channel region and a source region are double-diffused by self-alignment on a semiconductor substrate serving as a drain region, using a gate electrode as a mask. A vertical insulated gate semiconductor device, comprising: an insulating sidewall and a metal sidewall adjacent to a side surface of the gate electrode; and an opening in which a channel region is opened by etching using the metal sidewall as a mask. The wall is in contact with the surface of the source region on the semiconductor substrate and a metal electrode serving as a source electrode, and the metal electrode is in contact with the body region.
【０００９】[0009]
【作用】ゲート電極の側面に隣接して絶縁サイドウォー
ルと金属サイドウォールとを備え、該金属サイドウォー
ルはソース領域の表面と金属電極とに接触することか
ら、十分なコンタクト面積が得られソース領域と金属電
極との間で良好なコンタクトが得られる。また金属サイ
ドウォールは金属電極と接触し、且つ金属電極は金属サ
イドウォールをマクスとしてエッチングにより開口され
たチャネル領域に接触していることから、金属電極はソ
ース領域およびチャネル領域と良好なコンタクトが得ら
れる。従って、金属電極が半導体基板上のソース領域の
表面とコンタクトを取ることから、十分なコンタクト面
積が得られるので、ソース領域は浅い拡散で十分であ
り、アバランシェ等の耐量を低下させるという問題を生
じない。それ故、セルフアラインによる微細化を保ちつ
つ、アバランシェ等の耐量を低下させることなくソース
領域と金属電極との良好なコンタクトを達成することが
できる。An insulating side wall and a metal side wall are provided adjacent to the side surface of the gate electrode, and the metal side wall contacts the surface of the source region and the metal electrode, so that a sufficient contact area can be obtained. Good contact is obtained between the electrode and the metal electrode. In addition, since the metal sidewall is in contact with the metal electrode, and the metal electrode is in contact with the channel region opened by etching using the metal sidewall as a mask, the metal electrode has good contact with the source region and the channel region. Can be Therefore, since the metal electrode contacts the surface of the source region on the semiconductor substrate, a sufficient contact area can be obtained. Therefore, a shallow diffusion is sufficient for the source region, which causes a problem that the withstand capability such as avalanche is reduced. Absent. Therefore, good contact between the source region and the metal electrode can be achieved without reducing the avalanche resistance while maintaining the miniaturization by self-alignment.
【００１０】[0010]
【実施例】以下、添付図面を参照しながら本発明の一実
施例について説明する。An embodiment of the present invention will be described below with reference to the accompanying drawings.
【００１１】図１は、本発明の一実施例の絶縁ゲート半
導体装置の断面図である。ドレイン領域２となるＮ- 型
エピタキシャル層を有する半導体基板１上に、多結晶シ
リコンからなるゲート電極８をマスクとして、チャネル
領域３とソース領域５とが二重に拡散され、セル領域が
形成されている。ここで、ソース領域５はＮ+ 型拡散領
域であり、チャネル領域３はＰ型拡散領域である。半導
体基板１がＮ+ 型である場合には、この縦型絶縁ゲート
半導体装置はＭＯＳＦＥＴとなり、半導体基板１がＰ+
型である場合には、この縦型絶縁ゲート半導体装置はＩ
ＧＢＴ（絶縁ゲートバイポーラトランジスタ）となる。FIG. 1 is a sectional view of an insulated gate semiconductor device according to one embodiment of the present invention. A channel region 3 and a source region 5 are double-diffused on a semiconductor substrate 1 having an N − -type epitaxial layer serving as a drain region 2 using a gate electrode 8 made of polycrystalline silicon as a mask to form a cell region. ing. Here, the source region 5 is an N + type diffusion region, and the channel region 3 is a P type diffusion region. If the semiconductor substrate 1 is of the N + type, the vertical insulated gate semiconductor device is a MOSFET, and the semiconductor substrate 1 is of the P + type.
The vertical insulated gate semiconductor device is I
It becomes a GBT (insulated gate bipolar transistor).
【００１２】多結晶シリコンからなるゲート電極８と酸
化膜からなる絶縁膜９との側面に隣接して、酸化膜から
なる絶縁サイドウォール１２とさらに絶縁サイドウォー
ル１２に隣接してタングステン等の高融点金属からなる
金属サイドウォール１３を備える。金属サイドウォール
１３はソース領域５の表面と接触し、又ソース電極とな
る半導体基板上に配線される金属電極１１とに接触す
る。金属電極１１は、金属サイドウォール１３をマスク
として、エッチングにより開口されたボディ領域６に接
触している。ここでボディ領域６はＰ+ 型拡散領域であ
り、チャネル領域３の抵抗分を下げるための同一導電型
の高濃度領域であり、アバランシェ耐量（ラッチアップ
耐量）等を高く保持するためのものである。Adjacent to the side surfaces of a gate electrode 8 made of polycrystalline silicon and an insulating film 9 made of an oxide film, an insulating sidewall 12 made of an oxide film, and further adjacent to the insulating sidewall 12, a high melting point material such as tungsten. A metal side wall 13 made of metal is provided. The metal sidewall 13 is in contact with the surface of the source region 5 and is in contact with the metal electrode 11 that is wired on the semiconductor substrate to be a source electrode. The metal electrode 11 is in contact with the body region 6 opened by etching using the metal sidewall 13 as a mask. Here, the body region 6 is a P + -type diffusion region, a high-concentration region of the same conductivity type for lowering the resistance of the channel region 3, and for maintaining a high avalanche resistance (latch-up resistance) or the like. is there.
【００１３】係る絶縁ゲート半導体装置は、図示するセ
ル部分が１チップ上に多数配列され、金属電極１１がソ
ース端子（Ｓ）に、ゲート電極８がゲート端子（Ｇ）
に、半導体基板１の裏面電極１０がドレイン端子（Ｄ）
にそれぞれ接続されＭＯＳＦＥＴを構成している。従っ
て、ＭＯＳＦＥＴのゲート端子（Ｇ）に印加される電圧
によって、ゲート電極８の直下のチャネル領域３が反転
され、ドレイン領域からソース領域に流れる電流が制御
される。このように、ドレイン端子（Ｄ）の裏面電極１
０から電流がドレイン領域１，２及びソース領域５を通
って金属電極１１に流れるセルが多数配列されているた
め、ＭＯＳＦＥＴは大きな電流容量を取ることができ
る。In such an insulated gate semiconductor device, a large number of cell portions are arranged on one chip, a metal electrode 11 serves as a source terminal (S), and a gate electrode 8 serves as a gate terminal (G).
Then, the back electrode 10 of the semiconductor substrate 1 is connected to the drain terminal (D).
To each other to form a MOSFET. Therefore, the channel region 3 immediately below the gate electrode 8 is inverted by the voltage applied to the gate terminal (G) of the MOSFET, and the current flowing from the drain region to the source region is controlled. Thus, the back electrode 1 of the drain terminal (D)
Since a large number of cells in which current flows from 0 to the metal electrode 11 through the drain regions 1 and 2 and the source region 5 are arranged, the MOSFET can have a large current capacity.
【００１４】そして、金属サイドウォール１３は図示さ
れるようにソース領域（Ｎ+ ）５の表面と直接接触して
おり、十分なコンタクト面積が確保されている。従っ
て、ソース領域５から金属電極１１に大きな電流が流れ
ても良好なコンタクトを取ることができる。なお、以上
の説明はパワーＭＯＳＦＥＴについてのものであるが、
半導体基板１をＰ+ 型とすることによって、ＩＧＢＴが
構成される。以上のように、ソース領域の形成、ボディ
領域の形成及びソース電極のコンタクトの形成がセルフ
アラインで行えるため、パターンの微細化が可能とな
り、電流密度の向上等絶縁ゲート半導体装置の性能が向
上し、又、製造歩留が向上する。又、十分なソース電極
のコンタクトが取れることから、ソース領域を深くする
必要がなく、アバランシェ（ラッチアップ）耐量が低下
するという問題を生じない。The metal sidewall 13 is in direct contact with the surface of the source region (N + ) 5 as shown in the figure, and a sufficient contact area is secured. Therefore, good contact can be obtained even when a large current flows from the source region 5 to the metal electrode 11. Although the above description is about a power MOSFET,
By making the semiconductor substrate 1 a P + type, an IGBT is formed. As described above, since the formation of the source region, the formation of the body region, and the formation of the contact of the source electrode can be performed in a self-aligned manner, the pattern can be miniaturized, and the performance of the insulated gate semiconductor device such as improvement in current density can be improved. Also, the production yield is improved. Further, since a sufficient contact of the source electrode can be obtained, it is not necessary to make the source region deep, and there is no problem that the avalanche (latch-up) resistance is reduced.
【００１５】次に、本発明の一実施例の絶縁ゲート半導
体装置の製造方法について、図２乃至図７を参照しなが
ら説明する。Next, a method of manufacturing an insulated gate semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.
【００１６】図２は、多結晶シリコンからなるゲート電
極８をマスクとして、チャネル領域３とソース領域５と
を二重に形成した段階である。即ち、まずドレイン領域
２となるＮ- 型シリコン半導体基板の表面に薄い酸化膜
であるゲート絶縁膜７を形成し、多結晶シリコンからな
るゲート電極８及び絶縁膜９を被着する。そして、ゲー
ト電極８及び絶縁膜９に開口部を設け、まずＰ型の拡散
領域であるチャネル領域３を形成する。そして、Ｎ+ 型
の浅い拡散領域であるソース領域５を形成する。従っ
て、ソース領域５はセルフアラインで形成されることと
なる。FIG. 2 shows a state in which the channel region 3 and the source region 5 are formed double using the gate electrode 8 made of polycrystalline silicon as a mask. That is, first, a gate insulating film 7, which is a thin oxide film, is formed on the surface of an N - type silicon semiconductor substrate to be the drain region 2, and a gate electrode 8 and an insulating film 9 made of polycrystalline silicon are deposited. Then, openings are provided in the gate electrode 8 and the insulating film 9, and first, the channel region 3, which is a P-type diffusion region, is formed. Then, a source region 5 which is an N + type shallow diffusion region is formed. Therefore, the source region 5 is formed in a self-aligned manner.
【００１７】図２に示す段階から、厚いＣＶＤ酸化膜を
被着し、これを等方性エッチングにより、エッチバック
することによりゲート電極８の側面に隣接して酸化膜か
らなる絶縁サイドウォール１２が形成される。図３は、
絶縁サイドウォール１２を形成した段階である。From the stage shown in FIG. 2, a thick CVD oxide film is deposited and is etched back by isotropic etching to form an insulating sidewall 12 made of an oxide film adjacent to the side surface of the gate electrode 8. It is formed. FIG.
This is the stage where the insulating sidewall 12 is formed.
【００１８】図３に示す段階から、絶縁サイドウォール
１２に隣接して、例えば、タングステンのＣＶＤ技術に
より金属サイドウォール１３を形成する。この技術の詳
細は、例えば、月刊Semconductor World 1990年 11月号
に紹介されている。金属サイドウォール１３は、図３に
示す段階から、ゲート絶縁膜７をエッチングにより除去
し、タングステン等の高融点金属を被着し、等方性エッ
チングによりエッチバックすることによっても形成する
ことができる。図４は、金属サイドウォール１３を形成
した段階である。From the stage shown in FIG. 3, a metal sidewall 13 is formed adjacent to the insulating sidewall 12 by, for example, a tungsten CVD technique. Details of this technology are introduced, for example, in the monthly Semiconductor World November 1990 issue. The metal sidewall 13 can also be formed by removing the gate insulating film 7 by etching, depositing a high melting point metal such as tungsten, and etching back by isotropic etching from the stage shown in FIG. . FIG. 4 shows a state where the metal sidewall 13 is formed.
【００１９】図４に示す段階から、金属サイドウォール
１３及び絶縁膜９をマスクとして、シリコン半導体基板
をエッチングすることにより、開口部１５は、ソース領
域５の深さを越えてチャネル領域３の表面が露出するよ
うに形成される。即ち、図５は、金属サイドウォール１
３をマスクとしてエッチングによりチャネル領域３を露
出させるように開口した段階である。From the stage shown in FIG. 4, by etching the silicon semiconductor substrate using the metal sidewall 13 and the insulating film 9 as a mask, the opening 15 extends beyond the depth of the source region 5 to the surface of the channel region 3. Is formed to be exposed. That is, FIG.
At this stage, the channel region 3 is opened by etching using the mask 3 as a mask to expose the channel region 3.
【００２０】図６は、金属サイドウォール１３及び絶縁
膜９をマスクとして、ボディ領域６をイオン注入により
形成した段階である。ボディ領域６はＰ+ 型領域であ
り、チャネル領域３と同一導電型の高濃度領域であるこ
とから、チャネル領域３の抵抗分を下げ、ＭＯＳＦＥＴ
においてはアバランシェ耐量を高め、ＩＧＢＴにおいて
は、ラッチアップ耐量を高める等の作用効果を生じる。FIG. 6 shows a state in which the body region 6 is formed by ion implantation using the metal sidewall 13 and the insulating film 9 as a mask. The body region 6 is a P + -type region, which is a high-concentration region of the same conductivity type as the channel region 3.
In the case of IGBT, the avalanche withstand capability is increased, and in the case of the IGBT, the effect of increasing the latch-up withstand capability is produced.
【００２１】図７は、ソース電極となる金属電極１１を
被着し、金属サイドウォール１３とチャネル領域３とに
接触させる段階である。金属電極１１は、アルミ蒸着膜
からなり、ホトリソグラフィの工程によって電極配線が
形成される。金属電極１１は、金属サイドウォール１３
を介してソース領域５と接触し、またボディ領域６の開
口部を介して、連通するチャネル領域３と接続され、ソ
ース領域５及びチャネル領域３を短絡する。FIG. 7 shows a step in which a metal electrode 11 serving as a source electrode is deposited and brought into contact with the metal sidewall 13 and the channel region 3. The metal electrode 11 is made of an aluminum vapor-deposited film, and an electrode wiring is formed by a photolithography process. The metal electrode 11 has a metal sidewall 13
Through the opening of the body region 6, and is connected to the channel region 3 which communicates with the source region 5, and short-circuits the source region 5 and the channel region 3.
【００２２】以上の工程によって図１に示す縦型絶縁ゲ
ート半導体装置が完成する。以上の工程によれば、ソー
ス領域の形成、金属サイドウォールの形成、ボディ領域
の形成、金属電極のコンタクトの形成が全てセルフアラ
インによって行われる。従って、パターンの微細化が可
能であり、且つ、ソース電極のソース領域へのコンタク
ト面積が広げられた縦型絶縁ゲート半導体装置を製造す
ることができる。Through the above steps, the vertical insulated gate semiconductor device shown in FIG. 1 is completed. According to the above steps, the formation of the source region, the formation of the metal sidewall, the formation of the body region, and the formation of the contact of the metal electrode are all performed by self-alignment. Therefore, it is possible to manufacture a vertical insulated gate semiconductor device in which the pattern can be miniaturized and the contact area of the source electrode to the source region is widened.
【００２３】[0023]
【発明の効果】以上に説明したように、本発明は、チャ
ネル領域の表面に金属サイドウォールを設け、金属電極
と接続するようにしたものである。したがって、金属電
極とチャネル領域とのコンタクト面積が広げられ、ＯＮ
電圧の低い、アバランシェ（ラッチアップ）耐量の高
い、微細構造により特性の向上した、又、製造歩留の高
められたパワーＭＯＳＦＥＴ又はＩＧＢＴ等の絶縁ゲー
ト半導体装置が実現される。As described above, according to the present invention, a metal side wall is provided on the surface of a channel region and is connected to a metal electrode. Therefore, the contact area between the metal electrode and the channel region is increased, and ON
An insulated gate semiconductor device, such as a power MOSFET or IGBT, having a low voltage, a high avalanche (latch-up) resistance, improved characteristics due to a fine structure, and an increased production yield is realized.
【図１】本発明の一実施例の縦型絶縁ゲート半導体装置
の断面図。FIG. 1 is a sectional view of a vertical insulated gate semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。FIG. 2 is a sectional view of a manufacturing process of the vertical insulated gate semiconductor device according to one embodiment of the present invention;
【図３】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。FIG. 3 is a sectional view of a manufacturing process of the vertical insulated gate semiconductor device according to one embodiment of the present invention;
【図４】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。FIG. 4 is a sectional view of a manufacturing process of the vertical insulated gate semiconductor device according to one embodiment of the present invention;
【図５】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。FIG. 5 is a sectional view of a manufacturing process of the vertical insulated gate semiconductor device according to one embodiment of the present invention;
【図６】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。FIG. 6 is a sectional view of a manufacturing process of the vertical insulated gate semiconductor device according to one embodiment of the present invention;
【図７】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。FIG. 7 is a sectional view of a manufacturing process of the vertical insulated gate semiconductor device according to one embodiment of the present invention;
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/336
Claims (2)
ート電極をマスクとして、チャネル領域とソース領域と
がセルフアラインにより二重に拡散された縦型絶縁ゲー
ト半導体装置において、前記ゲート電極の側面に隣接し
て絶縁サイドウォールと金属サイドウォールとを備え、
更に該金属サイドウォールをマスクとして、エッチング
により前記チャネル領域を開口した開口部とを備え、前
記金属サイドウォールは前記半導体基板上のソース領域
の表面とソース電極となる金属電極とに接触し、該金属
電極は前記チャネル領域に接触していることを特徴とす
る絶縁ゲート半導体装置。1. A vertical insulated gate semiconductor device in which a channel region and a source region are double-diffused by self-alignment using a gate electrode as a mask on a semiconductor substrate serving as a drain region. Comprising an insulating sidewall and a metal sidewall adjacent to each other,
Further, using the metal sidewall as a mask, an opening that opens the channel region by etching, the metal sidewall is in contact with a surface of a source region on the semiconductor substrate and a metal electrode serving as a source electrode, An insulated gate semiconductor device, wherein a metal electrode is in contact with the channel region.
となる半導体基板上にチャネル領域とソース領域とをセ
ルフアラインにより二重に形成する工程と、該ゲート電
極の側面に隣接して絶縁サイドウォールを形成する工程
と、該絶縁サイドウォールに隣接して前記半導体基板上
のソース領域の表面に接触する金属サイドウォールを形
成する工程と、該金属サイドウォールをマスクとして前
記半導体基板をエッチングすることにより前記チャネル
領域を露出させるように開口する工程と、ソース電極と
なる金属電極を被着し前記金属サイドウォールと前記チ
ャネル領域との接触をとる工程とからなることを特徴と
する絶縁ゲート半導体装置の製造方法。2. A step of self-aligningly forming a channel region and a source region on a semiconductor substrate serving as a drain region using a gate electrode as a mask, and forming an insulating sidewall adjacent to a side surface of the gate electrode. Forming a metal sidewall adjacent to the insulating sidewall and in contact with a surface of a source region on the semiconductor substrate; and etching the semiconductor substrate using the metal sidewall as a mask to form the channel. Forming a hole so as to expose a region, and applying a metal electrode serving as a source electrode to make contact between the metal sidewall and the channel region. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04318481A JP3113425B2 (en) | 1992-11-27 | 1992-11-27 | Insulated gate semiconductor device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04318481A JP3113425B2 (en) | 1992-11-27 | 1992-11-27 | Insulated gate semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163910A JPH06163910A (en) | 1994-06-10 |
| JP3113425B2 true JP3113425B2 (en) | 2000-11-27 |
Family
ID=18099599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04318481A Expired - Fee Related JP3113425B2 (en) | 1992-11-27 | 1992-11-27 | Insulated gate semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113425B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520430B1 (en) * | 2003-11-27 | 2005-10-11 | 재단법인서울대학교산학협력재단 | Lateral insulated gate bipolar transistor |
| JP4839599B2 (en) * | 2004-11-11 | 2011-12-21 | 富士電機株式会社 | Semiconductor device and manufacturing method thereof |
| JP5132123B2 (en) * | 2006-11-01 | 2013-01-30 | 株式会社東芝 | Power semiconductor device |
| JP4751340B2 (en) * | 2007-01-09 | 2011-08-17 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| JP2012253291A (en) | 2011-06-07 | 2012-12-20 | Sumitomo Electric Ind Ltd | Method of manufacturing silicon carbide semiconductor device |
| JP5602256B2 (en) * | 2013-01-11 | 2014-10-08 | 株式会社東芝 | Manufacturing method of semiconductor device |
| CN109690740B (en) * | 2016-08-25 | 2023-08-08 | 三菱电机株式会社 | Method for manufacturing semiconductor device |
-
1992
- 1992-11-27 JP JP04318481A patent/JP3113425B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163910A (en) | 1994-06-10 |
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