JP3113071B2 - レベル変換回路 - Google Patents
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- JP3113071B2 JP3113071B2 JP04168921A JP16892192A JP3113071B2 JP 3113071 B2 JP3113071 B2 JP 3113071B2 JP 04168921 A JP04168921 A JP 04168921A JP 16892192 A JP16892192 A JP 16892192A JP 3113071 B2 JP3113071 B2 JP 3113071B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K19/017509—Interface arrangements
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Description
【0001】
【産業上の利用分野】この発明は、例えばBi−CMO
S論理回路に係わり、特に、ECLレベル信号をCMO
Sレベル信号に変換するレベル変換回路に関する。
S論理回路に係わり、特に、ECLレベル信号をCMO
Sレベル信号に変換するレベル変換回路に関する。
【0002】
【従来技術】図5は、従来のレベル変換回路の一例を示
すものである。ECL回路11は、例えば図6に示すよ
うに複数のバイポーラトランジスタ11a〜11eおよ
び複数の抵抗11f〜11jによって構成された一般的
な差動増幅器である。このECL回路11の出力端11
k、11lは差動増幅器12の入力端12a、12bに
接続されている。この差動増幅器12は、複数のMOS
トランジスタ12c〜12fによって構成されている。
この差動増幅器12の出力端は、インバータ回路によっ
て構成されたCMOS出力回路13の入力端に接続され
ている。
すものである。ECL回路11は、例えば図6に示すよ
うに複数のバイポーラトランジスタ11a〜11eおよ
び複数の抵抗11f〜11jによって構成された一般的
な差動増幅器である。このECL回路11の出力端11
k、11lは差動増幅器12の入力端12a、12bに
接続されている。この差動増幅器12は、複数のMOS
トランジスタ12c〜12fによって構成されている。
この差動増幅器12の出力端は、インバータ回路によっ
て構成されたCMOS出力回路13の入力端に接続され
ている。
【0003】前記ECL回路11はトランジスタ11a
のベースに供給される入力電圧とトランジスタ11bの
ベースに供給される基準電圧の差電圧を出力する。この
ECL回路11の出力電圧(z,/z)の論理振幅は、
500mV〜800mVと小さい。この出力電圧は前記
差動増幅器12によってある程度増幅され、この差動増
幅器12の出力電圧VA は、前記CMOS出力回路13
によって波形整形され、CMOSレベル(Vcc〜Vss)
へと変換される。
のベースに供給される入力電圧とトランジスタ11bの
ベースに供給される基準電圧の差電圧を出力する。この
ECL回路11の出力電圧(z,/z)の論理振幅は、
500mV〜800mVと小さい。この出力電圧は前記
差動増幅器12によってある程度増幅され、この差動増
幅器12の出力電圧VA は、前記CMOS出力回路13
によって波形整形され、CMOSレベル(Vcc〜Vss)
へと変換される。
【0004】
【発明が解決しようとする課題】ところで、上記従来の
レベル変換回路は、ECL回路11から出力された出力
電圧は、差動増幅器12、CMOS出力回路13を経て
CMOSレベルに変換される。このため、ECL回路1
1から出力された出力電圧がCMOS出力回路13から
出力されるまでに遅延時間が生じてしまう。
レベル変換回路は、ECL回路11から出力された出力
電圧は、差動増幅器12、CMOS出力回路13を経て
CMOSレベルに変換される。このため、ECL回路1
1から出力された出力電圧がCMOS出力回路13から
出力されるまでに遅延時間が生じてしまう。
【0005】図7は、上記従来のレベル変換回路の応答
波形を示すものである。同図において、時間tpdAは差
動増幅器12がECLレベルの電圧を増幅するに要する
時間であり、時間tpdBはCMOS出力回路13が入力
電圧を波形整形し、CMOSレベルに変換するに要する
時間である。したがって、ECLレベルをCMOSレベ
ルに変換するに要する時間tpdOは、tpdO=tpdA+
tpdBとなり、多大な遅延時間を有することとなる。
波形を示すものである。同図において、時間tpdAは差
動増幅器12がECLレベルの電圧を増幅するに要する
時間であり、時間tpdBはCMOS出力回路13が入力
電圧を波形整形し、CMOSレベルに変換するに要する
時間である。したがって、ECLレベルをCMOSレベ
ルに変換するに要する時間tpdOは、tpdO=tpdA+
tpdBとなり、多大な遅延時間を有することとなる。
【0006】このように、従来のレベル変換回路は、E
CLレベルをCMOSレベルに変換するために、複数段
の回路を必要とするため、遅延時間が大きく、高速化を
図ることが困難なものであった。また、差動増幅器12
を用いているため、消費電流が大きいとともに、回路の
素子数が多いという問題を有していた。
CLレベルをCMOSレベルに変換するために、複数段
の回路を必要とするため、遅延時間が大きく、高速化を
図ることが困難なものであった。また、差動増幅器12
を用いているため、消費電流が大きいとともに、回路の
素子数が多いという問題を有していた。
【0007】そこで、ECLレベルの電圧をCMOS出
力回路13に直接供給することが考えられる。しかし、
CMOS出力回路13を構成するMOSトランジスタの
閾値が製造プロセスや使用条件によって変化した場合、
CMOS出力回路13が論理振幅の小さいECLレベル
の電圧により、全く動作しない虞を有している。
力回路13に直接供給することが考えられる。しかし、
CMOS出力回路13を構成するMOSトランジスタの
閾値が製造プロセスや使用条件によって変化した場合、
CMOS出力回路13が論理振幅の小さいECLレベル
の電圧により、全く動作しない虞を有している。
【0008】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、レベル変
換に要する時間を短縮することができるとともに、回路
の素子数を削減して消費電流を減少することができ、し
かも、製造プロセス等の変化に影響を受けることなく確
実にECLレベルをCMOSレベルに変換可能なレベル
変換回路を提供しようとするものである。
されたものであり、その目的とするところは、レベル変
換に要する時間を短縮することができるとともに、回路
の素子数を削減して消費電流を減少することができ、し
かも、製造プロセス等の変化に影響を受けることなく確
実にECLレベルをCMOSレベルに変換可能なレベル
変換回路を提供しようとするものである。
【0009】
【課題を解決するための手段】この発明は、上記課題を
解決するため、CMOSインバータと、このCMOSイ
ンバータの少なくとも一方の電源経路に挿入されたMO
Sトランジスタとを有し、前記CMOSインバータの入
力端にECLレベルの電圧が入力され、この入力された
ECLレベルの電圧をCMOSレベルの電圧に変換して
出力端から出力するとともに、回路閾値電圧を可変する
ことが可能なCMOS出力回路と、前記CMOS出力回
路とほぼ同様の構成であり、CMOS出力回路の入力端
と出力端とが接続された構成であって、第1導電型のト
ランジスタと第2導電型のトランジスタの寸法比で決ま
るCMOSレベルの回路閾値電圧を第1の基準電圧とし
て発生するとともに、前記回路閾値電圧を可変すること
が可能な第1の基準電圧発生回路と、バイポーラトラン
ジスタによって構成され、ECLレベルの中央の電位を
第2の基準電圧として発生する第2の基準電位発生回路
と、第1、第2の入力端に前記第1、第2の基準電圧発
生回路から出力される第1、第2の基準電圧が供給さ
れ、出力端から出力される信号が前記第1の基準電圧発
生回路、及び前記CMOS出力回路に供給され、前記第
1、第2の基準電圧を比較し、これらが一致するよう前
記第1の基準電圧発生回路、及び前記CMOS出力回路
の回路閾値電圧を制御する比較回路とを具備している。
解決するため、CMOSインバータと、このCMOSイ
ンバータの少なくとも一方の電源経路に挿入されたMO
Sトランジスタとを有し、前記CMOSインバータの入
力端にECLレベルの電圧が入力され、この入力された
ECLレベルの電圧をCMOSレベルの電圧に変換して
出力端から出力するとともに、回路閾値電圧を可変する
ことが可能なCMOS出力回路と、前記CMOS出力回
路とほぼ同様の構成であり、CMOS出力回路の入力端
と出力端とが接続された構成であって、第1導電型のト
ランジスタと第2導電型のトランジスタの寸法比で決ま
るCMOSレベルの回路閾値電圧を第1の基準電圧とし
て発生するとともに、前記回路閾値電圧を可変すること
が可能な第1の基準電圧発生回路と、バイポーラトラン
ジスタによって構成され、ECLレベルの中央の電位を
第2の基準電圧として発生する第2の基準電位発生回路
と、第1、第2の入力端に前記第1、第2の基準電圧発
生回路から出力される第1、第2の基準電圧が供給さ
れ、出力端から出力される信号が前記第1の基準電圧発
生回路、及び前記CMOS出力回路に供給され、前記第
1、第2の基準電圧を比較し、これらが一致するよう前
記第1の基準電圧発生回路、及び前記CMOS出力回路
の回路閾値電圧を制御する比較回路とを具備している。
【0010】
【作用】すなわち、この発明において、CMOS出力回
路にはECLレベルの信号が直接供給されている。この
ため、レベル変換に要する時間を短縮することができる
とともに、回路の素子数を削減して消費電流を減少する
ことができる。しかも、CMOS出力回路の回路閾値電
圧は、比較回路の出力信号によって制御され、この比較
回路は第1の基準電圧発生回路からCMOSレベルの中
央の電位として出力される第1の基準電圧と、第2の基
準電圧発生回路からECLレベルの中央の電位として出
力される第2の基準電圧とが一致するよう第1の基準電
圧発生回路、およびCMOS出力回路の回路閾値電圧を
制御している。したがって、CMOS出力回路の回路閾
値電圧はECLレベルの中央の電位と一致されるため、
製造プロセス等の変化に影響を受けることなく、確実に
ECLレベルをCMOSレベルに変換できる。
路にはECLレベルの信号が直接供給されている。この
ため、レベル変換に要する時間を短縮することができる
とともに、回路の素子数を削減して消費電流を減少する
ことができる。しかも、CMOS出力回路の回路閾値電
圧は、比較回路の出力信号によって制御され、この比較
回路は第1の基準電圧発生回路からCMOSレベルの中
央の電位として出力される第1の基準電圧と、第2の基
準電圧発生回路からECLレベルの中央の電位として出
力される第2の基準電圧とが一致するよう第1の基準電
圧発生回路、およびCMOS出力回路の回路閾値電圧を
制御している。したがって、CMOS出力回路の回路閾
値電圧はECLレベルの中央の電位と一致されるため、
製造プロセス等の変化に影響を受けることなく、確実に
ECLレベルをCMOSレベルに変換できる。
【0011】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【0012】図1において、ECL回路21からはEC
Lレベルの電圧Ve(=Vin) が出力される。この場合、
ECL回路21は従来のように差動電圧を出力する必要
はなく、例えば図1に示す第2の基準電圧発生回路25
のような1出力でよい。このECLレベルの電圧Ve
は、CMOS出力回路22の入力端22aに入力電圧V
inとして直接供給される。このCMOS出力回路22
は、回路閾値電圧を変えることが可能なインバータ回路
によって構成されており、入力されたECLレベルと反
対の論理のCMOSレベルを出力する。
Lレベルの電圧Ve(=Vin) が出力される。この場合、
ECL回路21は従来のように差動電圧を出力する必要
はなく、例えば図1に示す第2の基準電圧発生回路25
のような1出力でよい。このECLレベルの電圧Ve
は、CMOS出力回路22の入力端22aに入力電圧V
inとして直接供給される。このCMOS出力回路22
は、回路閾値電圧を変えることが可能なインバータ回路
によって構成されており、入力されたECLレベルと反
対の論理のCMOSレベルを出力する。
【0013】前記CMOS出力回路22を構成するPチ
ャネルトランジスタ22b、Nチャネルトランジスタ2
2cのゲートは前記入力端22aに接続されている。前
記トランジスタ22bのソースは第1の電源Vcc(GN
D)に接続され、ドレインは出力端22dに接続される
とともに、トランジスタ22cのドレインに接続されて
いる。このトランジスタ22cのソースはNチャネルト
ランジスタ22eのドレインに接続され、このトランジ
スタ22eのソースは第2の電源Vss(-5.0Vまたは-
5.2V、-4.5V)に接続されている。このCMOS出力
回路22は、トランジスタ22eのゲート電圧を制御す
ることにより、ECLレベルを判別するための閾値電圧
が可変される。
ャネルトランジスタ22b、Nチャネルトランジスタ2
2cのゲートは前記入力端22aに接続されている。前
記トランジスタ22bのソースは第1の電源Vcc(GN
D)に接続され、ドレインは出力端22dに接続される
とともに、トランジスタ22cのドレインに接続されて
いる。このトランジスタ22cのソースはNチャネルト
ランジスタ22eのドレインに接続され、このトランジ
スタ22eのソースは第2の電源Vss(-5.0Vまたは-
5.2V、-4.5V)に接続されている。このCMOS出力
回路22は、トランジスタ22eのゲート電圧を制御す
ることにより、ECLレベルを判別するための閾値電圧
が可変される。
【0014】一方、比較回路23、第1、第2の基準電
圧発生回路24、25は、前記CMOS出力回路22の
閾値電圧を可変するABC(Automated Bias Control)
回路を構成している。CMOS出力回路22の閾値電圧
は、製造プロセスや使用条件によって変化した場合にお
いても、このABC回路により、ECLレベルの論理振
幅のほぼ中央に設定される。
圧発生回路24、25は、前記CMOS出力回路22の
閾値電圧を可変するABC(Automated Bias Control)
回路を構成している。CMOS出力回路22の閾値電圧
は、製造プロセスや使用条件によって変化した場合にお
いても、このABC回路により、ECLレベルの論理振
幅のほぼ中央に設定される。
【0015】前記比較回路23の非反転入力端は前記第
1の基準電圧発生回路24の出力端に接続され、反転入
力端は前記第2の基準電圧発生回路25の出力端に接続
されている。この比較回路23の出力端は前記CMOS
出力回路22を構成する前記トランジスタ22eのゲー
トに接続されるとともに、前記第1の基準電圧発生回路
24を構成するトランジスタ24cのゲートに接続され
ている。
1の基準電圧発生回路24の出力端に接続され、反転入
力端は前記第2の基準電圧発生回路25の出力端に接続
されている。この比較回路23の出力端は前記CMOS
出力回路22を構成する前記トランジスタ22eのゲー
トに接続されるとともに、前記第1の基準電圧発生回路
24を構成するトランジスタ24cのゲートに接続され
ている。
【0016】前記第1の基準電圧発生回路24は、Pチ
ャネルトランジスタとNチャネルトランジスタの寸法比
によって決まる回路閾値電圧を第1の基準電圧Vref1と
して発生するものである。この第1の基準電圧発生回路
24は、前記CMOS出力回路22とほぼ同様の構成で
あり、CMOS出力回路22の入力端と出力端をショー
トした構成とされている。すなわち、Pチャネルトラン
ジスタ24a、Nチャネルトランジスタ24bのゲート
およびドレインは互いに接続されるとともに、前記比較
回路23の非反転入力端に接続されている。前記トラン
ジスタ24aのソースは第1の電源Vcc(GND)に接
続され、トランジスタ24bのソースはNチャネルトラ
ンジスタ24cのドレインに接続されている。このトラ
ンジスタ24cのソースは第2の電源Vss(-5.0Vまた
は-5.2V、-4.5V)に接続され、ゲートは前記比較回路
23の出力端に接続されている。したがって、この第1
の基準電圧発生回路24の閾値電圧は、比較回路23の
出力電圧に応じても可変される。この第1の基準電圧発
生回路24を構成するトランジスタ24a〜24cのデ
ィメンジョンはCMOS出力回路22を構成するトラン
ジスタ22b〜22eと同一である必要はないが、Pチ
ャネルトランジスタとNチャネルトランジスタとの寸法
比率は一致させる必要がある。
ャネルトランジスタとNチャネルトランジスタの寸法比
によって決まる回路閾値電圧を第1の基準電圧Vref1と
して発生するものである。この第1の基準電圧発生回路
24は、前記CMOS出力回路22とほぼ同様の構成で
あり、CMOS出力回路22の入力端と出力端をショー
トした構成とされている。すなわち、Pチャネルトラン
ジスタ24a、Nチャネルトランジスタ24bのゲート
およびドレインは互いに接続されるとともに、前記比較
回路23の非反転入力端に接続されている。前記トラン
ジスタ24aのソースは第1の電源Vcc(GND)に接
続され、トランジスタ24bのソースはNチャネルトラ
ンジスタ24cのドレインに接続されている。このトラ
ンジスタ24cのソースは第2の電源Vss(-5.0Vまた
は-5.2V、-4.5V)に接続され、ゲートは前記比較回路
23の出力端に接続されている。したがって、この第1
の基準電圧発生回路24の閾値電圧は、比較回路23の
出力電圧に応じても可変される。この第1の基準電圧発
生回路24を構成するトランジスタ24a〜24cのデ
ィメンジョンはCMOS出力回路22を構成するトラン
ジスタ22b〜22eと同一である必要はないが、Pチ
ャネルトランジスタとNチャネルトランジスタとの寸法
比率は一致させる必要がある。
【0017】前記第2の基準電圧発生回路25は、EC
Lレベルの中央の電位を第2の基準電圧Vref2として発
生するものである。前記第2の基準電位発生回路25
は、例えば前記ECL回路21と同様の構成であり、複
数のNPNトランジスタによって構成されている。但
し、ECLレベルの中央の電位を発生するため、トラン
ジスタ25a、25bのベースには、基準電位が供給さ
れている。これらトランジスタ25a、25bのエミッ
タはトランジスタ25dのコレクタに接続されている。
このトランジスタ25dのベースには、一定電圧Vc が
供給され、エミッタは抵抗25eを介して第2の電源V
ss(-5.0Vまたは-5.2V、-4.5V)に接続されている。
前記トランジスタ25a、25bのコレクタはそれぞれ
抵抗25f、25gを介して第1の電源Vcc(GND)
に接続され、トランジスタ25bのコレクタは、さら
に、トランジスタ25hのベースに接続されている。こ
のトランジスタ25hのコレクタは第1の電源Vccに接
続され、エミッタは抵抗25iを介して第2の電源Vss
に接続されるとともに、前記比較回路23の反転入力端
に接続されている。
Lレベルの中央の電位を第2の基準電圧Vref2として発
生するものである。前記第2の基準電位発生回路25
は、例えば前記ECL回路21と同様の構成であり、複
数のNPNトランジスタによって構成されている。但
し、ECLレベルの中央の電位を発生するため、トラン
ジスタ25a、25bのベースには、基準電位が供給さ
れている。これらトランジスタ25a、25bのエミッ
タはトランジスタ25dのコレクタに接続されている。
このトランジスタ25dのベースには、一定電圧Vc が
供給され、エミッタは抵抗25eを介して第2の電源V
ss(-5.0Vまたは-5.2V、-4.5V)に接続されている。
前記トランジスタ25a、25bのコレクタはそれぞれ
抵抗25f、25gを介して第1の電源Vcc(GND)
に接続され、トランジスタ25bのコレクタは、さら
に、トランジスタ25hのベースに接続されている。こ
のトランジスタ25hのコレクタは第1の電源Vccに接
続され、エミッタは抵抗25iを介して第2の電源Vss
に接続されるとともに、前記比較回路23の反転入力端
に接続されている。
【0018】上記構成において、比較回路23は、第
1、第2の基準電位発生回路24、25によって発生さ
れる第1の基準電位Vref1と第2の基準電位Vref2とを
比較し、この比較出力VcoはCMOS出力回路22を構
成するトランジスタ22eのゲート、および第1の基準
電位発生回路24を構成するトランジスタ24cのゲー
トに供給される。すなわち、比較回路23は、第1の基
準電位と第2の基準電位が一致するように、第1の基準
電位発生回路24を制御する。
1、第2の基準電位発生回路24、25によって発生さ
れる第1の基準電位Vref1と第2の基準電位Vref2とを
比較し、この比較出力VcoはCMOS出力回路22を構
成するトランジスタ22eのゲート、および第1の基準
電位発生回路24を構成するトランジスタ24cのゲー
トに供給される。すなわち、比較回路23は、第1の基
準電位と第2の基準電位が一致するように、第1の基準
電位発生回路24を制御する。
【0019】ここで、例えば集積回路を製造するプロセ
スのパラメータが変動した場合の動作について考える。
先ず、MOSトランジスタのパラメータが変動した場
合、第1の基準電位発生回路24から出力される第1の
基準電位Vref1が変動する。例えば通常より第1の基準
電位Vref1の電位が上昇した場合、比較回路23の非反
転入力端の電位が反転入力端の電位より高くなるため、
比較回路23の出力電圧は通常より上昇する。この通常
より高い電位が供給されるNチャネルトランジスタ24
cは、導通抵抗が低下する。このとき、Pチャネルトラ
ンジスタ24aとNチャネルトランジスタ24b、24
cとの抵抗比を比較した場合、Nチャネルトランジスタ
24b、24c側が小さくなる。このため、第1の基準
電位発生回路24から出力される第1の基準電位Vref1
は降下し、第2の基準電位Vref2に一致するようにな
る。比較回路23の出力端はCMOS出力回路22を構
成するトランジスタ22eのゲートに接続されているた
め、CMOS出力回路22の閾値電圧は第1の基準電位
Vref1と同じ値、すなわち、第2の基準電位Vref2に一
致するようになる。ABC回路のこのような動作によ
り、CMOS出力回路22の閾値電圧はECLレベルの
論理振幅のほぼ中央に設定される。
スのパラメータが変動した場合の動作について考える。
先ず、MOSトランジスタのパラメータが変動した場
合、第1の基準電位発生回路24から出力される第1の
基準電位Vref1が変動する。例えば通常より第1の基準
電位Vref1の電位が上昇した場合、比較回路23の非反
転入力端の電位が反転入力端の電位より高くなるため、
比較回路23の出力電圧は通常より上昇する。この通常
より高い電位が供給されるNチャネルトランジスタ24
cは、導通抵抗が低下する。このとき、Pチャネルトラ
ンジスタ24aとNチャネルトランジスタ24b、24
cとの抵抗比を比較した場合、Nチャネルトランジスタ
24b、24c側が小さくなる。このため、第1の基準
電位発生回路24から出力される第1の基準電位Vref1
は降下し、第2の基準電位Vref2に一致するようにな
る。比較回路23の出力端はCMOS出力回路22を構
成するトランジスタ22eのゲートに接続されているた
め、CMOS出力回路22の閾値電圧は第1の基準電位
Vref1と同じ値、すなわち、第2の基準電位Vref2に一
致するようになる。ABC回路のこのような動作によ
り、CMOS出力回路22の閾値電圧はECLレベルの
論理振幅のほぼ中央に設定される。
【0020】上記実施例によれば、集積回路の製造プロ
セスのパラメータが変動した場合においても、CMOS
出力回路22の閾値電圧をECLレベルの論理振幅のほ
ぼ中央に設定できる。このため、ECL回路21から出
力されるECLレベルの信号を直接CMOS出力回路2
2に供給した場合においても、ECLレベルからCMO
Sレベルへ確実に変換することができる。
セスのパラメータが変動した場合においても、CMOS
出力回路22の閾値電圧をECLレベルの論理振幅のほ
ぼ中央に設定できる。このため、ECL回路21から出
力されるECLレベルの信号を直接CMOS出力回路2
2に供給した場合においても、ECLレベルからCMO
Sレベルへ確実に変換することができる。
【0021】また、従来のように、差動増幅器を介在す
ることなくECLレベルの信号をCMOS出力回路に供
給しているため、図2に示すように、レベル変換におけ
る遅延時間はtpdOのみと少ない。したがって、高速に
レベル変換を実行できる。しかも、レベル変換に要する
素子数を削減できるため、消費電流を減少できる。
ることなくECLレベルの信号をCMOS出力回路に供
給しているため、図2に示すように、レベル変換におけ
る遅延時間はtpdOのみと少ない。したがって、高速に
レベル変換を実行できる。しかも、レベル変換に要する
素子数を削減できるため、消費電流を減少できる。
【0022】尚、上記実施例では、ABC回路によって
1つのCMOS出力回路を制御したが、これに限定され
るものではなく、1つのABC回路によって複数のCM
OS出力回路を制御すれば、より消費電流を削減するこ
とが可能である。また、CMOS出力回路の構成は上記
実施例に限定されるものではなく、図3(a)(b)に
示すような構成とすることも可能である。
1つのCMOS出力回路を制御したが、これに限定され
るものではなく、1つのABC回路によって複数のCM
OS出力回路を制御すれば、より消費電流を削減するこ
とが可能である。また、CMOS出力回路の構成は上記
実施例に限定されるものではなく、図3(a)(b)に
示すような構成とすることも可能である。
【0023】図3(a)において、入力端30には、P
チャネルトランジスタ31、Nチャネルトランジスタ3
2のゲートが接続されている。このトランジスタ31の
ソースはPチャネルトランジスタ33のドレインに接続
されている。このトランジスタ33のソースは第1の電
源Vccに接続され、ゲートは前記比較回路23の出力端
に接続される。前記トランジスタ31、32のドレイン
は互いに出力端34に接続され、トランジスタ32のソ
ースは第2の電源Vss(-5.0Vまたは-5.2V、-4.5V)
に接続されている。
チャネルトランジスタ31、Nチャネルトランジスタ3
2のゲートが接続されている。このトランジスタ31の
ソースはPチャネルトランジスタ33のドレインに接続
されている。このトランジスタ33のソースは第1の電
源Vccに接続され、ゲートは前記比較回路23の出力端
に接続される。前記トランジスタ31、32のドレイン
は互いに出力端34に接続され、トランジスタ32のソ
ースは第2の電源Vss(-5.0Vまたは-5.2V、-4.5V)
に接続されている。
【0024】図3(b)において、入力端40には、P
チャネルトランジスタ41、Nチャネルトランジスタ4
2のゲートが接続されている。このトランジスタ41の
ソースはPチャネルトランジスタ43のドレインに接続
されている。このトランジスタ43のソースは第1の電
源Vccに接続され、ゲートは前記比較回路23の出力端
に接続されている。前記トランジスタ41、42のドレ
インは互いに出力端44に接続され、トランジスタ42
のソースはNチャネルトランジスタ45のドレインに接
続されている。このトランジスタ45のゲートは前記比
較回路23の出力端に接続され、ソースは第2の電源V
ss(-5.0Vまたは-5.2V、-4.5V)に接続されている。
チャネルトランジスタ41、Nチャネルトランジスタ4
2のゲートが接続されている。このトランジスタ41の
ソースはPチャネルトランジスタ43のドレインに接続
されている。このトランジスタ43のソースは第1の電
源Vccに接続され、ゲートは前記比較回路23の出力端
に接続されている。前記トランジスタ41、42のドレ
インは互いに出力端44に接続され、トランジスタ42
のソースはNチャネルトランジスタ45のドレインに接
続されている。このトランジスタ45のゲートは前記比
較回路23の出力端に接続され、ソースは第2の電源V
ss(-5.0Vまたは-5.2V、-4.5V)に接続されている。
【0025】図3(a)(b)に示すような構成のCM
OS出力回路を使用する場合、第1の基準電位発生回路
24も同様の構成とし、入力端と出力端をショートした
構成とすればよい。さらに、第2の基準電位発生回路2
5の構成は上記実施例に限定されるものではなく、図4
(a)(b)に示すような構成とすることも可能であ
る。
OS出力回路を使用する場合、第1の基準電位発生回路
24も同様の構成とし、入力端と出力端をショートした
構成とすればよい。さらに、第2の基準電位発生回路2
5の構成は上記実施例に限定されるものではなく、図4
(a)(b)に示すような構成とすることも可能であ
る。
【0026】図4(a)において、基準電位が供給され
る入力端51はNPNトランジスタ52のベースに接続
されている。このトランジスタ52のエミッタはNPN
トランジスタ53のコレクタに接続されている。このト
ランジスタのベースには一定電位Vc が供給され、エミ
ッタは抵抗54を介して第2の電源Vss(-5.0Vまたは
-5.2V、-4.5V)に接続されている。前記トランジスタ
52のコレクタは抵抗55を介して第1の電源Vcc(G
ND)に接続されるとともに、NPNトランジスタ56
のベースに接続されている。このトランジスタ56のコ
レクタは第1の電源Vccに接続され、エミッタは出力端
57に接続されるとともに、抵抗58を介して第2の電
源Vssに接続されている。
る入力端51はNPNトランジスタ52のベースに接続
されている。このトランジスタ52のエミッタはNPN
トランジスタ53のコレクタに接続されている。このト
ランジスタのベースには一定電位Vc が供給され、エミ
ッタは抵抗54を介して第2の電源Vss(-5.0Vまたは
-5.2V、-4.5V)に接続されている。前記トランジスタ
52のコレクタは抵抗55を介して第1の電源Vcc(G
ND)に接続されるとともに、NPNトランジスタ56
のベースに接続されている。このトランジスタ56のコ
レクタは第1の電源Vccに接続され、エミッタは出力端
57に接続されるとともに、抵抗58を介して第2の電
源Vssに接続されている。
【0027】図4(b)において、一定電位Vc が供給
される入力端61はNPNトランジスタ62のベースに
接続されている。このトランジスタ62のエミッタは抵
抗63を介して第2の電源Vss(接地)に接続され、コ
レクタは抵抗64を介して第1の電源Vccに接続される
とともに、NPNトランジスタ65のベースに接続され
ている。このトランジスタ65のコレクタは第1の電源
Vccに接続され、エミッタは出力端66に接続されると
ともに、抵抗67を介して第2の電源Vssに接続されて
いる。尚、上記実施例は、負電源の場合について説明し
たが、例えばVcc=5.0 V、Vss=0Vというような正
電源によっても実施可能である。その他、この発明は、
上記実施例に限定されるものではなく、発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
される入力端61はNPNトランジスタ62のベースに
接続されている。このトランジスタ62のエミッタは抵
抗63を介して第2の電源Vss(接地)に接続され、コ
レクタは抵抗64を介して第1の電源Vccに接続される
とともに、NPNトランジスタ65のベースに接続され
ている。このトランジスタ65のコレクタは第1の電源
Vccに接続され、エミッタは出力端66に接続されると
ともに、抵抗67を介して第2の電源Vssに接続されて
いる。尚、上記実施例は、負電源の場合について説明し
たが、例えばVcc=5.0 V、Vss=0Vというような正
電源によっても実施可能である。その他、この発明は、
上記実施例に限定されるものではなく、発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
【0028】
【発明の効果】以上詳述したようにこの発明によれば、
レベル変換に要する時間を短縮することができるととも
に、回路の素子数を削減して消費電流を減少することが
でき、しかも、製造プロセス等の変化に影響を受けるこ
となく確実にECLレベルをCMOSレベルに変換可能
なレベル変換回路を提供できる。
レベル変換に要する時間を短縮することができるととも
に、回路の素子数を削減して消費電流を減少することが
でき、しかも、製造プロセス等の変化に影響を受けるこ
となく確実にECLレベルをCMOSレベルに変換可能
なレベル変換回路を提供できる。
【図1】この発明の一実施例を示す回路構成図。
【図2】図1に示す回路の動作を説明するために示す
図。
図。
【図3】図1に示すCMOS出力回路の他の実施例を示
す回路図。
す回路図。
【図4】図1に示す第2の基準電位発生回路の他の実施
例を示す回路図。
例を示す回路図。
【図5】従来のレベル変換回路の一例を示す回路図。
【図6】図5に示すECL回路の一例を示す回路図。
【図7】従来のレベル変換回路の応答波形を示す図。
21…ECL回路、22…CMOS出力回路、23…比
較回路、24、25…第1、第2の基準電圧発生回路、
Vref1、Vref2…第1、第2の基準電圧。
較回路、24、25…第1、第2の基準電圧発生回路、
Vref1、Vref2…第1、第2の基準電圧。
フロントページの続き (72)発明者 黒田 忠広 神奈川県川崎市幸区堀川町580番1号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 藤井 真二 神奈川県川崎市幸区堀川町580番1号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 笠井 和彦 神奈川県川崎市川崎区駅前本町25番地1 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平1−164119(JP,A) 特開 昭60−242664(JP,A) 特開 平2−101818(JP,A) 特開 平3−76419(JP,A) 特開 昭58−215826(JP,A)
Claims (7)
- 【請求項1】 CMOSインバータと、このCMOSイ
ンバータの少なくとも一方の電源経路に挿入されたMO
Sトランジスタとを有し、前記CMOSインバータの入
力端にECLレベルの電圧が入力され、この入力された
ECLレベルの電圧をCMOSレベルの電圧に変換して
出力端から出力するとともに、回路閾値電圧を可変する
ことが可能なCMOS出力回路と、前記CMOS出力回路とほぼ同様の構成であり、 CMO
S出力回路の入力端と出力端とが接続された構成であっ
て、第1導電型のトランジスタと第2導電型のトランジ
スタの寸法比で決まるCMOSレベルの回路閾値電圧を
第1の基準電圧として発生するとともに、前記回路閾値
電圧を可変することが可能な第1の基準電圧発生回路
と、 バイポーラトランジスタによって構成され、ECLレベ
ルの中央の電位を第2の基準電圧として発生する第2の
基準電位発生回路と、 第1、第2の入力端に前記第1、第2の基準電圧発生回
路から出力される第1、第2の基準電圧が供給され、出
力端から出力される信号が前記第1の基準電圧発生回
路、及び前記CMOS出力回路に供給され、前記第1、
第2の基準電圧を比較し、これらが一致するよう前記第
1の基準電圧発生回路、及び前記CMOS出力回路の回
路閾値電圧を制御する比較回路とを具備することを特徴
とするレベル変換回路。 - 【請求項2】 前記CMOS出力回路は、ゲートが入力
端に接続され、ソースが高電位電源に接続され、ドレイ
ンが出力端に接続された第1導電型のトランジスタと、
ゲートが前記入力端に接続され、ドレインが前記出力端
に接続された第2導電型の第1のトランジスタと、前記
第2導電型の第1のトランジスタのソースと、低電位電
源との相互間に設けられ、ゲートに前記比較回路の出力
信号が供給される第2導電型の第2のトランジスタとに
よって構成されることを特徴とする請求項1記載のレベ
ル変換回路。 - 【請求項3】 前記CMOS出力回路は、ゲートが入力
端に接続され、ドレインが出力端に接続された第1導電
型の第1のトランジスタと、ゲートが前記入力端に接続
され、ソースが低電位電源に接続され、ドレインが前記
出力端に接続された第2導電型のトランジスタと、前記
第1導電型の第1のトランジスタのソースと、高電位電
源との相互間に設けられ、ゲートに前記比較回路の出力
信号が供給される第1導電型の第2のトランジスタとに
よって構成されることを特徴とする請求項1記載のレベ
ル変換回路。 - 【請求項4】 前記CMOS出力回路は、ゲートが入力
端に接続され、ドレインが出力端に接続された第1導電
型の第1のトランジスタと、前記第1導電型の第1のト
ランジスタのソースと、高電位電源との相互間に設けら
れ、ゲートに前記比較回路の出力信号が供給される第1
導電型の第2のトランジスタと、ゲートが前記入力端に
接続され、ドレインが前記出力端に接続された第2導電
型の第1のトランジスタと、前記第2導電型の第1のト
ランジスタのソースと、低電位電源との相互間に設けら
れ、ゲートに前記比較回路の出力信号が供給される第2
導電型の第2のトランジスタとによって構成されること
を特徴とする請求項1記載のレベル変換回路。 - 【請求項5】 前記第2の基準電位発生回路は、ベース
が基準電位に接続され、各エミッタが定電流源を介して
低電位電源に接続され、各コレクタが抵抗を介してそれ
ぞれ高電位電源に接続された第1、第2のNPNトラン
ジスタと、 前記ベースが前記第2のNPNトランジスタのコレクタ
に接続され、コレクタが前記高電位電源に接続され、エ
ミッタが抵抗を介して前記低電位電源に接続されるとと
もに、前記比較回路の反転入端に接続された第3のNP
Nトランジスタと、 によって構成されていることを特徴とする請求項1記載
のレベル変換回路。 - 【請求項6】 前記第2の基準電位発生回路は、ベース
が基準電位に接続され、エミッタが定電流源を介して低
電位電源に接続され、コレクタが抵抗を介して高電位電
源に接続された第1のNPNトランジスタと、 前記ベースが前記第1のNPNトランジスタのコレクタ
に接続され、コレクタが前記高電位電源に接続され、エ
ミッタが抵抗を介して前記低電位電源に接続されるとと
もに、前記比較回路の反転入端に接続された第2のNP
Nトランジスタと、 によって構成されていることを特徴とする請求項1記載
のレベル変換回路。 - 【請求項7】 前記第2の基準電位発生回路は、一端が
高電位電源に接続され、他端が低電位電源に接続された
定電流源と、 ベースが前記定電流源の一端に接続され、コレクタが前
記高電位電源に接続され、エミッタが抵抗を介して前記
低電位電源に接続されるとともに、前記比較回路の反転
入端に接続されたNPNトランジスタと、 によって構成されていることを特徴とする請求項1記載
のレベル変換回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04168921A JP3113071B2 (ja) | 1992-06-26 | 1992-06-26 | レベル変換回路 |
US08/080,109 US5369318A (en) | 1992-06-26 | 1993-06-23 | Level translator capable of high speed operation |
KR1019930011657A KR960013863B1 (ko) | 1992-06-26 | 1993-06-25 | 레벨 변환 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04168921A JP3113071B2 (ja) | 1992-06-26 | 1992-06-26 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613878A JPH0613878A (ja) | 1994-01-21 |
JP3113071B2 true JP3113071B2 (ja) | 2000-11-27 |
Family
ID=15877027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04168921A Expired - Fee Related JP3113071B2 (ja) | 1992-06-26 | 1992-06-26 | レベル変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5369318A (ja) |
JP (1) | JP3113071B2 (ja) |
KR (1) | KR960013863B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5764094A (en) * | 1995-06-02 | 1998-06-09 | Matsushita Electric Industrial Co., Ltd. | Level shift circuit for analog signal and signal waveform generator including the same |
US6046621A (en) * | 1996-09-30 | 2000-04-04 | Advanced Micro Devices, Inc. | Differential signal generator with dynamic beta ratios |
US5798972A (en) * | 1996-12-19 | 1998-08-25 | Mitsubishi Semiconductor America, Inc. | High-speed main amplifier with reduced access and output disable time periods |
GB2340682B (en) * | 1998-08-10 | 2003-11-05 | Sgs Thomson Microelectronics | Variable threshold inverter |
US6147540A (en) * | 1998-08-31 | 2000-11-14 | Motorola Inc. | High voltage input buffer made by a low voltage process and having a self-adjusting trigger point |
US6429680B1 (en) * | 2000-11-01 | 2002-08-06 | Semiconductor Components Industries Llc | Pin programmable reference |
US7375575B1 (en) * | 2005-02-14 | 2008-05-20 | Marvell Israel (Misl) Ltd. | Method and apparatus for controlled voltage level shifting |
JP5038710B2 (ja) | 2006-12-28 | 2012-10-03 | 株式会社日立製作所 | レベル変換回路 |
JP5313779B2 (ja) * | 2009-06-22 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
FR2957161B1 (fr) * | 2010-03-02 | 2012-11-16 | St Microelectronics Rousset | Circuit interne de tension d'alimentation d'un circuit integre |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58215826A (ja) * | 1982-06-10 | 1983-12-15 | Nec Corp | 半導体論理回路 |
US4623802A (en) * | 1984-05-17 | 1986-11-18 | Fairchild Semiconductor Corporation | Multiple-stage gate network having independent reference voltage sources |
JPS60242664A (ja) * | 1984-10-24 | 1985-12-02 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置の製法 |
JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
JPH01164119A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | レベル変換入力回路 |
JPH02101818A (ja) * | 1988-10-11 | 1990-04-13 | Mitsubishi Electric Corp | 半導体集積回路 |
NL8901170A (nl) * | 1989-05-10 | 1990-12-03 | Philips Nv | Geintegreerde schakeling met een signaalniveauconverter. |
JPH0376419A (ja) * | 1989-08-10 | 1991-04-02 | Siemens Ag | 集積可能なトランジスタスイツチング段 |
US5105102A (en) * | 1990-02-28 | 1992-04-14 | Nec Corporation | Output buffer circuit |
JPH04297119A (ja) * | 1990-09-28 | 1992-10-21 | Toshiba Corp | 半導体集積回路 |
JP2637294B2 (ja) * | 1990-12-26 | 1997-08-06 | 株式会社東芝 | センスアンプ回路 |
-
1992
- 1992-06-26 JP JP04168921A patent/JP3113071B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-23 US US08/080,109 patent/US5369318A/en not_active Expired - Lifetime
- 1993-06-25 KR KR1019930011657A patent/KR960013863B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960013863B1 (ko) | 1996-10-10 |
US5369318A (en) | 1994-11-29 |
JPH0613878A (ja) | 1994-01-21 |
KR940001568A (ko) | 1994-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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