JP3112792B2 - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Analogue/Digital Conversion (AREA)
- Optical Communication System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電子回路の要素として利
用する。特に、アナログ・ディジタル変換器の変換速度
の高速化技術に関する。
用する。特に、アナログ・ディジタル変換器の変換速度
の高速化技術に関する。
【０００２】
【従来の技術】従来から高い変換速度を要求されるアナ
ログ・ディジタル変換器としてフラッシュ型と呼ばれる
ものが知られている。この従来例を図７および図８を参
照して説明する。図７はフラッシュ型アナログ・ディジ
タル変換器を示す図である。図８はトラックホールド回
路付きのアナログ・ディジタル変換器を示す図である。
アナログ信号入力端子３に入力されたアナログ信号は、
抵抗ラダー４により分圧された基準電圧と比較器７1 〜
７n により比較される。その結果がデコーダ８により２
進のディジタルコードに変換されてディジタル信号出力
端子９1 〜９n から出力される("Si Bipolar 2GS/s 6b
Flash A/D Conversion LSI"Wakamoto,et.al,ISSCC,198
8,PP232-233) 。
ログ・ディジタル変換器としてフラッシュ型と呼ばれる
ものが知られている。この従来例を図７および図８を参
照して説明する。図７はフラッシュ型アナログ・ディジ
タル変換器を示す図である。図８はトラックホールド回
路付きのアナログ・ディジタル変換器を示す図である。
アナログ信号入力端子３に入力されたアナログ信号は、
抵抗ラダー４により分圧された基準電圧と比較器７1 〜
７n により比較される。その結果がデコーダ８により２
進のディジタルコードに変換されてディジタル信号出力
端子９1 〜９n から出力される("Si Bipolar 2GS/s 6b
Flash A/D Conversion LSI"Wakamoto,et.al,ISSCC,198
8,PP232-233) 。
【０００３】また、図７に示すようにアナログ・ディジ
タル変換器の入力にトラックホールド回路２０を設けた
構成も広く知られている("A Gigasample/s 5bit ADC wi
th On-chip Track & Hold Based on an Industrial 1μ
m GaAs MESFET E/D Process"Hagelauer,et.al,GaAs IC
symposium 1991 pp365-368) 。これは高速に変化する信
号をアナログ・ディジタル変換器の処理時間の間、一定
値に保持し安定してアナログ・ディジタル変換を行うた
めである。
タル変換器の入力にトラックホールド回路２０を設けた
構成も広く知られている("A Gigasample/s 5bit ADC wi
th On-chip Track & Hold Based on an Industrial 1μ
m GaAs MESFET E/D Process"Hagelauer,et.al,GaAs IC
symposium 1991 pp365-368) 。これは高速に変化する信
号をアナログ・ディジタル変換器の処理時間の間、一定
値に保持し安定してアナログ・ディジタル変換を行うた
めである。
【０００４】
【発明が解決しようとする課題】このフラッシュ型のア
ナログ・ディジタル変換器は、多数の比較器を必要とす
る。その個数は、分解能ｎビットの場合に２n-1 個、す
なわち８ビットならば２５５個必要になる。したがっ
て、アナログ信号入力端子と比較器との間の配線が長く
なり、ｎ個の比較器までの信号通路長が異なることにな
る。この遅延時間により変換速度が制限されるととも
に、遅延時間の相違による出力ディジタル値に誤差が生
じる。すなわち、クロック信号により制御される比較タ
イミングにおいて、各比較器の入力には異なるタイミン
グのアナログ信号が入力されることになってその出力値
は正確ではなくなる。
ナログ・ディジタル変換器は、多数の比較器を必要とす
る。その個数は、分解能ｎビットの場合に２n-1 個、す
なわち８ビットならば２５５個必要になる。したがっ
て、アナログ信号入力端子と比較器との間の配線が長く
なり、ｎ個の比較器までの信号通路長が異なることにな
る。この遅延時間により変換速度が制限されるととも
に、遅延時間の相違による出力ディジタル値に誤差が生
じる。すなわち、クロック信号により制御される比較タ
イミングにおいて、各比較器の入力には異なるタイミン
グのアナログ信号が入力されることになってその出力値
は正確ではなくなる。
【０００５】また、アナログ信号入力端子に多数の比較
器が並列に接続されるため入力容量が大きくなり、アナ
ログ・ディジタル変換器を高速で駆動させるためには大
きなパワーが必要となる。また、比較器は非線形な動作
をするので入力容量も非線形になるのが普通でありこれ
が歪みの原因になる。
器が並列に接続されるため入力容量が大きくなり、アナ
ログ・ディジタル変換器を高速で駆動させるためには大
きなパワーが必要となる。また、比較器は非線形な動作
をするので入力容量も非線形になるのが普通でありこれ
が歪みの原因になる。
【０００６】図８のようなトラックホールド回路付の場
合、トラックホールドを制御するクロック信号の一部が
被変調信号に混入し変調精度を劣化させることもある。
合、トラックホールドを制御するクロック信号の一部が
被変調信号に混入し変調精度を劣化させることもある。
【０００７】本発明は、このような背景に行われたもの
であり、本発明は出力ディジタル信号の精度および確度
を改善することを目的とする。本発明はディジタル・ア
ナログ変換器の利用周波数領域拡大を目的とする。本発
明は、変換速度が高速であり、高い変換品質のアナログ
・ディジタル変換器を提供することを目的とする。
であり、本発明は出力ディジタル信号の精度および確度
を改善することを目的とする。本発明はディジタル・ア
ナログ変換器の利用周波数領域拡大を目的とする。本発
明は、変換速度が高速であり、高い変換品質のアナログ
・ディジタル変換器を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明はアナログ・ディ
ジタル変換器であり、その特徴とするところは、アナロ
グ電気信号入力端子（３）と、このアナログ電気信号を
光信号に変換する電気光変換回路（１、２）と、この光
信号を受光する複数ｎ個の光電気変換器（５）と、この
光電気変換器の各出力を一方の入力とし他方の入力にそ
れぞれ異なるレベルの基準電圧が与えられたｎ個の比較
器（７）と、このｎ個の比較器の各出力を入力としｎビ
ットのディジタル信号を出力するデコーダ（８）とを備
え、前記電気光変換回路から前記ｎ個の光電気変換器ま
でのｎ個の光パスの距離が実質的に等しい光回路を設け
るところにある。すなわち、一箇所から照射されるアナ
ログ光信号が等しい距離の光パスを介して均等に複数の
光電気変換器に受光され、それぞれ再び電気信号に変換
されるように前記電気光変換回路および前記光電気変換
器が配置されることを特徴とする。
ジタル変換器であり、その特徴とするところは、アナロ
グ電気信号入力端子（３）と、このアナログ電気信号を
光信号に変換する電気光変換回路（１、２）と、この光
信号を受光する複数ｎ個の光電気変換器（５）と、この
光電気変換器の各出力を一方の入力とし他方の入力にそ
れぞれ異なるレベルの基準電圧が与えられたｎ個の比較
器（７）と、このｎ個の比較器の各出力を入力としｎビ
ットのディジタル信号を出力するデコーダ（８）とを備
え、前記電気光変換回路から前記ｎ個の光電気変換器ま
でのｎ個の光パスの距離が実質的に等しい光回路を設け
るところにある。すなわち、一箇所から照射されるアナ
ログ光信号が等しい距離の光パスを介して均等に複数の
光電気変換器に受光され、それぞれ再び電気信号に変換
されるように前記電気光変換回路および前記光電気変換
器が配置されることを特徴とする。
【０００９】その具体的構成例としては、前記光回路
は、ｎ個の前記光電気変換器が円周上に配置され、この
円周の中心を通りこの円周を含む平面に垂直な線上に前
記電気光変換回路が配置された構造であることが望まし
い。あるいは、前記光回路は、前記電気光変換回路の出
力光が積分球を介して複数の前記光電気変換器と光学的
に結合する構造であることもできる。
は、ｎ個の前記光電気変換器が円周上に配置され、この
円周の中心を通りこの円周を含む平面に垂直な線上に前
記電気光変換回路が配置された構造であることが望まし
い。あるいは、前記光回路は、前記電気光変換回路の出
力光が積分球を介して複数の前記光電気変換器と光学的
に結合する構造であることもできる。
【００１０】また、前記電気光変換回路は、出力ディジ
タル信号のクロック信号に同期する光パルスを発生する
手段を含む構成とすることもできる。このとき、前記光
電気変換器と前記比較器との間には、この光電気変換器
の出力を一時保持する手段が介挿されることが望まし
い。
タル信号のクロック信号に同期する光パルスを発生する
手段を含む構成とすることもできる。このとき、前記光
電気変換器と前記比較器との間には、この光電気変換器
の出力を一時保持する手段が介挿されることが望まし
い。
【００１１】
【作用】電気信号を光信号に変換して、一つの電気光変
換回路から照射する。これを複数の光電気変換器が均等
に受光して電気信号に変換する。このとき、一つの電気
光変換回路から複数の光電気変換器に対する光パスの伝
送距離に差異はなく、この光電気変換器の出力が入力さ
れる多数の比較器に厳密に同じタイミングにより入力信
号を印加することができるので、比較器間のタイミング
誤差による変換エラーが発生しない。
換回路から照射する。これを複数の光電気変換器が均等
に受光して電気信号に変換する。このとき、一つの電気
光変換回路から複数の光電気変換器に対する光パスの伝
送距離に差異はなく、この光電気変換器の出力が入力さ
れる多数の比較器に厳密に同じタイミングにより入力信
号を印加することができるので、比較器間のタイミング
誤差による変換エラーが発生しない。
【００１２】また、入力端子には電気光変換回路が一つ
繋がれているだけなので、入力容量が大きくなったり、
容量の非線形性による歪みがない。
繋がれているだけなので、入力容量が大きくなったり、
容量の非線形性による歪みがない。
【００１３】光源がパルス光の場合には、入力の光変調
器はサンプリング回路としても動作しているが、電気信
号によるサンプリング回路と異なり、サンプリングパル
スが被変調信号に混入することはない。
器はサンプリング回路としても動作しているが、電気信
号によるサンプリング回路と異なり、サンプリングパル
スが被変調信号に混入することはない。
【００１４】
【実施例】本発明第一実施例の構成を図１を参照して説
明する。図１は本発明第一実施例のブロック構成図であ
る。
明する。図１は本発明第一実施例のブロック構成図であ
る。
【００１５】本発明はアナログ・ディジタル変換器であ
り、その特徴とするところは、アナログ電気信号入力端
子３と、このアナログ電気信号を光信号に変換する電気
光変換回路としての光変調器２およびその光源１と、こ
の光信号を受光する複数ｎ個の光電気変換器５1 〜５n
と、この光電気変換器５1 〜５n の各出力を一方の入力
とし他方の入力にそれぞれ異なるレベルの基準電圧が与
えられたｎ個の比較器７1 〜７n と、このｎ個の比較器
７1 〜７n の各出力を入力としｎビットのディジタル信
号を出力するデコーダ８とを備え、光変調器２からｎ個
の光電気変換器５1 〜５n までのｎ個の光パスの距離が
実質的に等しい光回路を設けるところにある。
り、その特徴とするところは、アナログ電気信号入力端
子３と、このアナログ電気信号を光信号に変換する電気
光変換回路としての光変調器２およびその光源１と、こ
の光信号を受光する複数ｎ個の光電気変換器５1 〜５n
と、この光電気変換器５1 〜５n の各出力を一方の入力
とし他方の入力にそれぞれ異なるレベルの基準電圧が与
えられたｎ個の比較器７1 〜７n と、このｎ個の比較器
７1 〜７n の各出力を入力としｎビットのディジタル信
号を出力するデコーダ８とを備え、光変調器２からｎ個
の光電気変換器５1 〜５n までのｎ個の光パスの距離が
実質的に等しい光回路を設けるところにある。
【００１６】光源１は、半導体レーザで構成される。こ
こから出た光は光変調器２に入力される。光変調器２に
接続されたアナログ信号入力端子３からはアナログ信号
が入力される。光変調器２に対向して光電気変換器５1
〜５n が設置されている。これらは、光変調器２から出
力された光信号がそれらを均等に照射するように設置さ
れている。光電気変換器５1 〜５n は２n-1 個（ｎは分
解能（ビット））設けられている。
こから出た光は光変調器２に入力される。光変調器２に
接続されたアナログ信号入力端子３からはアナログ信号
が入力される。光変調器２に対向して光電気変換器５1
〜５n が設置されている。これらは、光変調器２から出
力された光信号がそれらを均等に照射するように設置さ
れている。光電気変換器５1 〜５n は２n-1 個（ｎは分
解能（ビット））設けられている。
【００１７】光電気変換器５1 〜５n の出力は、比較器
７1 〜７n の一方の入力に接続される。比較器７1 〜７
n のもう一方の入力には基準電圧端子１１、１２から基
準電圧が印加される。この比較器７1 〜７n は外部から
のクロックによって出力を保持できる所謂ラッチトコン
パレータになっている。その比較結果がデコーダ８によ
り２進のディジタルコードに変換されてディジタル信号
出力端子９1 〜９n から出力される。
７1 〜７n の一方の入力に接続される。比較器７1 〜７
n のもう一方の入力には基準電圧端子１１、１２から基
準電圧が印加される。この比較器７1 〜７n は外部から
のクロックによって出力を保持できる所謂ラッチトコン
パレータになっている。その比較結果がデコーダ８によ
り２進のディジタルコードに変換されてディジタル信号
出力端子９1 〜９n から出力される。
【００１８】基準電圧は、分解能（１ＬＳＢ）に相当す
るステップで２n-1 個用意されており、等しい値の抵抗
を２n 個直列接続し、両端にある基準電圧端子１１、１
２からフルスケールに相当する基準電圧を印加する。
るステップで２n-1 個用意されており、等しい値の抵抗
を２n 個直列接続し、両端にある基準電圧端子１１、１
２からフルスケールに相当する基準電圧を印加する。
【００１９】比較器７1 〜７n からの出力は、ロジック
ゲートからなるデコーダ８に入力される。このデコーダ
８の出力はディジタル信号出力端子９1 〜９n に接続さ
れる。
ゲートからなるデコーダ８に入力される。このデコーダ
８の出力はディジタル信号出力端子９1 〜９n に接続さ
れる。
【００２０】次に、本発明第一実施例の動作を説明す
る。光源１から出力された光は、光変調器２によりアナ
ログ信号入力端子３からの入力信号に応じて強度変調さ
れ光信号になる。光変調器２から出力された光信号は、
それに対向して設置された光電気変換器５1 〜５n を照
射し、この出力は比較器７1 〜７n により基準電圧と比
較され、ラッチクロックにより保持される。
る。光源１から出力された光は、光変調器２によりアナ
ログ信号入力端子３からの入力信号に応じて強度変調さ
れ光信号になる。光変調器２から出力された光信号は、
それに対向して設置された光電気変換器５1 〜５n を照
射し、この出力は比較器７1 〜７n により基準電圧と比
較され、ラッチクロックにより保持される。
【００２１】比較器７1 〜７n からの出力は、基準電圧
が入力信号よりも低いときにはロー、基準電圧が入力信
号よりも高いときにはハイになる。これをデコーダ８に
より一般的なディジタルコードに変換して出力する。一
般的なディジタルコードには、ストレートバイナリ、２
の補数、グレイコード等がある。本発明第一実施例はこ
れらのいずれにも適用することができる。
が入力信号よりも低いときにはロー、基準電圧が入力信
号よりも高いときにはハイになる。これをデコーダ８に
より一般的なディジタルコードに変換して出力する。一
般的なディジタルコードには、ストレートバイナリ、２
の補数、グレイコード等がある。本発明第一実施例はこ
れらのいずれにも適用することができる。
【００２２】本発明第一実施例の動作を図２を参照して
さらに詳細に説明する。図２は本発明第一実施例の動作
を示すタイミングダイアグラムである。光源１からの光
が図２（ａ）に示すアナログ入力信号により変調され、
図２（ｂ）に示す光変調器出力になる。この光変調器出
力は、光電気変換器５1 〜５n を照射する。光電気変換
器５1 〜５n の出力は比較器７1 〜７n により基準電圧
と比較され、図２（ｃ）に示すラッククロックによって
保持される。これがデコーダ８を通過して最終的に図２
（ｄ）に示すようなタイミングによりディジタル信号と
して出力される。
さらに詳細に説明する。図２は本発明第一実施例の動作
を示すタイミングダイアグラムである。光源１からの光
が図２（ａ）に示すアナログ入力信号により変調され、
図２（ｂ）に示す光変調器出力になる。この光変調器出
力は、光電気変換器５1 〜５n を照射する。光電気変換
器５1 〜５n の出力は比較器７1 〜７n により基準電圧
と比較され、図２（ｃ）に示すラッククロックによって
保持される。これがデコーダ８を通過して最終的に図２
（ｄ）に示すようなタイミングによりディジタル信号と
して出力される。
【００２３】本発明第一実施例における光変調器２およ
び光電気変換器５1 〜５n の具体的構成を図３および図
４を参照して説明する。図３は本発明第一実施例におけ
る光パスを実質的に等しくする光回路の具体的構成を示
す図である。図４は本発明第一実施例における光回路の
別の例であり、光パスをｎ個のパスについて実質的に等
しくするための具体的構成を示す図である。図３に示す
ように、複数の光電気変換器５1 〜５8 が円周上に配置
され、この円周の中心を通りこの円周を含む平面に垂直
な線上に光変調器２が配置されている。光変調器２のレ
ンズからの距離がそれぞれ等距離となるように光電気変
換器５1 〜５8 を配置した例である。
び光電気変換器５1 〜５n の具体的構成を図３および図
４を参照して説明する。図３は本発明第一実施例におけ
る光パスを実質的に等しくする光回路の具体的構成を示
す図である。図４は本発明第一実施例における光回路の
別の例であり、光パスをｎ個のパスについて実質的に等
しくするための具体的構成を示す図である。図３に示す
ように、複数の光電気変換器５1 〜５8 が円周上に配置
され、この円周の中心を通りこの円周を含む平面に垂直
な線上に光変調器２が配置されている。光変調器２のレ
ンズからの距離がそれぞれ等距離となるように光電気変
換器５1 〜５8 を配置した例である。
【００２４】図４は光電気変換器群５が積分球１５を介
して光変調器２と結合された例である。この場合、光変
調器２の出力は積分球１５により均等な拡散光信号に変
えられ、それを光電気変換器群５により電気信号に変換
する。いずれも、光変調器２から出力された光信号が光
電気変換器５1 〜５8 または光電気変換器群５を均等に
照射するように設置されている。
して光変調器２と結合された例である。この場合、光変
調器２の出力は積分球１５により均等な拡散光信号に変
えられ、それを光電気変換器群５により電気信号に変換
する。いずれも、光変調器２から出力された光信号が光
電気変換器５1 〜５8 または光電気変換器群５を均等に
照射するように設置されている。
【００２５】次に、本発明第二実施例を図５を参照して
説明する。図５は本発明第二実施例のブロック構成図で
ある。本発明第二実施例は、光源１をクロック源１０に
より駆動されるパルス光源とし、さらに、クロック源１
０からのクロックによりデータを一時保持するホールド
回路６1 〜６n を設けている。
説明する。図５は本発明第二実施例のブロック構成図で
ある。本発明第二実施例は、光源１をクロック源１０に
より駆動されるパルス光源とし、さらに、クロック源１
０からのクロックによりデータを一時保持するホールド
回路６1 〜６n を設けている。
【００２６】パルス光を発生する光源１は、パルス駆動
の半導体レーザで構成されクロック源１０により駆動さ
れる。ここから出た光は光変調器２に入力される。光変
調器２に接続されたアナログ信号入力端子３からはアナ
ログ信号が入力される。光変調器２に対向して光電気変
換器５1 〜５n が設置されている。この具体的構成は本
発明第一実施例において図３および図４に示したものと
同様である。これらは、光変調器２から出力された光信
号がそれらを均等に照射するように設置されている。光
電気変換器５1 〜５n は２n-1 個（ｎは分解能（ビッ
ト））設けられている。
の半導体レーザで構成されクロック源１０により駆動さ
れる。ここから出た光は光変調器２に入力される。光変
調器２に接続されたアナログ信号入力端子３からはアナ
ログ信号が入力される。光変調器２に対向して光電気変
換器５1 〜５n が設置されている。この具体的構成は本
発明第一実施例において図３および図４に示したものと
同様である。これらは、光変調器２から出力された光信
号がそれらを均等に照射するように設置されている。光
電気変換器５1 〜５n は２n-1 個（ｎは分解能（ビッ
ト））設けられている。
【００２７】光電気変換器５1 〜５n の出力は、ホール
ド回路６1 〜６n を経由して比較器７1 〜７n の一方の
入力に接続される。比較器７1 〜７n のもう一方の入力
には基準電圧端子１１、１２から基準電圧が印加され
る。この比較器７1 〜７n は外部からのクロックによっ
て出力を保持できる所謂ラッチトコンパレータになって
いる。その比較結果がデコーダ８により２進のディジタ
ルコードに変換されてディジタル信号出力端子９1 〜９
n から出力される。
ド回路６1 〜６n を経由して比較器７1 〜７n の一方の
入力に接続される。比較器７1 〜７n のもう一方の入力
には基準電圧端子１１、１２から基準電圧が印加され
る。この比較器７1 〜７n は外部からのクロックによっ
て出力を保持できる所謂ラッチトコンパレータになって
いる。その比較結果がデコーダ８により２進のディジタ
ルコードに変換されてディジタル信号出力端子９1 〜９
n から出力される。
【００２８】基準電圧は、分解能（１ＬＳＢ）に相当す
るステップで２n-1 個用意されており、等しい値の抵抗
を２n 個直列接続し、両端にある基準電圧端子１１、１
２からフルスケールに相当する基準電圧を印加する。
るステップで２n-1 個用意されており、等しい値の抵抗
を２n 個直列接続し、両端にある基準電圧端子１１、１
２からフルスケールに相当する基準電圧を印加する。
【００２９】比較器７1 〜７n からの出力は、ロジック
ゲートからなるデコーダ８に入力される。このデコーダ
８の出力はディジタル信号出力端子９1 〜９n に接続さ
れる。
ゲートからなるデコーダ８に入力される。このデコーダ
８の出力はディジタル信号出力端子９1 〜９n に接続さ
れる。
【００３０】本発明第二実施例の動作を説明する。光源
１から出力された光は、光変調器２によりアナログ信号
入力端子３からの入力信号に応じて強度変調され光信号
になる。光変調器２から出力された光信号は、それに対
向して設置された光電気変換器５1 〜５n を照射し、そ
の出力はホールド回路６1 〜６n により比較器７1 〜７
n の出力が確定するまで保持される。この出力は比較器
７1 〜７n により基準電圧と比較され、クロック源１０
からのクロックにより保持される。
１から出力された光は、光変調器２によりアナログ信号
入力端子３からの入力信号に応じて強度変調され光信号
になる。光変調器２から出力された光信号は、それに対
向して設置された光電気変換器５1 〜５n を照射し、そ
の出力はホールド回路６1 〜６n により比較器７1 〜７
n の出力が確定するまで保持される。この出力は比較器
７1 〜７n により基準電圧と比較され、クロック源１０
からのクロックにより保持される。
【００３１】比較器７1 〜７n からの出力は、基準電圧
が入力信号よりも低いときにはロー、基準電圧が入力信
号よりも高いときにはハイになる。これをデコーダ８に
より一般的なディジタルコードに変換して出力する。一
般的なディジタルコードには、ストレートバイナリ、２
の補数、グレイコード等がある。本発明第二実施例はこ
れらのいずれにも適用することができる。
が入力信号よりも低いときにはロー、基準電圧が入力信
号よりも高いときにはハイになる。これをデコーダ８に
より一般的なディジタルコードに変換して出力する。一
般的なディジタルコードには、ストレートバイナリ、２
の補数、グレイコード等がある。本発明第二実施例はこ
れらのいずれにも適用することができる。
【００３２】本発明第二実施例の動作を図６を参照して
さらに詳細に説明する。図２は本発明第二実施例の動作
を示すタイミングダイアグラムである。図６（ａ）は光
源１からのパルス光である。これが図６（ｂ）に示すア
ナログ入力信号により変調され、図６（ｃ）に示す光変
調器出力になる。この光変調器出力は、光電気変換器５
1 〜５n を照射する。光電気変換器５1 〜５n の出力は
ホールド回路６1 〜６n により、図６（ｄ）に示すよう
に保持される。この保持出力は、次の光パルスが到来す
る以前に図６（ｅ）のリセットパルスによりリセットさ
れる。ホールド回路６1 〜６n の出力が比較器７1 〜７
n により基準電圧と比較され、図６（ｆ）に示すクロッ
ク源１０から供給されるラッチパルスによって再度保持
される。これがデコーダ８を通過して最終的に図６
（ｇ）に示すようなタイミングによりディジタル信号と
して出力される。
さらに詳細に説明する。図２は本発明第二実施例の動作
を示すタイミングダイアグラムである。図６（ａ）は光
源１からのパルス光である。これが図６（ｂ）に示すア
ナログ入力信号により変調され、図６（ｃ）に示す光変
調器出力になる。この光変調器出力は、光電気変換器５
1 〜５n を照射する。光電気変換器５1 〜５n の出力は
ホールド回路６1 〜６n により、図６（ｄ）に示すよう
に保持される。この保持出力は、次の光パルスが到来す
る以前に図６（ｅ）のリセットパルスによりリセットさ
れる。ホールド回路６1 〜６n の出力が比較器７1 〜７
n により基準電圧と比較され、図６（ｆ）に示すクロッ
ク源１０から供給されるラッチパルスによって再度保持
される。これがデコーダ８を通過して最終的に図６
（ｇ）に示すようなタイミングによりディジタル信号と
して出力される。
【００３３】本発明第二実施例のように、光源１として
パルス光源を用いるとき、光変調器２はサンプリング回
路としても動作しているが、電気信号によるサンプリン
グ回路とは異なり、サンプリングパルスが被変調信号に
混入することはない。
パルス光源を用いるとき、光変調器２はサンプリング回
路としても動作しているが、電気信号によるサンプリン
グ回路とは異なり、サンプリングパルスが被変調信号に
混入することはない。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
出力ディジタル信号の精度および確度が改善され、利用
周波数領域が拡大され、さらに、入力容量の増大を抑
え、サンプリングパルスが被変調信号に混入することの
ない変換速度が高速であり、高い変換品質のアナログ・
ディジタル変換器を実現することができる。
出力ディジタル信号の精度および確度が改善され、利用
周波数領域が拡大され、さらに、入力容量の増大を抑
え、サンプリングパルスが被変調信号に混入することの
ない変換速度が高速であり、高い変換品質のアナログ・
ディジタル変換器を実現することができる。
【図１】本発明第一実施例のブロック構成図。
【図２】本発明第一実施例の動作を示すタイミングダイ
アグラム。
アグラム。
【図３】本発明第一実施例における光回路の具体的構成
を示す図。
を示す図。
【図４】本発明第一実施例における別の光回路の具体的
構成を示す図。
構成を示す図。
【図５】本発明第二実施例のブロック構成図。
【図６】本発明第二実施例の動作を示すタイミングダイ
アグラム。
アグラム。
【図７】フラッシュ型アナログ・ディジタル変換器を示
す図。
す図。
【図８】トラックホールド回路付きのアナログ・ディジ
タル変換器を示す図。
タル変換器を示す図。
１ 光源 ２ 光変調器 ３ アナログ信号入力端子 ４ 抵抗ラダー ５ 光電気変換器群 ５1 〜５n 光電気変換器 ６1 〜６n ホールド回路 ７1 〜７n 比較器 ８ デコーダ ９1 〜９n ディジタル信号出力端子 １０ クロック源 １１、１２ 基準電圧端子 １５ 積分球 ２０ トラックホールド回路
Claims (4)
- 【請求項１】 アナログ電気信号入力端子（３）と、こ
のアナログ電気信号を光信号に変換する電気光変換回路
（１、２）と、この光信号を受光する複数ｎ個の光電気
変換器（５）と、この光電気変換器の各出力を一方の入
力とし他方の入力にそれぞれ異なるレベルの基準電圧が
与えられたｎ個の比較器（７）と、このｎ個の比較器の
各出力を入力としｎビットのディジタル信号を出力する
デコーダ（８）とを備え、前記電気光変換回路から前記
ｎ個の光電気変換器までのｎ個の光パスの距離が実質的
に等しい光回路を設けたことを特徴とするアナログ・デ
ィジタル変換器。 - 【請求項２】 前記光回路は、ｎ個の前記光電気変換器
が円周上に配置され、この円周の中心を通りこの円周を
含む平面に垂直な線上に前記電気光変換回路が配置され
た構造である請求項１記載のアナログ・ディジタル変換
器。 - 【請求項３】 前記光回路は、前記電気光変換回路の出
力光が積分球を介して複数の前記光電気変換器を照射す
る構造である請求項１記載のアナログ・ディジタル変換
器。 - 【請求項４】 前記電気光変換回路は、出力ディジタル
信号のクロック信号に同期する光パルスを発生する手段
を含む請求項１記載のアナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06018562A JP3112792B2 (ja) | 1994-02-15 | 1994-02-15 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06018562A JP3112792B2 (ja) | 1994-02-15 | 1994-02-15 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226728A JPH07226728A (ja) | 1995-08-22 |
| JP3112792B2 true JP3112792B2 (ja) | 2000-11-27 |
Family
ID=11975067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06018562A Expired - Fee Related JP3112792B2 (ja) | 1994-02-15 | 1994-02-15 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112792B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019023127A1 (en) * | 2017-07-24 | 2019-01-31 | Raytheon Company | CAN DERIVED FROM AN OPTICAL PULSE TRAIN |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007024924A (ja) * | 2005-07-12 | 2007-02-01 | Sony Corp | 光アナログ／デジタル変換装置 |
| WO2007046135A1 (ja) * | 2005-10-19 | 2007-04-26 | Fujitsu Limited | ユニット内光伝送装置 |
| US9933688B1 (en) * | 2017-07-24 | 2018-04-03 | Raytheon Company | Analog-to-digital converter using a continuous-wave laser and a timing reference derived from a multifrequency optical signal |
-
1994
- 1994-02-15 JP JP06018562A patent/JP3112792B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019023127A1 (en) * | 2017-07-24 | 2019-01-31 | Raytheon Company | CAN DERIVED FROM AN OPTICAL PULSE TRAIN |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226728A (ja) | 1995-08-22 |
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|---|---|---|---|
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