JP3112075B2

JP3112075B2 - Field effect transistor and method of manufacturing the same

Info

Publication number: JP3112075B2
Application number: JP10113947A
Authority: JP
Inventors: 恭子堀; 和彦恩田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-23
Filing date: 1998-04-23
Publication date: 2000-11-27
Anticipated expiration: 2018-04-23
Also published as: JPH11307550A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、コンタクト抵抗低
減用のキャップ層がリセス型構造を有する化合物半導体
電界効果トランジスタ及びその製造方法に関し、特に、
高耐圧化を図った電界効果型トランジスタ及びその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor field effect transistor in which a cap layer for reducing contact resistance has a recess structure, and a method of manufacturing the same.
1. Field of the Invention The present invention relates to a field-effect transistor with a high breakdown voltage and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】リセス構造を有する電界効果トランジス
タ（ＦＥＴ）の場合、保護膜形成やＦＥＴ動作すること
により表面に電子がトラップされ、電界集中部分がゲー
トのドレイン端から、急峻な角度を有するドレイン側の
リセス端に移動する。電界効果トランジスタにおいて、
ゲート・ドレイン間逆耐圧特性を決定する要因の一つに
電界集中部分からのアバランシェ効果及びトンネル電流
がある。従って、リセス構造を有する電界効果トランジ
スタの場合、逆耐圧値はリセス端、即ちリセス形状によ
って制限されることになる。2. Description of the Related Art In the case of a field-effect transistor (FET) having a recess structure, electrons are trapped on the surface by forming a protective film or operating the FET, and a field-concentrated portion has a steep angle from the drain end of the gate. To the side recess end. In a field effect transistor,
One of the factors that determine the reverse breakdown voltage characteristics between the gate and the drain is the avalanche effect from the electric field concentrated portion and the tunnel current. Therefore, in the case of a field-effect transistor having a recess structure, the reverse breakdown voltage is limited by the recess edge, that is, the recess shape.

【０００３】図２３はＧａＡｓキャップ層を有する従来
の代表的なＦＥＴのうち、ヘテロ接合のＦＥＴの構造を
示す模式的断面図である。図２３において、半絶縁性の
ＧａＡｓ基板７１上に、アンドープＧａＡｓバッファ層
７２、アンドープＡｌ_0.3Ｇａ_0.7Ａｓヘテロバッファ層
７３、アンドープＧａＡｓ電子走行層７４、不純物ドー
プＡｌ_0.3Ｇａ_0.7Ａｓ電子供給層７５、不純物ドープＧ
ａＡｓコンタクト抵抗低減用キャップ層７６が、エピタ
キシャル成長法により、順次積層されている。そして、
この不純物ドープＧａＡｓコンタクト抵抗低減用キャッ
プ層７６をリセスエッチングにより削り、その後、不純
物ドープＡｌ_0.3Ｇａ_0.7Ａｓ電子供給層７５の表面上に
ゲート電極７７を形成し、キャップ層７６上にソース及
びドレイン電極７８、７９を形成している。FIG. 23 is a schematic sectional view showing the structure of a heterojunction FET among conventional typical FETs having a GaAs cap layer. 23, on a semi-insulating GaAs substrate 71, an undoped GaAs buffer layer 72, an undoped Al _0.3 Ga _0.7 As hetero buffer layer 73, an undoped GaAs electron transit layer 74, the impurity-doped Al _0.3 Ga _0.7 As electron supply layer 75, Impurity doping G
The aAs contact resistance reducing cap layer 76 is sequentially laminated by an epitaxial growth method. And
The impurity-doped GaAs contact resistance reducing cap layer 76 is shaved by recess etching. Thereafter, a gate electrode 77 is formed on the surface of the impurity-doped Al _0.3 Ga _0.7 As electron supply layer 75, and the source and drain electrodes are formed on the cap layer 76. 78 and 79 are formed.

【０００４】図２４はこの従来のＦＥＴに電圧を印加し
た場合の電位分布を示し、図２５はそのときの耐圧特性
を示す。一般に、保護膜形成の際、又はＦＥＴ動作をし
ている場合に、半導体表面又は半導体／保護膜界面に電
子がトラップされることが知られている。この電子捕獲
により表面状態に影響を受けやすいポテンシャルが変化
し、電界集中部分はゲート・ドレイン間のゲート端では
なく、ドレイン側に移動することが知られている。FIG. 24 shows a potential distribution when a voltage is applied to this conventional FET, and FIG. 25 shows a breakdown voltage characteristic at that time. In general, it is known that electrons are trapped on a semiconductor surface or a semiconductor / protective film interface during formation of a protective film or during FET operation. It is known that the potential of the surface, which is easily affected by the surface state, changes due to the electron capture, and the electric field concentration portion moves to the drain side instead of the gate end between the gate and the drain.

【０００５】図２４に示すように、ドレイン側へ移動し
た電位分布７１０は、ゲート電極が配される不純物ドー
プＡｌ_0.3Ｇａ_0.7Ａｓ電子供給層７５の表面と、不純物
ドープＧａＡｓコンタクト抵抗低減用キャップ層７６の
側面から形成される鈍角又は鋭角の角度を有するドレイ
ン側のリセス端に集中する。従って、電位分布が大きな
決定要因となる逆方向耐圧値はドレイン側のリセス端で
決定される。[0007] As shown in FIG. 24, the potential distribution 710 shifted to the drain side includes the surface of the impurity-doped Al _0.3 Ga _0.7 As electron supply layer 75 on which the gate electrode is arranged, and the impurity-doped GaAs contact resistance reducing cap layer. 76 is concentrated at the drain-side recess end having an obtuse angle or an acute angle formed from the side surface 76. Therefore, the reverse breakdown voltage at which the potential distribution largely determines is determined at the drain-side recess end.

【０００６】[0006]

【発明が解決しようとする課題】ところで、図２３乃至
２５に示すＦＥＴにおいては、ドレイン側のリセス端が
鋭角又は鈍角の形状を有しているため、ドレイン側に移
動する電界分布がこの角度を有するリセス端で集中して
しまう。従って、このリセス端においてアバランシェ降
伏が発生して、逆方向耐圧値を決定してしまう。即ち、
従来のＦＥＴはコンタクト抵抗低減用キャップ層の側面
とゲート電極接触する半導体面から形成される角度を有
するドレイン側のリセス端で耐圧特性を制限してしまう
という問題があった。更に、ドレイン側及びソース側の
両端で同等のエッチングをしてしまうと、ソ−ス側で抵
抗が高くなり、結果的にＦＥＴ特性を劣化させる可能性
もあった。In the FETs shown in FIGS. 23 to 25, since the recess end on the drain side has an acute angle or an obtuse angle, the electric field distribution moving to the drain side has this angle. Concentration at the end of the recess. Therefore, avalanche breakdown occurs at the recess end, and the reverse breakdown voltage value is determined. That is,
The conventional FET has a problem that the withstand voltage characteristic is limited at a drain-side recess end formed at an angle formed from the side surface of the contact resistance reducing cap layer and the semiconductor surface in contact with the gate electrode. Further, if the same etching is performed on both ends of the drain side and the source side, the resistance is increased on the source side, and as a result, there is a possibility that the FET characteristics are deteriorated.

【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、特に電界が印加されるドレイン側のリセス
形状をソース側のリセス形状に比べて緩やかな曲線状に
して角度をなくすことにより、リセス端形状を原因とす
る電界集中の緩和、即ちアバランシェ降伏を抑制して、
ソース抵抗を劣化させることなく耐圧特性を向上させる
ことができる電界効果トランジスタ及びその製造方法を
提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and more particularly, by reducing the angle by making the shape of the recess on the drain side to which an electric field is applied gentler than the shape of the recess on the source side. , Relaxation of the electric field concentration caused by the shape of the recess edge, that is, suppressing the avalanche breakdown,
An object of the present invention is to provide a field effect transistor capable of improving breakdown voltage characteristics without deteriorating source resistance and a method for manufacturing the same.

【０００８】[0008]

【課題を解決するための手段】本発明に係る電界効果ト
ランジスタは、基板と、この基板上の活性層と、この活
性層上に形成されたゲート電極と、前記活性層上の前記
ゲート電極を除く部分に形成されたリセス形状を有する
コンタクト抵抗低減用キャップ層と、このコンタクト抵
抗低減用キャップ層上に形成されたソース電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、前
記ソース・ドレイン電極間のコンタクト抵抗低減用キャ
ップ層のリセス形状は、ドレイン側及びソース側の双方
がキャップ層の上方に中心を有する円弧の一部を構成す
る形状であり、前記ドレイン側のリセス形状の円弧の曲
率半径は前記ソース側のリセス形状の曲率半径よりも大
きいことを特徴とする。A field effect transistor according to the present invention comprises a substrate, an active layer on the substrate, a gate electrode formed on the active layer, and the gate electrode on the active layer. In a field-effect transistor having a contact resistance reducing cap layer having a recess shape formed in a portion except for the source electrode and a drain electrode formed on the contact resistance reducing cap layer, the source-drain electrode The recess shape of the contact resistance reducing cap layer is a shape in which both the drain side and the source side constitute a part of an arc centered above the cap layer, and the radius of curvature of the arc of the drain side recess shape is: It is characterized in that it is larger than the radius of curvature of the recessed shape on the source side.

【０００９】本発明に係る電界効果トランジスタの製造
方法は、基板上の活性層上にＧａＡｓキャップ層を形成
する工程と、このキャップ層に垂直又は傾斜した方向か
らＩｎを１又は２回以上イオン注入する工程と、前記キ
ャップ層をＧａＡｓよりもＩｎＡｓの方がエッチングレ
ートが高い選択エッチングを利用して１回のエッチング
処理により前記キャップ層にリセス形状を形成する工程
とを有し、前記リセス形状は、ドレイン側及びソース側
の双方がキャップ層の上方に中心を有する円弧の一部を
構成する形状であり、前記ドレイン側のリセス形状の円
弧の曲率半径は前記ソース側のリセス形状の曲率半径よ
りも大きいことを特徴とする。According to the method of manufacturing a field effect transistor according to the present invention, a GaAs cap layer is formed on an active layer on a substrate, and In is ion-implanted one or more times from a direction perpendicular or inclined to the cap layer. And a step of forming a recessed shape in the cap layer by a single etching process using selective etching in which the etching rate of InAs is higher than that of GaAs in the cap layer. Both the drain side and the source side have a shape that forms a part of an arc having a center above the cap layer, and the radius of curvature of the arc of the drain side recess shape is larger than the radius of curvature of the source side recess shape. Is also large.

【００１０】この電界効果トランジスタの製造方法にお
いて、前記キャップ層のエッチングされる領域は、Ｉｎ
_xＧａ_1-xＡｓ（ｘ≦０．５３）で構成されているか、又
はＩｎＧａＡｓグレーディド層で構成されていることが
好ましい。In this method of manufacturing a field effect transistor, the region of the cap layer to be etched is In
_{_{x Ga 1-x As (x}} ≦ 0.53) in either configured or it is preferably composed of InGaAs graded layer.

【００１１】本発明においては、例えばリセス構造型化
合物半導体におけるリセス形状を形成するコンタクト抵
抗低減用キャップ層に、例えばＩｎを１回又は数回に分
けてイオン注入することにより、ソース側に比べてドレ
イン側で緩やかな曲線を描くようなリセス形状が１回の
エッチング工程で形成される。即ち、このＩｎイオン注
入を施したＧａＡｓコンタクト抵抗低減用キャップ層を
ＧａＡｓよりもＩｎＡｓの方がエッチングレートが高い
選択エッチングを使用することにより、１回のエッチン
グ工程で簡便にリセス端が平面からなる鋭角又は鈍角を
有することなく曲線状に形成することができる。その結
果、電界集中するドレイン側のリセス端の角がなくなる
ので、逆方向の耐圧値がリセス形状から逆方向耐圧値が
制限を受けることなく耐圧特性の向上が可能となる。更
に、ソース側ではドレイン側ほど深くえぐった形状にな
らないので、ソース抵抗の劣化も抑制することができ
る。In the present invention, for example, In is ion-implanted once or several times into a contact layer for forming a recess in a compound semiconductor having a recess structure, for example. A recess shape that draws a gentle curve on the drain side is formed in one etching step. In other words, by using selective etching in which the etching rate of InAs is higher than that of GaAs, the recessed end is easily formed into a flat surface in a single etching step by using the GaAs contact resistance reducing cap layer in which In ion implantation has been performed. It can be formed in a curved shape without having an acute angle or an obtuse angle. As a result, there is no corner of the recess side on the drain side where the electric field is concentrated, so that the withstand voltage in the reverse direction can be improved without being restricted by the shape of the recess. Further, since the source side does not have a deeper shape than the drain side, deterioration of the source resistance can be suppressed.

【００１２】[0012]

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１乃至５は本
発明の第１実施例に係る電界効果トランジスタの製造方
法を工程順に示す断面図である。本実施例は、ＧａＡｓ
系ＭＥＳＦＥＴについての実施例であるが、本発明はこ
の材料系又は構造のＦＥＴに限るものではない。本実施
例により、１回のエッチング工程でリセス形状を曲線状
に形成することが可能となり、高耐圧化が実現できるも
のである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the accompanying drawings. 1 to 5 are sectional views showing a method of manufacturing a field-effect transistor according to a first embodiment of the present invention in the order of steps. In this embodiment, GaAs
Although this is an example of a system MESFET, the present invention is not limited to the FET of this material system or structure. According to the present embodiment, it is possible to form the recess shape into a curved shape in one etching step, and it is possible to realize a high breakdown voltage.

【００１３】図１乃至５に示すように、本実施例のＦＥ
Ｔにおいては、半絶縁性ＧａＡｓ基板１１上に、不純物
ドープＧａＡｓ活性層１２及び厚さが例えば１００ｎｍ
の不純物ドープＩｎ注入ＧａＡｓコンタクト抵抗低減用
キャップ層１３がエピタキシャル成長により形成されて
いる。キャップ層１３はこのキャップ層１３より上方に
中心を有する円弧状にエッチングされてリセス構造を有
しており、このリセスにより露出した活性層１２上にゲ
ート電極１６が形成され、キャップ層１３上にソース電
極１４及びドレイン電極１５が形成されている。As shown in FIGS. 1 to 5, the FE of this embodiment
In T, an impurity-doped GaAs active layer 12 and a thickness of, for example, 100 nm are formed on a semi-insulating GaAs substrate 11.
The impurity doped In-implanted GaAs contact resistance reducing cap layer 13 is formed by epitaxial growth. The cap layer 13 is etched into an arc shape having a center above the cap layer 13 and has a recess structure. The gate electrode 16 is formed on the active layer 12 exposed by the recess. A source electrode 14 and a drain electrode 15 are formed.

【００１４】不純物ドープＩｎ注入ＧａＡｓコンタクト
抵抗低減用キャップ層１３は以下に示すようにして形成
される。図１に示す工程において、キャップ層１３とド
レイン電極１５及びソース電極１４の上にレジスト等の
イオン注入用マスク１１０を形成する。このイオン注入
用マスク１１０はドレイン電極１５寄りに偏った位置に
イオン注入用の開口部を有する。そして、このマスク１
１０に覆われていない開口部に整合する位置のキャップ
層１３の表面に対し、その直上域からキャップ層１３に
垂直に例えば約１５０ｋｅＶのエネルギでＩｎイオンを
イオン注入する（イオン注入１）。The impurity-doped In-implanted GaAs contact resistance reducing cap layer 13 is formed as follows. In the step shown in FIG. 1, an ion implantation mask 110 such as a resist is formed on the cap layer 13, the drain electrode 15, and the source electrode 14. The ion implantation mask 110 has an ion implantation opening at a position biased toward the drain electrode 15. And this mask 1
On the surface of the cap layer 13 at a position corresponding to the opening not covered by the layer 10, In ions are ion-implanted from the area immediately above the cap layer 13 to the cap layer 13 at an energy of, for example, about 150 keV (ion implantation 1).

【００１５】その後、図２に示すように、マスク１１０
を除去した後、ソース電極１４寄りの位置に開口部を有
するマスク１１１を形成し、このマスクの開口部に整合
する位置のキャップ層１３の表面に対し、その直上域か
らキャップ層１３に垂直に例えば約２８０ｋｅＶのエネ
ルギでＩｎイオンをイオン注入する（イオン注入２）。Thereafter, as shown in FIG.
Is removed, a mask 111 having an opening at a position near the source electrode 14 is formed, and the surface of the cap layer 13 at a position corresponding to the opening of the mask is perpendicular to the cap layer 13 from a region immediately above the surface. For example, In ions are implanted at an energy of about 280 keV (ion implantation 2).

【００１６】これにより、図３に示すように、キャップ
層１３のソース電極１４とドレイン電極１５との間に、
イオン注入領域１１２が形成される。As a result, as shown in FIG. 3, between the source electrode 14 and the drain electrode 15 of the cap layer 13,
An ion implantation region 112 is formed.

【００１７】そして、図４に示すように、エッチングし
てイオン注入領域１１２のみを除去し、リセス形状１１
３を形成する。このキャップ層１３のリセス形成用エッ
チングの際には、ＧａＡｓよりもＩｎＡｓの方がエッチ
ングレートが高い選択エッチングができるような例えば
塩酸系エッチャントを使用してエッチングする。その結
果、１回のエッチング工程により、図４に示すようなリ
セス形状１１３が得られる。Then, as shown in FIG. 4, only the ion-implanted region 112 is removed by etching, and
Form 3 In the etching for forming the recess of the cap layer 13, etching is performed using, for example, a hydrochloric acid-based etchant which enables selective etching of InAs having a higher etching rate than GaAs. As a result, a recess shape 113 as shown in FIG. 4 is obtained by one etching process.

【００１８】最後に、図５に示すように、エッチング除
去されたリセス形状１１３の部分に、電子供給層とショ
ットキー接合する金属からなるゲート電極１６をリフト
オフ法等を使用して形成する。Finally, as shown in FIG. 5, a gate electrode 16 made of a metal for Schottky junction with the electron supply layer is formed in the recessed portion 113 etched away by using a lift-off method or the like.

【００１９】その結果、図６に示すように、電位分布１
７は、リセス形状１１３において電界の集中部分がなく
なるので、ドレイン側のリセス端で制限されることがな
い。このため、本実施例は耐圧が向上する。図７の実線
は本実施例の耐圧特性を示し、破線は従来のトランジス
タの耐圧特性を示す。この図７に示すように、本実施例
の耐圧値Ｖ２は、従来のトランジスタの耐圧値Ｖ１に比
して高く、耐圧特性が向上する。As a result, as shown in FIG.
In No. 7, since there is no concentrated portion of the electric field in the recess shape 113, there is no limitation at the drain side recess end. Therefore, in this embodiment, the breakdown voltage is improved. The solid line in FIG. 7 shows the breakdown voltage characteristics of this embodiment, and the broken line shows the breakdown voltage characteristics of the conventional transistor. As shown in FIG. 7, the withstand voltage V2 of the present embodiment is higher than the withstand voltage V1 of the conventional transistor, and the withstand voltage characteristics are improved.

【００２０】本実施例は、ＧａＡｓＭＥＳＦＥＴの場合
であるが、本発明はこれに限るものではなく、ＧａＡｓ
系ヘテロ接合ＦＥＴ等、キャップ層としてＧａＡｓを
使用することができるＦＥＴであれば、本発明を適用可
能である。更に、ＧａＡｓ層の厚さ、Ｉｎイオン注入条
件及び形状についても任意に選択可能である。また、上
記実施例では選択エッチング液として塩酸系エッチャン
トを使用したが、これに限るものではなく、ＩｎＡｓと
ＧａＡｓの選択性がある液、又はガスであれば、エッチ
ングに適用可能である。Although this embodiment is directed to a GaAs MESFET, the present invention is not limited to this.
The present invention is applicable to any FET that can use GaAs as a cap layer, such as a system heterojunction FET. Further, the thickness of the GaAs layer, the conditions and the shape of the In ion implantation can be arbitrarily selected. In the above embodiment, a hydrochloric acid-based etchant is used as a selective etching solution. However, the present invention is not limited to this. Any liquid or gas having selectivity between InAs and GaAs can be used for etching.

【００２１】図８乃至図１１は本発明の第２実施例に係
る電界効果トランジスタの製造方法を工程順に示す断面
図である。本実施例は本発明をＧａＡｓ系のヘテロ接合
ＦＥＴに適用したものであるが、本発明はこの材料系及
び構造のＦＥＴに限るものではない。本実施例において
は、１回のエッチング工程でリセス形状を曲線状に形成
することが可能となり、高耐圧化が実現できるものであ
る。FIGS. 8 to 11 are sectional views showing a method of manufacturing a field effect transistor according to a second embodiment of the present invention in the order of steps. In this embodiment, the present invention is applied to a GaAs heterojunction FET, but the present invention is not limited to the FET having this material and structure. In this embodiment, the recess shape can be formed in a curved shape in one etching step, and a high breakdown voltage can be realized.

【００２２】図８に示すように、半絶縁性ＧａＡｓ基板
３１上に、アンドープＧａＡｓバッファ層３２、アンド
ープＡｌ_0.3Ｇａ_0.7Ａｓヘテロバッファ層３３、アンド
ープＧａＡｓ電子走行層３４、不純物ドープＡｌ0.3Ｇ
ａ0.7Ａｓ電子供給層３５及び不純物ドープＧａＡｓコ
ンタクト抵抗低減用キャップ層３６がエピタキシャル成
長により形成されている。このキャップ層３６の厚さは
例えば１００ｎｍである。キャップ層３６、ソース電極
３８及びドレイン電極３９上には、キャップ層３６のゲ
ート直下のエッチング予定部分に開口部を有するレジス
トマスク３１０が形成されている。そして、ソース電極
３８の上方寄りの位置からドレイン電極３９寄りの位置
に向けてキャップ層３６の表面に対してθの角度で傾斜
する方向に、マスク３１０を介して、キャップ層３６の
表面にＩｎイオンを例えば約３００ｋｅＶのエネルギで
イオン注入する。As shown in FIG. 8, an undoped GaAs buffer layer 32, an undoped Al _0.3 Ga _0.7 As hetero buffer layer 33, an undoped GaAs electron transit layer 34, and an impurity doped Al _0.3 G are formed on a semi-insulating GaAs substrate 31.
An a0.7As electron supply layer 35 and an impurity-doped GaAs contact resistance reducing cap layer 36 are formed by epitaxial growth. The thickness of the cap layer 36 is, for example, 100 nm. On the cap layer 36, the source electrode 38, and the drain electrode 39, a resist mask 310 having an opening at a portion of the cap layer 36 to be etched immediately below the gate is formed. Then, in a direction inclined at an angle of θ with respect to the surface of the cap layer 36 from a position closer to the upper side of the source electrode 38 toward a position closer to the drain electrode 39, the surface of the cap layer 36 is coated with In through the mask 310. Ions are implanted at an energy of, for example, about 300 keV.

【００２３】その結果、図９に示すように、キャップ層
３６にＩｎ注入プロファイル３１１が得られる。As a result, an In implantation profile 311 is obtained in the cap layer 36 as shown in FIG.

【００２４】次いで、図１０に示すように、キャップ層
３６をエッチングして、リセス形状３１２を形成する。
このリセスエッチングにおいては、ＧａＡｓよりもＩｎ
Ａｓの方がエッチングレートが高い選択エッチングがで
きるように、例えば塩酸系エッチャントを使用する。そ
の結果、１回のエッチング工程により、図１０に示すリ
セス形状３１２のようなエッチング形状が得られる。Next, as shown in FIG. 10, the cap layer 36 is etched to form a recess 312.
In this recess etching, GaAs is more In than GaAs.
For example, a hydrochloric acid-based etchant is used so that As can perform selective etching with a higher etching rate. As a result, an etching shape like the recess shape 312 shown in FIG. 10 is obtained by one etching process.

【００２５】最後に、図１１に示すように、エッチング
除去された部分に、電子供給層３５とショットキー接合
する金属をゲート電極３７としてリフトオフ法等を用い
て形成する。Finally, as shown in FIG. 11, a metal that forms a Schottky junction with the electron supply layer 35 is formed as a gate electrode 37 in the portion removed by etching by a lift-off method or the like.

【００２６】その結果、図６に示す場合と同様に、リセ
ス形状３１２において電界の集中部分がなくなるので、
ドレイン側のリセス端で制限されることがない。このた
め、図７に示すように、耐圧が向上する。As a result, as in the case shown in FIG. 6, the concentrated portion of the electric field in the recessed shape 312 is eliminated.
There is no limitation at the drain side recess end. Therefore, as shown in FIG. 7, the breakdown voltage is improved.

【００２７】本実施例では、１例としてＡｌＧａＡｓ/
ＧａＡｓヘテロ接合ＦＥＴの場合をあげたが、本発明は
これに限るものではなく、ＧａＡｓＭＥＳＦＥＴ等キ
ャップ層としてＧａＡｓを用いることができるＦＥＴで
あれば適用可能である。更に、ＧａＡｓ層の厚さ、Ｉｎ
イオン注入条件及び形状についても任意に選択可能であ
る。また、選択エッチング液として塩酸系エッチャント
を用いたが、これに限るものではなく、ＩｎＡｓとＧａ
Ａｓの選択性がある液又はガスであれば適用可能であ
る。In this embodiment, as an example, AlGaAs /
Although the case of a GaAs heterojunction FET has been described, the present invention is not limited to this, and is applicable to any FET that can use GaAs as a cap layer such as a GaAs MESFET. Further, the thickness of the GaAs layer, In
The conditions and shape of the ion implantation can be arbitrarily selected. Further, a hydrochloric acid-based etchant was used as a selective etching solution, but the present invention is not limited to this.
Any liquid or gas having a selectivity for As is applicable.

【００２８】図１２乃至図１６は本発明の第３実施例に
係る電界効果トランジスタの製造方法を工程順に示す断
面図である。本実施例は本発明を１例としてＧａＡｓ系
のヘテロ接合ＦＥＴに適用した場合のものであるが、本
発明はこの材料系及び構造のＦＥＴに限るものではな
い。また、本実施例により、１回のエッチング工程でリ
セス形状を曲線状に形成することが可能となり、高耐圧
化が実現できる。FIGS. 12 to 16 are sectional views showing a method of manufacturing a field-effect transistor according to a third embodiment of the present invention in the order of steps. Although the present embodiment is an example in which the present invention is applied to a GaAs heterojunction FET as an example, the present invention is not limited to an FET having this material system and structure. Further, according to this embodiment, the recess shape can be formed in a curved shape in one etching step, and a high breakdown voltage can be realized.

【００２９】図１２乃至図１６に示すように、半絶縁性
ＧａＡｓ基板４１上に、アンドープＧａＡｓバッファ層
４２、アンドープＡｌ0.3Ｇａ0.7Ａｓヘテロバッファ層
４３、アンドープＧａＡｓ電子走行層４４、不純物ドー
プＡｌ0.3Ｇａ0.7Ａｓ電子供給層４５及び不純物ドープ
Ｉｎ注入ＧａＡｓコンタクト抵抗低減用キャップ層４６
がエピタキシャル成長により形成されている。なお、こ
のキャップ層４６は厚さが例えば１００ｎｍである。As shown in FIGS. 12 to 16, on an semi-insulating GaAs substrate 41, an undoped GaAs buffer layer 42, an undoped Al0.3 Ga0.7 As heterobuffer layer 43, an undoped GaAs electron transit layer 44, and an impurity-doped Al0. 3Ga0.7As electron supply layer 45 and impurity doped In-implanted GaAs contact resistance reducing cap layer 46
Are formed by epitaxial growth. The thickness of the cap layer 46 is, for example, 100 nm.

【００３０】ここで、不純物ドープＩｎイオン注入Ｇａ
Ａｓコンタクト抵抗低減用キャップ層４６において、ゲ
ート直下のエッチング予定部分は、まず図１２に示した
ようにレジスト等でマスク４１０の開口部に対して、ソ
ース側からソース・ドレイン面に対して鋭角θを持った
角度で斜めから例えば約150KeVでＩｎイオン注入を施
す。Here, impurity-doped In ion-implanted Ga
In the cap layer 46 for reducing the As contact resistance, the portion to be etched immediately below the gate is formed at an acute angle θ from the source side to the source / drain surface with respect to the opening of the mask 410 with a resist or the like as shown in FIG. Is implanted obliquely at an angle having, for example, about 150 KeV.

【００３１】次に、図１３に示すように、レジスト等で
マスク(４１０)されてない部分に対して、真上から例え
ば約２８０ｋｅＶでＩｎイオン注入を施す。図１２及び
１３の工程を経た結果、キャップ層４６に図１４に示す
ようなＩｎ注入プロファイル４１１が形成される。この
キャップ層４６のエッチング、即ちリセスエッチングの
際に、ＧａＡｓよりもＩｎＡｓの方がエッチングレート
が高い選択エッチングができるような例えば塩酸系エッ
チャントを用いる。その結果、１回のエッチング工程に
より、図１４のようなエッチングによるリセス形状４１
２が得られる。Next, as shown in FIG. 13, In ions are implanted into the portion which is not masked (410) with a resist or the like, for example, at about 280 keV from directly above. As a result of the steps of FIGS. 12 and 13, an In implantation profile 411 as shown in FIG. 14 is formed in the cap layer 46. At the time of etching the cap layer 46, that is, recess etching, for example, a hydrochloric acid-based etchant that allows selective etching at a higher etching rate for InAs than for GaAs is used. As a result, a recess 41 formed by etching as shown in FIG.
2 is obtained.

【００３２】最後に、図１６に示すように、エッチング
除去された部分に、電子供給層４５とショットキー接合
する金属をゲート電極４７としてリフトオフ法等を用い
て形成する。Finally, as shown in FIG. 16, a metal which forms a Schottky junction with the electron supply layer 45 is formed as a gate electrode 47 in the portion removed by etching by a lift-off method or the like.

【００３３】その結果、図６に示すように、リセス形状
において電界の集中部分がなくなるので、ドレイン側の
リセス端で制限されることなく、図７に示すように耐圧
向上が実現される。As a result, as shown in FIG. 6, since the concentrated portion of the electric field is eliminated in the recess shape, the withstand voltage is improved as shown in FIG. 7 without being restricted by the drain-side recess end.

【００３４】ここでは、１例としてＡｌＧａＡｓ/Ｇａ
Ａｓヘテロ接合ＦＥＴの場合をあげたが、これに限るも
のではなく、ＧａＡｓＭＥＳＦＥＴ等キャップ層とし
てＧａＡｓを用いることが出来るＦＥＴであれば適用可
能である。更に、ＧａＡｓ層の厚さやＩｎイオン注入条
件、形状についても自由に選択可能である。また、選択
エッチング液として塩酸系エッチャントを用いたが、こ
れに限るものではなく、ＩｎＡｓとＧａＡｓの選択性が
ある液、あるいはガスであれば適用可能である。Here, as an example, AlGaAs / Ga
Although the case of an As heterojunction FET has been described, the present invention is not limited to this, and any FET that can use GaAs as a cap layer such as a GaAs MESFET is applicable. Furthermore, the thickness of the GaAs layer, the conditions for In ion implantation, and the shape can be freely selected. Although a hydrochloric acid-based etchant is used as the selective etching solution, the present invention is not limited to this, and a liquid or gas having selectivity between InAs and GaAs can be used.

【００３５】次に、図１７乃至図１９を参照して本発明
の第４実施例について説明する。ここでは１例としてＩ
ｎP系のヘテロ接合ＦＥＴについての実施例を説明する
が、この材料系や構造のＦＥＴに限るものではない。こ
の実施例により、１回のエッチング工程でリセス形状を
曲線状に形成することが可能となり、高耐圧化を実現で
きるものである。本実施例においては、半絶縁性ＩｎP
基板５１上に、アンドープＩｎ_0.48Ａｌ_0.52Ａｓバッフ
ァ層５２、アンドープＩｎ_0.53Ｇａ_0.47Ａｓ電子走行層
５３、アンドープＩｎ_0.48Ａｌ_0.52Ａｓ電子供給層５
４、Ｓｉプレーナードープ５５及び厚さが５０ｎｍの不
純物ドープＩｎイオン注入Ｉｎ_0.53Ｇａ_0. ₄₇Ａｓコンタ
クト抵抗低減用キャップ層５６がエピタキシャル成長に
より形成されている。不純物ドープＩｎイオン注入Ｉｎ
ＧａＡｓコンタクト抵抗低減用キャップ層５６におい
て、ゲート直下のエッチング予定部分は、まず図１７に
示すように、レジスト等でマスク５１０に被覆されてな
いソース側に寄った部分に対して、真上から例えば約１
５０ｋｅＶでＩｎイオンを注入する。Next, the present invention will be described with reference to FIGS.
The fourth embodiment will be described. Here, as an example, I
An example of an nP-based heterojunction FET will be described.
However, the present invention is not limited to the FET having this material system and structure. This
According to the embodiment, the recess shape can be formed by one etching process.
It can be formed in a curved shape, and high withstand voltage can be realized.
It can be. In this embodiment, semi-insulating InP
On a substrate 51, undoped In_0.48Al_0.52As buff
Layer 52, undoped In_0.53Ga_0.47As electron transit layer
53, undoped In_0.48Al_0.52As electron supply layer 5
4. Si planar dope 55 and 50 nm thick
Pure doped In ion implantation In_0.53Ga_0. ₄₇As contour
Cap resistance 56 to reduce epitaxial resistance
Is formed. Impurity doped In ion implantation In
In the GaAs contact resistance reducing cap layer 56
First, the part to be etched immediately below the gate is shown in FIG.
As shown, the mask 510 is not covered with a resist or the like.
From the top, for example, about 1
In ions are implanted at 50 keV.

【００３６】その結果、コンタクト抵抗低減用キャップ
層５６のうち、イオン注入部分だけがＩｎ濃度が高くな
るために、ドレイン側に比べてソース側のＩｎ濃度が高
くなる。このキャップ層５６のリセスエッチングの際
に、ＧａＡｓよりもＩｎＡｓの方がエッチングレートが
高い選択エッチングができるような例えば塩酸系エッチ
ャントを用いる。その結果、１回のエッチング工程によ
り、図１８のようなエッチング形状が得られる。As a result, in the contact resistance reducing cap layer 56, only the ion-implanted portion has a high In concentration, so that the In concentration on the source side is higher than that on the drain side. At the time of the recess etching of the cap layer 56, for example, a hydrochloric acid-based etchant that allows selective etching of InAs having a higher etching rate than GaAs is used. As a result, an etching shape as shown in FIG. 18 is obtained by one etching process.

【００３７】最後に、図１９に示すように、エッチング
除去された部分に、電子供給層５４とショットキー接合
する金属をゲート電極５７としてリフトオフ法等を用い
て形成する。その結果、材料系が変わっても、図６に示
すようにリセス形状において電界の集中部分がなくなる
ので、ドレイン側のリセス端で制限されることなく図７
に示すように耐圧が向上する。Finally, as shown in FIG. 19, a metal that forms a Schottky junction with the electron supply layer 54 is formed as a gate electrode 57 in the portion removed by etching, using a lift-off method or the like. As a result, even if the material system is changed, there is no concentrated portion of the electric field in the recess shape as shown in FIG.
As shown in FIG.

【００３８】ここでは、１例としてＩｎＡｌＡｓ/Ｉｎ
ＧａＡｓヘテロ接合ＦＥＴの場合をあげたが、これに限
るものではなく、ＩｎP ＭＥＳＦＥＴ等キャップ層とし
てＩｎ_xＧａ_1-xＡｓ(ｘ≦０．５３)を用いることができ
るＦＥＴであれば適用可能である。更に、Ｉｎ_xＧａ_1-x
Ａｓ(ｘ≦０．５３)層の厚さ、Ｉｎイオン注入条件及び
形状についても任意に選択可能である。また、選択エッ
チング液として塩酸系エッチャントを用いたが、これに
限るものではなく、ＩｎＡｓとＧａＡｓの選択性がある
液、又はガスであれば適用可能である。Here, as an example, InAlAs / In
The case of a GaAs heterojunction FET has been described, but the present invention is not limited to this. Any FET that can use In _x Ga _1-x As (x ≦ 0.53) as a cap layer, such as an InP MESFET, is applicable. is there. Further, In _x Ga _1-x
The thickness of the As (x ≦ 0.53) layer, the conditions and the shape of the In ion implantation can be arbitrarily selected. Although a hydrochloric acid-based etchant is used as the selective etching solution, the present invention is not limited to this, and any liquid or gas having selectivity between InAs and GaAs can be used.

【００３９】次に、図２０乃至図２２を参照して本発明
の第５実施例について説明する。ここでは１例としてＩ
ｎP系のヘテロ接合ＦＥＴについての実施例を説明する
が、本発明はこの材料系又は構造のＦＥＴに限るもので
はない。この実施例により、１回のエッチング工程でリ
セス形状を曲線状に形成することが可能となり、高耐圧
化が実現できる。半絶縁性ＩｎP基板６１上に、アンド
ープＩｎ0.48Ａｌ0.52Ａｓバッファ層６２、アンドープ
Ｉｎ0.53Ｇａ0.47Ａｓ電子走行層６３、アンドープＩｎ
0.48Ａｌ0.52Ａｓ電子供給層６４、Ｓｉプレーナードー
プ６５、不純物ドープＩｎイオン注入ＩｎＧａＡｓグレ
ーディッドコンタクト抵抗低減用キャップ層６６がエピ
タキシャル成長により形成されている。キャップ層６６
の厚さは例えば約５０ｎｍである。Next, a fifth embodiment of the present invention will be described with reference to FIGS. Here, as an example, I
An example of an nP-based heterojunction FET will be described, but the present invention is not limited to this material-based or structured FET. According to this embodiment, the recess shape can be formed in a curved shape in one etching step, and a high breakdown voltage can be realized. An undoped In0.48 Al0.52 As buffer layer 62, an undoped In0.53 Ga0.47 As electron transit layer 63, and an undoped InP
A 0.48 Al0.52 As electron supply layer 64, a Si planar doped 65, and an impurity doped In ion implanted InGaAs graded contact resistance reducing cap layer 66 are formed by epitaxial growth. Cap layer 66
Is, for example, about 50 nm.

【００４０】不純物ドープＩｎＧａＡｓグレーディッド
コンタクト抵抗低減用キャップ層６６は基板側から表面
側に向けてＩｎ組成が高くなる。この不純物ドープＩｎ
イオン注入ＩｎＧａＡｓグレーディッドコンタクト抵抗
低減用キャップ層６６において、ゲート直下のエッチン
グ予定部分は、まず図２０に示したようにレジスト等で
マスク６１０に被覆されてないソース側に寄った部分に
対して、真上から例えば約１５０ｋｅＶでＩｎイオン注
入を施す。その結果、イオン注入したソース側の領域は
ドレイン側に比べて更にＩｎ濃度が高くなる。このキャ
ップ層６６のリセスエッチングの際に、ＧａＡｓよりも
ＩｎＡｓの方がエッチングレートが高い選択エッチング
ができるような例えば塩酸系エッチャントを用いる。そ
の結果、１回のエッチング工程により、図２１のような
エッチングリセス形状６１１が得られる。The In-doped InGaAs graded contact resistance reducing cap layer 66 has a higher In composition from the substrate side toward the surface side. This impurity-doped In
In the ion-implanted InGaAs graded contact resistance reducing cap layer 66, the portion to be etched immediately below the gate is firstly compared with a portion closer to the source side which is not covered with the mask 610 with a resist or the like as shown in FIG. In ion implantation is performed from directly above at, for example, about 150 keV. As a result, the region on the source side where the ions are implanted has a higher In concentration than the region on the drain side. At the time of the recess etching of the cap layer 66, for example, a hydrochloric acid-based etchant that enables selective etching at a higher etching rate with InAs than with GaAs is used. As a result, an etching recess shape 611 as shown in FIG. 21 is obtained by one etching process.

【００４１】最後に、図２２に示すように、エッチング
除去された部分に、電子供給層６４とショットキー接合
する金属をゲート電極６７としてリフトオフ法等を用い
て形成する。その結果、材料系は異なるが、図６に示す
ようにリセス形状６１１において電界の集中部分がなく
なるので、ドレイン側のリセス端で制限されることなく
図７に示すように耐圧向上が実現できるものである。Finally, as shown in FIG. 22, a metal that forms a Schottky junction with the electron supply layer 64 is formed as a gate electrode 67 by a lift-off method or the like in the portion removed by etching. As a result, although the material system is different, there is no concentrated portion of the electric field in the recessed shape 611 as shown in FIG. 6, so that the withstand voltage can be improved as shown in FIG. 7 without being restricted by the drain side recess end. It is.

【００４２】ここでは、１例としてＩｎＡｌＡｓ/Ｉｎ
ＧａＡｓヘテロ接合ＦＥＴの場合をあげたが、これに限
るものではなく、ＩｎP ＭＥＳＦＥＴ等キャップ層とし
てＩｎＧａＡｓグレーディッド層を用いることができる
ＦＥＴであれば適用可能である。更に、ＩｎＧａＡｓ層
の厚さ、Ｉｎイオン注入条件及び形状についても任意に
選択可能である。また、選択エッチング液として塩酸系
エッチャントを用いたが、これに限るものではなく、Ｉ
ｎＡｓとＧａＡｓの選択性がある液、又はガスであれば
適用可能である。Here, as an example, InAlAs / In
Although the case of a GaAs heterojunction FET has been described, the present invention is not limited to this, and any FET such as an InP MESFET that can use an InGaAs graded layer as a cap layer can be applied. Furthermore, the thickness of the InGaAs layer, the conditions and the shape of the In ion implantation can be arbitrarily selected. Further, a hydrochloric acid-based etchant was used as the selective etching solution, but the present invention is not limited to this.
Any liquid or gas having selectivity between nAs and GaAs is applicable.

【００４３】[0043]

【発明の効果】以上説明したように、本発明によれば、
従来のトランジスタが角張ったリセス形状であるため、
ドレイン側のリセス端における電界集中によるアバラン
シェ降伏により耐圧値が制限されてしまうという問題が
あったが、リセス型化合物半導体ＦＥＴのコンタクト抵
抗低減用キャップ層としてＧａＡｓを含むＩｎ_xＧａ_1-x
Ａｓ(ｘ≦０．５３)のリセスエッチング除去部分に真上
又は斜めから１回又はそれ以上の回数にわたってＩｎを
イオン注入し、更にリセスエッチング時にＩｎＡｓとＧ
ａＡｓの選択エッチングを使用することにより、１回の
リセスエッチング工程でソース側よりもドレイン側のリ
セス形状を緩やかな曲線形状に形成することができる。
その結果、電界集中がリセス端で起こらないようにする
ことで、リセス形状による耐圧値の制限が無くなるた
め、高耐圧化を実現できる。また、同時にソース側のリ
セス形状としてあまり深く彫り込まない形状となるの
で、ソース抵抗の劣化を抑制し、ＦＥＴ特性を維持する
ことが可能となる。As described above, according to the present invention,
Because the conventional transistor has a square recess shape,
Avalanche due to electric field concentration at the drain side recess edge
The problem that the breakdown voltage is limited by the Chez breakdown
However, the contact resistance of the recessed compound semiconductor FET
In containing GaAs as an anti-reducing cap layer_xGa_1-x
Immediately above the recessed portion of As (x ≦ 0.53)
Or In one or more times from the diagonal
Ion implantation and InAs and G during recess etching
By using selective etching of aAs,
In the recess etching process, the recess on the drain side
The recess shape can be formed into a gentle curved shape.
As a result, electric field concentration does not occur at the recess edge
As a result, there is no restriction on the withstand voltage value due to the recess shape.
Therefore, a high breakdown voltage can be realized. At the same time,
It is a shape that does not carve too deeply as a set shape
To suppress deterioration of source resistance and maintain FET characteristics
It becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のＧａＡｓ系ＦＥＴの第１実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 1 is an element cross-sectional view showing one step of a method of manufacturing a FET according to a first embodiment of a GaAs-based FET of the present invention.

【図２】本発明のＧａＡｓ系ＦＥＴの第１実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 2 is an element cross-sectional view showing one step of a method of manufacturing the FET according to the first embodiment of the GaAs-based FET of the present invention.

【図３】本発明のＧａＡｓ系ＦＥＴの第１実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 3 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a first embodiment of the GaAs-based FET of the present invention.

【図４】本発明のＧａＡｓ系ＦＥＴの第１実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 4 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a first example of the GaAs-based FET of the present invention.

【図５】本発明のＧａＡｓ系ＦＥＴの第１実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 5 is an element cross-sectional view showing one step of a method of manufacturing the FET according to the first embodiment of the GaAs-based FET of the present invention.

【図６】図１第１実施例のＦＥＴを動作させた場合の電
位分布図である。FIG. 6 is a potential distribution diagram when the FET of the first embodiment is operated.

【図７】同じくその耐圧波形図である。FIG. 7 is a voltage waveform chart of the same.

【図８】本発明のＧａＡｓ系ＦＥＴの第２実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 8 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a second embodiment of the GaAs-based FET of the present invention.

【図９】本発明のＧａＡｓ系ＦＥＴの第２実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 9 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a second embodiment of the GaAs-based FET of the present invention.

【図１０】本発明のＧａＡｓ系ＦＥＴの第２実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 10 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a second embodiment of the GaAs-based FET of the present invention.

【図１１】本発明のＧａＡｓ系ＦＥＴの第２実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 11 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a second embodiment of the GaAs-based FET of the present invention.

【図１２】本発明のＧａＡｓ系ＦＥＴの第３実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 12 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a third embodiment of the GaAs-based FET of the present invention.

【図１３】本発明のＧａＡｓ系ＦＥＴの第３実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 13 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a third embodiment of the GaAs-based FET of the present invention.

【図１４】本発明のＧａＡｓ系ＦＥＴの第３実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 14 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a third embodiment of the GaAs-based FET of the present invention.

【図１５】本発明のＧａＡｓ系ＦＥＴの第３実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 15 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a third embodiment of the GaAs-based FET of the present invention.

【図１６】本発明のＧａＡｓ系ＦＥＴの第３実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 16 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a third embodiment of the GaAs-based FET of the present invention.

【図１７】本発明のＧａＡｓ系ＦＥＴの第４実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 17 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a fourth embodiment of the GaAs-based FET of the present invention.

【図１８】本発明のＧａＡｓ系ＦＥＴの第４実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 18 is a sectional view of an element showing one step of a method for manufacturing an FET according to a fourth embodiment of the GaAs-based FET of the present invention.

【図１９】本発明のＧａＡｓ系ＦＥＴの第４実施例に係
るＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 19 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a fourth embodiment of the GaAs-based FET of the present invention.

【図２０】本発明のＩｎＰ系ＦＥＴの第５実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 20 is an element cross-sectional view showing one step of a method of manufacturing an InP-based FET according to a fifth embodiment of the present invention.

【図２１】本発明のＩｎＰ系ＦＥＴの第５実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 21 is an element cross-sectional view showing one step of a method of manufacturing an InP-based FET according to a fifth embodiment of the present invention.

【図２２】本発明のＩｎＰ系ＦＥＴの第５実施例に係る
ＦＥＴの製造方法の１工程を示す素子断面図である。FIG. 22 is an element cross-sectional view showing one step of a method for manufacturing an FET according to a fifth embodiment of the InP-based FET of the present invention.

【図２３】従来のＦＥＴを示す素子断面図である。FIG. 23 is an element sectional view showing a conventional FET.

【図２４】従来のＦＥＴを動作させた場合の電位分布図
である。FIG. 24 is a potential distribution diagram when a conventional FET is operated.

【図２５】従来のＦＥＴを動作させた場合の耐圧波形図
である。FIG. 25 is a withstand voltage waveform diagram when a conventional FET is operated.

【符号の説明】[Explanation of symbols]

１１：半絶縁性ＧａＡｓ基板１２：不純物ドープＧａＡｓ活性層１３：不純物ドープＩｎ注入ＧａＡｓコンタクト抵抗低
減用キャップ層１４：ソース電極１５：ドレイン電極１６：ゲート電極１７：電位分布１１０：イオン注入用マスク１１１１：イオン注入用マスク２１１２：イオン注入部分２１：従来構造の耐圧特性２２：本発明の耐圧特性２３：従来構造の耐圧値V1 ２４：本発明の耐圧値V2 ３１：半絶縁性ＧａＡｓ基板３２：アンドープＧａＡｓバッファ層３３：アンドープＡｌ_0.3Ｇａ_0.7Ａｓヘテロバッファ層３４：アンドープＧａＡｓ電子走行層３５：不純物ドープＡｌ_0.3Ｇａ_0.7Ａｓ電子供給層３６：不純物ドープＩｎ注入ＧａＡｓコンタクト抵抗低
減用キャップ層３７：ゲート電極３８：ソース電極３９：ドレイン電極３１０：イオン注入用マスク１３１１：イオン注入部分４１：半絶縁性ＧａＡｓ基板４２：アンドープＧａＡｓバッファ層４３：アンドープＡｌ_0.3Ｇａ_0.7Ａｓヘテロバッファ層４４：アンドープＧａＡｓ電子走行層４５：不純物ドープＡｌ_0.3Ｇａ_0.7Ａｓ電子供給層４６：不純物ドープＩｎ注入ＧａＡｓコンタクト抵抗低
減用キャップ層４７：ゲート電極４８：ソース電極４９：ドレイン電極４１０：イオン注入用マスク１４１１：イオン注入部分５１：半絶縁性ＩｎP基板５２：アンドープＩｎ_0.48Ａｌ_0.52Ａｓバッファ層５３：アンドープＩｎ_0.53Ｇａ_0.47Ａｓ電子走行層５４：アンドープＩｎ_0.48Ａｌ_0.52Ａｓ電子供給層５５：Ｓｉプレーナードープ５６：不純物ドープＩｎイオン注入Ｉｎ_0.53Ｇａ_0.47Ａ
ｓコンタクト抵抗低減用キャップ層５７：ゲート電極５８：ソース電極５９：ドレイン電極５１０：イオン注入用マスク１６１：半絶縁性ＩｎP基板６２：アンドープＩｎ_0.48Ａｌ_0.52Ａｓバッファ層６３：アンドープＩｎ_0.53Ｇａ_0.47Ａｓ電子走行層６４：アンドープＩｎ_0.48Ａｌ_0.52Ａｓ電子供給層６５：Ｓｉプレーナードープ６６：不純物ドープＩｎイオン注入ＩｎＧａＡｓグレー
ディッドコンタクト抵抗低減用キャップ層６７：ゲート電極６８：ソース電極６９：ドレイン電極６１０：イオン注入用マスク１７１：半絶縁性ＧａＡｓ基板７２：アンドープＧａＡｓバッファ層７３：アンドープＡｌ_0.3Ｇａ_0.7Ａｓヘテロバッファ層７４：アンドープＧａＡｓ電子走行層７５：不純物ドープＡｌ_0.3Ｇａ_0.7Ａｓ電子供給層７６：不純物ドープＧａＡｓコンタクト抵抗低減用キャ
ップ層７７：ゲート電極７８：ソース電極７９：ドレイン電極７１０：電位分布11: Semi-insulating GaAs substrate 12: Impurity-doped GaAs active layer 13: Impurity-doped In-implanted GaAs contact resistance reducing cap layer 14: Source electrode 15: Drain electrode 16: Gate electrode 17: Potential distribution 110: Ion implantation mask 1 111: Ion implantation mask 2 112: Ion-implanted part 21: Withstand voltage characteristic of conventional structure 22: Withstand voltage characteristic of present invention 23: Withstand voltage value V1 of conventional structure 24: Withstand voltage value V2 of present invention 31: Semi-insulating GaAs substrate 32 : Undoped GaAs buffer layer 33: undoped Al _0.3 Ga _0.7 As hetero buffer layer 34: undoped GaAs electron transit layer 35: impurity doped Al _0.3 Ga _0.7 As electron supply layer 36: impurity doped In implanted GaAs contact resistance reducing cap layer 37: Gate electrode 38: Source electrode 39: Drain In the electrode 310: ion implantation mask 1 311: ion implantation part 41: a semi-insulating GaAs substrate 42: an undoped GaAs buffer layer 43: undoped Al _0.3 Ga _0.7 As hetero buffer layer 44: undoped GaAs electron transit layer 45: doped Al _0.3 Ga _0.7 As electron supply layer 46: Impurity-doped In-implanted GaAs contact resistance reducing cap layer 47: Gate electrode 48: Source electrode 49: Drain electrode 410: Ion implantation mask 1 411: Ion implantation portion 51: Semi-insulating InP Substrate 52: Undoped In _0.48 Al _0.52 As buffer layer 53: Undoped In _0.53 Ga _0.47 As electron transit layer 54: Undoped In _0.48 Al _0.52 As electron supply layer 55: Si planar dope 56: Impurity doped In ion implanted In _0.53 Ga _0.47 A
s-contact resistance reducing cap layer 57: gate electrode 58: source electrode 59: drain electrode 510: ion implantation mask 1 61: semi-insulating InP substrate 62: undoped In _0.48 Al _0.52 As buffer layer 63: undoped In _0.53 Ga _0.47 As electron traveling layer 64: undoped In _0.48 Al _0.52 As electron supply layer 65: Si planar doping 66: impurity doped In ion implantation InGaAs graded contact resistance reducing cap layer 67: gate electrode 68: source electrode 69: drain electrode 610: Ion implantation mask 1 71: semi-insulating GaAs substrate 72: undoped GaAs buffer layer 73: undoped Al _0.3 Ga _0.7 As hetero buffer layer 74: undoped GaAs electron transit layer 75: impurity-doped Al _0.3 Ga _0.7 As electron supply layer 76: Cap layer for reducing impurity-doped GaAs contact resistance 77: Gate electrode 78: Source electrode 79: Drain electrode 710: Potential distribution

フロントページの続き (56)参考文献特開平４−72635（ＪＰ，Ａ) 特開昭59−99775（ＪＰ，Ａ) 特開平４−260338（ＪＰ，Ａ) 特開平11−31700（ＪＰ，Ａ) 特開平５−144847（ＪＰ，Ａ) 特開昭62−229972（ＪＰ，Ａ) 特開昭60−208865（ＪＰ，Ａ) 特開昭54−12573（ＪＰ，Ａ) 特開昭61−114579（ＪＰ，Ａ) 特開昭63−36577（ＪＰ，Ａ) 特開平１−183858（ＪＰ，Ａ) 特開平５−102195（ＪＰ，Ａ) 特開昭61−240684（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 21/306 H01L 29/812 Continuation of the front page (56) References JP-A-4-72635 (JP, A) JP-A-59-99775 (JP, A) JP-A-4-260338 (JP, A) JP-A-11-31700 (JP, A) JP-A-5-144847 (JP, A) JP-A-62-29772 (JP, A) JP-A-60-208865 (JP, A) JP-A-54-12573 (JP, A) 61-114579 (JP, A) JP-A-63-36577 (JP, A) JP-A-1-183858 (JP, A) JP-A-5-102195 (JP, A) JP-A-61-240684 (JP, A) A) (58) Field surveyed (Int. Cl. ⁷ , DB name) H01L 21/338 H01L 21/306 H01L 29/812

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】基板と、この基板上の活性層と、この活
性層上に形成されたゲート電極と、前記活性層上の前記
ゲート電極を除く部分に形成されたリセス形状を有する
コンタクト抵抗低減用キャップ層と、このコンタクト抵
抗低減用キャップ層上に形成されたソース電極及びドレ
イン電極とを有する電界効果トランジスタにおいて、前
記ソース・ドレイン電極間のコンタクト抵抗低減用キャ
ップ層のリセス形状は、ドレイン側及びソース側の双方
がキャップ層の上方に中心を有する円弧の一部を構成す
る形状であり、前記ドレイン側のリセス形状の円弧の曲
率半径は前記ソース側のリセス形状の曲率半径よりも大
きいことを特徴とする電界効果トランジスタ。1. A contact resistance reduction having a substrate, an active layer on the substrate, a gate electrode formed on the active layer, and a recess formed on the active layer excluding the gate electrode. In a field effect transistor having a cap layer for contact and a source electrode and a drain electrode formed on the contact layer for reducing contact resistance, the recessed shape of the cap layer for reducing contact resistance between the source and drain electrodes has a drain side. Both the source side and the source side have a shape that forms part of an arc having a center above the cap layer, and the radius of curvature of the arc of the drain side recess shape is larger than the radius of curvature of the source side recess shape. A field-effect transistor characterized by the above-mentioned.

【請求項２】基板上の活性層上にＧａＡｓキャップ層
を形成する工程と、このキャップ層に垂直又は傾斜した
方向からＩｎを１又は２回以上イオン注入する工程と、
前記キャップ層をＧａＡｓよりもＩｎＡｓの方がエッチ
ングレートが高い選択エッチングを利用して１回のエッ
チング処理により前記キャップ層にリセス形状を形成す
る工程とを有し、前記リセス形状は、ドレイン側及びソ
ース側の双方がキャップ層の上方に中心を有する円弧の
一部を構成する形状であり、前記ドレイン側のリセス形
状の円弧の曲率半径は前記ソース側のリセス形状の曲率
半径よりも大きいことを特徴とする電界効果トランジス
タの製造方法。A step of forming a GaAs cap layer on the active layer on the substrate; and a step of implanting In one or more times into the cap layer from a direction perpendicular or inclined to the GaAs.
Forming a recessed shape in the cap layer by a single etching process using selective etching in which the etching rate of InAs is higher than that of GaAs in the cap layer, wherein the recessed shape is formed on the drain side. Seo
A shape in which both the over scan side constitutes a part of a circular arc having a center on the upper side of the cap layer, an arc radius of curvature of the drain side of the recess shape is greater than the radius of curvature of the recess shape of the source-side A method for manufacturing a field effect transistor, comprising:

【請求項３】前記キャップ層のエッチングされる領域
は、Ｉｎ_xＧａ_1-xＡｓ（ｘ≦０．５３）で構成されてい
ることを特徴とする請求項２に記載の電界効果トランジ
スタの製造方法。3. The field effect transistor according to claim 2, wherein a region of the cap layer to be etched is made of In _x Ga _{1 -x} As (x ≦ 0.53). Method.

【請求項４】前記キャップ層のエッチングされる領域
は、ＩｎＧａＡｓグレーディド層で構成されていること
を特徴とする請求項２に記載の電界効果トランジスタの
製造方法。4. The method according to claim 2, wherein the region of the cap layer to be etched is formed of an InGaAs graded layer.