JP3108776B2 - アクティブマトリックス表示パネル - Google Patents
アクティブマトリックス表示パネルInfo
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- JP3108776B2 JP3108776B2 JP22038392A JP22038392A JP3108776B2 JP 3108776 B2 JP3108776 B2 JP 3108776B2 JP 22038392 A JP22038392 A JP 22038392A JP 22038392 A JP22038392 A JP 22038392A JP 3108776 B2 JP3108776 B2 JP 3108776B2
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- Japan
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- Liquid Crystal Display Device Control (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示体に関する。
【０００２】
【従来の技術】アクティブマトリックス液晶パネルは、
高画質で高解像度の表示が得られるので近年広く薄型表
示体として用いられている。但し画面を構成する画素単
位にトランジスタを用いたり積層構造であることから製
造歩留りが課題となっている。特にパネル組立て工程で
発見される不良は、ＴＦＴ基板との対向電極であるカラ
ーフィルター基板のコストも含んでいるのでコストダウ
ンの面からＴＦＴ基板での検査で不良を落とす必要があ
る。ＴＦＴ基板上にドライバー回路を内蔵したＴＦＴ基
板では各データ線に液晶パネル用ビデオ信号を、書き込
むタイミングを利用して正常な信号が書き込まれるか否
かを判定しデータ線の線欠陥を検出する回路を活用でき
る。
高画質で高解像度の表示が得られるので近年広く薄型表
示体として用いられている。但し画面を構成する画素単
位にトランジスタを用いたり積層構造であることから製
造歩留りが課題となっている。特にパネル組立て工程で
発見される不良は、ＴＦＴ基板との対向電極であるカラ
ーフィルター基板のコストも含んでいるのでコストダウ
ンの面からＴＦＴ基板での検査で不良を落とす必要があ
る。ＴＦＴ基板上にドライバー回路を内蔵したＴＦＴ基
板では各データ線に液晶パネル用ビデオ信号を、書き込
むタイミングを利用して正常な信号が書き込まれるか否
かを判定しデータ線の線欠陥を検出する回路を活用でき
る。
【０００３】図３に上記線欠陥検出回路の説明図を示
す。水平走査を行なうＸ側シフトレジスタ３７によって
サンプルホールドトランジスタ３５のゲート信号が順次
スキャンされ、各データラインにビデオ信号が取り込ま
れる。このデータラインの信号をサンプルホールドトラ
ンジスタの動作タイミングに合わせて検出するのが線欠
陥検出回路で検出トランジスタ３２と検出端子３３、検
出トランジスタゲート入力３１で構成される。検出トラ
ンジスタのゲート入力をオンして検出トランジスタ３２
を導通状態にするとデータラインの信号がサンプルホー
ルドトランジスタの選択期間ごとに検出端子３３に生じ
る。この信号を検出し正常波形と比較することでデータ
線の断線及び線欠陥となるその他の不良、つまりサンプ
ルホールドトランジスタの不良やデータ線のショート欠
陥などを発見しどのデータラインかを特定できる。
す。水平走査を行なうＸ側シフトレジスタ３７によって
サンプルホールドトランジスタ３５のゲート信号が順次
スキャンされ、各データラインにビデオ信号が取り込ま
れる。このデータラインの信号をサンプルホールドトラ
ンジスタの動作タイミングに合わせて検出するのが線欠
陥検出回路で検出トランジスタ３２と検出端子３３、検
出トランジスタゲート入力３１で構成される。検出トラ
ンジスタのゲート入力をオンして検出トランジスタ３２
を導通状態にするとデータラインの信号がサンプルホー
ルドトランジスタの選択期間ごとに検出端子３３に生じ
る。この信号を検出し正常波形と比較することでデータ
線の断線及び線欠陥となるその他の不良、つまりサンプ
ルホールドトランジスタの不良やデータ線のショート欠
陥などを発見しどのデータラインかを特定できる。
【０００４】この欠陥検出検査を行なわない状態では検
出トランジスタ３２は常に非導通状態である様に検出ゲ
ート入力を設定する必要がある。但し検出トランジスタ
３２のオフリーク電流が大きい場合は検出用端子３を通
じてデータ線３４が隣接ライン間でクロストークを起こ
し、データ信号の振幅が変化し、表示上線欠陥となり得
る場合があった。従来の技術における構造図を図２に示
す。１はトランジスタチャネル部、２はソースドレイン
部、３はゲート絶縁膜、４はゲート電極の構成となって
いる。ソースドレイン部２はゲート電極の端面Ｃよりも
チャンネル部側に入り込んでいる（Ｄのライン）。これ
は例えばゲート電極パターニング後にイオン打ち込み法
や熱拡散法でソースドレイン部を形成する様な場合、不
純物ドープ後の活性化アニールでチャネル部側に拡散さ
れたためである。この様な構造の従来型トランジスタで
はゲート電極による電界がドレイン端近傍に作用し電界
励起によってリーク電流が生じる様になる。
出トランジスタ３２は常に非導通状態である様に検出ゲ
ート入力を設定する必要がある。但し検出トランジスタ
３２のオフリーク電流が大きい場合は検出用端子３を通
じてデータ線３４が隣接ライン間でクロストークを起こ
し、データ信号の振幅が変化し、表示上線欠陥となり得
る場合があった。従来の技術における構造図を図２に示
す。１はトランジスタチャネル部、２はソースドレイン
部、３はゲート絶縁膜、４はゲート電極の構成となって
いる。ソースドレイン部２はゲート電極の端面Ｃよりも
チャンネル部側に入り込んでいる（Ｄのライン）。これ
は例えばゲート電極パターニング後にイオン打ち込み法
や熱拡散法でソースドレイン部を形成する様な場合、不
純物ドープ後の活性化アニールでチャネル部側に拡散さ
れたためである。この様な構造の従来型トランジスタで
はゲート電極による電界がドレイン端近傍に作用し電界
励起によってリーク電流が生じる様になる。
【０００５】
【発明が解決しようとする課題】従来型の検出用トラン
ジスタではオフリーク電流が大きくオフ時トランジスタ
抵抗が低いわけであるから図３におけるデータ線３４は
その隣接ライン間で検出用端子線３３を介して、クロス
トークが生じ、隣接ライン間で電位差がある場合はデー
タ信号の振幅の変化が生じてしまう。これは表示上では
階調差として観察され線状にコントラストの異なるライ
ン欠陥となる。又隣接ライン間のみならず電位差の生じ
るライン間でも同様のことが生じ縦ラインのむらが生じ
著しく面内コントラストの均一性が失われる。
ジスタではオフリーク電流が大きくオフ時トランジスタ
抵抗が低いわけであるから図３におけるデータ線３４は
その隣接ライン間で検出用端子線３３を介して、クロス
トークが生じ、隣接ライン間で電位差がある場合はデー
タ信号の振幅の変化が生じてしまう。これは表示上では
階調差として観察され線状にコントラストの異なるライ
ン欠陥となる。又隣接ライン間のみならず電位差の生じ
るライン間でも同様のことが生じ縦ラインのむらが生じ
著しく面内コントラストの均一性が失われる。
【０００６】従来の技術では以上の様な線欠陥が画面内
コントラスト不均一性を生ずるという課題を有してい
た。
コントラスト不均一性を生ずるという課題を有してい
た。
【０００７】
【課題を解決するための手段】本発明は、基板上に複数
のゲート線と、複数のデータ線と、前記各ゲート線と前
記各データ線に接続された薄膜トランジスタと、前記薄
膜トランジスタに接続された画素電極と、シフトレジス
タの出力に制御されてデータ信号をサンプリングして前
記データ線に供給するさんっぷりんぐ手段と、前記デー
タ線に供給される信号を検出する検出回路とを有するア
クティブマトリックス表示パネルにおいて、前記検出回
路を構成する薄膜トランジスタは、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ ＤｏｐｅｄＤｒａｉｎ）構造あるいはオフセット
構造であることを特徴とする。
のゲート線と、複数のデータ線と、前記各ゲート線と前
記各データ線に接続された薄膜トランジスタと、前記薄
膜トランジスタに接続された画素電極と、シフトレジス
タの出力に制御されてデータ信号をサンプリングして前
記データ線に供給するさんっぷりんぐ手段と、前記デー
タ線に供給される信号を検出する検出回路とを有するア
クティブマトリックス表示パネルにおいて、前記検出回
路を構成する薄膜トランジスタは、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ ＤｏｐｅｄＤｒａｉｎ）構造あるいはオフセット
構造であることを特徴とする。
【０００８】
【実施例】図３に本発明におけるアクティブマトリック
ス基板の等価回路部分図を示す。画素スイッチングトラ
ンジスタ３８はゲートライン３９の選択時間にデータ線
３４のデータを画素容量に書き込む。データ線３４ヘは
ビデオ線３６よりサンプルホールドトランジスタ３５を
介して選択的にデータが書き込まれる。この様な駆動方
法を点順次駆動と称している。サンプルホールドトラン
ジタ３５の選択期間を決定するゲート入力タイミングを
出力するのが３７のシフトレジスタ回路で水平方向の画
素数分の出力をだす役割をはたしている。これらの回路
動作を全てガラス基板上の薄膜トランジスタを用いて行
なわれ、ＣＭＯＳのトランジスタを形成して回路を構成
する。この様にドライバー駆動部をアクティブマトリッ
クス基板上に形成することで多点実装を行なう必要がな
く信頼性の向上や工程削減とコストダウンに通じる。薄
膜トランジスタの電気特性を考慮するとデータラインに
かかる抵抗や容量等は大きさに限界があり現在商品化さ
れているのは１〜２インチ対角の表示体である。例とし
ては１インチ及びそれ以下の液晶表示体は手持走査可能
なビデオカメラのファインダーとして用いられたり、プ
ロジェクター用の液晶シャッターとして広く使われてい
る。
ス基板の等価回路部分図を示す。画素スイッチングトラ
ンジスタ３８はゲートライン３９の選択時間にデータ線
３４のデータを画素容量に書き込む。データ線３４ヘは
ビデオ線３６よりサンプルホールドトランジスタ３５を
介して選択的にデータが書き込まれる。この様な駆動方
法を点順次駆動と称している。サンプルホールドトラン
ジタ３５の選択期間を決定するゲート入力タイミングを
出力するのが３７のシフトレジスタ回路で水平方向の画
素数分の出力をだす役割をはたしている。これらの回路
動作を全てガラス基板上の薄膜トランジスタを用いて行
なわれ、ＣＭＯＳのトランジスタを形成して回路を構成
する。この様にドライバー駆動部をアクティブマトリッ
クス基板上に形成することで多点実装を行なう必要がな
く信頼性の向上や工程削減とコストダウンに通じる。薄
膜トランジスタの電気特性を考慮するとデータラインに
かかる抵抗や容量等は大きさに限界があり現在商品化さ
れているのは１〜２インチ対角の表示体である。例とし
ては１インチ及びそれ以下の液晶表示体は手持走査可能
なビデオカメラのファインダーとして用いられたり、プ
ロジェクター用の液晶シャッターとして広く使われてい
る。
【０００９】この様なアクティブマトリックス基板の製
造工程の後に対向電極であるカラーフィルター基板との
パネル組立て工程があるが、パネル組立て後の表示検査
で発見される不良の内、相当の部分がアクティブマトリ
ックス基板工程の不良が原因で生じているものが多い。
特に線欠陥は１本でも不良品となるためパネル組立て工
程の工数と対向電極基板のコストが無駄となり、コスト
低減の妨げとなる。この様なことを回避するためにアク
ティブマトリックス基板工程で表示上線欠陥となり得る
不良を検査し選別する必要が生じる。本実施例で示すド
ライバー内蔵アクティブマトリックス基板では、ドライ
バーの動作を利用して線欠陥の検査を行うことが可能と
なる。以下にその動作を説明する。
造工程の後に対向電極であるカラーフィルター基板との
パネル組立て工程があるが、パネル組立て後の表示検査
で発見される不良の内、相当の部分がアクティブマトリ
ックス基板工程の不良が原因で生じているものが多い。
特に線欠陥は１本でも不良品となるためパネル組立て工
程の工数と対向電極基板のコストが無駄となり、コスト
低減の妨げとなる。この様なことを回避するためにアク
ティブマトリックス基板工程で表示上線欠陥となり得る
不良を検査し選別する必要が生じる。本実施例で示すド
ライバー内蔵アクティブマトリックス基板では、ドライ
バーの動作を利用して線欠陥の検査を行うことが可能と
なる。以下にその動作を説明する。
【００１０】シフトレジスタを所定の電圧、タイミング
で電圧波形を印加し動作させる。サンプルホルダーはシ
フトレジスタの出力タイミングに応じて点順次駆動しビ
デオ信号をソースラインに読み込む。ビデオ信号として
一定電圧を印加しておくとソースラインにサンプルホル
ダー選択期間にその電圧が印加される。検出回路のトラ
ンジスタの導通状態にすると検出用端子線（図３−３
３）にサンプルホルダー選択タイミングに応じてソース
ライン電圧が印加される。この信号を検出し、正常な信
号と比較検査することで不良を検出可能となる。
で電圧波形を印加し動作させる。サンプルホルダーはシ
フトレジスタの出力タイミングに応じて点順次駆動しビ
デオ信号をソースラインに読み込む。ビデオ信号として
一定電圧を印加しておくとソースラインにサンプルホル
ダー選択期間にその電圧が印加される。検出回路のトラ
ンジスタの導通状態にすると検出用端子線（図３−３
３）にサンプルホルダー選択タイミングに応じてソース
ライン電圧が印加される。この信号を検出し、正常な信
号と比較検査することで不良を検出可能となる。
【００１１】以上が検出動作であるが液晶駆動時にこの
検出回路は動作しないように検出トランジスタ（図３−
３２）のゲート入力をオフ状態にして非導通にする必要
がある。このトランジスタのオフ抵抗が低い値であると
ソースラインはその間に電位差が生じる場合、クロスト
ークが生じ各ソースラインの振幅が変化して正確な階調
表示ができなくなる可能性がある。
検出回路は動作しないように検出トランジスタ（図３−
３２）のゲート入力をオフ状態にして非導通にする必要
がある。このトランジスタのオフ抵抗が低い値であると
ソースラインはその間に電位差が生じる場合、クロスト
ークが生じ各ソースラインの振幅が変化して正確な階調
表示ができなくなる可能性がある。
【００１２】本発明のＬＤＤ構造のトランジスタ又はオ
フセットゲート構造のトランジスタを採用すればオフ抵
抗の充分高い状態が実現できるので上記のクロストーク
を生じさせないことが可能となる。
フセットゲート構造のトランジスタを採用すればオフ抵
抗の充分高い状態が実現できるので上記のクロストーク
を生じさせないことが可能となる。
【００１３】次に本発明におけるＬＤＤ構造とオフセッ
トゲート構造について詳細に説明する。本発明における
線欠陥検出回路の検出用トランジスタは図１に示す様な
断面構造を有している。ガラス透明基板５の上に薄膜シ
リコンを形成しパターニングする。ゲート絶縁膜３をそ
の上に形成し、さらにゲート電極４を形成する。次にイ
オン打ち込み法又は拡散法で不純物原子であるＰ（リ
ン）又はＢ（ボロン）を注入するわけだが注入後のソー
ス・ドレイン領域が図１に示すゲート電極の端面直下Ａ
よりチャネル部より外側Ｂにある構造をオフセットゲー
ト構造と言い、ＡとＢの間にソースドレイン部より低濃
度の不純物原子が存在する状態にある構造をＬＤＤ構造
と称している。これらの構造を用いるとソース、ドレイ
ン間に電圧を印加した場合、ドレイン端近傍の電界が緩
和され、電界励起によるリーク電流が従来の構造に比べ
減少する。その結果オフ電流が２桁も低下し、オフ抵抗
は逆に増大する。この構造に用いる薄膜シリコンの製造
法としては、減圧ＣＶＤ法で多結晶シリコンを形成する
方法がある。又プラズマＣＶＤ法で非晶質シリコンを形
成し、その後熱アニールやレーザーアニールで再結晶化
させて薄膜シリコンを形成する方法がある。又ＬＤＤ構
造やオフセットゲート構造を実現させるプロセスとして
は、ゲート電極となる金属又は半導体のパターニング時
にゲート長さのエッチング量の制御によってＬＤＤ構造
やオフセットゲート構造を実現する方法がある。又他の
方法としてはゲート電極となる金属又は半導体のパター
ニングの後にＴＥＯＳ膜をつけ、ＲＩＥ（リアクティブ
イオンエッチング）法でＴＥＯＳ膜を垂直にエッチング
パターニングし、その後不純物領域を形成するものがあ
る。こうした方法をとることでＬＤＤ構造又はオフセッ
トゲート構造を実現しトランジスタのオフ電流を減少さ
せることが可能となる。線欠陥検出回路でこのトランジ
スタを用いることでソースライン間のクロストークはな
くなり、検出回路が原因で生ずる不良は低減でき、歩留
り向上に寄与できる様になる。
トゲート構造について詳細に説明する。本発明における
線欠陥検出回路の検出用トランジスタは図１に示す様な
断面構造を有している。ガラス透明基板５の上に薄膜シ
リコンを形成しパターニングする。ゲート絶縁膜３をそ
の上に形成し、さらにゲート電極４を形成する。次にイ
オン打ち込み法又は拡散法で不純物原子であるＰ（リ
ン）又はＢ（ボロン）を注入するわけだが注入後のソー
ス・ドレイン領域が図１に示すゲート電極の端面直下Ａ
よりチャネル部より外側Ｂにある構造をオフセットゲー
ト構造と言い、ＡとＢの間にソースドレイン部より低濃
度の不純物原子が存在する状態にある構造をＬＤＤ構造
と称している。これらの構造を用いるとソース、ドレイ
ン間に電圧を印加した場合、ドレイン端近傍の電界が緩
和され、電界励起によるリーク電流が従来の構造に比べ
減少する。その結果オフ電流が２桁も低下し、オフ抵抗
は逆に増大する。この構造に用いる薄膜シリコンの製造
法としては、減圧ＣＶＤ法で多結晶シリコンを形成する
方法がある。又プラズマＣＶＤ法で非晶質シリコンを形
成し、その後熱アニールやレーザーアニールで再結晶化
させて薄膜シリコンを形成する方法がある。又ＬＤＤ構
造やオフセットゲート構造を実現させるプロセスとして
は、ゲート電極となる金属又は半導体のパターニング時
にゲート長さのエッチング量の制御によってＬＤＤ構造
やオフセットゲート構造を実現する方法がある。又他の
方法としてはゲート電極となる金属又は半導体のパター
ニングの後にＴＥＯＳ膜をつけ、ＲＩＥ（リアクティブ
イオンエッチング）法でＴＥＯＳ膜を垂直にエッチング
パターニングし、その後不純物領域を形成するものがあ
る。こうした方法をとることでＬＤＤ構造又はオフセッ
トゲート構造を実現しトランジスタのオフ電流を減少さ
せることが可能となる。線欠陥検出回路でこのトランジ
スタを用いることでソースライン間のクロストークはな
くなり、検出回路が原因で生ずる不良は低減でき、歩留
り向上に寄与できる様になる。
【図１】本発明の線欠陥検出用トランジスタ断面図。
【図２】従来の技術における線欠陥検出用トラジスタ断
面図。
面図。
【図３】線欠陥検出回路を含むアクティブマトリックス
基板等価回路図。
基板等価回路図。
１ トランジスタチャネル部 ２ トランジスタソースドレイン部 ３ ゲート絶縁膜 ４ ゲート電極 ５ ガラス基板 ３１ 線欠陥検出回路内検出トランジスタゲート電極配
線 ３２ 線欠陥検出トランジスタ ３３ 線欠陥検出用端子 ３４ ソースライン ３５ サンプルホールドトランジスタ ３６ ビデオライン ３７ 水平走査用シフトレジスタ回路 ３８ 画素トランジスタ ３９ ゲートライン
線 ３２ 線欠陥検出トランジスタ ３３ 線欠陥検出用端子 ３４ ソースライン ３５ サンプルホールドトランジスタ ３６ ビデオライン ３７ 水平走査用シフトレジスタ回路 ３８ 画素トランジスタ ３９ ゲートライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/13 101 G02F 1/136 G02F 1/133 G09F 9/00 - 9/46 G09G 3/36
Claims (1)
- 【請求項１】 基板上に複数のゲート線と、複数のデー
タ線と、前記各ゲート線と前記各データ線に接続された
薄膜トランジスタと、前記薄膜トランジスタに接続され
た画素電極と、シフトレジスタの出力に制御されてデー
タ信号をサンプリングして前記データ線に供給するサン
プリング手段と、前記データ線に供給される信号を検出
する検出回路とを有するアクティブマトリックス表示パ
ネルにおいて、 前記検出回路を構成する薄膜トランジスタは、ＬＤＤ
（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造あるい
はオフセット構造であることを特徴とするアクティブマ
トリックス表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22038392A JP3108776B2 (ja) | 1992-08-19 | 1992-08-19 | アクティブマトリックス表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22038392A JP3108776B2 (ja) | 1992-08-19 | 1992-08-19 | アクティブマトリックス表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667188A JPH0667188A (ja) | 1994-03-11 |
| JP3108776B2 true JP3108776B2 (ja) | 2000-11-13 |
Family
ID=16750265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22038392A Expired - Lifetime JP3108776B2 (ja) | 1992-08-19 | 1992-08-19 | アクティブマトリックス表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053569U (ja) * | 1991-07-03 | 1993-01-19 | 凸版印刷株式会社 | 戸当り |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023260A (en) | 1995-02-01 | 2000-02-08 | Seiko Epson Corporation | Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices |
-
1992
- 1992-08-19 JP JP22038392A patent/JP3108776B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053569U (ja) * | 1991-07-03 | 1993-01-19 | 凸版印刷株式会社 | 戸当り |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0667188A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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