JP2001024074A - 強誘電体ゲートデバイスとその駆動方法 - Google Patents
強誘電体ゲートデバイスとその駆動方法Info
- Publication number
- JP2001024074A JP2001024074A JP19854599A JP19854599A JP2001024074A JP 2001024074 A JP2001024074 A JP 2001024074A JP 19854599 A JP19854599 A JP 19854599A JP 19854599 A JP19854599 A JP 19854599A JP 2001024074 A JP2001024074 A JP 2001024074A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- gate
- semiconductor substrate
- intermediate electrode
- polarization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 信頼性の高い多値メモリとして機能する強誘
電体ゲートデバイス及びその駆動方法を提供する。 【解決手段】 シリコン基板1の活性領域内の2つの不
純物拡散層3によって挟まれる領域(チャネル領域)の
上には、SiO2 からなるゲート絶縁膜4と、Ptから
なる中間電極5と、Bi4 Ti3 O12からなる強誘電体
層6と、Ptからなる第1のゲート電極7と、第2のゲ
ート電極8とが順に積層されている。各ゲート電極7,
8は個別の配線に接続され、各配線から個別の信号を受
けるように構成されており、第1のゲート電極7と中間
電極5と第1の強誘電体部6aとにより第1のキャパシ
タが、第2のゲート電極8と中間電極5と第2の強誘電
体部6bとにより第2のキャパシタが構成されている。
そして、2つの強誘電体部6a,6bの残留分極の正負
を組み合わせて、3値メモリとして使用する。
電体ゲートデバイス及びその駆動方法を提供する。 【解決手段】 シリコン基板1の活性領域内の2つの不
純物拡散層3によって挟まれる領域(チャネル領域)の
上には、SiO2 からなるゲート絶縁膜4と、Ptから
なる中間電極5と、Bi4 Ti3 O12からなる強誘電体
層6と、Ptからなる第1のゲート電極7と、第2のゲ
ート電極8とが順に積層されている。各ゲート電極7,
8は個別の配線に接続され、各配線から個別の信号を受
けるように構成されており、第1のゲート電極7と中間
電極5と第1の強誘電体部6aとにより第1のキャパシ
タが、第2のゲート電極8と中間電極5と第2の強誘電
体部6bとにより第2のキャパシタが構成されている。
そして、2つの強誘電体部6a,6bの残留分極の正負
を組み合わせて、3値メモリとして使用する。
Description
【0001】
【発明の属する技術分野】本発明は、強誘電体膜を備え
た強誘電体デバイスに係り、特に多値メモリ機能を備え
たものの改良に関する。
た強誘電体デバイスに係り、特に多値メモリ機能を備え
たものの改良に関する。
【0002】
【従来の技術】近年、電子機器の発展に伴い、半導体デ
バイスにおいて、大容量のデータを高速で扱う必要性が
増大しており、特に、高速,大容量のデータを扱うのに
適した不揮発性メモリの実現が期待されている。このよ
うな要望に沿う不揮発性メモリとして、例えば、フラッ
シュメモリや強誘電体メモリ(FRAM)(DRAMの
容量絶縁膜に相当する部分を強誘電体膜によって置き換
えたもの)が既に市場に登場している。
バイスにおいて、大容量のデータを高速で扱う必要性が
増大しており、特に、高速,大容量のデータを扱うのに
適した不揮発性メモリの実現が期待されている。このよ
うな要望に沿う不揮発性メモリとして、例えば、フラッ
シュメモリや強誘電体メモリ(FRAM)(DRAMの
容量絶縁膜に相当する部分を強誘電体膜によって置き換
えたもの)が既に市場に登場している。
【0003】そして、さらに高速,大容量のデータを扱
う不揮発性メモリとして、MOSFETのゲート絶縁膜
の部分を強誘電体膜により構成した構造を有するMF
(I)S−FET(Metal ferroelectrics (Insulator)
Semiconductor−FET)が提案されている。このMF
(I)SFETは、半導体基板とゲート電極との間に強
誘電体膜の抗電界以上の電圧を印加させると残留分極が
生じることを利用したものである。すなわち、強誘電体
膜の残留分極の値の変化を利用して、FETをノーマリ
ーオンあるいはノーマリーオフとして情報を記憶させる
ものである。MF(I)SFETは、上述の構造からわ
かるように、個々のメモリセルは小型化されるので大容
量に高集積化が可能で、かつ、単純なFETの構造であ
るから動作も高速の不揮発性メモリとして期待されてい
る。
う不揮発性メモリとして、MOSFETのゲート絶縁膜
の部分を強誘電体膜により構成した構造を有するMF
(I)S−FET(Metal ferroelectrics (Insulator)
Semiconductor−FET)が提案されている。このMF
(I)SFETは、半導体基板とゲート電極との間に強
誘電体膜の抗電界以上の電圧を印加させると残留分極が
生じることを利用したものである。すなわち、強誘電体
膜の残留分極の値の変化を利用して、FETをノーマリ
ーオンあるいはノーマリーオフとして情報を記憶させる
ものである。MF(I)SFETは、上述の構造からわ
かるように、個々のメモリセルは小型化されるので大容
量に高集積化が可能で、かつ、単純なFETの構造であ
るから動作も高速の不揮発性メモリとして期待されてい
る。
【0004】さらに、MF(I)SFETの駆動方法に
ついて、例えば多値のメモリとして用いることも工夫さ
れている。これは、強誘電体膜の残留分極量に応じて半
導体基板表面のコンダクタンスが変化することを利用す
るものである。つまり、強誘電体膜の残留分極量が異な
ると強誘電体ゲートデバイスの駆動電流量が異なるの
で、その電流量を情報として設定することにより、単に
“0”,“1”の情報ではなく3値以上の情報として利
用することが可能である。
ついて、例えば多値のメモリとして用いることも工夫さ
れている。これは、強誘電体膜の残留分極量に応じて半
導体基板表面のコンダクタンスが変化することを利用す
るものである。つまり、強誘電体膜の残留分極量が異な
ると強誘電体ゲートデバイスの駆動電流量が異なるの
で、その電流量を情報として設定することにより、単に
“0”,“1”の情報ではなく3値以上の情報として利
用することが可能である。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の強誘電体ゲートデバイスの強誘電体膜における残留
分極状態に多値の情報を記憶させるについては、以下の
ような不具合がある。
来の強誘電体ゲートデバイスの強誘電体膜における残留
分極状態に多値の情報を記憶させるについては、以下の
ような不具合がある。
【0006】第1に、強誘電体膜の残留分極状態には、
強誘電体ゲートデバイスがノーマリーオンとして動作す
る状態があるので、その情報の消去のために強誘電体の
分極を反転させることが必要となってくる。しかし、分
極を反転させるためには、通常その分極を生ぜしめるた
めに印加した電界と逆向きで絶対値の等しい電界を印加
させる必要がある。したがって、多値の情報に対応した
多くの逆電界を印加するために、多種の電源回路を容易
しなければならないという不具合がある。
強誘電体ゲートデバイスがノーマリーオンとして動作す
る状態があるので、その情報の消去のために強誘電体の
分極を反転させることが必要となってくる。しかし、分
極を反転させるためには、通常その分極を生ぜしめるた
めに印加した電界と逆向きで絶対値の等しい電界を印加
させる必要がある。したがって、多値の情報に対応した
多くの逆電界を印加するために、多種の電源回路を容易
しなければならないという不具合がある。
【0007】第2に、強誘電体ゲートデバイスの電流量
は、強誘電体膜の残留分極量に密接に関係するが、残留
分極量の制御はゲート電極への印加電圧と時間といった
パラメータによってしか制御できない。ところが、残留
分極量は印加電圧に比例して変化するわけではないの
で、多値の情報に対応する電流量を得るための各残留分
極状態を実現するための制御は実際上容易ではない。
は、強誘電体膜の残留分極量に密接に関係するが、残留
分極量の制御はゲート電極への印加電圧と時間といった
パラメータによってしか制御できない。ところが、残留
分極量は印加電圧に比例して変化するわけではないの
で、多値の情報に対応する電流量を得るための各残留分
極状態を実現するための制御は実際上容易ではない。
【0008】第3に、強誘電体ゲートデバイスにおいて
は、強誘電体膜の結晶性がよくないことに起因して、強
誘電体の分極量が経時的に低減するリテンション現象
や、繰り返し分極状態を変更させたときに残留分極量が
小さくなる疲労現象などが現われるという問題がまだ根
本的には解決されていない。したがって、強誘電体膜の
分極量に応じた情報を利用することに十分な信頼性が期
待できないという不具合がある。
は、強誘電体膜の結晶性がよくないことに起因して、強
誘電体の分極量が経時的に低減するリテンション現象
や、繰り返し分極状態を変更させたときに残留分極量が
小さくなる疲労現象などが現われるという問題がまだ根
本的には解決されていない。したがって、強誘電体膜の
分極量に応じた情報を利用することに十分な信頼性が期
待できないという不具合がある。
【0009】本発明の目的は、強誘電体膜の分極保持特
性に悪影響を与えることなく、かつ、強誘電体膜の分極
保持特性による影響を受けることなく、多値の情報を記
憶可能な強誘電体デバイス及びその駆動方法を提供する
ことにある。
性に悪影響を与えることなく、かつ、強誘電体膜の分極
保持特性による影響を受けることなく、多値の情報を記
憶可能な強誘電体デバイス及びその駆動方法を提供する
ことにある。
【0010】
【課題を解決するための手段】本発明の第1の強誘電体
ゲートデバイスは、半導体基板と、上記半導体基板の上
に並列に設けられた複数のゲート電極と、上記半導体基
板と上記複数のゲート電極との間に介設された同数の強
誘電体部と、上記半導体基板内において上記複数のゲー
ト電極を挟んで形成されたソース・ドレイン領域とを備
えた電界効果トランジスタとして機能するとともに、上
記各強誘電体部の残留分極の向きの相違を組み合わせ
て、3値以上のデータを保持するように構成されてい
る。
ゲートデバイスは、半導体基板と、上記半導体基板の上
に並列に設けられた複数のゲート電極と、上記半導体基
板と上記複数のゲート電極との間に介設された同数の強
誘電体部と、上記半導体基板内において上記複数のゲー
ト電極を挟んで形成されたソース・ドレイン領域とを備
えた電界効果トランジスタとして機能するとともに、上
記各強誘電体部の残留分極の向きの相違を組み合わせ
て、3値以上のデータを保持するように構成されてい
る。
【0011】これにより、強誘電体部の残留分極の分極
量の相違を定量的に利用するのではなく、分極の向きの
相違(正負)だけをデータの保持に利用するので、各強
誘電体部に対するデータの書き込み,消去,読み出しを
高い信頼性で行なうことができる。一方、強誘電体ゲー
トデバイス全体のデータとしては、各強誘電体部におけ
る残留分極の正負を組み合わせることで、2値だけでな
く3値以上の多値のデータを利用することが可能にな
る。よって、高い信頼性を有する多値メモリの実現を図
ることができる。
量の相違を定量的に利用するのではなく、分極の向きの
相違(正負)だけをデータの保持に利用するので、各強
誘電体部に対するデータの書き込み,消去,読み出しを
高い信頼性で行なうことができる。一方、強誘電体ゲー
トデバイス全体のデータとしては、各強誘電体部におけ
る残留分極の正負を組み合わせることで、2値だけでな
く3値以上の多値のデータを利用することが可能にな
る。よって、高い信頼性を有する多値メモリの実現を図
ることができる。
【0012】上記第1の強誘電体ゲートデバイスにおい
て、上記半導体基板の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられた中間電極とをさらに
備え、上記複数のゲート電極及び上記複数の強誘電体部
を上記中間電極の上に設けることにより、強誘電体ゲー
トデバイスの構造が簡素化される。
て、上記半導体基板の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられた中間電極とをさらに
備え、上記複数のゲート電極及び上記複数の強誘電体部
を上記中間電極の上に設けることにより、強誘電体ゲー
トデバイスの構造が簡素化される。
【0013】上記第1の強誘電体ゲートデバイスにおい
て、上記複数の強誘電体部を、上記中間電極の上に設け
られた単一の強誘電体層の各一部とすることもできる。
て、上記複数の強誘電体部を、上記中間電極の上に設け
られた単一の強誘電体層の各一部とすることもできる。
【0014】本発明の第1の強誘電体ゲートデバイスの
駆動方法は、半導体基板と、半導体基板の上に並列に設
けられた複数のゲート電極と、半導体基板と上記複数の
ゲート電極との間に介設された同数の強誘電体部と、上
記半導体基板内において上記複数のゲート電極を挟んで
形成されたソース・ドレイン領域とを備え、電界効果ト
ランジスタとして機能する強誘電体ゲートデバイスの駆
動方法であって、上記各強誘電体部の残留分極の向きの
相違を組み合わせて、3値以上のデータを保持するとと
もに、上記強誘電体部の分極状態に応じて異なる上記半
導体基板の電流量から上記データを読み出す方法であ
る。
駆動方法は、半導体基板と、半導体基板の上に並列に設
けられた複数のゲート電極と、半導体基板と上記複数の
ゲート電極との間に介設された同数の強誘電体部と、上
記半導体基板内において上記複数のゲート電極を挟んで
形成されたソース・ドレイン領域とを備え、電界効果ト
ランジスタとして機能する強誘電体ゲートデバイスの駆
動方法であって、上記各強誘電体部の残留分極の向きの
相違を組み合わせて、3値以上のデータを保持するとと
もに、上記強誘電体部の分極状態に応じて異なる上記半
導体基板の電流量から上記データを読み出す方法であ
る。
【0015】この方法により、第1の強誘電体ゲートデ
バイスの特徴を利用して、データのデータを保持するこ
とができるとともに、残留分極状態によって変化するし
きい値電圧が変化するという電界効果トランジスタの基
本特性を利用して、データの値に応じた段階的な電流量
の制御が可能になる。
バイスの特徴を利用して、データのデータを保持するこ
とができるとともに、残留分極状態によって変化するし
きい値電圧が変化するという電界効果トランジスタの基
本特性を利用して、データの値に応じた段階的な電流量
の制御が可能になる。
【0016】上記第1の強誘電体ゲートデバイスの駆動
方法において、上記半導体基板の上に並列に設けられた
ゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた中
間電極とをさらに備え、上記複数のゲート電極及び上記
複数の強誘電体部は上記中間電極の上に各2つずつ設け
られている場合には、上記半導体基板と各ゲート電極と
の間に互いに逆向きの電圧を印加することにより、上記
2つの強誘電体部の残留分極を互いに逆向きにしてこれ
を分極の0状態とし、これにより初期状態を設定するこ
とにより、容易に初期状態を作り出すことができる。
方法において、上記半導体基板の上に並列に設けられた
ゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた中
間電極とをさらに備え、上記複数のゲート電極及び上記
複数の強誘電体部は上記中間電極の上に各2つずつ設け
られている場合には、上記半導体基板と各ゲート電極と
の間に互いに逆向きの電圧を印加することにより、上記
2つの強誘電体部の残留分極を互いに逆向きにしてこれ
を分極の0状態とし、これにより初期状態を設定するこ
とにより、容易に初期状態を作り出すことができる。
【0017】本発明の第2の強誘電体ゲートデバイス
は、共通の半導体基板の上に、ゲート絶縁膜,中間電
極,強誘電体層及びゲート電極を順に積層してなる電界
効果トランジスタの複数個を備え、上記複数の電界効果
トランジスタのうちの一部は、フラッシュメモリ又はE
EPROMとして機能する一方、上記複数の電界効果ト
ランジスタのうちの他の一部は、MFMISFETとし
て機能する。
は、共通の半導体基板の上に、ゲート絶縁膜,中間電
極,強誘電体層及びゲート電極を順に積層してなる電界
効果トランジスタの複数個を備え、上記複数の電界効果
トランジスタのうちの一部は、フラッシュメモリ又はE
EPROMとして機能する一方、上記複数の電界効果ト
ランジスタのうちの他の一部は、MFMISFETとし
て機能する。
【0018】これにより、強誘電体部の残留分極により
情報(データ)の保持するメモリセルと、中間電極への
電荷の注入による情報の保持を行なうメモリセルとを共
通のチップ内に混載することができる。
情報(データ)の保持するメモリセルと、中間電極への
電荷の注入による情報の保持を行なうメモリセルとを共
通のチップ内に混載することができる。
【0019】上記第2の強誘電体ゲートデバイスにおい
て、上記MFMISFETとして機能する電界効果トラ
ンジスタに、上記中間電極の上に並列に複数のゲート電
極と同数の強誘電体層とを設け、上記各強誘電体部の残
留分極の向きの相違を組み合わて、3値以上のデータを
保持するように構成することができる。
て、上記MFMISFETとして機能する電界効果トラ
ンジスタに、上記中間電極の上に並列に複数のゲート電
極と同数の強誘電体層とを設け、上記各強誘電体部の残
留分極の向きの相違を組み合わて、3値以上のデータを
保持するように構成することができる。
【0020】本発明の第2の強誘電体デバイスの駆動方
法は、半導体基板の上に、ゲート絶縁膜,中間電極,強
誘電体層及びゲート電極を順に積層してなる電界効果ト
ランジスタとして機能する強誘電体ゲートデバイスの駆
動方法であって、上記強誘電体部に残留分極を生ぜし
め,かつ,上記中間電極内に電荷が注入されない範囲の
電圧を上記ゲート電極に印加してデータの書き込み,消
去を行なう第1の方式と、上記中間電極と半導体基板と
の間で電荷を授受するように上記半導体基板−ゲート電
極間に電圧を印加してデータの書き込み,消去を行なう
第2の方式とを選択して、強誘電体ゲートデバイスを使
用する方法である。
法は、半導体基板の上に、ゲート絶縁膜,中間電極,強
誘電体層及びゲート電極を順に積層してなる電界効果ト
ランジスタとして機能する強誘電体ゲートデバイスの駆
動方法であって、上記強誘電体部に残留分極を生ぜし
め,かつ,上記中間電極内に電荷が注入されない範囲の
電圧を上記ゲート電極に印加してデータの書き込み,消
去を行なう第1の方式と、上記中間電極と半導体基板と
の間で電荷を授受するように上記半導体基板−ゲート電
極間に電圧を印加してデータの書き込み,消去を行なう
第2の方式とを選択して、強誘電体ゲートデバイスを使
用する方法である。
【0021】これにより、強誘電体デバイスを駆動する
ために使用可能な電源電圧の種類に応じた多種多様な利
用方法を選択することができる。
ために使用可能な電源電圧の種類に応じた多種多様な利
用方法を選択することができる。
【0022】上記第2の強誘電体ゲートデバイスの駆動
方法において、上記半導体基板の上に設けられたゲート
絶縁膜と、上記ゲート絶縁膜の上に設けられた中間電極
とをさらに備え、上記複数のゲート電極及び上記複数の
強誘電体部が上記中間電極の上に各2つずつ設けてられ
ている場合には、上記ゲート電極に互いに逆向きの電圧
を印加することにより、上記2つの強誘電体部の残留分
極を互いに逆向きにしてこれを分極の0状態とし、これ
により初期状態を設定することができる。
方法において、上記半導体基板の上に設けられたゲート
絶縁膜と、上記ゲート絶縁膜の上に設けられた中間電極
とをさらに備え、上記複数のゲート電極及び上記複数の
強誘電体部が上記中間電極の上に各2つずつ設けてられ
ている場合には、上記ゲート電極に互いに逆向きの電圧
を印加することにより、上記2つの強誘電体部の残留分
極を互いに逆向きにしてこれを分極の0状態とし、これ
により初期状態を設定することができる。
【0023】
【発明の実施の形態】以下、本発明の各実施形態におけ
る強誘電体ゲートデバイスについて、図面を参照しなが
ら説明する。
る強誘電体ゲートデバイスについて、図面を参照しなが
ら説明する。
【0024】(第1の実施形態)図1は、本発明の第1
の実施形態における強誘電体ゲートデバイスであるMF
MISFETの構造を示す断面図である。
の実施形態における強誘電体ゲートデバイスであるMF
MISFETの構造を示す断面図である。
【0025】図1に示すように、半導体基板であるシリ
コン基板1において、素子分離として機能するLOCO
S膜2が形成されており、LOCOS膜2によって囲ま
れる活性領域には、ソース・ドレイン領域となる2つの
不純物拡散層3が形成されている。そして、シリコン基
板1の2つの不純物拡散層3によって挟まれる領域(チ
ャネル領域)の上には、SiO2 からなるゲート絶縁膜
4と、Ptからなる中間電極5(CG)と、c軸が基板
面に垂直方向に一致するように配向されたBi 4 Ti3
O12からなる強誘電体層6と、Ptからなる第1のゲー
ト電極7(TG1),第2のゲート電極8(TG2)と
が順に積層されている。
コン基板1において、素子分離として機能するLOCO
S膜2が形成されており、LOCOS膜2によって囲ま
れる活性領域には、ソース・ドレイン領域となる2つの
不純物拡散層3が形成されている。そして、シリコン基
板1の2つの不純物拡散層3によって挟まれる領域(チ
ャネル領域)の上には、SiO2 からなるゲート絶縁膜
4と、Ptからなる中間電極5(CG)と、c軸が基板
面に垂直方向に一致するように配向されたBi 4 Ti3
O12からなる強誘電体層6と、Ptからなる第1のゲー
ト電極7(TG1),第2のゲート電極8(TG2)と
が順に積層されている。
【0026】ここで、強誘電体層6を構成するBi4 T
i3 O12は、層状ペロブスカイト型化合物と呼ばれるも
ので、下記一般式(1) (Bi2 O2)(Am-1 Bm O3m+1) (1) によって表されるものの1種である。ただし、mはペロ
ブスカイト中におけるBO6 構造の積層数(B原子の積
層数)である。
i3 O12は、層状ペロブスカイト型化合物と呼ばれるも
ので、下記一般式(1) (Bi2 O2)(Am-1 Bm O3m+1) (1) によって表されるものの1種である。ただし、mはペロ
ブスカイト中におけるBO6 構造の積層数(B原子の積
層数)である。
【0027】Bi4 Ti3 O12のように、m=3の層状
ペロブスカイト型化合物は、結晶のa−b面内からc軸
方向に傾いた方向に双極子モーメントを有するよう分極
し、c軸方向にも強誘電性を発現する。そのため、分極
量は、a−b面内とc軸方向とで大きな異方性を有して
いる。たとえば、Bi4 Ti3 O12は、c軸方向では分
極量が約5μC/cm2 で抗電界は約5kV/cm程度
であるが、a−b方向では、分極量が約30μC/cm
2 で抗電界が約50kV/cmと大きな異方性を有して
いる。ただし、MFMISFETとして機能するために
は大きな分極量は必要でなく、1〜5μC/cm2 の分
極量があれば、不揮発性メモリとして十分使用すること
ができる。
ペロブスカイト型化合物は、結晶のa−b面内からc軸
方向に傾いた方向に双極子モーメントを有するよう分極
し、c軸方向にも強誘電性を発現する。そのため、分極
量は、a−b面内とc軸方向とで大きな異方性を有して
いる。たとえば、Bi4 Ti3 O12は、c軸方向では分
極量が約5μC/cm2 で抗電界は約5kV/cm程度
であるが、a−b方向では、分極量が約30μC/cm
2 で抗電界が約50kV/cmと大きな異方性を有して
いる。ただし、MFMISFETとして機能するために
は大きな分極量は必要でなく、1〜5μC/cm2 の分
極量があれば、不揮発性メモリとして十分使用すること
ができる。
【0028】以上のように、本実施形態の強誘電体ゲー
トデバイスは、MFMISFETとして機能するが、そ
の特徴は、強誘電体層6の上に2つに分離した第1,第
2のゲート電極7,8を備えている点である。そして、
各ゲート電極7,8は個別の配線に接続され、各配線か
ら個別の信号を受けるように構成されており、第1のゲ
ート電極7と中間電極5とこれらによって挟まれる強誘
電体層6の第1の強誘電体部6aとにより第1のキャパ
シタが構成され、第2のゲート電極8と中間電極5とこ
れらによって挟まれる強誘電体層6の第2の強誘電体部
6bとによって第2のキャパシタが構成されている。つ
まり、並列キャパシタが設けられている。
トデバイスは、MFMISFETとして機能するが、そ
の特徴は、強誘電体層6の上に2つに分離した第1,第
2のゲート電極7,8を備えている点である。そして、
各ゲート電極7,8は個別の配線に接続され、各配線か
ら個別の信号を受けるように構成されており、第1のゲ
ート電極7と中間電極5とこれらによって挟まれる強誘
電体層6の第1の強誘電体部6aとにより第1のキャパ
シタが構成され、第2のゲート電極8と中間電極5とこ
れらによって挟まれる強誘電体層6の第2の強誘電体部
6bとによって第2のキャパシタが構成されている。つ
まり、並列キャパシタが設けられている。
【0029】図1に示す強誘電体ゲートデバイスの構造
は、以下の製造工程によって形成される。
は、以下の製造工程によって形成される。
【0030】まず、シリコン基板1上に素子分離となる
LOCOS膜2を形成し、LOCOS膜2によって囲ま
れる活性領域の上に、ゲート絶縁膜4となるSiO2 膜
を形成する。このとき、一般的なCMOSプロセスにお
ける熱酸化工程を同様の処理を行なって、厚みが約9n
mのSiO2 膜を形成する。
LOCOS膜2を形成し、LOCOS膜2によって囲ま
れる活性領域の上に、ゲート絶縁膜4となるSiO2 膜
を形成する。このとき、一般的なCMOSプロセスにお
ける熱酸化工程を同様の処理を行なって、厚みが約9n
mのSiO2 膜を形成する。
【0031】次に、SiO2 膜の上に、中間電極5とな
る第1のPt膜を、スパッタリング法により形成する。
その際、基板温度を約400℃とし、スパッタパワーを
1kwとし、スパッタガスとしてArガスを用い、スパ
ッタ圧力を8mTorrとして、DCスパッタリング法
を用いる。このとき得られた第1のPt膜の主面は(1
11)面であった。
る第1のPt膜を、スパッタリング法により形成する。
その際、基板温度を約400℃とし、スパッタパワーを
1kwとし、スパッタガスとしてArガスを用い、スパ
ッタ圧力を8mTorrとして、DCスパッタリング法
を用いる。このとき得られた第1のPt膜の主面は(1
11)面であった。
【0032】次に、第1のPt膜の上に、強誘電体層6
となるBi4 Ti3 O12膜をCVD法により形成する。
その際、オルトトリルビスマスBi(o−C
7 H7 )3 、Ti(o−iPr)2 (DPM)2 を原料
とし、これらの原料をTHF溶媒に溶かした液体原料を
用いた。これらの原料は、所定の混合比率で液体状態で
混合され、200℃に加熱された気化器でガス化され、
反応室内の基板上に供給される。基板温度を550℃と
し、成膜圧力を5Torrとし、酸化性ガスO2 を反応室内
に導入した。そして、得られたBi4 Ti3 O12膜はc
軸配向した膜であった。
となるBi4 Ti3 O12膜をCVD法により形成する。
その際、オルトトリルビスマスBi(o−C
7 H7 )3 、Ti(o−iPr)2 (DPM)2 を原料
とし、これらの原料をTHF溶媒に溶かした液体原料を
用いた。これらの原料は、所定の混合比率で液体状態で
混合され、200℃に加熱された気化器でガス化され、
反応室内の基板上に供給される。基板温度を550℃と
し、成膜圧力を5Torrとし、酸化性ガスO2 を反応室内
に導入した。そして、得られたBi4 Ti3 O12膜はc
軸配向した膜であった。
【0033】次に、Bi4 Ti3 O12膜の上に、上記第
1のPt膜と同様の成膜条件で第1,第2のゲート電極
7,8となる第2のPt膜をスパッタ法により形成す
る。さらに、第2のPt膜の上に形成したSiO2 膜を
ハードマスクとするエッチングを行なって、第2のPt
膜をパターニングし、互いに電気的に分離された第1の
ゲート電極7と第2のゲート電極8とを形成する。
1のPt膜と同様の成膜条件で第1,第2のゲート電極
7,8となる第2のPt膜をスパッタ法により形成す
る。さらに、第2のPt膜の上に形成したSiO2 膜を
ハードマスクとするエッチングを行なって、第2のPt
膜をパターニングし、互いに電気的に分離された第1の
ゲート電極7と第2のゲート電極8とを形成する。
【0034】さらに、第1,第2のゲート電極7,8な
どをマスクとして、シリコン基板1内にキャリア用不純
物(nチャネル型FETの場合にはAs(砒素)又はP
(リン),pチャネル型FETの場合にはB(ボロン)
又はBF2 (フッ化ボロン))のイオン注入を行ない、
ソース・ドレイン領域となる不純物拡散層3を、各ゲー
ト電極7,8などに対して自己整合的に形成する。
どをマスクとして、シリコン基板1内にキャリア用不純
物(nチャネル型FETの場合にはAs(砒素)又はP
(リン),pチャネル型FETの場合にはB(ボロン)
又はBF2 (フッ化ボロン))のイオン注入を行ない、
ソース・ドレイン領域となる不純物拡散層3を、各ゲー
ト電極7,8などに対して自己整合的に形成する。
【0035】その後、基板上に、層間絶縁膜と、配線層
と、配線層−不純物拡散層(又はゲート電極)間を接続
するためのコンタクトなどとを形成するが、これらの工
程は、半導体記憶装置を形成する際の常套手段であるの
で、図面及び詳細な説明は省略する。
と、配線層−不純物拡散層(又はゲート電極)間を接続
するためのコンタクトなどとを形成するが、これらの工
程は、半導体記憶装置を形成する際の常套手段であるの
で、図面及び詳細な説明は省略する。
【0036】なお、本実施形態においては、中間電極5
を有するデバイスについて開示しているが、中間電極を
有しない場合においても、各ゲート電極7,8とシリコ
ン基板1との電位差を設けることにより、同様の機能は
実現できる。
を有するデバイスについて開示しているが、中間電極を
有しない場合においても、各ゲート電極7,8とシリコ
ン基板1との電位差を設けることにより、同様の機能は
実現できる。
【0037】次に、本実施形態における強誘電体ゲート
デバイスの駆動方法について説明する。
デバイスの駆動方法について説明する。
【0038】図2は、並列キャパシタの1つの分極ヒス
テリシスカーブの印加電圧依存性を示す特性図である。
同図において、曲線Crv1は印加電圧を±1Vの間で変
化させたときの分極ヒステリシスカーブを、曲線Crv10
は印加電圧を±10Vの間で変化させたときの分極ヒス
テリシスカーブを、曲線Crv15は印加電圧を±15Vの
間で変化させたときの分極ヒステリシスカーブをそれぞ
れ示す。
テリシスカーブの印加電圧依存性を示す特性図である。
同図において、曲線Crv1は印加電圧を±1Vの間で変
化させたときの分極ヒステリシスカーブを、曲線Crv10
は印加電圧を±10Vの間で変化させたときの分極ヒス
テリシスカーブを、曲線Crv15は印加電圧を±15Vの
間で変化させたときの分極ヒステリシスカーブをそれぞ
れ示す。
【0039】ここで、強誘電体とは、ある抗電界(E
c)以上の電界が印加されると、分極が反転あるいは生
じ、その分極量がある一定の電界で飽和した後、印加電
界を除去した後も、残留分極(Pr)が存在するという
特性を有するものをいう。
c)以上の電界が印加されると、分極が反転あるいは生
じ、その分極量がある一定の電界で飽和した後、印加電
界を除去した後も、残留分極(Pr)が存在するという
特性を有するものをいう。
【0040】MFMISFETは、この強誘電体層6の
残留分極状態を情報の記憶に利用するものである。ま
ず、図1に示す各ゲート電極7,8が一体化されている
一般的なMFMISFETの場合について、MFMIS
FETの基本的な動作を説明する。
残留分極状態を情報の記憶に利用するものである。ま
ず、図1に示す各ゲート電極7,8が一体化されている
一般的なMFMISFETの場合について、MFMIS
FETの基本的な動作を説明する。
【0041】シリコン基板1を接地し、ゲート電極7,
8に正の電圧を印加すると、強誘電体層6には上方から
下方に向かう電界(この電界を「正」の電界とする)が
作用する。一方、シリコン基板1に正の電圧を印加し、
ゲート電極7,8を接地すると、強誘電体層6には下方
から上方に向かう電界(この電界を「負」の電界とす
る)が作用する。そして、強誘電体層6に正の電界が作
用していたときには電界除去後も正の残留分極Pr+ が
残る一方、強誘電体層6に負の電界が作用していたとき
には電界除去後も負の残留分極Pr- が残ることにな
る。
8に正の電圧を印加すると、強誘電体層6には上方から
下方に向かう電界(この電界を「正」の電界とする)が
作用する。一方、シリコン基板1に正の電圧を印加し、
ゲート電極7,8を接地すると、強誘電体層6には下方
から上方に向かう電界(この電界を「負」の電界とす
る)が作用する。そして、強誘電体層6に正の電界が作
用していたときには電界除去後も正の残留分極Pr+ が
残る一方、強誘電体層6に負の電界が作用していたとき
には電界除去後も負の残留分極Pr- が残ることにな
る。
【0042】そして、各ゲート電極7,8とシリコン基
板1との間に例えば正のある電圧を印加すると、強誘電
体層6の残留分極状態によって中間電極5に誘起される
電荷量が変化する。そして、薄いゲート絶縁膜4を挟ん
で中間電極5に対向するシリコン基板1(チャネル領
域)の表面のコンダクタンスは、中間電極5に誘起され
ている電荷に応じて変化する。したがって、シリコン基
板1のソース・ドレイン領域となる2つの不純物拡散層
3間に電圧を印加すると、強誘電体層6の残留分極量に
応じてソース・ドレイン間の電流が変化するので、この
電流量を検知することで、強誘電体層6に記憶されてい
る分極状態としての情報を読みとることができる。した
がって、原理的には、強誘電体層5の残留分極量を多値
に変化させておくことにより、MFMISFETを多値
メモリデバイスとして機能させることができるはずであ
る。
板1との間に例えば正のある電圧を印加すると、強誘電
体層6の残留分極状態によって中間電極5に誘起される
電荷量が変化する。そして、薄いゲート絶縁膜4を挟ん
で中間電極5に対向するシリコン基板1(チャネル領
域)の表面のコンダクタンスは、中間電極5に誘起され
ている電荷に応じて変化する。したがって、シリコン基
板1のソース・ドレイン領域となる2つの不純物拡散層
3間に電圧を印加すると、強誘電体層6の残留分極量に
応じてソース・ドレイン間の電流が変化するので、この
電流量を検知することで、強誘電体層6に記憶されてい
る分極状態としての情報を読みとることができる。した
がって、原理的には、強誘電体層5の残留分極量を多値
に変化させておくことにより、MFMISFETを多値
メモリデバイスとして機能させることができるはずであ
る。
【0043】ところが、図2の各分極ヒステリシス曲線
Crv1,Crv10,Crv15を比較すると、各曲線Crv1,
Crv10,Crv15上の残留分極量Pr+ ,Pr- は、印加
電圧1,10,15(V)に対して直線的に変化するわ
けではない。したがって、強誘電体層6の残留分極状態
を何段階かに設定しておいて、各段階に応じたMFMI
SFETの電流量の変化を明確に識別できるように、分
極状態設定のための印加電圧を制御するのは実際には困
難である。
Crv1,Crv10,Crv15を比較すると、各曲線Crv1,
Crv10,Crv15上の残留分極量Pr+ ,Pr- は、印加
電圧1,10,15(V)に対して直線的に変化するわ
けではない。したがって、強誘電体層6の残留分極状態
を何段階かに設定しておいて、各段階に応じたMFMI
SFETの電流量の変化を明確に識別できるように、分
極状態設定のための印加電圧を制御するのは実際には困
難である。
【0044】そこで、本実施形態における強誘電体ゲー
トデバイス(MFMISFET)では、第1のゲート電
極7と第2のゲート電極8とを切り離し、中間電極5と
各ゲート電極7,8と強誘電体層6の各強誘電体部6
a,6bとによって、並列キャパシタを構成している。
つまり、強誘電体層6のうち,第1のゲート電極7と中
間電極5とによって挟まれる第1の強誘電体部6aと、
第2のゲート電極8と中間電極5とによって挟まれる第
2の強誘電体部6bとは、互いに独立した分極状態にな
る。この場合、並列キャパシタの各強誘電体部6a,6
bの分極状態を制御するための印加電圧を同一とし(例
えば±10V)、並列キャパシタの各強誘電体部6a,
6bにおいては分極の向きの正負という2値のデータを
記憶させながら、並列キャパシタの各強誘電体部6a,
6bのデータを組み合わせることにより、並列キャパシ
タ全体としては3値以上の多値の情報を記憶させること
が可能になる。以下、強誘電体層6の各強誘電体部6
a,6bにおける残留分極の組み合わせの利用方法の一
例について説明する。
トデバイス(MFMISFET)では、第1のゲート電
極7と第2のゲート電極8とを切り離し、中間電極5と
各ゲート電極7,8と強誘電体層6の各強誘電体部6
a,6bとによって、並列キャパシタを構成している。
つまり、強誘電体層6のうち,第1のゲート電極7と中
間電極5とによって挟まれる第1の強誘電体部6aと、
第2のゲート電極8と中間電極5とによって挟まれる第
2の強誘電体部6bとは、互いに独立した分極状態にな
る。この場合、並列キャパシタの各強誘電体部6a,6
bの分極状態を制御するための印加電圧を同一とし(例
えば±10V)、並列キャパシタの各強誘電体部6a,
6bにおいては分極の向きの正負という2値のデータを
記憶させながら、並列キャパシタの各強誘電体部6a,
6bのデータを組み合わせることにより、並列キャパシ
タ全体としては3値以上の多値の情報を記憶させること
が可能になる。以下、強誘電体層6の各強誘電体部6
a,6bにおける残留分極の組み合わせの利用方法の一
例について説明する。
【0045】図3は、本実施形態におけるMFMISF
ETを3値メモリとして機能させるための第1のゲート
電極7(CG1),第2のゲート電極8(CG2)及び
シリコン基板1(SUB)への設定電圧と、強誘電体層
6全体の平均的な分極量と、保持しているデータの論理
値とを表にして示す図である。図3において、電圧V
TG1 ,VTG2 ,VCGにおける“1”は正の電圧値を示
し、“0”は接地電圧を示し、“−1”は府の電圧地を
示し、“F”はフローティングを意味する。また、図2
に示す正の残留分極量Pr+ を“1”とし、負の残留分
極量Pr- を“−1”としている。
ETを3値メモリとして機能させるための第1のゲート
電極7(CG1),第2のゲート電極8(CG2)及び
シリコン基板1(SUB)への設定電圧と、強誘電体層
6全体の平均的な分極量と、保持しているデータの論理
値とを表にして示す図である。図3において、電圧V
TG1 ,VTG2 ,VCGにおける“1”は正の電圧値を示
し、“0”は接地電圧を示し、“−1”は府の電圧地を
示し、“F”はフローティングを意味する。また、図2
に示す正の残留分極量Pr+ を“1”とし、負の残留分
極量Pr- を“−1”としている。
【0046】本実施形態における強誘電体ゲートデバイ
ス(MFMISFET)は、以下に説明するように、強
誘電体層6のうちの第1の強誘電体部6aと第2の強誘
電体部6bと分けて、印加電圧を個別に制御することに
より、多値メモリを実現している。なお、中間電極5
(CG)は、配線層に接続されず、フローティングの状
態となっている。
ス(MFMISFET)は、以下に説明するように、強
誘電体層6のうちの第1の強誘電体部6aと第2の強誘
電体部6bと分けて、印加電圧を個別に制御することに
より、多値メモリを実現している。なお、中間電極5
(CG)は、配線層に接続されず、フローティングの状
態となっている。
【0047】まず、シリコン基板1(SUB)を接地
し、中間電極5(CG)をフローティングにした状態
で、第1のゲート電極7(TG1)及び第2のゲート電
極8(TG2)に正の電圧“1”を印加することによ
り、強誘電体層6の各強誘電体部6a,6bにおける残
留分極量Prを“1”とする。ただし、各ゲート電極
7,8の一方に電圧を印加する際には他のゲート電極を
フローティングにしてもよい。このときの論理値を
“H”とする。
し、中間電極5(CG)をフローティングにした状態
で、第1のゲート電極7(TG1)及び第2のゲート電
極8(TG2)に正の電圧“1”を印加することによ
り、強誘電体層6の各強誘電体部6a,6bにおける残
留分極量Prを“1”とする。ただし、各ゲート電極
7,8の一方に電圧を印加する際には他のゲート電極を
フローティングにしてもよい。このときの論理値を
“H”とする。
【0048】また、強誘電体層6のうち第1の強誘電体
部6aと第2の強誘電体部6bとで分極状態を正負逆に
する場合には、シリコン基板1(SUB)を接地し、中
間電極5(CG)をフローティングにした状態で、一方
のゲート電極7(又は8)に正の電圧を印加して他のゲ
ート電極8(又は7)には負の電圧を印加する。この方
法には2通りがあり、いずれを採用してもかまわない。
この電圧設定により、強誘電体層6全体の平均的な分極
量は“0”になる。これにより、初期状態を設定し、こ
のときの論理値を“M”とする。
部6aと第2の強誘電体部6bとで分極状態を正負逆に
する場合には、シリコン基板1(SUB)を接地し、中
間電極5(CG)をフローティングにした状態で、一方
のゲート電極7(又は8)に正の電圧を印加して他のゲ
ート電極8(又は7)には負の電圧を印加する。この方
法には2通りがあり、いずれを採用してもかまわない。
この電圧設定により、強誘電体層6全体の平均的な分極
量は“0”になる。これにより、初期状態を設定し、こ
のときの論理値を“M”とする。
【0049】ただし、シリコン基板1(SUB)を接地
し、中間電極5(CG)をフローティングにした状態
で、一方のゲート電極7に正の電圧を印加して他のゲー
ト電極8をフローティングにすることで第1の強誘電体
部6aに正の残留分極を残す。そして、シリコン基板1
(SUB)に正の電圧を印加して、中間電極5(CG)
をフローティングにした状態で、他のゲート電極8を接
地して他のゲート電極8をフローティングにすることで
第2の強誘電体部6bに負の残留分極を残す。これによ
っても、強誘電体層6全体の平均的な分極量は“0”に
なる。この方法には2通りがあり、いずれを採用しても
かまわない。
し、中間電極5(CG)をフローティングにした状態
で、一方のゲート電極7に正の電圧を印加して他のゲー
ト電極8をフローティングにすることで第1の強誘電体
部6aに正の残留分極を残す。そして、シリコン基板1
(SUB)に正の電圧を印加して、中間電極5(CG)
をフローティングにした状態で、他のゲート電極8を接
地して他のゲート電極8をフローティングにすることで
第2の強誘電体部6bに負の残留分極を残す。これによ
っても、強誘電体層6全体の平均的な分極量は“0”に
なる。この方法には2通りがあり、いずれを採用しても
かまわない。
【0050】また、第1のゲート電極7(TG1)及び
第2のゲート電極(TG2)を接地した状態で中間電極
5(CG)をフローティングにして、シリコン基板1
(SUB)に正の電圧“1”を印加することにより、強
誘電体層6の各強誘電体部6a,6bにおける残留分極
量Prを“−1”とする。ただし、各ゲート電極7,8
の一方に電圧を印加する際には他のゲート電極をフロー
ティングにしてもよい。このときの論理値を“L”とす
る。
第2のゲート電極(TG2)を接地した状態で中間電極
5(CG)をフローティングにして、シリコン基板1
(SUB)に正の電圧“1”を印加することにより、強
誘電体層6の各強誘電体部6a,6bにおける残留分極
量Prを“−1”とする。ただし、各ゲート電極7,8
の一方に電圧を印加する際には他のゲート電極をフロー
ティングにしてもよい。このときの論理値を“L”とす
る。
【0051】そして、図3に示すように、強誘電体層6
全体の分極量Prとして1,0,−1の3値をとること
ができる。そして、この3値の情報を読み出す際には、
2つのゲート電極7,8にあるいはいずれか一方のみに
所定の電圧を印加すると、中間電極5内には、強誘電体
層6の各強誘電体部6a,6bの分極状態に応じた電荷
が誘起される。そして、2つの不純物拡散層3の間に電
圧を印加することにより、中間電極5内に誘起された電
荷に応じた電流が流れるので、電流量の相違に応じて記
憶されている3値のデータを読み出すことができる。
全体の分極量Prとして1,0,−1の3値をとること
ができる。そして、この3値の情報を読み出す際には、
2つのゲート電極7,8にあるいはいずれか一方のみに
所定の電圧を印加すると、中間電極5内には、強誘電体
層6の各強誘電体部6a,6bの分極状態に応じた電荷
が誘起される。そして、2つの不純物拡散層3の間に電
圧を印加することにより、中間電極5内に誘起された電
荷に応じた電流が流れるので、電流量の相違に応じて記
憶されている3値のデータを読み出すことができる。
【0052】また、強誘電体層6の各強誘電体部6a,
6bの分極状態を反転させる(書き換え)際には、他方
と中間電極との間に、現在の残留分極とは逆極性の残留
分極を生ぜしめるような電圧つまり逆電界を与える電圧
を印加すればよい。
6bの分極状態を反転させる(書き換え)際には、他方
と中間電極との間に、現在の残留分極とは逆極性の残留
分極を生ぜしめるような電圧つまり逆電界を与える電圧
を印加すればよい。
【0053】本実施形態の強誘電体ゲートデバイス(M
FMISFET)によると、強誘電体層6のうち,第1
のゲート電極7と中間電極5とに挟まれる第1の強誘電
体部6aと、第2のゲート電極8と中間電極5とに挟ま
れる第2の強誘電体部6bの残留分極状態を多値ではな
く2値に設定しながら、強誘電体層6全体の残留分極量
を多値に設定することができる。
FMISFET)によると、強誘電体層6のうち,第1
のゲート電極7と中間電極5とに挟まれる第1の強誘電
体部6aと、第2のゲート電極8と中間電極5とに挟ま
れる第2の強誘電体部6bの残留分極状態を多値ではな
く2値に設定しながら、強誘電体層6全体の残留分極量
を多値に設定することができる。
【0054】本実施形態においては、並列キャパシタの
個数を2個としたが、並列キャパシタの個数に制限があ
るわけではない。例えば、中間電極5を共通にして、ゲ
ート電極7,8の個数を単に増やすだけで、強誘電体層
6全体に記憶可能な情報の数を増やすことができる。そ
の場合、単一のゲート電極と中間電極との間に挟まれる
強誘電体層の分極状態を複数段階に変化させるのとは異
なり、高い信頼性を発揮することができる。例えば、一
般に、強誘電体層の残留分極値を“0”に設定すること
は現実には困難であるが、本実施形態の設定方法を採る
と、実際に分極状態が設定される部分の分極は“1”か
“−1”かでありながら、強誘電体層6全体としては見
かけ上“0”の分極量(初期状態)をとることができ
る。
個数を2個としたが、並列キャパシタの個数に制限があ
るわけではない。例えば、中間電極5を共通にして、ゲ
ート電極7,8の個数を単に増やすだけで、強誘電体層
6全体に記憶可能な情報の数を増やすことができる。そ
の場合、単一のゲート電極と中間電極との間に挟まれる
強誘電体層の分極状態を複数段階に変化させるのとは異
なり、高い信頼性を発揮することができる。例えば、一
般に、強誘電体層の残留分極値を“0”に設定すること
は現実には困難であるが、本実施形態の設定方法を採る
と、実際に分極状態が設定される部分の分極は“1”か
“−1”かでありながら、強誘電体層6全体としては見
かけ上“0”の分極量(初期状態)をとることができ
る。
【0055】本実施形態のMFMISFETとして機能
する強誘電体ゲートデバイスによると、強誘電体層6の
うち,第1のゲート電極7と中間電極5とに挟まれる第
1の強誘電体部6aと、第2のゲート電極8と中間電極
5とに挟まれる第2の強誘電体部6bとの残留分極状態
を多値ではなく2値に設定しながら、強誘電体層6全体
の残留分極量を多値に設定することができる。したがっ
て、例えば残留分極値が正の2値を有する場合のごと
く、多値の残留分極量を設定するための多数の電源回路
を設けたり、残留分極量を設定するための電圧の制御の
困難さを招くこともなく、かつ、強誘電体膜のリテンシ
ョンや疲労による悪影響を受けることも比較的少ない。
よって、信頼性の高い多値メモリとして機能する強誘電
体ゲートデバイスを得ることができる。
する強誘電体ゲートデバイスによると、強誘電体層6の
うち,第1のゲート電極7と中間電極5とに挟まれる第
1の強誘電体部6aと、第2のゲート電極8と中間電極
5とに挟まれる第2の強誘電体部6bとの残留分極状態
を多値ではなく2値に設定しながら、強誘電体層6全体
の残留分極量を多値に設定することができる。したがっ
て、例えば残留分極値が正の2値を有する場合のごと
く、多値の残留分極量を設定するための多数の電源回路
を設けたり、残留分極量を設定するための電圧の制御の
困難さを招くこともなく、かつ、強誘電体膜のリテンシ
ョンや疲労による悪影響を受けることも比較的少ない。
よって、信頼性の高い多値メモリとして機能する強誘電
体ゲートデバイスを得ることができる。
【0056】なお、上記第1の実施形態における強誘電
体層6は、必ずしも一体的に形成されている必要はな
く、第1の強誘電体部6aと第2の強誘電体部6bとが
互いに切り離されていてもよい。その場合、図1におけ
る強誘電体層6のうちいずれのゲート電極の直下にも位
置していない中間の部分(第1の強誘電体部6aにも第
2の強誘電体部6bにも属さない部分)の分極が、第1
のゲート電極7に印加された電圧による電界と、第2の
ゲート電極に印加された電圧による電界との両方の影響
を受けるのを回避することができる。
体層6は、必ずしも一体的に形成されている必要はな
く、第1の強誘電体部6aと第2の強誘電体部6bとが
互いに切り離されていてもよい。その場合、図1におけ
る強誘電体層6のうちいずれのゲート電極の直下にも位
置していない中間の部分(第1の強誘電体部6aにも第
2の強誘電体部6bにも属さない部分)の分極が、第1
のゲート電極7に印加された電圧による電界と、第2の
ゲート電極に印加された電圧による電界との両方の影響
を受けるのを回避することができる。
【0057】また、上記第1の実施形態においては、2
つのゲート電極7,8の下方に1つの中間電極5を設け
た強誘電体ゲートデバイスに本発明を適用した例につい
て説明したが、本発明はかかる実施形態に限定されるも
のではない。例えば、中間電極やゲート絶縁膜が各ゲー
ト電極ごとに切り離された構造を有するMFMISFE
Tを複数個組み合わせて、各MFMISFETの電流量
の平均値から3値のデータを読み出すようにしてもよ
い。また、その場合、中間電極は必ずしもなくてもよ
い。つまり、本発明は互いに切り離された複数のMF
(I)SFETを1つのメモリセルとして用いる場合に
ついても適用することができる。
つのゲート電極7,8の下方に1つの中間電極5を設け
た強誘電体ゲートデバイスに本発明を適用した例につい
て説明したが、本発明はかかる実施形態に限定されるも
のではない。例えば、中間電極やゲート絶縁膜が各ゲー
ト電極ごとに切り離された構造を有するMFMISFE
Tを複数個組み合わせて、各MFMISFETの電流量
の平均値から3値のデータを読み出すようにしてもよ
い。また、その場合、中間電極は必ずしもなくてもよ
い。つまり、本発明は互いに切り離された複数のMF
(I)SFETを1つのメモリセルとして用いる場合に
ついても適用することができる。
【0058】(第2の実施形態)次に、本発明の第2の
実施形態における強誘電体ゲートデバイス中の1つの電
界効果トランジスタの構造を示す断面図である。
実施形態における強誘電体ゲートデバイス中の1つの電
界効果トランジスタの構造を示す断面図である。
【0059】図4に示すように、半導体基板であるシリ
コン基板11において、素子分離として機能するLOC
OS膜12が形成されており、LOCOS膜12によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
2つの不純物拡散層13が形成されている。そして、シ
リコン基板1の2つの不純物拡散層13によって挟まれ
る領域(チャネル領域)の上には、厚みが約9nmのS
iO2 からなるゲート絶縁膜14と、Ptからなる中間
電極15と、厚みが約200nmのY1(SrBi2 T
a2 O9 )からなる強誘電体層16と、Ptからなるゲ
ート電極17とが順に積層されている。
コン基板11において、素子分離として機能するLOC
OS膜12が形成されており、LOCOS膜12によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
2つの不純物拡散層13が形成されている。そして、シ
リコン基板1の2つの不純物拡散層13によって挟まれ
る領域(チャネル領域)の上には、厚みが約9nmのS
iO2 からなるゲート絶縁膜14と、Ptからなる中間
電極15と、厚みが約200nmのY1(SrBi2 T
a2 O9 )からなる強誘電体層16と、Ptからなるゲ
ート電極17とが順に積層されている。
【0060】ここで、Y1(SrBi2 Ta2 O9 )
も、上記式(1)で表される層状ペロブスカイト型化合
物の1種であり、式(1)におけるm=2の物質であ
る。したがって、c軸方向においては強誘電体としての
特性を示さないが、本実施形態においては強誘電体層1
6を構成するY1(SrBi2 Ta2 O9 )を、できる
だけそのa軸が基板面に垂直になるように配向させてい
る。その結果、強誘電体層16の分極ヒステリシス特性
は、図2に示す特性とほぼ同様の傾向を示している。
も、上記式(1)で表される層状ペロブスカイト型化合
物の1種であり、式(1)におけるm=2の物質であ
る。したがって、c軸方向においては強誘電体としての
特性を示さないが、本実施形態においては強誘電体層1
6を構成するY1(SrBi2 Ta2 O9 )を、できる
だけそのa軸が基板面に垂直になるように配向させてい
る。その結果、強誘電体層16の分極ヒステリシス特性
は、図2に示す特性とほぼ同様の傾向を示している。
【0061】ここで、本実施形態の強誘電体ゲートデバ
イスにおいては、以下の原理に基づいて、ゲート絶縁膜
14及び強誘電体層16の各々の厚み,誘電率などの関
係を利用している。
イスにおいては、以下の原理に基づいて、ゲート絶縁膜
14及び強誘電体層16の各々の厚み,誘電率などの関
係を利用している。
【0062】ゲート絶縁膜14と強誘電体層16とは、
シリコン基板1とゲート電極17との間において、2つ
のキャパシタを直列に接続したものに相当するので、シ
リコン基板1とゲート電極17との間に所定の電圧を印
加すると、ゲート絶縁膜14と強誘電体層16との誘電
率および厚みに応じて、それぞれにかかる電圧は分配さ
れる。
シリコン基板1とゲート電極17との間において、2つ
のキャパシタを直列に接続したものに相当するので、シ
リコン基板1とゲート電極17との間に所定の電圧を印
加すると、ゲート絶縁膜14と強誘電体層16との誘電
率および厚みに応じて、それぞれにかかる電圧は分配さ
れる。
【0063】すなわち、強誘電体層16全体の実効誘電
率をεf とし、ゲート絶縁膜14の実効誘電率をεi と
し、シリコン基板1を接地した状態でゲート電極17に
印加する電圧をVとする。このとき、ゲート絶縁膜14
に分配される電圧をVi とし、ゲート絶縁膜14の容量
をCi とし、強誘電体層16に分配される電圧をVfと
し、強誘電体層16の容量をCf とすると、以下の関係
式(2),(3) Ci Vi =Cf Vf (2) Ci +Vf =V (3) が成り立つ。また、ゲート絶縁膜14及び強誘電体層1
6の厚みをそれぞれdi,Df とし、ゲート絶縁膜14
及び強誘電体層16のキャパシタ面積をそれぞれSi ,
Sf とすると、下記式(4),(5) Ci =ε0 ・εi ・Si /di (4) Cf =ε0 ・εf ・Sf /df (5) が成り立つ(ε0 は真空の比誘電率)。ここでは、理解
を容易にするためにSi=Sf とする。
率をεf とし、ゲート絶縁膜14の実効誘電率をεi と
し、シリコン基板1を接地した状態でゲート電極17に
印加する電圧をVとする。このとき、ゲート絶縁膜14
に分配される電圧をVi とし、ゲート絶縁膜14の容量
をCi とし、強誘電体層16に分配される電圧をVfと
し、強誘電体層16の容量をCf とすると、以下の関係
式(2),(3) Ci Vi =Cf Vf (2) Ci +Vf =V (3) が成り立つ。また、ゲート絶縁膜14及び強誘電体層1
6の厚みをそれぞれdi,Df とし、ゲート絶縁膜14
及び強誘電体層16のキャパシタ面積をそれぞれSi ,
Sf とすると、下記式(4),(5) Ci =ε0 ・εi ・Si /di (4) Cf =ε0 ・εf ・Sf /df (5) が成り立つ(ε0 は真空の比誘電率)。ここでは、理解
を容易にするためにSi=Sf とする。
【0064】以上の式から、強誘電体層16,ゲート絶
縁膜14に分配される電圧の比Vf/Vi =Ci /Cf
となり、強誘電体層16に分配される電圧は、ゲート絶
縁膜14のキャパシタ容量Ci が大きいほど(つまり誘
電率εi が大きいほど)、強誘電体層16のキャパシタ
容量Cf が小さいほど(つまり誘電率εf が小さいほ
ど)大きい。
縁膜14に分配される電圧の比Vf/Vi =Ci /Cf
となり、強誘電体層16に分配される電圧は、ゲート絶
縁膜14のキャパシタ容量Ci が大きいほど(つまり誘
電率εi が大きいほど)、強誘電体層16のキャパシタ
容量Cf が小さいほど(つまり誘電率εf が小さいほ
ど)大きい。
【0065】ここで、強誘電体層16における実効誘電
率は、図2における分極ヒステリシス曲線の微分係数に
相当するため、強誘電体層16に印加する電界を増大さ
せていくと、抗電界Ec付近から急激に強誘電体層16
の実効誘電率εf が増大する。その結果、本実施形態の
強誘電体ゲートデバイスの場合には、ゲート電極17へ
の印加電圧を増大させても、強誘電体層16への印加電
圧はほとんど増大せず、ゲート絶縁膜14(SiO
2 膜)に印加される電圧が増大する。
率は、図2における分極ヒステリシス曲線の微分係数に
相当するため、強誘電体層16に印加する電界を増大さ
せていくと、抗電界Ec付近から急激に強誘電体層16
の実効誘電率εf が増大する。その結果、本実施形態の
強誘電体ゲートデバイスの場合には、ゲート電極17へ
の印加電圧を増大させても、強誘電体層16への印加電
圧はほとんど増大せず、ゲート絶縁膜14(SiO
2 膜)に印加される電圧が増大する。
【0066】したがって、シリコン基板11とゲート電
極17との間の電圧を高くしていくと、ある電圧以上で
はゲート絶縁膜14にトンネル電流が流れ、中間電極1
5に電荷が注入されることになる。
極17との間の電圧を高くしていくと、ある電圧以上で
はゲート絶縁膜14にトンネル電流が流れ、中間電極1
5に電荷が注入されることになる。
【0067】図6〜図8は、以上の現象を確認するため
に行なったゲート電極17−シリコン基板11間の容量
Cと電圧Vとの関係、つまりC−V特性を示す図であ
る。図6は、掃引電圧が1.5Vの場合のC−V特性図
であり、図7は掃引電圧が7Vの場合のC−V特性図で
あり、図8は掃引電圧が9Vの場合のC−V特性図であ
る。図6〜図8において、横軸はシリコン基板11を接
地した状態でゲート電極17に印加する電圧(V)を表
し、縦軸はゲート電極17−シリコン基板11間のキャ
パシタンス、つまり、ゲート絶縁膜14と強誘電体層1
6との直列キャパシタの合計容量を表している。
に行なったゲート電極17−シリコン基板11間の容量
Cと電圧Vとの関係、つまりC−V特性を示す図であ
る。図6は、掃引電圧が1.5Vの場合のC−V特性図
であり、図7は掃引電圧が7Vの場合のC−V特性図で
あり、図8は掃引電圧が9Vの場合のC−V特性図であ
る。図6〜図8において、横軸はシリコン基板11を接
地した状態でゲート電極17に印加する電圧(V)を表
し、縦軸はゲート電極17−シリコン基板11間のキャ
パシタンス、つまり、ゲート絶縁膜14と強誘電体層1
6との直列キャパシタの合計容量を表している。
【0068】本実施形態の強誘電体ゲートデバイスのC
−V特性を評価すると、強誘電体層16の分極特性に起
因するC−V特性のヒステリシスが生じるが、強誘電体
層16の残留分極によるC−Vヒステリシスと、中間電
極15への電子の注入によるC−Vヒステリシスとは、
ヒステリシスを描くループの進行方向が反対となる。こ
れは、中間電極15に電荷(電子)が注入されると、中
間電極15の極性が負になることに起因する。
−V特性を評価すると、強誘電体層16の分極特性に起
因するC−V特性のヒステリシスが生じるが、強誘電体
層16の残留分極によるC−Vヒステリシスと、中間電
極15への電子の注入によるC−Vヒステリシスとは、
ヒステリシスを描くループの進行方向が反対となる。こ
れは、中間電極15に電荷(電子)が注入されると、中
間電極15の極性が負になることに起因する。
【0069】図6に示すように、挿引電圧が1.5V程
度に低い場合には、強誘電体層16に抗電界Ec以上の
電界が印加されないので、強誘電体層16の分極が生じ
ずに、C−V曲線はヒステリシスを描かない。
度に低い場合には、強誘電体層16に抗電界Ec以上の
電界が印加されないので、強誘電体層16の分極が生じ
ずに、C−V曲線はヒステリシスを描かない。
【0070】一方、図7に示すように、掃引電圧を7V
まで高めると、C−V曲線には残留分極に起因したC−
Vヒステリシス特性が現れるようになる。挿引電圧が7
V(つまりゲート電極17への印加電圧が7V)の場合
には、C−V特性上のヒステリシスは約0.7Vに達し
た。
まで高めると、C−V曲線には残留分極に起因したC−
Vヒステリシス特性が現れるようになる。挿引電圧が7
V(つまりゲート電極17への印加電圧が7V)の場合
には、C−V特性上のヒステリシスは約0.7Vに達し
た。
【0071】さらに、掃引電圧を高めると、図8に示す
ように、上述のごとくゲート絶縁膜14に印加される電
圧が増大することに伴い、ゲート絶縁膜14にトンネル
電流が流れるようになり、C−V特性上のヒステリシス
も減少していく。
ように、上述のごとくゲート絶縁膜14に印加される電
圧が増大することに伴い、ゲート絶縁膜14にトンネル
電流が流れるようになり、C−V特性上のヒステリシス
も減少していく。
【0072】そして、図示しないが、さらに掃引電圧を
高めていくと、図7に示す方向(矢印参照)とは逆向き
のヒステリシスを描く注入型のC−Vヒステリシス特性
を示すようになる。
高めていくと、図7に示す方向(矢印参照)とは逆向き
のヒステリシスを描く注入型のC−Vヒステリシス特性
を示すようになる。
【0073】本実施形態の強誘電体ゲートデバイスによ
ると、低電圧側では通常の強誘電体ゲートデバイスと同
様の分極ヒステリシス特性を示す動作を行い、さらに高
電圧ではトンネル電流による中間電極15への電荷の注
入を利用した中間電極15の電位を制御するデバイスと
することができるので、シリコン基板11−ゲート電極
17間に印加する電圧を変化させるだけで、2種類の制
御方式を持った電界効果トランジスタの混載が可能とな
る。
ると、低電圧側では通常の強誘電体ゲートデバイスと同
様の分極ヒステリシス特性を示す動作を行い、さらに高
電圧ではトンネル電流による中間電極15への電荷の注
入を利用した中間電極15の電位を制御するデバイスと
することができるので、シリコン基板11−ゲート電極
17間に印加する電圧を変化させるだけで、2種類の制
御方式を持った電界効果トランジスタの混載が可能とな
る。
【0074】言い換えると、強誘電体層を有する多数の
電界効果トランジスタを共通のチップ内に備えた半導体
集積回路装置において、一部の電界効果トランジスタを
フラッシュメモリとし、他の電界効果トランジスタをM
FMISFETとして機能させることができ、しかも、
このような2種類の電界効果トランジスタを混載するた
めの製造工程は、同一プロセスで行なうことができるた
め、製造コスト及び製造技術上も、大きな効果を発揮す
ることができる。
電界効果トランジスタを共通のチップ内に備えた半導体
集積回路装置において、一部の電界効果トランジスタを
フラッシュメモリとし、他の電界効果トランジスタをM
FMISFETとして機能させることができ、しかも、
このような2種類の電界効果トランジスタを混載するた
めの製造工程は、同一プロセスで行なうことができるた
め、製造コスト及び製造技術上も、大きな効果を発揮す
ることができる。
【0075】なお、本発明を、セレクトトランジスタを
も備えたEEPROM構造のメモリセルにも適用するこ
とができる。図5は、本実施形態の強誘電体ゲートデバ
イスをEEPROMのメモリセルに適用した例を示す断
面図である。
も備えたEEPROM構造のメモリセルにも適用するこ
とができる。図5は、本実施形態の強誘電体ゲートデバ
イスをEEPROMのメモリセルに適用した例を示す断
面図である。
【0076】同図に示すように、半導体基板であるシリ
コン基板21において、素子分離として機能するLOC
OS膜22が形成されており、LOCOS膜22によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
2つの不純物拡散層23が形成されている。そして、シ
リコン基板21の2つの不純物拡散層23によって挟ま
れる領域の上には、各々メモリトランジスタ,セレクト
トランジスタとして機能する2つの電界効果トランジス
タが設けられている。メモリトランジスタにおいては、
厚みが約9nmのSiO2 からなるゲート絶縁膜24
と、Ptからなる中間電極25(フローティングゲー
ト)と、厚みが約200nmのY1(SrBi2 Ta2
O9 )からなる強誘電体層26と、Ptからなるゲート
電極27(TG)とが順に積層されている。一方、セレ
クトトランジスタにおいては、厚みが約9nmのSiO
2 からなるゲート絶縁膜34と、Ptからなる中間電極
35と、厚みが約200nmのY1(SrBi2 Ta2
O9 )からなる強誘電体層36と、Ptからなるゲート
電極37とが順に積層されている。
コン基板21において、素子分離として機能するLOC
OS膜22が形成されており、LOCOS膜22によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
2つの不純物拡散層23が形成されている。そして、シ
リコン基板21の2つの不純物拡散層23によって挟ま
れる領域の上には、各々メモリトランジスタ,セレクト
トランジスタとして機能する2つの電界効果トランジス
タが設けられている。メモリトランジスタにおいては、
厚みが約9nmのSiO2 からなるゲート絶縁膜24
と、Ptからなる中間電極25(フローティングゲー
ト)と、厚みが約200nmのY1(SrBi2 Ta2
O9 )からなる強誘電体層26と、Ptからなるゲート
電極27(TG)とが順に積層されている。一方、セレ
クトトランジスタにおいては、厚みが約9nmのSiO
2 からなるゲート絶縁膜34と、Ptからなる中間電極
35と、厚みが約200nmのY1(SrBi2 Ta2
O9 )からなる強誘電体層36と、Ptからなるゲート
電極37とが順に積層されている。
【0077】すなわち、メモリトランジスタの機能は、
第2の実施形態で説明したフラッシュメモリのセルと同
じである。また、セレクトトランジスタの機能は、一般
的なMFMISFETとのうちデータが常に“1”に設
定されているものと同じとする。これにより、1つのメ
モリセル毎に、書き込み,消去,書き換えが可能なEE
PROMのセルが得られることになる。
第2の実施形態で説明したフラッシュメモリのセルと同
じである。また、セレクトトランジスタの機能は、一般
的なMFMISFETとのうちデータが常に“1”に設
定されているものと同じとする。これにより、1つのメ
モリセル毎に、書き込み,消去,書き換えが可能なEE
PROMのセルが得られることになる。
【0078】なお、セレクトトランジスタにおいて、中
間電極35をセレクトゲートとして用いてもよい。ゲー
ト電極37をダミーの電極として、配線とのコンタクト
を行なうための接続孔を、ダミー電極であるゲート電極
37を突っ切ってセレクトゲートとなる中間電極35ま
で開口すればよい。
間電極35をセレクトゲートとして用いてもよい。ゲー
ト電極37をダミーの電極として、配線とのコンタクト
を行なうための接続孔を、ダミー電極であるゲート電極
37を突っ切ってセレクトゲートとなる中間電極35ま
で開口すればよい。
【0079】なお、メモリトランジスタの中間電極(フ
ローティングゲート)25に電荷を注入する方式には、
チャネル領域全体からFNトンネリングを利用して注入
する方式、チャネルホットエレクトロンを利用して注入
する方式、ドレイン領域(メモリトランジスタに接して
いる不純物拡散層23)から注入する方式などがあり、
いずれを採用してもよいものとする。
ローティングゲート)25に電荷を注入する方式には、
チャネル領域全体からFNトンネリングを利用して注入
する方式、チャネルホットエレクトロンを利用して注入
する方式、ドレイン領域(メモリトランジスタに接して
いる不純物拡散層23)から注入する方式などがあり、
いずれを採用してもよいものとする。
【0080】また、本実施形態においても、上記第1の
実施形態と同様に、強誘電体層16の上に2つ(又は2
つ以上)のゲート電極を設けて、1つのMFMISFE
Tを多値メモリとして機能させることも可能である。
実施形態と同様に、強誘電体層16の上に2つ(又は2
つ以上)のゲート電極を設けて、1つのMFMISFE
Tを多値メモリとして機能させることも可能である。
【0081】
【発明の効果】以上のように、本発明の第1の強誘電体
ゲートデバイス又はその駆動方法法によれば、複数のゲ
ート電極と同数の強誘電体部とを並列に設け、各強誘電
体部の残留分極の向きの相違を組み合わせることによ
り、3値以上のデータを保持するようにしたので、高い
信頼性を有する多値メモリを実現することができる。
ゲートデバイス又はその駆動方法法によれば、複数のゲ
ート電極と同数の強誘電体部とを並列に設け、各強誘電
体部の残留分極の向きの相違を組み合わせることによ
り、3値以上のデータを保持するようにしたので、高い
信頼性を有する多値メモリを実現することができる。
【0082】本発明の第2の強誘電体ゲートデバイス又
はその駆動方法によると、ゲート絶縁膜,中間電極,強
誘電体層及びゲート電極を順に積層してなる電界効果ト
ランジスタを、フラッシュメモリ又はEEPROMとし
ても、MFMISFETとしても使用できるようにした
ので、電源電圧の応じた使用方法の選択や、混載型デバ
イス実現を図ることができる。
はその駆動方法によると、ゲート絶縁膜,中間電極,強
誘電体層及びゲート電極を順に積層してなる電界効果ト
ランジスタを、フラッシュメモリ又はEEPROMとし
ても、MFMISFETとしても使用できるようにした
ので、電源電圧の応じた使用方法の選択や、混載型デバ
イス実現を図ることができる。
【図1】本発明の第1の実施形態における強誘電体ゲー
トデバイスであるMFMISFETの構造を示す断面図
である。
トデバイスであるMFMISFETの構造を示す断面図
である。
【図2】第1の実施形態における並列キャパシタの1つ
の分極ヒステリシスカーブの印加電圧依存性を示す特性
図である。
の分極ヒステリシスカーブの印加電圧依存性を示す特性
図である。
【図3】第1の実施形態におけるMFMISFETを3
値メモリとして機能させるための各部への設定電圧と、
強誘電体層全体の平均的な分極量と、保持しているデー
タの論理値とを表にして示す図である。
値メモリとして機能させるための各部への設定電圧と、
強誘電体層全体の平均的な分極量と、保持しているデー
タの論理値とを表にして示す図である。
【図4】本発明の第2の実施形態における強誘電体ゲー
トデバイス中の1つの電界効果トランジスタの構造を示
す断面図である。
トデバイス中の1つの電界効果トランジスタの構造を示
す断面図である。
【図5】第2の実施形態の強誘電体ゲートデバイスをE
EPROMのメモリセルに適用した例を示す断面図であ
る。
EPROMのメモリセルに適用した例を示す断面図であ
る。
【図6】第2の実施形態の強誘電体デバイスのゲート電
極−シリコン基板間に1.5Vの電圧を印加したときの
C−V特性図である。
極−シリコン基板間に1.5Vの電圧を印加したときの
C−V特性図である。
【図7】第2の実施形態の強誘電体デバイスのゲート電
極−シリコン基板間に7Vの電圧を印加したときのC−
V特性図である。
極−シリコン基板間に7Vの電圧を印加したときのC−
V特性図である。
【図8】第2の実施形態の強誘電体デバイスのゲート電
極−シリコン基板間に9Vの電圧を印加したときのC−
V特性図である。
極−シリコン基板間に9Vの電圧を印加したときのC−
V特性図である。
1 シリコン基板(半導体基板) 2 LOCOS膜 3 不純物拡散層(ソース・ドレイン領域) 4 ゲート絶縁膜 5 中間電極 6 強誘電体層 7 第1のゲート電極 8 第2のゲート電極 11 シリコン基板(半導体基板) 12 LOCOS膜 13 不純物拡散層(ソース・ドレイン領域) 14 ゲート絶縁膜 15 中間電極 16 強誘電体層 17 ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/10 451 Fターム(参考) 5B025 AA07 AC04 AE00 AF04 5F001 AA01 AA04 AA17 AA63 AB20 AC01 AC02 AC03 AD12 AD41 AD62 AE02 AE03 AE08 AF05 AF20 5F083 EP02 EP23 EP28 EP32 EP56 ER03 ER05 ER06 ER09 ER22 ER30 FR07 JA17 JA38 PR21 PR22 ZA21
Claims (9)
- 【請求項1】 半導体基板と、 上記半導体基板の上に並列に設けられた複数のゲート電
極と、 上記半導体基板と上記複数のゲート電極との間に介設さ
れた同数の強誘電体部と、 上記半導体基板内において上記複数のゲート電極を挟ん
で形成されたソース・ドレイン領域とを備えた電界効果
トランジスタとして機能するとともに、 上記各強誘電体部の残留分極の向きの相違を組み合わせ
て、3値以上のデータを保持するように構成されている
ことを特徴とする強誘電体ゲートデバイス。 - 【請求項2】 請求項1に記載の強誘電体ゲートデバイ
スにおいて、 上記半導体基板の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられた中間電極とをさらに
備え、 上記複数のゲート電極及び上記複数の強誘電体部は上記
中間電極の上に設けられていることを特徴とする強誘電
体ゲートデバイス。 - 【請求項3】 請求項2に記載の強誘電体ゲートデバイ
スにおいて、 上記複数の強誘電体部は、上記中間電極の上に設けられ
た単一の強誘電体層の各一部であることを特徴とする強
誘電体ゲートデバイス。 - 【請求項4】 半導体基板と、半導体基板の上に並列に
設けられた複数のゲート電極と、半導体基板と上記複数
のゲート電極との間に介設された同数の強誘電体部と、
上記半導体基板内において上記複数のゲート電極を挟ん
で形成されたソース・ドレイン領域とを備え、電界効果
トランジスタとして機能する強誘電体ゲートデバイスの
駆動方法であって、 上記各強誘電体部の残留分極の向きの相違を組み合わせ
て、3値以上のデータを保持するとともに、 上記強誘電体部の分極状態に応じて異なる上記半導体基
板の電流量から上記データを読み出すことを特徴とする
強誘電体ゲートデバイスの駆動方法。 - 【請求項5】 請求項4に記載の強誘電体ゲートデバイ
スの駆動方法において、 上記半導体基板の上に設けられたゲート絶縁膜と、上記
ゲート絶縁膜の上に設けられた中間電極とをさらに備
え、上記複数のゲート電極及び上記複数の強誘電体部は
上記中間電極の上に各2つずつ設けられていて、 上記シリコン基板と各ゲート電極との間に互いに逆向き
の電圧を印加することにより、上記2つの強誘電体部の
残留分極を互いに逆向きにしてこれを分極の0状態と
し、これにより初期状態を設定することを特徴とする強
誘電体ゲートデバイスの駆動方法。 - 【請求項6】 共通の半導体基板の上に、ゲート絶縁
膜,中間電極,強誘電体層及びゲート電極を順に積層し
てなる電界効果トランジスタの複数個を備え、 上記複数の電界効果トランジスタのうちの一部は、フラ
ッシュメモリ又はEEPROMとして機能する一方、 上記複数の電界効果トランジスタのうちの他の一部は、
MSMISFETとして機能することを特徴とする強誘
電体ゲートデバイス。 - 【請求項7】 請求項6に記載の強誘電体ゲートデバイ
スにおいて、 上記MFMISFETとして機能する電界効果トランジ
スタは、上記中間電極の上に並列に設けられた複数のゲ
ート電極と同数の強誘電体層とを有しており、上記各強
誘電体部の残留分極の向きの相違を組み合わせて、3値
以上のデータを保持するように構成されていることを特
徴とする強誘電体ゲートデバイス。 - 【請求項8】 半導体基板の上に、ゲート絶縁膜,中間
電極,強誘電体層及びゲート電極を順に積層してなる電
界効果トランジスタとして機能する強誘電体ゲートデバ
イスの駆動方法であって、 上記強誘電体部に残留分極を生ぜしめ,かつ,上記中間
電極内に電荷が注入されない範囲の電圧を上記ゲート電
極に印加してデータの書き込み,消去を行なう第1の方
式と、 上記中間電極と半導体基板との間で電荷を授受するよう
に上記半導体基板−ゲート電極間に電圧を印加してデー
タの書き込み,消去を行なう第2の方式とを選択して、
強誘電体ゲートデバイスを使用することを特徴とする強
誘電体ゲートデバイスの駆動方法。 - 【請求項9】 請求項8に記載の強誘電体ゲートデバイ
スの駆動方法において、 上記半導体基板の上に設けられたゲート絶縁膜と、上記
ゲート絶縁膜の上に並列に設けられた中間電極とをさら
に備え、上記複数のゲート電極及び上記複数の強誘電体
部は上記中間電極の上に各2つずつ設けられていて、 上記第2の方式を用いる場合には、上記各ゲート電極に
互いに逆向きの電圧を印加することにより、上記2つの
強誘電体部の残留分極を互いに逆向きにしてこれを分極
の0状態とし、これにより初期状態を設定することを特
徴とする強誘電体ゲートデバイスの駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19854599A JP2001024074A (ja) | 1999-07-13 | 1999-07-13 | 強誘電体ゲートデバイスとその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19854599A JP2001024074A (ja) | 1999-07-13 | 1999-07-13 | 強誘電体ゲートデバイスとその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001024074A true JP2001024074A (ja) | 2001-01-26 |
Family
ID=16392956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19854599A Pending JP2001024074A (ja) | 1999-07-13 | 1999-07-13 | 強誘電体ゲートデバイスとその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001024074A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
JP2012044196A (ja) * | 2011-10-01 | 2012-03-01 | National Institute Of Advanced Industrial & Technology | 半導体集積回路 |
WO2019139598A1 (en) * | 2018-01-11 | 2019-07-18 | Intel Corporation | Ferroelectric neurons and synapses with dual gate ferroelectric transistors |
US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
-
1999
- 1999-07-13 JP JP19854599A patent/JP2001024074A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
JPWO2006059361A1 (ja) * | 2004-11-30 | 2008-06-05 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
JP4794462B2 (ja) * | 2004-11-30 | 2011-10-19 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
JP2012044196A (ja) * | 2011-10-01 | 2012-03-01 | National Institute Of Advanced Industrial & Technology | 半導体集積回路 |
WO2019139598A1 (en) * | 2018-01-11 | 2019-07-18 | Intel Corporation | Ferroelectric neurons and synapses with dual gate ferroelectric transistors |
US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
US11380773B2 (en) | 2018-03-23 | 2022-07-05 | Kioxia Corporation | Ferroelectric memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3287460B2 (ja) | 電界効果トランジスタ | |
US5389567A (en) | Method of forming a non-volatile DRAM cell | |
JP4299913B2 (ja) | 半導体記憶装置 | |
JP3424427B2 (ja) | 不揮発性半導体メモリ装置 | |
JP3169599B2 (ja) | 半導体装置、その駆動方法、その読み出し方法 | |
US5345415A (en) | Nonvolatile semiconductor memory utilizing a ferroelectric film | |
US6198652B1 (en) | Non-volatile semiconductor integrated memory device | |
US6370056B1 (en) | Ferroelectric memory and method of operating same | |
US6337805B1 (en) | Discrete devices including EAPROM transistor and NVRAM memory cell with edge defined ferroelectric capacitance, methods for operating same, and apparatuses including same | |
JP3118063B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 | |
US6285577B1 (en) | Non-volatile memory using ferroelectric capacitor | |
JP2001274355A (ja) | 半導体記憶装置及びデータ処理装置 | |
JPH118325A (ja) | 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 | |
JP2000331484A (ja) | 強誘電体不揮発性メモリ | |
JP3098629B2 (ja) | 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム | |
US7973348B1 (en) | Single transistor charge transfer random access memory | |
US6785155B2 (en) | Ferroelectric memory and operating method therefor | |
JP2001024074A (ja) | 強誘電体ゲートデバイスとその駆動方法 | |
JP3131340B2 (ja) | 強誘電体記憶素子 | |
US7038282B2 (en) | Semiconductor storage device | |
US6944044B2 (en) | Method for reading out or in a status from or to a ferroelectrical transistor of a memory cell and memory matrix | |
US6574131B1 (en) | Depletion mode ferroelectric memory device and method of writing to and reading from the same | |
JP2000349251A (ja) | 半導体装置 | |
JP2002016232A (ja) | 半導体記憶装置及びその駆動方法 | |
US6532166B1 (en) | Memory device using a transistor and its fabrication method |