JP3105823B2 - 電圧電流変換回路 - Google Patents
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- 229910044991 metal oxide Inorganic materials 0.000 claims description 10
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電圧電流変換回路
に関し、特に金属酸化膜半導体(以下、MOSと略称す
る)集積回路によるディジタル方式位相固定ループ回路
(以下、PLLと略称する)の電圧制御発振器(以下、
VCOと略称する)に用いられる電圧電流変換回路に関
する。
に関し、特に金属酸化膜半導体(以下、MOSと略称す
る)集積回路によるディジタル方式位相固定ループ回路
(以下、PLLと略称する)の電圧制御発振器(以下、
VCOと略称する)に用いられる電圧電流変換回路に関
する。
【0002】
【従来の技術】従来は、特開平6−283944号に開
示されているように、MOS型半導体集積回路上のディ
ジタル方式PLLは、図1に示す位相周波数検出器(以
下PFDと略称する)1、チャージポンプ2、ループフ
ィルタ3、VCO4および1/n分周器7によって構成
される。さらに従来技術によるVCO4は、図4に示す
ように電流制御発振器(以下、ICOと略称する)6お
よび複数の半導体素子からなる電圧電流変換回路5とか
ら構成される。
示されているように、MOS型半導体集積回路上のディ
ジタル方式PLLは、図1に示す位相周波数検出器(以
下PFDと略称する)1、チャージポンプ2、ループフ
ィルタ3、VCO4および1/n分周器7によって構成
される。さらに従来技術によるVCO4は、図4に示す
ように電流制御発振器(以下、ICOと略称する)6お
よび複数の半導体素子からなる電圧電流変換回路5とか
ら構成される。
【0003】まず、図1を用いて従来技術によるPLL
の構成を説明する。PFD1は入力クロック信号8と比
較クロック信号10を入力とし、これら2つの信号の位
相および周波数を比較した結果をUP信号11とDOW
N信号12に出力する。UP信号11とDOWN信号1
2を入力信号とするチャージポンプ2が、該入力信号に
対応した第1制御電圧信号13を生成する。
の構成を説明する。PFD1は入力クロック信号8と比
較クロック信号10を入力とし、これら2つの信号の位
相および周波数を比較した結果をUP信号11とDOW
N信号12に出力する。UP信号11とDOWN信号1
2を入力信号とするチャージポンプ2が、該入力信号に
対応した第1制御電圧信号13を生成する。
【0004】この第1制御電圧信号13はローパスフィ
ルタと容量とで構成されるループフィルタ3によって安
定化された第2制御電圧信号14に変換される。第2制
御電圧信号14を入力とするVCO4は第2制御電圧信
号14に依存した周波数の出力クロック信号9を出力す
る。出力クロック信号9は1/n分周器7によって1/
n周波数の比較クロック信号10に変換され、前記PF
D1にフィードバック入力される。
ルタと容量とで構成されるループフィルタ3によって安
定化された第2制御電圧信号14に変換される。第2制
御電圧信号14を入力とするVCO4は第2制御電圧信
号14に依存した周波数の出力クロック信号9を出力す
る。出力クロック信号9は1/n分周器7によって1/
n周波数の比較クロック信号10に変換され、前記PF
D1にフィードバック入力される。
【0005】次に、VCO4の電圧電流変換回路の構成
と動作について、図4を用いて説明する。VCO4は電
圧電流変換回路(V−I変換器)5とICO6とで構成
され、電圧電流変換回路5は第2制御電圧信号14を入
力とし、電流バイアス信号15を出力する。この電流バ
イアス信号15はPchエンハンス型MOSFET21
とカレントミラー配置されたICO6内部の定電流源の
電流値を決定し、その定電流源に流れる電流によってI
CO6の発振周波数、すなわち出力クロック信号9の周
波数が決定される。
と動作について、図4を用いて説明する。VCO4は電
圧電流変換回路(V−I変換器)5とICO6とで構成
され、電圧電流変換回路5は第2制御電圧信号14を入
力とし、電流バイアス信号15を出力する。この電流バ
イアス信号15はPchエンハンス型MOSFET21
とカレントミラー配置されたICO6内部の定電流源の
電流値を決定し、その定電流源に流れる電流によってI
CO6の発振周波数、すなわち出力クロック信号9の周
波数が決定される。
【0006】電圧電流変換回路5において、Nchエン
ハンス型MOSFET20、22および抵抗素子23、
電源24が定電流源を構成し、電源16から直列接続さ
れたPchエンハンス型MOSFET21およびNch
エンハンス型MOSFET20に所定の一定電流が常に
流れる。さらに、第2制御電圧信号14の電圧に応じた
電流がNchエンハンス型MOSFET19にも流れ、
電源16から流れる電流の総和となる。
ハンス型MOSFET20、22および抵抗素子23、
電源24が定電流源を構成し、電源16から直列接続さ
れたPchエンハンス型MOSFET21およびNch
エンハンス型MOSFET20に所定の一定電流が常に
流れる。さらに、第2制御電圧信号14の電圧に応じた
電流がNchエンハンス型MOSFET19にも流れ、
電源16から流れる電流の総和となる。
【0007】すなわち、入力クロック信号8が一定値の
場合、第2制御電圧信号14は0Vとなり、電源24お
よび抵抗素子23、Nchエンハンス型MOSFET2
0、22によって構成される定電流源によって、電源1
6から所定の一定電流が流れ、ICOは自走周波数と呼
ばれる所定の周波数の出力クロツク信号9を出力する。
この回路構成によってPLLは、クロック入力信号が与
えられたとき、速やかに出力クロツク信号9を入力クロ
ック信号8に応じた周波数に変えて出力することができ
る。
場合、第2制御電圧信号14は0Vとなり、電源24お
よび抵抗素子23、Nchエンハンス型MOSFET2
0、22によって構成される定電流源によって、電源1
6から所定の一定電流が流れ、ICOは自走周波数と呼
ばれる所定の周波数の出力クロツク信号9を出力する。
この回路構成によってPLLは、クロック入力信号が与
えられたとき、速やかに出力クロツク信号9を入力クロ
ック信号8に応じた周波数に変えて出力することができ
る。
【0008】
【発明が解決しようとする課題】上述した従来技術に
は、図3に示す電圧電流変換回路のV−I特性曲線が実
線Aに示すように、第2制御電圧信号14がNchエン
ハンス型MOSFET20のしきい値電圧Vth以下の
場合、電流値は一定で電圧電流変換回路として動作して
いないことである。すなわち、しきい値電圧Vthから
電源電圧まで(図3のaの範囲)が動作範囲となり、動
作範囲が狭いという問題があり、その解決策が課題とな
っていた。本発明はこのような背景の下になされたもの
で、動作範囲を広くすることができる電圧電流変換回路
を提供することを目的とする。
は、図3に示す電圧電流変換回路のV−I特性曲線が実
線Aに示すように、第2制御電圧信号14がNchエン
ハンス型MOSFET20のしきい値電圧Vth以下の
場合、電流値は一定で電圧電流変換回路として動作して
いないことである。すなわち、しきい値電圧Vthから
電源電圧まで(図3のaの範囲)が動作範囲となり、動
作範囲が狭いという問題があり、その解決策が課題とな
っていた。本発明はこのような背景の下になされたもの
で、動作範囲を広くすることができる電圧電流変換回路
を提供することを目的とする。
【0009】
【課題を解決するための手段】請求項1に記載の発明
は、金属酸化膜半導体集積回路によるディジタル位相同
期ループ回路構成要素の電圧制御発振器に用いられる電
圧電流変換回路において、電流バイアス回路に流れる電
流を連続的に制御するトランジスタとしてゲート印加電
圧無しでもチャネルが形成されているディプレッション
型金属酸化膜電界効果トランジスタを用いることを特徴
とする電圧電流変換回路を提供する。
は、金属酸化膜半導体集積回路によるディジタル位相同
期ループ回路構成要素の電圧制御発振器に用いられる電
圧電流変換回路において、電流バイアス回路に流れる電
流を連続的に制御するトランジスタとしてゲート印加電
圧無しでもチャネルが形成されているディプレッション
型金属酸化膜電界効果トランジスタを用いることを特徴
とする電圧電流変換回路を提供する。
【0010】請求項2に記載の発明は、前記ディプレッ
ション型金属酸化膜電界効果トランジスタが、Nチャネ
ルトランジスタであることを特徴とする請求項1に記載
の電圧電流変換回路を提供する。
ション型金属酸化膜電界効果トランジスタが、Nチャネ
ルトランジスタであることを特徴とする請求項1に記載
の電圧電流変換回路を提供する。
【0011】請求項3に記載の発明は、前記ディプレッ
ション型金属酸化膜電界効果トランジスタが、Pチャネ
ルトランジスタであることを特徴とする請求項1に記載
の電圧電流変換回路を提供する。
ション型金属酸化膜電界効果トランジスタが、Pチャネ
ルトランジスタであることを特徴とする請求項1に記載
の電圧電流変換回路を提供する。
【0012】
【発明の実施の形態】図1は、金属酸化膜半導体集積回
路によるPLLの構成を示すブロック図である。この図
においてPFD1は、入力クロック信号8と比較クロッ
ク信号10を入力とし、これら2つの信号の位相および
周波数を比較した結果をUP信号11とDOWN信号1
2に出力する。UP信号11とDOWN信号12を入力
信号とするチャージポンプ2が、該入力信号に対応した
第1制御電圧信号13を生成する。
路によるPLLの構成を示すブロック図である。この図
においてPFD1は、入力クロック信号8と比較クロッ
ク信号10を入力とし、これら2つの信号の位相および
周波数を比較した結果をUP信号11とDOWN信号1
2に出力する。UP信号11とDOWN信号12を入力
信号とするチャージポンプ2が、該入力信号に対応した
第1制御電圧信号13を生成する。
【0013】この第1制御電圧信号13はローパスフィ
ルタと容量とで構成されるループフィルタ3によって安
定化された第2制御電圧信号14に変換される。第2制
御電圧信号14を入力とするVCO4は第2制御電圧信
号14に依存した周波数の出力クロック信号9を出力す
る。出力クロック信号9は1/n分周器7によって1/
n周波数の比較クロック信号10に変換され、前記PF
D1にフィードバック入力される。
ルタと容量とで構成されるループフィルタ3によって安
定化された第2制御電圧信号14に変換される。第2制
御電圧信号14を入力とするVCO4は第2制御電圧信
号14に依存した周波数の出力クロック信号9を出力す
る。出力クロック信号9は1/n分周器7によって1/
n周波数の比較クロック信号10に変換され、前記PF
D1にフィードバック入力される。
【0014】次に本発明の一実施形態による電圧電流変
換回路5の構成について図2を用いて説明する。この図
において電圧電流変換回路5は、第2制御電圧信号14
をゲート入力とする、しきい値電圧が0V以下のマイナ
ス値であるNchディプレッション型MOSFET17
と電源16、Pchエンハンス型MOSFET18とで
構成され、電流バイアス信号15をICO6に出力す
る。
換回路5の構成について図2を用いて説明する。この図
において電圧電流変換回路5は、第2制御電圧信号14
をゲート入力とする、しきい値電圧が0V以下のマイナ
ス値であるNchディプレッション型MOSFET17
と電源16、Pchエンハンス型MOSFET18とで
構成され、電流バイアス信号15をICO6に出力す
る。
【0015】次に、この実施形態による電圧電流変換回
路5の動作について、図2および図3を用いて説明す
る。Nchディプレッション型MOSFET17は第2
制御電圧信号14が0Vでも動作し、電源16とPch
エンハンス型MOSFET18にも電流が流れ、ICO
6は所定の自走周波数で発振し、出力クロック信号9に
出力する。
路5の動作について、図2および図3を用いて説明す
る。Nchディプレッション型MOSFET17は第2
制御電圧信号14が0Vでも動作し、電源16とPch
エンハンス型MOSFET18にも電流が流れ、ICO
6は所定の自走周波数で発振し、出力クロック信号9に
出力する。
【0016】図3は、横軸が第2制御電圧信号14の電
圧値V、縦軸が電圧電流変換後の電流値Iであり、電源
16から流れる電流と同一値である。第2制御電圧信号
14が0Vを越える場合には、電圧電流変換回路5は図
3のV一I特性曲線Bの点線に示すように第2制御電圧
信号14の電圧に依存した電流値を得ることができ、制
御電圧0Vから制御可能となる(図3のbの範囲)。
圧値V、縦軸が電圧電流変換後の電流値Iであり、電源
16から流れる電流と同一値である。第2制御電圧信号
14が0Vを越える場合には、電圧電流変換回路5は図
3のV一I特性曲線Bの点線に示すように第2制御電圧
信号14の電圧に依存した電流値を得ることができ、制
御電圧0Vから制御可能となる(図3のbの範囲)。
【0017】以上、本発明の一実施形態の動作を図面を
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、この実
施形態ではNchディプレッション型MOSFETを使
用した場合について説明したが、Pchディプレッショ
ン型MOSFETを用いても容易に実現可能である。ま
た、GNDをマイナス電源に接続し、GNDレベルの0
Vをマイナス電源電圧に置き換えても同様に実現可能で
ある。
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、この実
施形態ではNchディプレッション型MOSFETを使
用した場合について説明したが、Pchディプレッショ
ン型MOSFETを用いても容易に実現可能である。ま
た、GNDをマイナス電源に接続し、GNDレベルの0
Vをマイナス電源電圧に置き換えても同様に実現可能で
ある。
【0018】
【発明の効果】本発明による第1の効果は、制御電圧信
号が0Vから電圧電流変換ができることである。第2の
効果は、使用する素子の数と種類が少ないため、製造上
の各素子の特性変動の影響が小さく、入力クロック信号
が一定時のPLLの自走周波数の製造上の変動も小さく
なり、PLLを周波数変換器として使用するときに、最
低動作周波数を低く設定できることである。第3の効果
は、定電流源の回路規模を小さくしたことにより、消費
電流を約1/2に低減できることである。第4の効果
は、素子数を減らしたため実装面積を減らすことができ
ることである。
号が0Vから電圧電流変換ができることである。第2の
効果は、使用する素子の数と種類が少ないため、製造上
の各素子の特性変動の影響が小さく、入力クロック信号
が一定時のPLLの自走周波数の製造上の変動も小さく
なり、PLLを周波数変換器として使用するときに、最
低動作周波数を低く設定できることである。第3の効果
は、定電流源の回路規模を小さくしたことにより、消費
電流を約1/2に低減できることである。第4の効果
は、素子数を減らしたため実装面積を減らすことができ
ることである。
【図1】 PLLの構成を示すブロック図である。
【図2】 本発明の一実施形態によるVCOを示す回路
図である。
図である。
【図3】 電圧電流変換回路のV−I特性図である。
【図4】 従来技術によるVCOを示す回路図である。
1 位相周波数検出器(PFD) 2 チャージポンプ 3 ループフィルタ 4 電圧制御発振器(VCO) 5 電圧電流変換回路(V−I変換器) 6 電流制御発振器(ICO) 7 1/n分周器 8 入力クロック信号 9 出力クロック信号 10 比較クロック信号 11 UP信号 12 DOWN信号 13 第1制御電圧信号 14 第2制御電圧信号 15 電流バイアス信号 16、24 電源 17 Nchディプレッション型MOSFET 18、21 Pchエンハンス型MOSFET 19、20、22 Nchエンハンス型MOSFET 23 抵抗素子
Claims (3)
- 【請求項1】 金属酸化膜半導体集積回路によるディジ
タル位相同期ループ回路構成要素の電圧制御発振器に用
いられる電圧電流変換回路において、 電流バイアス回路に流れる電流を連続的に制御するトラ
ンジスタとしてゲート印加電圧無しでもチャネルが形成
されているディプレッション型金属酸化膜電界効果トラ
ンジスタを用いることを特徴とする電圧電流変換回路。 - 【請求項2】 前記ディプレッション型金属酸化膜電界
効果トランジスタは、Nチャネルトランジスタであるこ
とを特徴とする請求項1に記載の電圧電流変換回路。 - 【請求項3】 前記ディプレッション型金属酸化膜電界
効果トランジスタは、Pチャネルトランジスタであるこ
とを特徴とする請求項1に記載の電圧電流変換回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09155561A JP3105823B2 (ja) | 1997-06-12 | 1997-06-12 | 電圧電流変換回路 |
KR1019980021596A KR100310488B1 (ko) | 1997-06-12 | 1998-06-10 | 넓은제어범위를갖는간단한전압전류변환회로 |
US09/095,496 US6154016A (en) | 1997-06-12 | 1998-06-11 | Voltage-to-current converting circuit which has a wide control range and which utilizes a depletion type field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09155561A JP3105823B2 (ja) | 1997-06-12 | 1997-06-12 | 電圧電流変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH114126A JPH114126A (ja) | 1999-01-06 |
JP3105823B2 true JP3105823B2 (ja) | 2000-11-06 |
Family
ID=15608754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09155561A Expired - Fee Related JP3105823B2 (ja) | 1997-06-12 | 1997-06-12 | 電圧電流変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6154016A (ja) |
JP (1) | JP3105823B2 (ja) |
KR (1) | KR100310488B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008135835A (ja) * | 2006-11-27 | 2008-06-12 | Fujitsu Ltd | Pll回路 |
JP4751309B2 (ja) * | 2006-12-19 | 2011-08-17 | 川崎マイクロエレクトロニクス株式会社 | 電圧制御発振回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4675594A (en) * | 1986-07-31 | 1987-06-23 | Honeywell Inc. | Voltage-to-current converter |
JP2987974B2 (ja) * | 1990-06-15 | 1999-12-06 | セイコーエプソン株式会社 | 位相同期回路 |
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