JP3104923B2 - データ側駆動回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マトリクス形表示装置
のデータ線にビデオ信号を与えるデータ側駆動回路に関
し、特に、水平ドライバの駆動周波数を低減する機能と
アパーチャ補償機能を有するデータ側駆動回路に関する
ものである。

【０００２】

【従来の技術】従来のデータ側駆動回路としては、例え
ば、特開昭５９−２９２９５号公報に記載されているよ
うに、複数個のサンプルホールド回路で構成されたプリ
サンプリング回路と呼ばれる回路によって、入力される
ビデオ信号に直並列変換処理を施して水平ドライバに導
くことにより、水平ドライバの駆動周波数を低減するも
のがあった。以下、このデータ側駆動回路の構成及び動
作について、図１３及び図１４を用いて説明する。

【０００３】図１３は従来のデータ側駆動回路を示す回
路図であり、図１４は図１３の要部信号の波形を示す波
形図である。図１３では、マトリクス形表示装置とし
て、アクティブマトリクス形表示装置であるアクティブ
マトリクス形液晶表示装置を用いている。

【０００４】図１３において、１０はアクティブマトリ
クス形液晶表示装置であり、ゲート線Ｇ₁，…，Ｇ_nとデ
ータ線Ｌ₁，…，Ｌ_m（片側引出し）を有している。ま
た、９はゲート側駆動回路である。また、５０は直並列
変換処理を施すプリサンプリング回路であり、アナログ
スイッチＡ〜Ｄとホールド容量Ｃａ〜Ｃｄとバッファア
ンプ１Ａ〜１Ｄから成る４個のサンプルホールド回路３
Ａ〜３Ｄと、アナログスイッチＡ〜Ｄを制御する４相ク
ロック発生回路２と、で構成されている。また、ＨＤは
水平ドライバであり、アナログスイッチＳ₁，…，Ｓ
_mと、アナログスイッチＳ₁，…，Ｓ_mの開閉を制御する
シフトレジスタ８と、で構成されている。なお、プリサ
ンプリング回路５０と水平ドライバＨＤとでデータ側駆
動回路を構成している。

【０００５】図１４において、２Ａ〜２Ｄはそれぞれ４
相クロック発生回路２からのクロックを示しており、ま
た、１Ｕ〜５Ｕはそれぞれシフトレジスタ８からの順次
選択パルスを示しており、これら信号が“Ｈ”のときア
ナログスイッチがオンし、“Ｌ”のときオフとなる。

【０００６】入力端子１から入力されたアナログのビデ
オ信号は、図１４に示す時刻ｔ₁からｔ₂のクロック２Ａ
の“Ｈ”の期間に、サンプルホールド回路３Ａ内のアナ
ログスイッチＡがオンすることにより、サンプリングさ
れ、ホールド容量Ｃａにホールドされた後、バッファア
ンプ１Ａを介して、サンプリング出力信号４Ａとして出
力される。そして、そのサンプリング出力信号４Ａは、
図１４に示す時刻ｔ₁からｔ₄の順次選択パルス１Ｕの
“Ｈ”の期間のみに、アナログスイッチＳ₁がオンする
ことにより、データ線Ｌ₁に供給され、データ線Ｌ₁を駆
動する。その後、時刻ｔ₄において順次選択パルス１Ｕ
が“Ｌ”となって、アナログスイッチＳ₁はオフとな
り、データ線Ｌ₁の駆動は終了する。

【０００７】すなわち、プリサンプリング回路５０を用
いることにより、時刻ｔ₁からｔ₂の期間に入ってきたビ
デオ信号を、時刻ｔ₁からｔ₄の期間（すなわち、４画素
分の期間）、保持することができるため、アナログスイ
ッチＳ₁のオン期間Ｔ_maxを４画素分の期間とることがで
きる。従って、アナログスイッチＳ₁のオン期間Ｔ
_maxを、プリサンプリング回路５０を用いない場合に比
べ、４倍長くとることができるので、水平ドライバＨＤ
の駆動周波数を４分の１に低減することができる。以上
のような動作の繰り返しによって、全データ線Ｌ₁，
…，Ｌ_mを駆動している。

【０００８】ところで、一方、従来のアパーチャ補償回
路としては、次のようなものがある。以下、図１５，図
１６を用いて説明する。図１５は従来のアパーチャ補償
回路を示すブロック図であり、図１６は図１５の要部信
号の波形を示す波形図である。

【０００９】図１５において、入力端子から入力された
ビデオ信号３６は、第１の信号遅延回路３７へ入力さ
れ、その遅延出力信号３８は第２の信号遅延回路３９へ
供給される。第２の遅延回路３９の遅延出力信号４０
は、加算器４１により、入力されたビデオ信号３６と加
算され、信号４２が得られる。信号４２は、係数器４３
により、例えば、振幅を半減され、係数器４３の出力４
４は、加算器４５により第１の遅延回路３７の遅延出力
信号３８と加算され、その後、ローパスフィルタ４６に
よりノイズなどの高周波成分が除去され、輪郭成分信号
４７が得られる。輪郭成分信号４７は、加算器４８によ
り第１の遅延回路３７の遅延出力信号３８と加算され、
輪郭成分を伴ったビデオ信号４９が得られる。このよう
なアパーチャ補償回路は、例えば、特開平２−１８２０
８３号公報において述べられている。

【００１０】

【発明が解決しようとする課題】ところで、水平ドライ
バの駆動周波数を低減する機能を有した（すなわち、プ
リサンプリング回路を具備した）従来のデータ側駆動回
路に、アパーチャ補償機能を付加するためには、上記し
たアパーチャ補償回路を別個に設けなければならず、回
路規模が大きくなるという問題があった。そこで、本発
明の目的は、回路規模を大きくすることなく、水平ドラ
イバの駆動周波数を低減する機能及びアパーチャ補償機
能を有したデータ側駆動回路を提供することにある。

【００１１】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、入力されたビデオ信号をそれぞれ
順次サンプリングして、所定の期間ホールドし出力する
複数個のサンプルホールド回路を備えたプリサンプリン
グ回路と、該プリサンプリング回路における各々のサン
プルホールド回路から出力された出力信号をそれぞれ少
なくとも２つ以上入力し、所定の係数を乗算すると共に
信号同士を加算して出力する複数個の演算処理回路を備
えた係数加算回路と、該係数加算回路における各々の演
算処理回路から出力された出力信号を、マトリクス形表
示装置の各データ線に順次供給して、各データ線を駆動
する水平ドライバと、でデータ側駆動回路を構成するよ
うにした。

【００１２】

【作用】上記構成によれば、所定の時間ずれ（１画素
分）を持った複数個のサンプルホールド回路からの出力
信号を係数加算回路によって係数加算し、アパーチャ補
償された信号を形成し、水平ドライバに与えることによ
りアパーチャ補償機能を兼ね備えたデータ側駆動回路を
実現することができる。

【００１３】

【実施例】以下、実施例に基づいて本発明を詳細に説明
する。なお、以下の各実施例においては、入力されるビ
デオ信号の波形として、いわゆるウィンドパターン信号
を用いた場合を例にとり説明する。図１は本発明の第１
の実施例としてのデータ側駆動回路を示す回路図であ
る。

【００１４】図１において、１０はアクティブマトリク
ス形液晶表示装置であり、ゲート線Ｇ₁，…，Ｇ_nとデー
タ線Ｌ₁，…，Ｌ_m（片側引出し）を有している。また、
９はゲート側駆動回路である。また、５０は直並列変換
処理を施すプリサンプリング回路であり、アナログスイ
ッチＡ〜Ｄとホールド容量Ｃａ〜Ｃｄとバッファアンプ
１Ａ〜１Ｄから成る４個のサンプルホールド回路３Ａ〜
３Ｄと、アナログスイッチＡ〜Ｄを制御する４相クロッ
ク発生回路２と、で構成されている。また、５は係数加
算回路である。また、ＨＤは水平ドライバであり、アナ
ログスイッチＳ₁，…，Ｓ_mと、アナログスイッチＳ₁，
…，Ｓ_mの開閉を制御するシフトレジスタ８と、で構成
されている。なお、プリサンプリング回路５０と係数加
算回路５と水平ドライバＨＤとでデータ側駆動回路を構
成している。

【００１５】図２は図１におけるアクティブマトリクス
型液晶表示装置１０の一画素部分の等価回路を示す回路
図である。図２において、ＬＣは液晶、ＴｒはＭＯＳト
ランジスタ、Ｇ₁はゲート線、Ｌ₁はデータ線である。

【００１６】また、図３は図１における係数加算回路５
の一具体例を示すブロック図である。図３において、１
３，１４，１５，１６は演算処理回路であり、それぞ
れ、加算器１１と係数器１２から構成されている。図３
に示す係数加算回路５は、画像変化信号の変化の直前を
強調する輪郭成分（いわゆるプリシュート）の補正効果
を実現する回路である。

【００１７】図４は図３の係数加算回路５を用いた場合
における図１の要部信号の波形を示す波形図である。次
に、本実施例の動作を説明する。

【００１８】図４において、２Ａ〜２Ｄはそれぞれ４相
クロック発生回路２からのクロックを示しており、これ
らクロックが“Ｈ”のときアナログスイッチＡ〜Ｄがオ
ンとなり、“Ｌ”のときはオフとなる。

【００１９】入力端子１から入力されたビデオ信号は、
図４に示す時刻ｔ₁からｔ₂のクロック２Ａの“Ｈ”の期
間に、サンプルホールド回路３Ａ内のアナログスイッチ
Ａがオンすることにより、サンプリングされ、ホールド
容量Ｃａにホールドされた後、バッファアンプ１Ａを介
して、サンプリング出力信号４Ａとして係数加算回路５
へ出力される。同様に、クロック２Ｂ，２Ｃ，２Ｄの
“Ｈ”の期間に、サンプルホールド回路３Ｂ，３Ｃ，３
Ｄ内のアナログスイッチＢ，Ｃ，Ｄがオンすることによ
り、サンプリングされ、ホールド容量Ｃｂ，Ｃｃ，Ｃｄ
にホールドされた後、バッファアンプ１Ｂ，１Ｃ，１Ｄ
を介して、サンプリング出力信号４Ｂ，４Ｃ，４Ｄとし
て係数加算回路５へ出力される。

【００２０】一方、図３に示すように、係数加算回路５
は、４系統の演算処理回路１３，１４，１５，１６に分
かれており、それぞれ、時間的に互いに隣接する２つの
サンプリング出力信号を入力としている。すなわち、そ
れぞれの入力信号は（４Ａ，４Ｂ），（４Ｂ，４Ｃ），
（４Ｃ，４Ｄ），（４Ｄ，４Ａ）の組合せとなってい
る。

【００２１】ここで、係数加算回路５内の演算処理回路
１３を例にとると、サンプリング出力信号４Ｂは係数器
１２に供給され、係数器１２で（−１／Ｋ）倍された
後、加算器１１によりサンプリング出力信号４Ａと加算
され、出力信号５Ａを得る。同様に、演算処理回路１
４，１５，１６において、それぞれ、出力信号５Ｂ，５
Ｃ，５Ｄが得られる。

【００２２】その後、係数加算回路５内の演算処理回路
１３により形成された出力信号５Ａは、シフトレジスタ
８からの順次選択パルス１Ｕの“Ｈ”の期間のみに、ア
ナログスイッチＳ₁がオンすることにより、データ線Ｌ₁
に供給され、データ線Ｌ₁を駆動する。

【００２３】同様に、演算処理回路１４，１５，１６に
より形成された出力信号５Ｂ，５Ｃ，５Ｄも、シフトレ
ジスタ８からの順次選択パルス２Ｕ，３Ｕ，４Ｕの
“Ｈ”の期間のみに、アナログスイッチＳ₂，Ｓ₃，Ｓ₄
がオンすることにより、データ線Ｌ₂，Ｌ₃，Ｌ₄に供給
され、データ線Ｌ₂，Ｌ₃，Ｌ₄を駆動する。

【００２４】上記で示した動作の繰り返しによって、出
力信号５Ａはデータ線Ｌ₁，Ｌ₅，Ｌ₉，…に、出力信号
５Ｂはデータ線Ｌ₂，Ｌ₆，Ｌ₁₀，…に、出力信号５Ｃは
データ線Ｌ₃，Ｌ₇，Ｌ₁₁，…に、出力信号５Ｄはデータ
線Ｌ₄，Ｌ₈，Ｌ₁₂，…，Ｌ_mに、それぞれ供給され、各
データ線を駆動する。

【００２５】ここで、出力信号５Ｄに着目すると、時刻
ｔ₁からｔ₄の期間中に電圧が下がり、画像変化信号の変
化の直前を強調するプリシュートの電圧波形が生ずる。
しかし、このプリシュートは、図４に示すように３画素
分の期間だけしか保持されていないので、アナログスイ
ッチＳ₁，…，Ｓ_mのオン期間Ｔ_maxは、図１４に示した
ように従来の４画素分の期間から、図４に示すように３
画素分の期間に短縮されることになる。

【００２６】以上のように、本実施例によれば、図３に
示す係数加算回路５を用いた場合、４個のサンプルホー
ルド回路３Ａ〜３Ｄからのサンプル出力信号４Ａ〜４Ｄ
を有効に用いることにより、出力信号５Ｄに示したプリ
シュートのみの補正効果を、アクティブマトリクス型液
晶表示装置１０の画面上に発生させることができる。

【００２７】また、図５は図１における係数加算回路５
の他の具体例を示すブロック図である。図５に示す係数
加算回路５は、画像変化信号の変化の直後を強調する輪
郭成分（いわゆるポストシュート）の補正効果を実現す
る回路である。

【００２８】図６は図５の係数加算回路５を用いた場合
における図１の要部信号の波形を示す波形図である。次
に、動作を説明する。

【００２９】図５の係数加算回路５において、図３の構
成と異なる点は、係数加算回路５内の４系統の演算処理
回路１３，１４，１５，１６が、それぞれ、互いに３画
素分の位相差を持った２つのサンプリング出力信号を入
力としている点である。すなわち、それぞれの入力信号
は（４Ａ，４Ｄ），（４Ｂ，４Ａ），（４Ｃ，４Ｂ），
（４Ｄ，４Ｃ）の組合せとなっている。

【００３０】ここで、係数加算回路５内の演算処理回路
１３を例にとると、サンプリング出力信号４Ｄは係数器
１２に供給され、係数器１２で（−１／Ｋ）倍された
後、加算器１１によりサンプリング出力信号４Ａと加算
され、出力信号５Ａを得る。同様に、演算処理回路１
４，１５，１６において、それぞれ、出力信号５Ｂ，５
Ｃ，５Ｄが得られる。

【００３１】その後、係数加算回路５内の演算処理回路
１３，１４，１５，１６により形成された出力信号５
Ａ，５Ｂ，５Ｃ，５Ｄは、シフトレジスタ８からの順次
選択パルス１Ｕ，２Ｕ，３Ｕ，４Ｕの“Ｈ”の期間のみ
に、アナログスイッチＳ₁がオンすることにより、デー
タ線Ｌ₁，Ｌ₂，Ｌ₃，Ｌ₄に供給され、データ線Ｌ₁，
Ｌ₂，Ｌ₃，Ｌ₄を駆動する。

【００３２】上記で示した動作の繰り返しによって、出
力信号５Ａはデータ線Ｌ₁，Ｌ₅，Ｌ₉，…に、出力信号
５Ｂはデータ線Ｌ₂，Ｌ₆，Ｌ₁₀，…に、出力信号５Ｃは
データ線Ｌ₃，Ｌ₇，Ｌ₁₁，…に、出力信号５Ｄはデータ
線Ｌ₄，Ｌ₈，Ｌ₁₂，…，Ｌ_mに、それぞれ供給され、各
データ線を駆動する。

【００３３】ここで、出力信号５Ａに着目すると、特定
の期間中に電圧が上がり、画像変化信号の変化の直後を
強調するポストシュートの電圧波形が生ずる。しかし、
このポストシュートは、図６に示すように３画素分の期
間だけしか保持されていないので、アナログスイッチＳ
₁，…，Ｓ_mのオン期間Ｔ_maxは、図４に示したと同様、
従来の４画素分の期間から３画素分の期間に短縮される
ことになる。

【００３４】以上のように、本実施例によれば、図５に
示す係数加算回路５を用いた場合、４個のサンプルホー
ルド回路３Ａ〜３Ｄからのサンプル出力信号４Ａ〜４Ｄ
を有効に用いることにより、出力信号５Ａに示したポス
トシュートのみの補正効果を、アクティブマトリクス型
液晶表示装置１０の画面上に発生させることができる。

【００３５】従って、本実施例によれば、図３または図
５に示す係数加算回路５を用いることにより、プリシュ
ート，ポストシュートの一方のみの補正効果を発生する
ことができ、さらに、データ出力用のアナログスイッチ
Ｓ₁，…，Ｓ_mの実効的なオン期間Ｔ_maxを最大３画素分
の期間までとることができる。

【００３６】また、図７は図１における係数加算回路５
の別の具体例を示すブロック図である。図７に示す係数
加算回路５は、画像変化信号の変化の前後を強調する輪
郭成分（プリシュート及びポストシュート）の補正効果
を実現する回路である。図７において、１７，１９は加
算器、１８は係数器である。

【００３７】図８は図７の係数加算回路５を用いた場合
における図１の要部信号の波形を示す波形図である。次
に、動作を説明する。

【００３８】図７の係数加算回路５において、図３の構
成と異なる点は、係数加算回路５内の４系統の演算処理
回路１３，１４，１５，１６が、それぞれ、３つのサン
プリング出力信号を入力としている点である。すなわ
ち、それぞれの入力信号は（４Ａ，４Ｂ，４Ｃ），（４
Ｂ，４Ｃ，４Ｄ），（４Ｃ，４Ｄ，４Ａ），（４Ｄ，４
Ａ，４Ｂ）の組合せとなっている。

【００３９】ここで、係数加算回路５内の演算処理回路
１３を例にとると、サンプリング出力信号４Ａと４Ｃは
加算器１７により加算され、この加算器１７の出力信号
は係数器１８により（−１／Ｋ）倍された後、加算器１
９によりサンプリング出力信号４Ｂと加算され、出力信
号５Ａを得る。同様に、演算処理回路１４，１５，１６
において、それぞれ、出力信号５Ｂ，５Ｃ，５Ｄが得ら
れる。

【００４０】その後、係数加算回路５内の演算処理回路
１３，１４，１５，１６により形成された出力信号５
Ａ，５Ｂ，５Ｃ，５Ｄは、シフトレジスタ８からの順次
選択パルス１Ｕ，２Ｕ，３Ｕ，４Ｕの“Ｈ”の期間のみ
に、アナログスイッチＳ₁がオンすることにより、デー
タ線Ｌ₁，Ｌ₂，Ｌ₃，Ｌ₄に供給され、データ線Ｌ₁，
Ｌ₂，Ｌ₃，Ｌ₄を駆動する。

【００４１】上記で示した動作の繰り返しによって、出
力信号５Ａはデータ線Ｌ₁，Ｌ₅，Ｌ₉，…に、出力信号
５Ｂはデータ線Ｌ₂，Ｌ₆，Ｌ₁₀，…に、出力信号５Ｃは
データ線Ｌ₃，Ｌ₇，Ｌ₁₁，…に、出力信号５Ｄはデータ
線Ｌ₄，Ｌ₈，Ｌ₁₂，…，Ｌ_mに、それぞれ供給され、各
データ線を駆動する。

【００４２】ここで、出力信号５Ｃに着目すると、特定
の期間中に電圧が下がり、画像変化信号の変化の直前を
強調するプリシュートの電圧波形が生ずる。また、出力
信号５Ｄに着目すると、特定の期間中に電圧が上がり、
画像変化信号の変化の直後を強調するポストシュートの
電圧波形が生ずる。しかし、このプリシュート，ポスト
シュートは、図８に示すように２画素分の期間だけしか
保持されていないので、アナログスイッチＳ₁，…，Ｓ_m
のオン期間Ｔ_maxは、従来の４画素分の期間から２画素
分の期間に短縮されることになる。

【００４３】以上のように、本実施例によれば、図７に
示す係数加算回路５を用いた場合、４個のサンプルホー
ルド回路３Ａ〜３Ｄからのサンプル出力信号４Ａ〜４Ｄ
を有効に用いることにより、出力信号５Ｃ，５Ｄに示し
たプリシュート，ポストシュートの補正効果を、アクテ
ィブマトリクス型液晶表示装置１０の画面上に発生させ
ることができる。

【００４４】従って、本実施例によれば、図７に示す係
数加算回路５を用いることにより、データ出力用のアナ
ログスイッチＳ₁，…，Ｓ_mの実効的なオン期間Ｔ_maxは
最大２画素分となり、図３または図５の具体例よりも劣
ることになるが、アパーチャ補償の観点からみれば、プ
リシュート，ポストシュートの両方の補正効果を画面上
に発生させることができ、水平ドライバＨＤの動作速度
さえ確保されていれば、画質的にさらにメリハリの効い
た画像を得ることができる。

【００４５】次に、図９は本発明の第２の実施例として
のデータ側駆動回路を示す回路図である。本実施例で
は、プリシュート，ポストシュートの両方の補正効果を
画面上に発生させることができ、さらに、データ出力用
のアナログスイッチＳ₁，…，Ｓ_mの実効的なオン期間Ｔ
_maxを最大４画素分に延長することができる。

【００４６】本実施例が、図１に示した実施例と異なる
点は、係数加算回路５と水平ドライバＨＤとの間に、も
う一つプリサンプリング回路５１を追加している点であ
る。なお、係数加算回路５には、図７に示した係数加算
回路５を用いている。

【００４７】図９において、５１はプリサンプリング回
路であり、アナログスイッチＥ〜Ｈとホールド容量Ｃｅ
〜Ｃｈとバッファアンプ１Ｅ〜１Ｈから成る４個のサン
プルホールド回路と、アナログスイッチＥ〜Ｈの開閉を
制御する４相クロック発生回路２０と、で構成されてい
る。

【００４８】図１０は図９の要部信号の波形を示す波形
図である。次に、動作を説明する。４相クロック発生回
路２０からのクロック２Ｅ〜２Ｈのタイミングに対し
て、プリサンプリング回路５０からの出力信号４Ａ〜４
Ｄのタイミングが、図１０に示す如くになっているとす
る。係数加算回路５内の各演算処理回路１３〜１６から
出力される出力信号５Ａ〜５Ｄの波形は、図１０に示す
ように、図８と同様である。

【００４９】ここで、出力信号５Ｃに着目すると、図１
０に示す時刻ｔ₁からｔ₂のクロック２Ｇの“Ｈ”の期間
に、サンプルホールド回路６Ｃ内のアナログスイッチＧ
がオンすることにより、プリシュート成分Ｐ３がサンプ
リングされ、ホールド容量Ｃｇにホールドされた後、バ
ッファアンプ１Ｇを介して、そのレベルを時刻ｔ₁から
ｔ₃の期間だけ保持するサンプリング出力信号７Ｃとし
て水平ドライバＨＤへ出力される。

【００５０】他の出力信号５Ａ，５Ｂ，５Ｄについても
同様に、クロック２Ｅ，２Ｆ，２Ｈの“Ｈ”の期間に、
サンプルホールド回路６Ａ，６Ｂ，６Ｄ内のアナログス
イッチＥ，Ｆ，Ｈがオンすることにより、それぞれの信
号成分Ｐ１，Ｐ２，Ｐ４がサンプリングされ、ホールド
容量Ｃｅ，Ｃｆ，Ｃｈにホールドされた後、バッファア
ンプ１Ｅ，１Ｆ，１Ｈを介して、それぞれのレベルを保
持するサンプリング出力信号７Ａ，７Ｂ，７Ｄとして水
平ドライバＨＤへ出力される。

【００５１】その後、水平ドライバＨＤ入力された各サ
ンプリング出力信号７Ａ〜７Ｄは、アナログスイッチＳ
₁，…，Ｓ_mの開閉を制御するシフトレジスタ８からの順
次選択パルス１Ｕ〜４Ｕの“Ｈ”の期間のみに、アナロ
グスイッチＳ₁，Ｓ₂，Ｓ₃，Ｓ₄がオンすることにより、
データ線Ｌ₁，Ｌ₂，Ｌ₃，Ｌ₄に導かれ、データ線Ｌ₁，
Ｌ₂，Ｌ₃，Ｌ₄を駆動する。

【００５２】本実施例によれば、係数加算回路５と水平
ドライバＨＤとの間に、もう一つプリサンプリング回路
５１を追加することにより、プリシュート，ポストシュ
ートの両方の補正効果を画面上に発生させることがで
き、さらに、データ出力用のアナログスイッチＳ₁，
…，Ｓ_mの実効的なオン期間Ｔ_maxを最大４画素分までと
ることができる。

【００５３】次に、図１１は本発明の第３の実施例とし
てのデータ側駆動回路を示す回路図である。図１１にお
いて、５２はプリサンプリング回路であり、アナログス
イッチＡ〜Ｄとホールド容量Ｃａ〜Ｃｄとバッファアン
プ１Ａ〜１Ｄから成る４個のサンプルホールド回路３Ａ
〜３Ｄと、アナログスイッチＡ〜Ｄを制御する４相クロ
ック発生回路２と、を有するほか、加算器２１〜２４
と、係数器２５〜２８と、を有している。

【００５４】本実施例においても、図９に示した実施例
と同様、プリシュート，ポストシュートの両方の補正効
果を画面上に発生させることができ、さらに、データ出
力用のアナログスイッチＳ₁，…，Ｓ_mの実効的なオン期
間Ｔ_maxを最大４画素分に延長することができる。

【００５５】本実施例が、図９に示した実施例と異なる
点は、係数加算回路５と水平ドライバＨＤとの間にもう
一つプリサンプリング回路５１を追加する代わりに、係
数加算回路５の前段にあるサンプリング回路５０の構成
に、さらに加算器２１〜２４と係数器２５〜２８を設け
て、サンプリング回路５２とした点である。なお、係数
加算回路５には、図７に示した係数加算回路５を用いて
いる。

【００５６】プリサンプリング回路５２内の係数器２５
〜２８は、それぞれ、前段のサンプルホールド回路内の
アナログスイッチＡ〜Ｄによりサンプリングした信号
を、係数倍して出力する。また、加算器２１〜２４は、
それぞれ、入力端子１からのビデオ信号と係数器２５〜
２８からの係数倍した信号とを加算する。その加算器２
１〜２４からの加算出力信号は、サンプルホールド回路
３Ａ〜３Ｄ内のアナログスイッチＡ〜Ｄに入力され、サ
ンプリングされる。

【００５７】この構成によれば、図９に示した実施例の
ように、係数加算回路５と水平ドライバＨＤとの間にも
う一つプリサンプリング回路を設けることなく、プリシ
ュート，ポストシュートの両方の補正効果を画面上に発
生させることができ、さらに、データ出力用のアナログ
スイッチＳ₁，…，Ｓ_mの実効的なオン期間Ｔ_maxを最大
４画素分までとることができる。

【００５８】最後に、図１２は本発明の第４の実施例と
してのデータ側駆動回路を示す回路図である。本実施例
は、図９に示したデータ側駆動回路をアナログ処理から
ディジタル処理に置き換えた場合の実施例である。即
ち、図１２において、４相クロック発生回路２とラッチ
回路５２がプリサンプリング回路５０に、４相クロック
発生回路２０とラッチ回路５５がプリサンプリング回路
５１に、それぞれ相当する。

【００５９】図１２に示すように、Ａ／Ｄ変換器３０に
よってディジタル化されたビデオ信号は、４相クロック
発生回路２で制御されたラッチ回路５３により直並列変
換された後、ディジタル的に係数加算を行なう係数加算
回路５４に供給される。アパーチャ補正された出力信号
５Ａ，５Ｂ，５Ｃ，５Ｄは、４相クロック発生回路２０
で制御されたラッチ回路５５によりホールドされ、それ
ぞれの出力信号はＤ／Ａ変換器３１〜３４によりアナロ
グのビデオ信号に変換され、水平ドライバＨＤに入力さ
れる。

【００６０】このように、ビデオ信号をディジタル的に
処理する場合においても、回路動作及びその輪郭補正効
果は、図９に示した実施例とほぼ同様なものとすること
ができる。

【００６１】以上の各実施例では、プリサンプリング回
路にサンプルホールド回路を４個用いた場合について説
明したが、サンプルホールド回路の個数が４個以外の場
合でも、３個以上あれば、同様な効果が得られるのは明
らかである。

【００６２】また、主に水平ドライバの駆動周波数の低
減とフリッカ防止を目的とした極性反転ビデオ信号、デ
ータ線の上下くし形引出し等を用いたプリサンプリング
回路を用いたデータ側駆動回路にも、係数加算回路を設
けることにより、同様に、アパーチャ補正機能を付加す
ることができる。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
ビデオ信号を直並列変換して得られらるサンプリング出
力信号を係数加算回路の入力信号として用いることによ
り、水平ドライバの駆動周波数を低減する機能及びアパ
ーチャ補償機能を実現することができる。しかも、アパ
ーチャ補償回路を別個に設ける必要はないので、回路規
模が大きくなることはない。また、係数加算回路の構成
とその入力信号の組合せにより、データ出力用のアナロ
グスイッチの実効的なオン期間を可変することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのデータ側駆動回
路を示す回路図である。

【図２】図１におけるアクティブマトリクス型液晶表示
装置１０の一画素部分の等価回路を示す回路図である。

【図３】図１における係数加算回路５の一具体例を示す
ブロック図である。

【図４】図３の係数加算回路５を用いた場合における図
１の要部信号の波形を示す波形図である。

【図５】図１における係数加算回路５の他の具体例を示
すブロック図である。

【図６】図５の係数加算回路５を用いた場合における図
１の要部信号の波形を示す波形図である。

【図７】図１における係数加算回路５の別の具体例を示
すブロック図である。

【図８】図７の係数加算回路５を用いた場合における図
１の要部信号の波形を示す波形図である。

【図９】本発明の第２の実施例としてのデータ側駆動回
路を示す回路図である。

【図１０】図９の要部信号の波形を示す波形図である。

【図１１】本発明の第３の実施例としてのデータ側駆動
回路を示す回路図である。

【図１２】本発明の第４の実施例としてのデータ側駆動
回路を示す回路図である。

【図１３】従来のデータ側駆動回路を示す回路図であ
る。

【図１４】図１３の要部信号の波形を示す波形図であ
る。

【図１５】従来のアパーチャ補償回路を示すブロック図
である。

【図１６】図１５の要部信号の波形を示す波形図であ
る。

【符号の説明】

１…入力端子、２，２０…４相クロック発生回路、３Ａ
〜３Ｄ，６Ａ〜６Ｄ…サンプルホールド回路、Ｃａ〜Ｃ
ｈ…ホールド容量、５，５４…係数加算回路、８…シフ
トレジスタ、１０…アクティブマトリクス形液晶表示装
置、１２，１８，２５〜２８…係数器、１１，１７，１
９，２１〜２４…加算器、Ａ〜Ｈ，Ｓ₁，…，Ｓ_m…アナ
ログスイッチ、ＨＤ…水平ドライバ、３０…Ａ／Ｄ変換
器、３１〜３４…Ｄ／Ａ変換器、５０〜５２…プリサン
プリング回路、５３，５５…ラッチ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 俊彦 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所映像メディア研究所 内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/66

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力されたビデオ信号をそれぞれ順次サ
   ンプリングして、所定の期間ホールドし出力する複数個
   のサンプルホールド回路を備えたプリサンプリング回路
   と、該プリサンプリング回路における各々のサンプルホ
   ールド回路から出力された出力信号をそれぞれ少なくと
   も２つ以上入力し、所定の係数を乗算すると共に信号同
   士を加算して出力する複数個の演算処理回路を備えた係
   数加算回路と、該係数加算回路における各々の演算処理
   回路から出力された出力信号を、マトリクス形表示装置
   の各データ線に順次供給して、各データ線を駆動する水
   平ドライバと、で構成され、前記水平ドライバの駆動周
   波数を低減し得ると共に、アパーチャ補償を行ない得る
   ことを特徴とするデータ側駆動回路。
2. 【請求項２】 入力されたビデオ信号をそれぞれ順次サ
   ンプリングして、所定の期間ホールドし出力する複数個
   のサンプルホールド回路を備えた第１のプリサンプリン
   グ回路と、該第１のプリサンプリング回路における各々
   のサンプルホールド回路から出力された出力信号をそれ
   ぞれ少なくとも２つ以上入力し、所定の係数を乗算する
   と共に信号同士を加算して出力する複数個の演算処理回
   路を備えた係数加算回路と、該係数加算回路における各
   々の演算処理回路から出力された出力信号を、それぞれ
   順次サンプリングして、所定の期間ホールドし出力する
   複数個のサンプルホールド回路を備えた第２のプリサン
   プリング回路と、該第２のプリサンプリング回路におけ
   る各々のサンプルホールド回路から出力された出力信号
   を、マトリクス形表示装置の各データ線に順次供給し
   て、各データ線を駆動する水平ドライバと、で構成さ
   れ、前記水平ドライバの駆動周波数を低減し得ると共
   に、アパーチャ補償を行ない得ることを特徴とするデー
   タ側駆動回路。
3. 【請求項３】 ビデオ信号をそれぞれ入力し、かつ、第
   １の出力信号をそれぞれ少なくとも１つ以上入力し、所
   定の係数を乗算すると共に信号同士を加算して出力する
   複数個の演算処理回路、及び、各演算処理回路とそれぞ
   れ一対一に対応し、対応する演算処理回路から出力され
   た出力信号をそれぞれ順次サンプリングして前記第１の
   出力信号として出力すると共に、所定の期間ホールドし
   第２の出力信号として出力する複数個のサンプルホール
   ド回路を備えたプリサンプリング回路と、該プリサンプ
   リング回路における各々のサンプルホールド回路から出
   力された前記第２の出力信号をそれぞれ少なくとも２つ
   以上入力し、所定の係数を乗算すると共に信号同士を加
   算して出力する複数個の演算処理回路を備えた係数加算
   回路と、該係数加算回路における各々の演算処理回路か
   ら出力された出力信号を、マトリクス形表示装置の各デ
   ータ線に順次供給して、各データ線を駆動する水平ドラ
   イバと、で構成され、前記水平ドライバの駆動周波数を
   低減し得ると共に、アパーチャ補償を行ない得ることを
   特徴とするデータ側駆動回路。
4. 【請求項４】 入力されたアナログのビデオ信号をディ
   ジタルのビデオ信号に変換して出力するアナログ／ディ
   ジタル変換器と、該アナログ／ディジタル変換器から出
   力されたビデオ信号をそれぞれ順次ラッチして出力する
   複数個のラッチ手段を備えた第１のラッチ回路と、該第
   １のラッチ回路における各々のラッチ手段から出力され
   た出力信号をそれぞれ少なくとも２つ以上入力し、所定
   の係数を乗算すると共に信号同士を加算して出力する複
   数個の演算処理回路を備えた係数加算回路と、該係数加
   算回路における各々の演算処理回路から出力された出力
   信号を、それぞれ順次ラッチして出力する複数個のラッ
   チ手段を備えた第２のラッチ回路と、該第２のラッチ回
   路における各々のラッチ手段から出力されたディジタル
   の信号をそれぞれアナログの信号に変換して出力する複
   数個のディジタル／アナログ変換器と、各々のディジタ
   ル／アナログ変換器から出力された出力信号を、マトリ
   クス形表示装置の各データ線に順次供給して、各データ
   線を駆動する水平ドライバと、で構成され、前記水平ド
   ライバの駆動周波数を低減し得ると共に、アパーチャ補
   償を行ない得ることを特徴とするデータ側駆動回路。