JPH0715673A - Solid-state image pickup device - Google Patents
Solid-state image pickup deviceInfo
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- JPH0715673A JPH0715673A JP5178556A JP17855693A JPH0715673A JP H0715673 A JPH0715673 A JP H0715673A JP 5178556 A JP5178556 A JP 5178556A JP 17855693 A JP17855693 A JP 17855693A JP H0715673 A JPH0715673 A JP H0715673A
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- clock
- pulse
- scanning
- vertical
- vertical scanning
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Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、インターレース走査
とノン・インターレース走査のいずれの走査にも対応可
能な電子シャッター機能を有する固体撮像装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device having an electronic shutter function capable of both interlaced scanning and non-interlaced scanning.
【０００２】[0002]
【従来の技術】従来、標準テレビ方式のインターレース
走査や、順次走査（ノン・インターレース走査）を、Ｘ
Ｙアドレス型イメージ・センサに適用し、両走査モード
を切り替え可能にし、且つ電子シャッター機能を実現す
る場合の構成としては、例えば本出願人が特願平４−２
８３５０６号で提案した方式がある。図17に、その構成
例を示す。この構成例のイメージ・センサは、２次元ア
レイ状に並べられた光電変換素子からなる画素１、列選
択のための水平走査回路２、水平選択線に接続された水
平選択スイッチ３、出力信号線４、行選択のための第１
及び第２の垂直走査回路５Ｌ，５Ｒ、走査回路制御クロ
ック発生回路６により構成されている。垂直走査回路５
Ｌ並びに５Ｒは同一の回路構成となっており、垂直選択
線への接続態様が異なるだけである。そして、第１の垂
直走査回路５Ｌの各単位段を構成する単位ユニットを奇
数番目の垂直選択線群に対して１対１に対応させると共
に、第２の垂直走査回路５Ｒの各単位段を構成する単位
ユニットを偶数番目の垂直選択線群に対応させ、更に前
記第１及び第２の垂直走査回路５Ｌ，５Ｒを駆動するた
めのクロック群Φ０−Ｌ，Φ１−Ｌ，Φ２−Ｌ，ΦST−
Ｌ、及びΦ０−Ｒ，Φ１−Ｒ，Φ２−Ｒ，ΦST−Ｒを、
走査回路制御クロック発生回路６により制御して、走査
モードを切り替えられるように構成するものである。2. Description of the Related Art Conventionally, standard TV system interlaced scanning and sequential scanning (non-interlaced scanning)
As a configuration in which the present invention is applied to a Y-address type image sensor, both scanning modes can be switched, and an electronic shutter function is realized, for example, the applicant of the present invention has a patent application 4-2
There is a method proposed in No. 83506. FIG. 17 shows a configuration example thereof. The image sensor of this configuration example includes a pixel 1 composed of photoelectric conversion elements arranged in a two-dimensional array, a horizontal scanning circuit 2 for column selection, a horizontal selection switch 3 connected to a horizontal selection line, and an output signal line. 4, first for row selection
And the second vertical scanning circuits 5L and 5R, and the scanning circuit control clock generating circuit 6. Vertical scanning circuit 5
L and 5R have the same circuit configuration, and are different only in the connection mode to the vertical selection line. Then, the unit units constituting each unit stage of the first vertical scanning circuit 5L are made to correspond to the odd-numbered vertical selection line groups one to one, and each unit stage of the second vertical scanning circuit 5R is constituted. Unit units corresponding to even-numbered vertical selection line groups, and further clock groups Φ0-L, Φ1-L, Φ2-L, ΦST- for driving the first and second vertical scanning circuits 5L and 5R.
L and Φ0-R, Φ1-R, Φ2-R, ΦST-R,
The scanning mode is controlled by the scanning circuit control clock generating circuit 6 so that the scanning mode can be switched.
【０００３】ここで、第１及び第２の垂直走査回路５
Ｌ，５Ｒの構成について具体的に説明する。まず従来の
垂直走査回路に用いられているシフト・レジスタとして
は、図２に示したクロックド・インバータ２段によって
１ユニット７を構成する方式があり、これを模式的なシ
ンボルを用いて示すと図３のように表される。図４にそ
の動作タイミングを示す。クロックはΦ１，Φ２の２相
で、初段ユニット７の入力にスタート・パルスΦSTが印
加されることにより、クロックΦ１の立ち上がりに同期
して各ユニット７の出力端子ＳＲ１，ＳＲ２，ＳＲ３，
・・・ より順次出力がなされ、クロックΦ２の立ち上がり
に同期して各ユニット７の出力端子＊ＳＲ0.５，＊ＳＲ
1.５，＊ＳＲ2.５，・・・ より順次出力がなされるように
なっている。Here, the first and second vertical scanning circuits 5
The configuration of L and 5R will be specifically described. First, as a shift register used in a conventional vertical scanning circuit, there is a method of forming one unit 7 by two stages of clocked inverters shown in FIG. 2, and this is shown by using a schematic symbol. It is represented as in FIG. FIG. 4 shows the operation timing. The clock has two phases of Φ1 and Φ2, and the start pulse ΦST is applied to the input of the first stage unit 7, so that the output terminals SR1, SR2, SR3 of each unit 7 are synchronized with the rising of the clock Φ1.
... are sequentially output, and the output terminals * SR0.5, * SR of each unit 7 are synchronized with the rising edge of the clock Φ2.
Output from 1.5, * SR2.5, ...
【０００４】図18に、このように構成したシフト・レジ
スタを用いて構成した従来の垂直走査回路の構成図を示
す。単位ユニットであるシフト・レジスタ・ユニット12
は、パルス・シフト・ユニット12Ａと、シフト・パルス
の立ち上がり，立ち下がり遷移等を検出してパルスを発
生する出力パルス生成ユニット12Ｂから構成されてい
る。FIG. 18 shows a block diagram of a conventional vertical scanning circuit constructed by using the shift register constructed as described above. Shift register unit 12 which is a unit
Is composed of a pulse shift unit 12A and an output pulse generation unit 12B which detects the rising and falling transitions of the shift pulse and generates a pulse.
【０００５】図19に、その動作タイミングを示す。クロ
ックはΦ０，Φ１，Φ２の３相で、初段のパルス・シフ
ト・ユニット12Ａの入力にスタート・パルスΦSTが印加
されることにより、クロックΦ１の立ち上がり及び立ち
下がりに同期して、各出力パルス生成ユニット12Ｂの出
力端子Ｓ１，Ｓ２，Ｓ３，・・・ より順次出力がなされる
ようになっている。またシフト・パルスＳＲ１，ＳＲ
２，・・・ の立ち下がり位置でも、クロックΦ２の立ち上
がりからクロックΦ１の立ち上がりまでの間に、出力が
なされる構成となっている。FIG. 19 shows the operation timing. The clock has three phases of Φ0, Φ1, and Φ2, and when the start pulse ΦST is applied to the input of the first-stage pulse shift unit 12A, each output pulse is generated in synchronization with the rising and falling of the clock Φ1. Outputs are sequentially output from the output terminals S1, S2, S3, ... Of the unit 12B. Also shift pulses SR1, SR
Even at the falling positions of 2, ..., Output is made between the rising of the clock Φ2 and the rising of the clock Φ1.
【０００６】また、前記シフト・レジスタは図19に示し
た動作モード以外の異なった動作モードでも動作が可能
である。その動作タイミングの例を図20に示す。図20の
タイミング図で示した動作モードと異なる点は、３相の
クロックΦ０，Φ１，Φ２のうち、クロックΦ０とΦ２
は図19に示した動作モードと同様なタイミングでパルス
が印加されるものの、クロックΦ１は図19の動作モード
と異なりクロックΦ０の２倍の周期となっており、クロ
ックΦ０のハイ・レベルが１周期毎に失われたパルス
が、クロックΦ１として印加されている点にある。この
ようなクロックΦ０，Φ１，Φ２を印加することによ
り、パルス・シフト・ユニット12ＡはクロックΦ１とΦ
２により駆動されることになるので、パルス・シフトの
周期はクロックΦ１の周期：Ｔ1 ＝２・Ｔ2 ＝２・Ｔ0
となり、一方、シフト・パルスの立ち上がり及び立ち下
がり遷移を検出してパルスを発生する出力パルス生成ユ
ニット12Ｂは、クロックΦ０及びパルス・シフト・ユニ
ット12Ａの出力により駆動されるので、各出力パルス生
成ユニット12Ｂの出力端子Ｓ１，Ｓ２，Ｓ３，・・・ から
出力される選択パルスの有効パルス幅は、シフト・パル
スＳＲ１，ＳＲ２，ＳＲ３，・・・ の立ち上がり遷移にお
いては、クロックΦ０とΦ２の周期：Ｔ0 ＝Ｔ2＝Ｔ1
／２となり、シフト・パルスＳＲ１，ＳＲ２，ＳＲ３，
・・・ の立ち下がり遷移においては、クロックΦ２の立ち
上がりからクロックΦ０の立ち上がりまでの間、並びに
クロックΦ０の立ち下がりからクロックΦ１の立ち上が
りまでの間の２回、出力がなされるようになっている。The shift register can also operate in different operation modes other than the operation mode shown in FIG. An example of the operation timing is shown in FIG. The difference from the operation mode shown in the timing diagram of FIG. 20 is that among the three-phase clocks Φ0, Φ1, and Φ2, the clocks Φ0 and Φ2
, Pulses are applied at the same timing as in the operation mode shown in FIG. 19, but the clock Φ1 has a period twice that of the clock Φ0 unlike the operation mode in FIG. 19, and the high level of the clock Φ0 is 1 The pulse lost in each cycle is applied as the clock Φ1. By applying such clocks Φ0, Φ1, and Φ2, the pulse shift unit 12A can generate the clocks Φ1 and Φ2.
Since it is driven by 2, the pulse shift cycle is the cycle of the clock Φ1: T 1 = 2 · T 2 = 2 · T 0.
On the other hand, since the output pulse generation unit 12B that detects the rising and falling transitions of the shift pulse and generates the pulse is driven by the clock Φ0 and the output of the pulse shift unit 12A, each output pulse generation unit The effective pulse width of the selection pulse output from the output terminals S1, S2, S3, ... Of the 12B is the period of the clocks Φ0 and Φ2 at the rising transition of the shift pulses SR1, SR2, SR3 ,. T 0 = T 2 = T 1
/ 2, and the shift pulses SR1, SR2, SR3
In the falling transition of ..., Output is performed twice from the rising edge of the clock Φ2 to the rising edge of the clock Φ0 and from the falling edge of the clock Φ0 to the rising edge of the clock Φ1. .
【０００７】次に、このように構成したシフト・レジス
タを用いた固体撮像装置の動作について説明する。ま
ず、図21及び図22に示す動作タイミング図に基づいて、
インターレース走査時の動作について説明する。なお、
図21と図22は本来一体的なものを分割したもので、点線
で示しているタイミングは同一のタイミングである。第
１フィールドと第２フィールドを識別するフィールド・
インデックス・パルスＦＩと、第１及び第２の垂直走査
回路５Ｌ，５Ｒを駆動するための基本クロックΦ１，Φ
２、及び垂直走査スタート・パルスΦSTは、走査回路制
御クロック発生回路６に入力され、該回路において第１
及び第２の垂直走査回路５Ｌ，５Ｒに入力されるパルス
群Φ０−Ｌ，Φ１−Ｌ，Φ２−Ｌ，ΦST−Ｌ及びΦ０−
Ｒ，Φ１−Ｒ，Φ２−Ｒ，ΦST−Ｒにそれぞれ加工さ
れ、それぞれ第１及び第２の垂直走査回路５Ｌ，５Ｒに
入力される。Next, the operation of the solid-state image pickup device using the shift register thus constructed will be described. First, based on the operation timing charts shown in FIGS. 21 and 22,
The operation during interlaced scanning will be described. In addition,
FIG. 21 and FIG. 22 are obtained by dividing an originally integrated one, and the timings shown by dotted lines are the same timing. A field that identifies the first and second fields
Index pulse FI and basic clocks Φ1 and Φ for driving the first and second vertical scanning circuits 5L and 5R
2, and the vertical scanning start pulse ΦST is input to the scanning circuit control clock generation circuit 6, and the first
And pulse groups Φ0-L, Φ1-L, Φ2-L, ΦST-L and Φ0- input to the second vertical scanning circuits 5L and 5R.
R, Φ1-R, Φ2-R, and ΦST-R are respectively processed and input to the first and second vertical scanning circuits 5L and 5R, respectively.
【０００８】インターレース・モードにおいては、走査
回路制御クロック発生回路６において、基本クロックΦ
１はそのままΦ０−Ｌ，Φ１−Ｌ、及びΦ０−Ｒ，Φ１
−Ｒとして出力され、また基本クロックΦ２はそのまま
Φ２−Ｌ，Φ２−Ｒとして出力される。更に、フィール
ド・インデックス・パルスＦＩがロー・レベルである第
１フィールドにおいては、第１の垂直走査回路５Ｌに入
力されるスタート・パルスΦST−Ｌは、第２の垂直走査
回路５Ｒに入力されるスタート・パルスΦST−Ｒより
も、基本クロックΦ１の１周期分先行して入力されるよ
うに制御される。これにより、第１の垂直走査回路５Ｌ
及び第２の垂直走査回路５Ｒの中をシフトするパルス
は、基本クロックΦ１の１周期分の位相差を有するた
め、シフト・パルスの立ち上がり遷移を検出して生成さ
れる、クロックΦ１の立ち上がりからクロックΦ０の立
ち上がりの間にわたるパルスＳ１−Ｌ，Ｓ２−Ｌ，Ｓ３
−Ｌ，・・・ Ｓ１−Ｒ，Ｓ２−Ｒ，Ｓ３−Ｒ，・・・ で選択
される選択行すなわち垂直選択線はＬ１，Ｌ２とＲ１，
Ｌ３とＲ２，・・・ の順番となる。またシフト・パルスの
立ち下がり遷移を検出して生成されるパルスは、クロッ
クΦ２の立ち上がりからクロックΦ１の立ち上がりの間
にわたり、垂直選択線をＬ１，Ｌ２とＲ１，Ｌ３とＲ
２，・・・ の順番で選択するように出力される。In the interlace mode, the basic clock Φ is generated in the scanning circuit control clock generating circuit 6.
1 is Φ0-L, Φ1-L, and Φ0-R, Φ1
-R, and the basic clock Φ2 is directly output as Φ2-L and Φ2-R. Further, in the first field in which the field index pulse FI is at the low level, the start pulse ΦST-L input to the first vertical scanning circuit 5L is input to the second vertical scanning circuit 5R. The start pulse ΦST-R is controlled so that it is inputted by one cycle of the basic clock Φ1. As a result, the first vertical scanning circuit 5L
Since the pulse that shifts in the second vertical scanning circuit 5R has a phase difference of one cycle of the basic clock Φ1, it is generated by detecting the rising transition of the shift pulse. Pulses S1-L, S2-L, S3 over the rise of Φ0
-L, ... S1-R, S2-R, S3-R, ... The selected rows, that is, vertical selection lines are L1, L2 and R1,
The order is L3, R2, ... Further, the pulse generated by detecting the falling transition of the shift pulse has vertical selection lines L1, L2 and R1, L3 and R from the rising edge of the clock Φ2 to the rising edge of the clock Φ1.
It is output so as to select in the order of 2, ...
【０００９】よって、クロックΦ１の立ち上がりからク
ロックΦ１の立ち上がりの間にわたる周期、つまり水平
走査期間１周期の中を、クロックΦ１の立ち上がりから
クロックΦ２の立ち上がりの間にわたる期間を画素から
のデータの読み出しに、クロックΦ２の立ち上がりから
クロックΦ１の立ち上がりの間にわたる期間を画素デー
タのリセットに用いるようにイメージ・センサを構成す
れば、スタート・パルスΦSTがハイ・レベルである期間
だけ、画素信号を得るための露光時間が短縮されること
になる。Therefore, the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ1, that is, one horizontal scanning period, is read from the pixel during the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ2. If the image sensor is configured to use the period from the rising edge of the clock Φ2 to the rising edge of the clock Φ1 for resetting the pixel data, the pixel signal can be obtained only during the period when the start pulse ΦST is at the high level. The exposure time will be shortened.
【００１０】一方、フィールド・インデックス・パルス
ＦＩがハイ・レベルである第２フィールドにおいては、
走査回路制御クロック発生回路６により、第１の垂直走
査回路５Ｌに入力されるスタート・パルスΦST−Ｌと第
２の垂直走査回路５Ｒに入力されるスタート・パルスΦ
ST−Ｒの位相が同一となるように制御されて入力され
る。このため第１の垂直走査回路５Ｌ及び第２の垂直走
査回路５Ｒの中をシフトするパルスは同一のタイミング
となり、シフト・パルスの立ち上がり遷移を検出して生
成される、クロックΦ１の立ち上がりからクロックΦ０
の立ち上がりの間にわたる行選択パルスで選択される選
択行、すなわち垂直選択線はＬ１とＲ１，Ｌ２とＲ２，
Ｌ３とＲ３，・・・ の順番となる。またシフト・パルスの
立ち下がり遷移を検出して生成される行選択パルスは、
クロックΦ２の立ち上がりからクロックΦ１の立ち上が
りの間にわたり、垂直選択線をＬ１とＲ１，Ｌ２とＲ
２，Ｌ３とＲ３，・・・ の順番で選択するように出力され
る。On the other hand, in the second field in which the field index pulse FI is at high level,
The start pulse ΦST-L input to the first vertical scanning circuit 5L and the start pulse Φ input to the second vertical scanning circuit 5R are generated by the scanning circuit control clock generation circuit 6.
The signals are controlled and input so that the ST-R phases are the same. Therefore, the pulses for shifting in the first vertical scanning circuit 5L and the second vertical scanning circuit 5R have the same timing, and the rising edge of the clock Φ1 is generated from the rising edge of the clock Φ1 generated by detecting the rising transition of the shift pulse.
Selected rows, that is, vertical selection lines selected by the row selection pulse over the rising edges of L1, L2, R2,
The order is L3, R3, .... Also, the row selection pulse generated by detecting the falling transition of the shift pulse is
From the rising edge of the clock Φ2 to the rising edge of the clock Φ1, the vertical selection lines are L1 and R1, L2 and R.
It is output so as to select in the order of 2, L3, R3, ....
【００１１】よって、フィールド・インデックス・パル
スＦＩがロー・レベルである第１フィールドの場合と同
様に、クロックΦ１の立ち上がりからクロックΦ１の立
ち上がりの間にわたる周期、つまり水平走査期間１周期
の中を、クロックΦ１がハイ・レベルの期間を画素から
のデータの読み出しに、クロックΦ１がロー・レベルの
期間を画素データのリセットに用いるようにイメージ・
センサを構成すれば、スタート・パルスΦSTがハイ・レ
ベルである期間だけ、露光時間が短縮されることにな
る。Therefore, as in the case of the first field in which the field index pulse FI is at the low level, the period from the rising of the clock Φ1 to the rising of the clock Φ1, that is, one cycle of the horizontal scanning period, The image is generated by using the high level period of the clock Φ1 for reading data from the pixel and the low level period of the clock Φ1 for resetting the pixel data.
By configuring the sensor, the exposure time is shortened only during the period when the start pulse ΦST is at the high level.
【００１２】次に、図23及び図24に示すタイミング図を
用いノン・インターレース走査時の動作を説明する。な
お、図20と図21は本来一体的なものを分割したもので、
点線で示しているタイミングは同一のタイミングであ
る。第１及び第２の垂直走査回路５Ｌ，５Ｒを駆動する
ための基本クロックΦ１，Φ２及び垂直走査スタート・
パルスΦSTは、走査回路制御クロック発生回路６に入力
され、該回路６において第１及び第２の垂直走査回路５
Ｌ，５Ｒに入力されるパルス群Φ０−Ｌ，Φ１−Ｌ，Φ
２−Ｌ，ΦST−Ｌ及びΦ０−Ｒ，Φ１−Ｒ，Φ２−Ｒ，
ΦST−Ｒにそれぞれ加工され、それぞれ第１及び第２の
垂直走査回路５Ｌ，５Ｒに入力される。ノン・インター
レース・モードにおいては、基本クロックΦ１はそのま
まΦ０−Ｌ及びΦ０−Ｒとして出力され、また基本クロ
ックΦ２はそのままΦ２−Ｌ，Φ２−Ｒとして出力され
る。しかしながら前述のインターレース走査時とは異な
り、Φ１−Ｌ及びΦ１−Ｒは、基本クロックΦ１のハイ
・レベルが１周期毎に失われた形で供給される。しか
も、Φ１−ＬとΦ１−Ｒはそれぞれの周期の半周期分、
すなわち基本クロックΦ１の１周期分だけ位相がずれた
タイミングとなっている。Next, the operation during non-interlaced scanning will be described with reference to the timing charts shown in FIGS. It should be noted that FIG. 20 and FIG. 21 are originally ones that are divided,
The timing shown by the dotted line is the same timing. Basic clocks Φ1 and Φ2 for driving the first and second vertical scanning circuits 5L and 5R and vertical scanning start
The pulse ΦST is input to the scanning circuit control clock generation circuit 6, and in the circuit 6, the first and second vertical scanning circuits 5
Pulse groups Φ0-L, Φ1-L, Φ input to L and 5R
2-L, ΦST-L and Φ0-R, Φ1-R, Φ2-R,
.PHI.ST-R is processed and input to the first and second vertical scanning circuits 5L and 5R, respectively. In the non-interlaced mode, the basic clock Φ1 is directly output as Φ0-L and Φ0-R, and the basic clock Φ2 is directly output as Φ2-L and Φ2-R. However, unlike the interlaced scanning described above, Φ1-L and Φ1-R are supplied in a form in which the high level of the basic clock Φ1 is lost in each cycle. Moreover, Φ1-L and Φ1-R are half of each cycle,
That is, the timing is shifted by one cycle of the basic clock Φ1.
【００１３】このようなパルス群を第１及び第２の垂直
走査回路５Ｌ，５Ｒに印加することにより、各垂直走査
回路５Ｌ，５Ｒのシフト・レジスタを構成するパルス・
シフト・ユニット12ＡはΦ１−ＬないしΦ１−ＲとΦ２
−ＬないしΦ２−Ｒにより駆動されるので、パルス・シ
フトの周期はΦ１−ＬないしΦ１−Ｒの周期：Ｔ1 ＝２
・Ｔ2 ＝２・Ｔ0 となり、一方、シフト・パルスの立ち
上がり遷移を検出してパルスを発生する出力パルス生成
ユニット12Ｂは、Φ０−Ｌ又はΦ０−Ｒ、及びパルス・
シフト・ユニット12Ａの出力により駆動されるので、シ
フト・パルスの立ち上がり遷移を検出して生成される選
択パルスの幅は、Φ０−Ｌ又はΦ０−ＲとΦ２−Ｌ又は
Φ２−Ｒの周期：Ｔ0 ＝Ｔ2 ＝Ｔ1 ／２となる。よっ
て、シフト・パルスの立ち上がり遷移を検出して生成さ
れる選択パルスで選択される行、すなわち垂直選択線は
Ｌ１，Ｒ１，Ｌ２，Ｒ２，Ｌ３，Ｒ３，・・・ の順番とな
る。またシフト・パルスの立ち下がり遷移を検出して生
成される選択パルスは、Φ２−Ｌ又はΦ２−Ｒの立ち上
がりからΦ０−Ｌ又はΦ０−Ｒの立ち上がりの間、及び
Φ０−Ｌ又はΦ０−Ｒの立ち下がりからΦ１−Ｌ又はΦ
１−Ｒの立ち上がりの間にわたり、垂直選択線をＬ１，
Ｒ１，Ｌ２，Ｒ２，Ｌ３，Ｒ３，・・・ の順番で選択する
ように出力される。By applying such a pulse group to the first and second vertical scanning circuits 5L and 5R, pulse pulses forming a shift register of each vertical scanning circuit 5L and 5R
The shift unit 12A is Φ1-L or Φ1-R and Φ2
Since it is driven by -L to Φ2-R, the period of the pulse shift is Φ1-L to Φ1-R: T 1 = 2.
T 2 = 2 · T 0 , while the output pulse generation unit 12B, which detects the rising transition of the shift pulse and generates a pulse, has a Φ0-L or Φ0-R and a pulse
Since it is driven by the output of the shift unit 12A, the width of the selection pulse generated by detecting the rising transition of the shift pulse is Φ0-L or Φ0-R and Φ2-L or Φ2-R: T 0 = T 2 = T 1/2 . Therefore, the rows selected by the selection pulse generated by detecting the rising transition of the shift pulse, that is, the vertical selection lines are in the order of L1, R1, L2, R2, L3, R3, .... The selection pulse generated by detecting the falling transition of the shift pulse is between the rising edge of Φ2-L or Φ2-R and the rising edge of Φ0-L or Φ0-R and between Φ0-L and Φ0-R. Φ1-L or Φ from the fall
The vertical selection lines L1,
It is output so as to select in the order of R1, L2, R2, L3, R3, ....
【００１４】よって、クロックΦ１の立ち上がりからク
ロックΦ１の立ち上がりの間にわたる周期、つまり水平
走査期間１周期の中を、クロックΦ１がハイ・レベルの
期間を画素からのデータの読み出しに、クロックΦ１が
ロー・レベルの期間を画素データのリセットに用いるよ
うにイメージ・センサを構成すれば、スタート・パルス
ΦSTがハイ・レベルである期間だけ、画素信号を得るた
めの露光時間が短縮されることになる。Therefore, during the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ1, that is, one horizontal scanning period, the high level period of the clock Φ1 is used for reading data from the pixel, and the clock Φ1 is low. If the image sensor is configured to use the level period for resetting the pixel data, the exposure time for obtaining the pixel signal is shortened only during the period when the start pulse ΦST is at the high level.
【００１５】次に、このように構成したシフト・レジス
タを、ＣＭＤ受光素子を用いたイメージ・センサに適用
した場合の垂直走査回路のユニットの従来例を図25に基
づいて説明する。ＣＭＤ受光素子から映像信号を出力さ
せる場合、２次元アレイ状に配列されたＣＭＤ受光素子
の各行の共通ゲート・ラインに印加する信号としては、
蓄積電圧ＶＳＳ、オーバーフロー電圧ＶＯＦ、読み出し
電圧ＶＲＤ、リセット電圧ＶＲＳＴの４つの電圧を時系
列に組み合わせたパルスが必要とされる。まず、最も一
般的な読み出し方式の場合を説明する。非選択行におい
ては、映像信号の水平有効期間中は蓄積電圧ＶＳＳ、水
平帰線期間中はオーバーフロー電圧ＶＯＦとなり、ま
た、選択行においては、映像信号の水平有効期間中は読
み出し電圧ＶＲＤ、水平帰線期間中はリセット電圧ＶＲ
ＳＴが必要とされている。以上のような信号をＣＭＤ受
光素子のゲートに印加するために、前述した選択／非選
択の２値の理論出力が各走査段から得られる構成の回路
と、図25に示すようなレベル・ミックス回路とを備えた
垂直走査回路が用いられる。図25において、13がパルス
・シフト・ユニット、14が出力パルス生成ユニット、15
がレベル・ミックス回路である。この構成においてはク
ロックΦ１の立ち上がりから立ち下がりまでが映像信号
の有効期間に、クロックΦ１の立ち下がりから立ち上が
りまでが水平帰線期間に対応している。Next, a conventional example of a unit of a vertical scanning circuit in the case where the shift register thus constructed is applied to an image sensor using a CMD light receiving element will be described with reference to FIG. When outputting a video signal from the CMD light receiving element, the signal applied to the common gate line of each row of the CMD light receiving elements arranged in a two-dimensional array is
A pulse is required which is a time series combination of four voltages: the storage voltage VSS, the overflow voltage VOF, the read voltage VRD, and the reset voltage VRST. First, the case of the most general reading method will be described. In the non-selected row, the storage voltage VSS is applied during the horizontal effective period of the video signal, and the overflow voltage VOF is applied during the horizontal blanking period. In the selected row, the read voltage VRD and the horizontal return voltage are applied during the horizontal effective period of the video signal. Reset voltage VR during the line period
ST is needed. In order to apply the above signals to the gate of the CMD light receiving element, a circuit having a configuration in which the selected / non-selected theoretical binary output is obtained from each scanning stage and a level mix as shown in FIG. And a vertical scanning circuit having a circuit. In FIG. 25, 13 is a pulse shift unit, 14 is an output pulse generation unit, and 15
Is the level mix circuit. In this configuration, the rise to fall of the clock Φ1 corresponds to the valid period of the video signal, and the fall to rise of the clock Φ1 corresponds to the horizontal blanking period.
【００１６】次に図25に示した垂直走査回路を用いたＣ
ＭＤイメージ・センサのインターレース・モードの動作
を、図26に示すタイミング図に基づいて説明する。ここ
で、シフト・パルスの立ち上がり及び立ち下がりに遷移
してパルスを発生する出力パルス生成ユニット14は、ク
ロックΦ０、及びパルス・シフト・ユニット13からのパ
ルスＳＲｉにより駆動されるので、選択パルスＳｉの幅
はクロックΦ１の立ち上がりからクロックΦ１の立ち上
がりまでの１周期となる。ここで、クロックΦ１の立ち
上がりから立ち下がりまでが映像信号の有効期間であ
り、レベル・ミックス回路15では、選択パルスＳｉのハ
イ・レベルを検出して、選択された垂直選択線に読み出
し電圧ＶＲＤを印加する。一方、水平帰線期間では、ク
ロックΦ１の立ち下がりからΦ１の立ち上がりまでの期
間に、選択パルスＳｉのハイ・レベルを検出して、選択
された垂直選択線にリセット電圧ＶＲＳＴを印加する。
一方、非選択の垂直選択線はクロックΦ１の立ち上がり
から立ち下がりまでの期間に蓄積電圧ＶＳＳを出力し、
クロックΦ１の立ち下がりからΦ１の立ち上がりまでの
期間にはオーバーフロー電圧ＶＯＦを出力する。この場
合、ＣＭＤ受光素子のゲート・ラインに印加されるパル
スは、図26のＧｉに示されるような波形になるので、イ
ンターレース走査が実現できる。Next, C using the vertical scanning circuit shown in FIG.
The operation of the MD image sensor in the interlace mode will be described based on the timing chart shown in FIG. Here, the output pulse generation unit 14 that transitions to the rising edge and the falling edge of the shift pulse to generate a pulse is driven by the clock Φ0 and the pulse SRi from the pulse shift unit 13, so that the selection pulse Si The width is one cycle from the rising of the clock Φ1 to the rising of the clock Φ1. Here, the valid period of the video signal is from the rise to the fall of the clock Φ1, and the level mix circuit 15 detects the high level of the selection pulse Si and applies the read voltage VRD to the selected vertical selection line. Apply. On the other hand, in the horizontal blanking period, the high level of the selection pulse Si is detected and the reset voltage VRST is applied to the selected vertical selection line during the period from the falling edge of the clock Φ1 to the rising edge of Φ1.
On the other hand, the non-selected vertical selection line outputs the accumulated voltage VSS during the period from the rise to the fall of the clock Φ1,
The overflow voltage VOF is output during the period from the fall of the clock Φ1 to the rise of Φ1. In this case, the pulse applied to the gate line of the CMD light receiving element has a waveform as shown by Gi in FIG. 26, so that interlaced scanning can be realized.
【００１７】次に、図27を用いて、インターレース・モ
ードにおいて電子シャッター機能をもたせた場合の動作
を説明する。パルス・シフト・ユニット13の中を遷移す
るシフト・パルスの幅をクロックΦ１の周期以上に設定
した場合、シフト・パルスの立ち上がり及び立ち下がり
に遷移してパルスを発生する出力パルス生成ユニット14
は、クロックΦ０、及びパルス・シフト・ユニット13か
らのパルスＳＲｉにより駆動されるので、シフト・パル
スの立ち上がり遷移においては、選択パルスＳｉの幅は
クロックΦ１の立ち上がりからクロックΦ１の立ち上が
りまでの１周期となる。また、シフト・パルスの立ち下
がりの遷移については、クロックΦ２の立ち上がりから
クロックΦ１の立ち上がりまでの期間となる。ここで、
クロックΦ１の立ち上がりから立ち下がりまでが映像信
号の有効期間であり、レベル・ミックス回路15では、選
択パルスＳｉのハイ・レベルを検出して、選択された垂
直選択線に読み出し電圧ＶＲＤを印加する。また、水平
帰線期間では、クロックΦ２の立ち上がりからΦ１の立
ち上がりまでの期間に、選択パルスＳｉのハイ・レベル
を検出して、選択された垂直選択線にリセット電圧ＶＲ
ＳＴを印加する。これにより、露光時間を通常フィール
ド周期よりも、シフト・パルスＳＲｉの幅だけ短くする
ことができるので、電子シャッターを実現できる。Next, the operation when the electronic shutter function is provided in the interlace mode will be described with reference to FIG. When the width of the shift pulse that transits in the pulse shift unit 13 is set to be equal to or more than the cycle of the clock Φ1, the output pulse generation unit 14 that transits to the rising edge and the falling edge of the shift pulse to generate the pulse.
Is driven by the clock Φ0 and the pulse SRi from the pulse shift unit 13, so that at the rising transition of the shift pulse, the width of the selection pulse Si is one cycle from the rising of the clock Φ1 to the rising of the clock Φ1. Becomes The transition of the falling edge of the shift pulse is the period from the rising edge of the clock Φ2 to the rising edge of the clock Φ1. here,
The valid period of the video signal is from the rising of the clock Φ1 to the falling thereof, and the level mix circuit 15 detects the high level of the selection pulse Si and applies the read voltage VRD to the selected vertical selection line. In the horizontal blanking period, the high level of the selection pulse Si is detected during the period from the rising of the clock Φ2 to the rising of Φ1, and the reset voltage VR is applied to the selected vertical selection line.
Apply ST. As a result, the exposure time can be made shorter than the normal field period by the width of the shift pulse SRi, so that an electronic shutter can be realized.
【００１８】次に、ノン・インターレース・モードの動
作を図28に示すタイミング図に基づいて説明する。図28
において、クロックΦ１は、１周期毎にハイ・レベルが
失われた形で印加されている。ここで、シフト・パルス
の立ち上がり及び立ち下がりに遷移してパルスを発生す
る出力パルス生成ユニット14は、クロックΦ０、及びパ
ルス・シフト・ユニット13からのパルスＳＲｉにより駆
動されるので、選択パルスＳｉの幅はクロックΦ１の立
ち上がりからクロックΦ０の立ち上がりまでとなる。ま
た、パルス・シフト・ユニット13からのパルスＳＲｉの
立ち下がり遷移で、クロックΦ０がロー・レベルの期間
についても、選択パルスの出力がなされる構成となって
いる。ここで、クロックΦ１の立ち上がりから立ち下が
りまでが映像信号の有効期間であり、レベル・ミックス
回路15では、選択パルスＳｉのハイ・レベルを検出し
て、選択された垂直選択線に読み出し電圧ＶＲＤを印加
する。一方、水平帰線期間では、クロックΦ０の立ち下
がりから立ち上がりまでの期間に、選択パルスＳｉのハ
イ・レベルを検出して、選択された垂直選択線にリセッ
ト電圧ＶＲＳＴを印加する。一方、非選択の垂直選択線
には、クロックΦ１の立ち上がりから立ち下がりまでの
期間に蓄積電圧ＶＳＳを出力し、クロックΦ０の立ち下
がりから立ち上がりまでの期間にはオーバーフロー電圧
ＶＯＦを出力する。この場合、ＣＭＤ受光素子のゲート
・ラインに印加されるパルスは、図28のＧｉに示される
ような波形になるので、ノン・インターレース走査が実
現できる。Next, the operation of the non-interlaced mode will be described based on the timing chart shown in FIG. Figure 28
In, the clock Φ1 is applied such that the high level is lost in each cycle. Here, the output pulse generation unit 14 that transitions to the rising edge and the falling edge of the shift pulse to generate a pulse is driven by the clock Φ0 and the pulse SRi from the pulse shift unit 13, so that the selection pulse Si The width is from the rising edge of the clock Φ1 to the rising edge of the clock Φ0. Also, the selection pulse is output even during the period when the clock Φ0 is at the low level by the falling transition of the pulse SRi from the pulse shift unit 13. Here, the valid period of the video signal is from the rise to the fall of the clock Φ1, and the level mix circuit 15 detects the high level of the selection pulse Si and applies the read voltage VRD to the selected vertical selection line. Apply. On the other hand, in the horizontal blanking period, the high level of the selection pulse Si is detected and the reset voltage VRST is applied to the selected vertical selection line during the period from the falling edge to the rising edge of the clock Φ0. On the other hand, the non-selected vertical selection line outputs the accumulated voltage VSS during the period from the rising edge of the clock Φ1 to the falling edge, and outputs the overflow voltage VOF during the falling edge of the clock Φ0. In this case, the pulse applied to the gate line of the CMD light receiving element has a waveform as shown by Gi in FIG. 28, so that non-interlaced scanning can be realized.
【００１９】次に、図29を用いて、ノン・インターレー
ス・モードにおいて電子シャッター機能をもたせた場合
の動作を説明する。パルス・シフト・ユニット13の中を
遷移するシフト・パルスの幅をクロックΦ１の周期以上
に設定した場合、シフト・パルスの立ち上がり及び立ち
下がりに遷移してパルスを発生する出力パルス生成ユニ
ット14は、クロックΦ０、及びパルス・シフト・ユニッ
ト13からのパルスＳＲｉにより駆動されるので、シフト
・パルスの立ち上がり遷移においては、選択パルスＳｉ
の幅はクロックΦ１の立ち上がりからクロックΦ０の立
ち上がりまでとなる。また、シフト・パルスの立ち下が
りの遷移については、クロックΦ２の立ち上がりからク
ロックΦ０の立ち上がりまでの期間と、クロックΦ０が
ロー・レベルの期間の２回出力がなされる構成となって
いる。ここで、クロックΦ１の立ち上がりから立ち下が
りまでが映像信号の有効期間であり、レベル・ミックス
回路15では、選択パルスＳｉのハイ・レベルを検出し
て、選択された垂直選択線に読み出し電圧ＶＲＤを印加
する。また、水平帰線期間では、クロックΦ０の立ち下
がりから立ち上がりまでの期間に、選択パルスＳｉのハ
イ・レベルを検出して、選択された垂直選択線にリセッ
ト電圧ＶＲＳＴを印加する。これにより、露光時間を通
常のフィールド周期よりも、シフト・パルスの幅だけ短
くすることができるので、電子シャッターを実現でき
る。Next, the operation when the electronic shutter function is provided in the non-interlace mode will be described with reference to FIG. When the width of the shift pulse that transits in the pulse shift unit 13 is set to be equal to or longer than the period of the clock Φ1, the output pulse generation unit 14 that transits to the rising edge and the falling edge of the shift pulse to generate the pulse, Since it is driven by the clock Φ0 and the pulse SRi from the pulse shift unit 13, at the rising transition of the shift pulse, the selection pulse Si
Is from the rising edge of the clock Φ1 to the rising edge of the clock Φ0. Further, the transition of the falling edge of the shift pulse is configured to be output twice during the period from the rising edge of the clock Φ2 to the rising edge of the clock Φ0 and during the low level period of the clock Φ0. Here, the valid period of the video signal is from the rise to the fall of the clock Φ1, and the level mix circuit 15 detects the high level of the selection pulse Si and applies the read voltage VRD to the selected vertical selection line. Apply. In the horizontal blanking period, the high level of the selection pulse Si is detected and the reset voltage VRST is applied to the selected vertical selection line during the period from the falling edge to the rising edge of the clock Φ0. As a result, the exposure time can be shortened by the width of the shift pulse as compared with the normal field period, so that an electronic shutter can be realized.
【００２０】以上述べたように、図26〜図29のタイミン
グ図に示すようなパルス位相の制御を行い、クロックパ
ルスΦ１のハイ・レベルの期間中に映像信号の有効期間
が入るように設定することによって、インターレース走
査における映像信号が得られると共に、ノン・インター
レース走査における映像信号も得られ、更には、両走査
モードにおいて垂直走査パルスの時間幅により、ＣＭＤ
受光素子の露光時間を制御できるので電子シャッター機
能をもたせることができる。As described above, the pulse phase is controlled as shown in the timing charts of FIGS. 26 to 29, and the effective period of the video signal is set during the high level period of the clock pulse Φ1. As a result, a video signal in interlaced scanning can be obtained, and a video signal in non-interlaced scanning can also be obtained. Further, in both scanning modes, the CMD can be obtained by the time width of the vertical scanning pulse.
Since the exposure time of the light receiving element can be controlled, the electronic shutter function can be provided.
【００２１】[0021]
【発明が解決しようとする課題】ところで、図25に示す
構成の垂直走査回路を用いて、インターレース，ノン・
インターレースの２種類の走査モードによる撮像が可能
であり、且つ電子シャッター機能をもつビデオ・カメラ
・システムを構成した場合、次のような問題が発生す
る。まず、ノン・インターレース走査時に電子シャッタ
ー機能を使用しない場合、すなわちフレーム・レート一
杯まで露光時間を必要とする場合に、図25に示した従来
の垂直走査回路を用いると、読み出し後、画素のリセッ
トを行い、１Ｈ（Φ０の周期）後に再びリセットがかか
ってしまう。つまり１フレームに対して、１Ｈ分露光時
間が短くなってしまう。これは、走査線の数が少なけれ
ば少ない程、この影響は大きくなる。また、リセット動
作を２回行うことによって、リセット時に大きな電力消
費を必要とする受光素子を用いると消費電力の問題が発
生する。また、このリセットの回数は、インターレース
時に電子シャッターを用いると２回、ノン・インターレ
ース時に電子シャッターを用いると３回リセットがかか
ってしまう。ちなみに受光素子にＣＭＤを用いた場合
は、消費電力の問題は発生しない。By the way, by using the vertical scanning circuit having the configuration shown in FIG.
When a video camera system having an electronic shutter function and capable of imaging in two kinds of interlaced scanning modes is configured, the following problems occur. First, when the electronic shutter function is not used during non-interlaced scanning, that is, when the exposure time is required to reach the full frame rate, the conventional vertical scanning circuit shown in FIG. Then, after 1H (cycle of Φ0), the reset is applied again. That is, the exposure time is shortened by 1H for one frame. This is because the smaller the number of scan lines, the greater the effect. Further, by performing the reset operation twice, a power consumption problem occurs when a light receiving element that requires large power consumption at the time of reset is used. Further, the number of resets is twice when the electronic shutter is used during interlace and three times when the electronic shutter is used during non-interlace. By the way, when CMD is used for the light receiving element, the problem of power consumption does not occur.
【００２２】次に、これは全ての走査モードに当てはま
ることであるが、レベル・ミックス回路において、ある
電圧レベルから別の電圧レベルへ変化させるとき、フィ
ード・スルー等の影響で、垂直選択線に必要とするバイ
アス以上の電圧が印加されてしまうことがある。特に、
オーバー・フロー動作を行うＣＭＤイメージ・センサで
は、オーバーフロー電圧ＶＯＦから、読み出し電圧ＶＲ
Ｄへレベルを変化する際に、従来のままの回路構成の垂
直走査回路では、読み出し電圧ＶＲＤ以上の電圧レベル
が、ＣＭＤのゲートに印加され、露光時に光生成された
正孔のうち信号として必要な分まで基板へ掃き出されて
しまう問題が発生する。Next, this applies to all the scanning modes. When changing from one voltage level to another voltage level in the level mix circuit, the vertical select line is affected by feedthrough or the like. A voltage higher than the required bias may be applied. In particular,
In the CMD image sensor that performs the overflow operation, the read voltage VR is changed from the overflow voltage VOF.
When changing the level to D, in the vertical scanning circuit having the conventional circuit configuration, a voltage level equal to or higher than the read voltage VRD is applied to the gate of the CMD and is required as a signal among holes generated by light during exposure. There is a problem that it is swept up to the substrate to a certain extent.
【００２３】本発明は、本件出願人が先に提案したよう
な走査モード切り替え可能な固体撮像装置における上記
問題点を解消するためになされたもので、簡単な制御で
走査モードが切り替えられ、且つ走査モードによる画質
の差が生じないのは勿論のこと、電子シャッター機能を
具備し、また、露光時間を１フレームに対し最大限の時
間をとれると共に、低消費電力化を計れるように構成し
た固体撮像装置を提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems in the solid-state image pickup device capable of switching the scanning mode as previously proposed by the applicant of the present invention. The scanning mode can be switched by simple control, and Not only does the difference in image quality between scanning modes not occur, it is equipped with an electronic shutter function, and the exposure time can be maximized for one frame, and the power consumption can be reduced. An object is to provide an imaging device.
【００２４】[0024]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、２次元アレイ状に配列された複
数個の光電変換素子と、列方向に配列された前記光電変
換素子に対応して設けられた水平選択線群と、該水平選
択線群を介して列方向に配列された光電変換素子の走査
を行う水平走査回路と、行方向に配列された前記光電変
換素子に対応して設けられた垂直選択線群と、該垂直選
択線群を介して行方向に配列された光電変換素子の走査
を行う第１及び第２の垂直走査回路とを有し、前記第１
及び第２の垂直走査回路はそれぞれ複数段の走査ユニッ
トによって構成されており、第１の垂直走査回路の各走
査ユニットを前記垂直選択線群の奇数番目の各垂直選択
線に対して１対１に対応させると共に、第２の垂直走査
回路の各走査ユニットを前記垂直選択線群の偶数番目の
各垂直選択線に対して１対１に対応させ、更に前記第１
及び第２の垂直走査回路を駆動するためのクロック群を
制御して走査モードを切り替える制御クロック発生手段
を設けている固体撮像装置において、前記制御クロック
発生手段を、基本クロックと該基本クロックとデューテ
ィー比を異にするクロックを入力し、基本クロックと、
前記第１及び第２の垂直走査回路に対して互いに基本ク
ロックの１周期分の位相差をもたせて印加する前記デュ
ーティー比を異にするクロックからなる第１のクロック
群と、基本クロックと、該基本クロックの周期の２倍の
周期をもち、前記第１及び第２の垂直走査回路に対して
互いに基本クロックの１周期分の位相差をもたせて印加
するクロックと、前記第１及び第２の垂直走査回路に対
して互いに基本クロックの１周期分の位相差をもたせて
印加する前記デューティー比を異にするクロックからな
る第２のクロック群とを切り替え発生させ、走査モード
を切り替えるように構成するものである。In order to solve the above problems, the present invention provides a plurality of photoelectric conversion elements arranged in a two-dimensional array and the photoelectric conversion elements arranged in a column direction. Corresponding to a horizontal selection line group provided correspondingly, a horizontal scanning circuit for scanning photoelectric conversion elements arranged in the column direction through the horizontal selection line group, and the photoelectric conversion elements arranged in the row direction And a first vertical scanning circuit that scans the photoelectric conversion elements arranged in the row direction through the vertical selection line group.
And the second vertical scanning circuit is composed of a plurality of stages of scanning units, and each scanning unit of the first vertical scanning circuit is in a one-to-one correspondence with each odd-numbered vertical selection line of the vertical selection line group. And each scanning unit of the second vertical scanning circuit is made to correspond to each even-numbered vertical selection line of the vertical selection line group in a one-to-one correspondence.
And a solid-state imaging device provided with a control clock generating means for controlling a clock group for driving the second vertical scanning circuit to switch the scanning mode, wherein the control clock generating means includes a basic clock, the basic clock, and a duty. Input clocks with different ratios, and use the basic clock,
A first clock group consisting of clocks having different duty ratios, which are applied to the first and second vertical scanning circuits with a phase difference of one cycle of the basic clock, and a basic clock; A clock having a cycle that is twice the cycle of the basic clock and applied to the first and second vertical scanning circuits with a phase difference of one cycle of the basic clock from each other; The vertical scanning circuit is configured to switch and generate a second clock group composed of clocks having different duty ratios, which are applied with a phase difference of one cycle of the basic clock, to switch the scanning mode. It is a thing.
【００２５】このように、第１及び第２の垂直走査回路
を駆動するためのクロック群を発生する制御クロック発
生手段を、上記第１のクロック群と第２のクロック群と
を切り替えて発生するように構成することにより、光電
変換素子の露光時間を有効に利用することができ、且つ
フィード・スルー等によって光電変換素子に悪影響を与
えないようにすることができる、インターレース走査と
ノン・インターレース走査のいずれの走査にも対応可能
な電子シャッター機能を有する固体撮像装置を実現でき
る。As described above, the control clock generating means for generating the clock group for driving the first and second vertical scanning circuits is generated by switching between the first clock group and the second clock group. With such a configuration, the exposure time of the photoelectric conversion element can be effectively used, and the photoelectric conversion element can be prevented from being adversely affected by feedthrough or the like. Interlaced scanning and non-interlaced scanning It is possible to realize a solid-state imaging device having an electronic shutter function capable of supporting any of the above scanning.
【００２６】[0026]
【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像装置の第１実施例における垂直走査回
路の概略構成を示す図である。この垂直走査回路は、図
18に示した従来例と比較して、出力パルス生成ユニット
８ＢにおいてＰ型ＭＯＳＦＥＴ16が印加されている点、
及び出力パルス生成ユニット８Ｂに印加されるクロック
Φ０の論理が反対である点が異なる点である。EXAMPLES Next, examples will be described. FIG. 1 is a diagram showing a schematic configuration of a vertical scanning circuit in a first embodiment of a solid-state image pickup device according to the present invention. This vertical scanning circuit is
Compared with the conventional example shown in 18, the P-type MOSFET 16 is applied in the output pulse generation unit 8B,
And the logic of the clock Φ0 applied to the output pulse generation unit 8B is opposite.
【００２７】図１に示した垂直走査回路を固体撮像装置
に用いた場合の構成は、従来提案された図17に示した構
成と同様になるので、図17を用いて説明する。この構成
の固体撮像装置は、２次元アレイ状に並べられた光電変
換素子からなる画素１、列選択のための水平走査回路
２、水平選択線に接続された水平選択スイッチ３、出力
信号線４、行選択のための第１及び第２の垂直走査回路
５Ｌ，５Ｒ、走査回路制御クロック発生回路６で構成さ
れている。第１及び第２の垂直走査回路５Ｌ，５Ｒは同
一の回路構成となっており、垂直選択線への接続態様が
異なるだけである。そして、第１の垂直走査回路５Ｌの
各単位段を構成する単位ユニットを奇数番目の垂直選択
線群に対して１対１に対応させると共に、第２の垂直走
査回路５Ｒの各単位段を構成する単位ユニットを偶数番
目の垂直選択線群に対応させ、更に前記第１及び第２の
垂直走査回路５Ｌ，５Ｒを駆動するためのクロック群Φ
０−Ｌ，Φ１−Ｌ，Φ２−Ｌ，ΦST−Ｌ、及びΦ０−
Ｒ，Φ１−Ｒ，Φ２−Ｒ，ΦST−Ｒを走査回路制御クロ
ック発生回路６により制御して、走査モードを切り替え
られるように構成されている。Since the configuration when the vertical scanning circuit shown in FIG. 1 is used in a solid-state image pickup device is similar to the configuration shown in FIG. 17 which has been conventionally proposed, it will be described with reference to FIG. The solid-state imaging device having this configuration includes a pixel 1 composed of photoelectric conversion elements arranged in a two-dimensional array, a horizontal scanning circuit 2 for column selection, a horizontal selection switch 3 connected to a horizontal selection line, and an output signal line 4. , First and second vertical scanning circuits 5L and 5R for row selection, and a scanning circuit control clock generating circuit 6. The first and second vertical scanning circuits 5L and 5R have the same circuit configuration, and only the connection mode to the vertical selection line is different. Then, the unit units constituting each unit stage of the first vertical scanning circuit 5L are made to correspond to the odd-numbered vertical selection line groups one to one, and each unit stage of the second vertical scanning circuit 5R is constituted. A unit group corresponding to an even-numbered vertical selection line group, and a clock group Φ for driving the first and second vertical scanning circuits 5L and 5R.
0-L, Φ1-L, Φ2-L, ΦST-L, and Φ0-
The scanning circuit control clock generating circuit 6 controls R, Φ1-R, Φ2-R, and ΦST-R to switch the scanning mode.
【００２８】次に、本発明の骨子である第１及び第２の
垂直走査回路５Ｌ，５Ｒの構成について詳細に説明す
る。なお、第１及び第２の垂直走査回路５Ｌ，５Ｒは同
一の回路構成となっており、先に述べたように垂直選択
線への接続態様が異なるだけである。すなわち、第１垂
直走査回路５Ｌは奇数行の垂直選択線Ｌ１，Ｌ２，Ｌ
３，・・・ に接続され、第２の垂直走査回路５Ｒは垂直選
択線Ｒ１，Ｒ２，Ｒ３，・・・ にそれぞれ接続されてい
る。Next, the structure of the first and second vertical scanning circuits 5L and 5R, which are the main features of the present invention, will be described in detail. The first and second vertical scanning circuits 5L and 5R have the same circuit configuration, and as described above, only the connection mode to the vertical selection line is different. That is, the first vertical scanning circuit 5L controls the odd-numbered vertical selection lines L1, L2, L
, And the second vertical scanning circuit 5R is connected to the vertical selection lines R1, R2, R3 ,.
【００２９】まず、これらの垂直走査回路の説明に先立
って、垂直走査回路に用いられている一般的なシフト・
レジスタの構成例を、図２に基づいて説明する。このシ
フト・レジスタは、クロックド・インバータ２段によっ
て１ユニット７を構成する方式であり、これを模式的な
シンボルで示すと図３のように表される。図４にその動
作タイミングを示す。クロックはΦ１，Φ２の２相で、
初段シフト・レジスタ・ユニット７の入力にスタート・
パルスΦSTが印加されることにより、クロックΦ１の立
ち上がりに同期して各ユニット７の出力端子ＳＲ１，Ｓ
Ｒ２，ＳＲ３，・・・ より順次出力がなされ、クロックΦ
２の立ち上がりに同期して各ユニット７の出力端子＊Ｓ
Ｒ0.５，＊ＳＲ1.５，＊ＳＲ2.５，・・・ より順次出力が
なされるようになっている。なお、図２において、／Φ
１，／Φ２はΦ１，Φ２の反転クロックを示している。First, prior to the description of these vertical scanning circuits, a general shift / scanning circuit used in the vertical scanning circuit is used.
A configuration example of the register will be described based on FIG. This shift register is a system in which two units of clocked inverters form one unit 7, and this is represented by a schematic symbol as shown in FIG. FIG. 4 shows the operation timing. The clock has two phases of Φ1 and Φ2,
Start at the input of the first stage shift register unit 7
By applying the pulse ΦST, the output terminals SR1 and S of each unit 7 are synchronized with the rising edge of the clock Φ1.
Clock is output from R2, SR3, ...
Output terminal * S of each unit 7 in synchronization with the rising edge of 2
The output is made sequentially from R0.5, * SR1.5, * SR2.5, .... In addition, in FIG. 2, / Φ
1, / Φ2 indicates an inverted clock of Φ1 and Φ2.
【００３０】次に、 図１に示した本発明の第１実施例
における第１及び第２の垂直走査回路５Ｌ，５Ｒについ
て記述する。この垂直走査回路５Ｌ，５Ｒを構成するシ
フト・レジスタ・ユニット８は、図２に示した従来のシ
フト・レジスタ・ユニットと同様にクロックド・インバ
ータ２段により構成されたパルス・シフト・ユニット８
Ａと、該ユニット８Ａのシフト・パルスの立ち上がりや
立ち下がり遷移を検出してパルスを発生する出力パルス
生成ユニット８Ｂとで構成されている。図１において
は、２段目のユニットを代表的に示している。Next, the first and second vertical scanning circuits 5L and 5R in the first embodiment of the present invention shown in FIG. 1 will be described. The shift register unit 8 forming the vertical scanning circuits 5L and 5R is a pulse shift unit 8 including two clocked inverter stages as in the conventional shift register unit shown in FIG.
A and an output pulse generation unit 8B that generates a pulse by detecting the rising or falling transition of the shift pulse of the unit 8A. In FIG. 1, the second-stage unit is representatively shown.
【００３１】図５に、その動作を説明するためタイミン
グ図を示す。クロックは、Φ０，Φ１，Φ２の３相で、
初段のパルス・シフト・ユニット８Ａの入力にスタート
・パルスΦSTが印加されることにより、各パルス・シフ
ト・ユニット８Ａから出力されるシフト・パルスＳＲ
１，ＳＲ２，ＳＲ３，・・・ の立ち上がり遷移で、クロッ
クΦ１の立ち上がりからクロックΦ２の立ち上がりま
で、各出力パルス生成ユニット８Ｂの出力端子Ｓ１，Ｓ
２，Ｓ３，・・・ より順次選択パルスが出力されるように
なっている。また、シフト・パルスＳＲ１，ＳＲ２，Ｓ
Ｒ３，・・・ の立ち下がり位置でも、クロックΦ０のハイ
・レベルの期間だけ出力端子Ｓ１，Ｓ２，Ｓ３，・・・ よ
り、順次出力がなされる構成となっている。FIG. 5 shows a timing chart for explaining the operation. The clock has three phases of Φ0, Φ1, and Φ2,
The shift pulse SR output from each pulse shift unit 8A by applying the start pulse ΦST to the input of the first-stage pulse shift unit 8A
1, SR2, SR3, ... At the rising transitions, from the rising of the clock Φ1 to the rising of the clock Φ2, the output terminals S1, S of the output pulse generation unit 8B.
2, S3, ... Selective pulses are sequentially output. Also, the shift pulses SR1, SR2, S
Even at the falling position of R3, ..., Outputs are sequentially output from the output terminals S1, S2, S3, ... Only during the high level period of the clock .PHI.0.
【００３２】また、本実施例の垂直走査回路５Ｌ，５Ｒ
を構成するシフト・レジスタは、図５のタイミング図に
示した動作モード以外の異なった動作モードでも動作が
可能である。その動作モードを説明するためのタイミン
グ図を図６に示す。図５のタイミング図で示した動作モ
ードと異なる点は、３相のクロックΦ０，Φ１，Φ２の
うち、クロックΦ２は図５に示した動作モードと同様な
タイミングでパルスが印加されるものの、クロックΦ０
とΦ１は図５の動作モードと異なり、クロックΦ２の２
倍の周期となっており、それぞれのクロックΦ０とΦ１
のハイ・レベルが１周期毎に失われたパルスが、クロッ
クΦ０とΦ１として印加されている点である。Further, the vertical scanning circuits 5L and 5R of this embodiment
The shift register constituting the above can operate in different operation modes other than the operation mode shown in the timing chart of FIG. FIG. 6 shows a timing chart for explaining the operation mode. The difference from the operation mode shown in the timing diagram of FIG. 5 is that among the three-phase clocks Φ0, Φ1, and Φ2, the clock Φ2 is applied with a pulse at the same timing as the operation mode shown in FIG. Φ0
And Φ1 are different from the operation mode of FIG.
It has a doubled cycle and each clock Φ0 and Φ1
The pulse whose high level is lost every cycle is applied as the clocks Φ0 and Φ1.
【００３３】このようなクロックΦ０，Φ１，Φ２を印
加することにより、パルス・シフト・ユニット８Ａはク
ロックΦ１とΦ２により駆動されるので、パルス・シフ
トの周期はクロックΦ１の周期：Ｔ1 ＝２・Ｔ2 ＝Ｔ0
となり、一方、シフト・パルスの立ち上がり及び立ち下
がり遷移を検出してパルスを発生する出力パルス生成ユ
ニット８Ｂは、クロックΦ０及びパルス・シフト・ユニ
ット８Ａの出力ＳＲ１，ＳＲ２，ＳＲ３，・・・ により駆
動されるので、各出力パルス生成ユニット８Ｂの出力端
子Ｓ１，Ｓ２，Ｓ３，・・・ から出力される選択パルスの
有効パルス幅は、シフト・パルスＳＲ１，ＳＲ２，ＳＲ
３，・・・ の立ち上がり遷移においては、クロックΦ１の
立ち上がりからクロックΦ２の立ち上がりまでとなり、
シフト・パルスＳＲ１，ＳＲ２，ＳＲ３，・・・ の立ち下
がり遷移においては、クロックΦ０のハイ・レベルの期
間、出力がなされる構成となっている。By applying such clocks Φ0, Φ1, and Φ2, the pulse shift unit 8A is driven by the clocks Φ1 and Φ2, so the cycle of pulse shift is the cycle of the clock Φ1: T 1 = 2.・ T 2 = T 0
On the other hand, the output pulse generation unit 8B that detects the rising and falling transitions of the shift pulse and generates a pulse is driven by the clock Φ0 and the outputs SR1, SR2, SR3, ... Of the pulse shift unit 8A. Therefore, the effective pulse width of the selection pulse output from the output terminals S1, S2, S3, ... Of each output pulse generation unit 8B is the shift pulse SR1, SR2, SR.
At the rising transition of 3, ..., From the rising edge of the clock Φ1 to the rising edge of the clock Φ2,
At the falling transitions of the shift pulses SR1, SR2, SR3, ..., Output is made during the high level period of the clock Φ0.
【００３４】次に、図５及び図６に示した動作モードを
もつシフト・レジスタからなる垂直走査回路を用いて、
図17に示すように固体撮像装置を構成した場合の構成に
ついて説明する。このように構成した垂直走査回路をも
つ固体撮像装置は、いわゆる電子シャッター機能を具備
しており、シャッタースピードの情報は垂直走査回路内
をシフトするパルスのデューティ比に含まれており、該
パルスの立ち上がり及び立ち下がりを検出して画素の読
み出しやリセットを行う構成となっている。このシフト
・パルスの立ち上がり及び立ち下がりを利用する技術
は、本件出願人が特開平３−１２７５６７号において開
示しているものを、本実施例においても使用する。Next, using the vertical scanning circuit composed of the shift register having the operation mode shown in FIGS. 5 and 6,
The configuration when the solid-state imaging device is configured as shown in FIG. 17 will be described. The solid-state imaging device having the vertical scanning circuit configured in this way has a so-called electronic shutter function, and shutter speed information is included in the duty ratio of the pulse that shifts in the vertical scanning circuit. The pixel is read out and reset by detecting the rising and falling edges. The technique utilizing the rising edge and the falling edge of the shift pulse, which the applicant of the present application discloses in Japanese Patent Application Laid-Open No. 3-127567, is also used in this embodiment.
【００３５】第１フィールドと第２フィールドを識別す
るフィールド・インデックス・パルスＦＩと、第１及び
第２の垂直走査回路５Ｌ，５Ｒを駆動するための基本ク
ロックΦ１，Φ２、及び垂直走査スタート・パルスΦST
は、走査回路制御クロック発生回路６に入力され、該回
路において第１及び第２の垂直走査回路５Ｌ，５Ｒに入
力されるパルス群Φ０−Ｌ，Φ１−Ｌ，Φ２−Ｌ，ΦST
−Ｌ及びΦ０−Ｒ，Φ１−Ｒ，Φ２−Ｒ，ΦST−Ｒにそ
れぞれ加工され、それぞれ第１及び第２の垂直走査回路
５Ｌ，５Ｒに入力されるように構成されている。A field index pulse FI for identifying the first field and the second field, basic clocks Φ1 and Φ2 for driving the first and second vertical scanning circuits 5L and 5R, and a vertical scanning start pulse. ΦST
Is inputted to the scanning circuit control clock generating circuit 6 and is inputted to the first and second vertical scanning circuits 5L and 5R in the circuit, Φ0-L, Φ1-L, Φ2-L and ΦST.
-L and Φ0-R, Φ1-R, Φ2-R, ΦST-R, respectively, and are input to the first and second vertical scanning circuits 5L and 5R, respectively.
【００３６】次に、このように構成されている固体撮像
装置におけるインターレース走査時の動作を、図７，８
に示すタイミング図を用いて説明する。なお、図７及び
図８は本来一体的なものを分割して示したもので、点線
で示すタイミングは同一のタイミングを示している。イ
ンターレース・モードにおいては、走査回路制御クロッ
ク発生回路６において、基本クロックΦ１は、そのまま
Φ１−Ｌ，Φ２−Ｒとして出力され、また基本クロック
Φ２は、そのままΦ０−Ｌ，Φ２−Ｌ，Φ０−Ｒ，Φ２
−Ｒとして出力される。更にフィールド・インデックス
・パルスＦＩがロー・レベルである第１フィールドにお
いては、第１の垂直走査回路５Ｌに入力されるスタート
・パルスΦST−Ｌは、第２の垂直走査回路５Ｒに入力さ
れるスタート・パルスΦST−Ｒよりも、基本クロックΦ
１の１周期分先行して入力されるように制御される。Next, the operation at the time of interlace scanning in the solid-state image pickup device configured as described above will be described with reference to FIGS.
This will be described with reference to the timing chart shown in. It should be noted that FIGS. 7 and 8 are shown by dividing the originally integrated one, and the timings indicated by dotted lines indicate the same timings. In the interlace mode, the scanning circuit control clock generating circuit 6 outputs the basic clock Φ1 as it is as Φ1-L, Φ2-R, and the basic clock Φ2 as it is as Φ0-L, Φ2-L, Φ0-R. , Φ2
Output as -R. Further, in the first field in which the field index pulse FI is at the low level, the start pulse ΦST-L input to the first vertical scanning circuit 5L is the start pulse ΦST-L input to the second vertical scanning circuit 5R.・ Basic clock Φ rather than pulse ΦST-R
It is controlled so as to be input in advance of one cycle of 1.
【００３７】これにより第１の垂直走査回路５Ｌ及び第
２の垂直走査回路５Ｒの中をシフトするパルスは、基本
クロックΦ１の１周期分の位相差を有するため、シフト
・パルスの立ち上がり遷移を検出して生成される、クロ
ックΦ１の立ち上がりからクロックΦ２の立ち上がりの
間にわたるパルスＳ１−Ｌ，Ｓ２−Ｌ，Ｓ３−Ｌ，・・・
、Ｓ１−Ｒ，Ｓ２−Ｒ，Ｓ３−Ｒ，・・・ で選択される
選択行、すなわち垂直選択線は、Ｌ１，Ｌ２とＲ１，Ｌ
３とＲ２，・・・ の順番となる。また、シフト・パルスの
立ち下がり遷移を検出して生成されるパルスは、クロッ
クΦ０のハイ・レベル期間、垂直選択線をＬ１，Ｌ２と
Ｒ１，Ｌ３とＲ２，・・・ の順番で選択するように出力さ
れる。As a result, the pulse shifting in the first vertical scanning circuit 5L and the second vertical scanning circuit 5R has a phase difference of one cycle of the basic clock Φ1, so that the rising transition of the shift pulse is detected. The pulses S1-L, S2-L, S3-L, ... Generated from the rising of the clock Φ1 to the rising of the clock Φ2.
, S1-R, S2-R, S3-R, ... Selected rows, that is, vertical selection lines are L1, L2 and R1, L.
3 and R2, ... Also, the pulse generated by detecting the falling transition of the shift pulse selects the vertical selection lines in the order of L1, L2 and R1, L3 and R2, ... During the high level period of the clock Φ0. Is output to.
【００３８】よって、クロックΦ１の立ち上がりからク
ロックΦ１の立ち上がりの間にわたる周期、つまり水平
走査１周期の中を、クロックΦ１の立ち上がりからクロ
ックΦ２の立ち上がりの間にわたる期間を画素からのデ
ータの読み出しに、クロックΦ２の立ち上がりからクロ
ックΦ１の立ち上がりの間にわたる期間を画素データの
リセットに用いるようにイメージ・センサを構成すれ
ば、スタート・パルスΦSTがハイ・レベルである期間だ
け、画素信号を得るための露光時間が短縮されることに
なる。Therefore, during the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ1, that is, in one horizontal scanning period, during the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ2, the data is read from the pixel. If the image sensor is configured to use the period from the rising edge of the clock Φ2 to the rising edge of the clock Φ1 for resetting the pixel data, the exposure for obtaining the pixel signal only during the period when the start pulse ΦST is at the high level. Time will be shortened.
【００３９】一方、フィールド・インデックス・パルス
ＦＩがハイ・レベルである第２フィールドにおいては、
走査回路制御クロック発生回路６により、第１の垂直走
査回路５Ｌに入力されるスタート・パルスΦST−Ｌと、
第２の垂直走査回路５Ｒに入力されるスタート・パルス
ΦST−Ｒの位相が、同一となるように制御されて入力さ
れる。このため第１の垂直走査回路５Ｌ及び第２の垂直
走査回路５Ｒの中をシフトするパルスは同一のタイミン
グとなり、シフト・パルスの立ち上がり遷移を検出して
生成される、クロックΦ１の立ち上がりからクロックΦ
２の立ち上がりの間にわたるパルスＳ１−Ｌ，Ｓ２−
Ｌ，Ｓ３−Ｌ，・・・ 、Ｓ１−Ｒ，Ｓ２−Ｒ，Ｓ３−Ｒ，
・・・ で選択される選択行、すなわち垂直選択線は、Ｌ１
とＲ１，Ｌ２とＲ２，Ｌ３とＲ３，・・・ の順番となる。
またシフト・パルスの立ち下がり遷移を検出して生成さ
れるパルスはクロックΦ０のハイ・レベル期間、垂直選
択線をＬ１とＲ１，Ｌ２とＲ２，Ｌ３とＲ３，・・・ の順
番で選択するように出力される。On the other hand, in the second field in which the field index pulse FI is at high level,
A start pulse ΦST-L input to the first vertical scanning circuit 5L by the scanning circuit control clock generation circuit 6;
The phases of the start pulses ΦST-R input to the second vertical scanning circuit 5R are controlled and input so as to be the same. Therefore, the pulses for shifting in the first vertical scanning circuit 5L and the second vertical scanning circuit 5R have the same timing, and the rising edge of the clock Φ1 is generated from the rising edge of the clock Φ1 generated by detecting the rising transition of the shift pulse.
Pulses S1-L, S2- over the rising edge of 2
L, S3-L, ..., S1-R, S2-R, S3-R,
The selected row selected by, that is, the vertical selection line is L1.
And R1, L2 and R2, L3 and R3, and so on.
The pulse generated by detecting the falling transition of the shift pulse selects the vertical selection lines in the order of L1, R1, L2, R2, L3, R3, ... During the high level period of the clock Φ0. Is output to.
【００４０】よって、フィールド・インデックス・パル
スＦＩがロー・レベルである第１フィールドの場合と同
様に、クロックΦ１の立ち上がりからクロックΦ１の立
ち上がりの間にわたる周期、つまり水平走査１周期の中
を、クロックΦ１の立ち上がりからクロックΦ２の立ち
上がりの間にわたる期間を画素からのデータの読み出し
に、クロックΦ２の立ち上がりからクロックΦ１の立ち
上がりの間にわたる期間を画素データのリセットに用い
るようにイメージ・センサを構成すれば、スタート・パ
ルスΦSTがハイ・レベルである期間だけ、画素信号を得
るための露光時間が短縮されることになる。Therefore, as in the case of the first field in which the field index pulse FI is at a low level, the clock from the rising edge of the clock Φ1 to the rising edge of the clock Φ1, that is, one horizontal scanning cycle. If the image sensor is configured so that the period from the rising of Φ1 to the rising of the clock Φ2 is used for reading data from the pixel and the period from the rising of the clock Φ2 to the rising of the clock Φ1 is used for resetting the pixel data. , The exposure time for obtaining the pixel signal is shortened only during the period when the start pulse ΦST is at the high level.
【００４１】以上のように垂直走査回路を駆動すること
により、最も一般的なインターレース走査、つまり、フ
ィールド毎に加算される垂直方向の２画素の組み合わせ
が異なる２行混合読み出しが実現され、しかも、イメー
ジ・センサに外部から印加するスタート・パルスの幅を
変えることにより、画素信号を出力するための露光時間
を通常のフィールド周期よりも短縮することが可能とな
るので、オン・チップの電子シャッターが実現できるこ
とになる。By driving the vertical scanning circuit as described above, the most general interlaced scanning, that is, two-row mixed reading in which the combination of two vertical pixels added in each field is different, is realized. By changing the width of the start pulse applied from the outside to the image sensor, the exposure time for outputting pixel signals can be shortened compared to the normal field cycle, so the on-chip electronic shutter can be used. It will be possible.
【００４２】次に、図９及び図10に示すタイミング図を
用いて、ノン・インターレース走査時の動作を説明す
る。なお、図９及び図10は本来一体的なものを分割した
もので、点線で示しているタイミングは同一のタイミン
グを示している。第１及び第２の垂直走査回路５Ｌ，５
Ｒを駆動するための基本クロックΦ１，Φ２及び垂直走
査スタート・パルスΦSTは、走査回路制御クロック発生
回路６に入力され、該回路６において第１及び第２の垂
直走査回路５Ｌ，５Ｒに入力されるパルス群Φ０−Ｌ，
Φ１−Ｌ，Φ２−Ｌ，ΦST−Ｌ及びΦ０−Ｒ，Φ１−
Ｒ，Φ２−Ｒ，ΦST−Ｒにそれぞれ加工され、それぞれ
第１及び第２の垂直走査回路５Ｌ，５Ｒに入力される。
ノン・インターレース・モードにおいては、基本クロッ
クΦ２は、そのままΦ２−Ｌ，Φ２−Ｒとして出力され
る。しかしながら前述のインターレース走査時とは異な
り、Φ０−Ｌ及びΦ０−Ｒは、基本クロックΦ２のハイ
・レベルが１周期毎に失われた形で供給され、Φ１−Ｌ
及びΦ１−Ｒは、基本クロックΦ１のハイ・レベルが１
周期毎に失われた形で供給される。しかも、Φ０−Ｌと
Φ０−Ｒ，Φ１−ＬとΦ１−Ｒは、それぞれの周期の半
周期分、すなわち基本クロックΦ２の１周期分だけ、位
相がずれたタイミングとなっている。Next, the operation during non-interlaced scanning will be described with reference to the timing charts shown in FIGS. It should be noted that FIGS. 9 and 10 are obtained by dividing the originally integrated one, and the timings indicated by the dotted lines indicate the same timings. First and second vertical scanning circuits 5L, 5
The basic clocks Φ1 and Φ2 for driving R and the vertical scanning start pulse ΦST are input to the scanning circuit control clock generation circuit 6, and are input to the first and second vertical scanning circuits 5L and 5R in the circuit 6. Pulse group Φ0-L,
Φ1-L, Φ2-L, ΦST-L and Φ0-R, Φ1-
R, Φ2-R, and ΦST-R, respectively, and are input to the first and second vertical scanning circuits 5L and 5R, respectively.
In the non-interlaced mode, the basic clock Φ2 is directly output as Φ2-L and Φ2-R. However, unlike the interlaced scanning described above, Φ0-L and Φ0-R are supplied in a form in which the high level of the basic clock Φ2 is lost in each cycle, and Φ1-L
And Φ1-R, the high level of the basic clock Φ1 is 1
It is supplied in a lost form in each cycle. Moreover, Φ0-L and Φ0-R, and Φ1-L and Φ1-R have timings that are out of phase by half a cycle of each cycle, that is, by one cycle of the basic clock Φ2.
【００４３】このようなパルス群を第１及び第２の垂直
走査回路５Ｌ，５Ｒに印加することにより、各垂直走査
回路５Ｌ，５Ｒのシフト・レジスタを構成するパルス・
シフト・ユニット８ＡはΦ１−ＬないしΦ１−ＲとΦ２
−ＬないしΦ２−Ｒにより駆動されるので、パルス・シ
フトの周期はΦ１−ＬないしΦ１−Ｒの周期：Ｔ1 ＝２
・Ｔ2 ＝Ｔ0 となり、一方、シフト・パルスの立ち上が
り遷移を検出してパルスを発生する出力パルス生成ユニ
ット８Ｂは、Φ０−Ｌ又はΦ０−Ｒ、及びパルス・シフ
ト・ユニット８Ａにより駆動されるので、シフト・パル
スの立ち上がり遷移を検出して生成される選択パルスの
幅は、クロックΦ１の立ち上がりからクロックΦ２の立
ち上がりまでとなる。よって、シフト・パルスの立ち上
がり遷移を検出して生成される選択パルスで選択される
行、すなわち垂直選択線は、Ｌ１，Ｒ１，Ｌ２，Ｒ２，
Ｌ３，Ｒ３，・・・ の順番となる。またシフト・パルスの
立ち下がり遷移を検出して生成される選択パルスは、Φ
０−Ｌ又はΦ０−Ｒのハイ・レベルの間にわたり、垂直
選択線をＬ１，Ｒ１，Ｌ２，Ｒ２，Ｌ３，Ｒ３，・・・ の
順番で選択するように出力される。By applying such a pulse group to the first and second vertical scanning circuits 5L and 5R, the pulses forming the shift registers of the vertical scanning circuits 5L and 5R are formed.
The shift unit 8A is Φ1-L or Φ1-R and Φ2
Since it is driven by -L to Φ2-R, the period of the pulse shift is Φ1-L to Φ1-R: T 1 = 2.
T 2 = T 0 , while the output pulse generation unit 8B that detects the rising transition of the shift pulse and generates a pulse is driven by Φ0-L or Φ0-R and the pulse shift unit 8A. Therefore, the width of the selection pulse generated by detecting the rising transition of the shift pulse is from the rising edge of the clock Φ1 to the rising edge of the clock Φ2. Therefore, the row selected by the selection pulse generated by detecting the rising transition of the shift pulse, that is, the vertical selection line is L1, R1, L2, R2.
The order is L3, R3, .... The selection pulse generated by detecting the falling transition of the shift pulse is Φ
It outputs so as to select the vertical selection lines in the order of L1, R1, L2, R2, L3, R3, ... During the high level of 0-L or Φ0-R.
【００４４】よって、クロックΦ１の立ち上がりからク
ロックΦ１の立ち上がりの間にわたる周期、つまり水平
走査１周期の中を、クロックΦ１の立ち上がりからクロ
ックΦ２の立ち上がりの間にわたる期間を画素からのデ
ータの読み出しに、クロックΦ２の立ち上がりからクロ
ックΦ１の立ち上がりの間にわたる期間を画素データの
リセットに用いるようにイメージ・センサを構成すれ
ば、スタート・パルスΦSTがハイ・レベルである期間だ
け、画素信号を得るための露光時間が短縮されることに
なる。Therefore, during the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ1, that is, one horizontal scanning period, during the period from the rising edge of the clock Φ1 to the rising edge of the clock Φ2, the data is read from the pixel. If the image sensor is configured to use the period from the rising edge of the clock Φ2 to the rising edge of the clock Φ1 for resetting the pixel data, the exposure for obtaining the pixel signal only during the period when the start pulse ΦST is at the high level. Time will be shortened.
【００４５】以上のように垂直走査回路を駆動すること
により、イメージ・センサの全ての画素の信号を縦方向
の隣接画素の信号と混合することなく独立に、しかも逐
次読み出す、いわゆるノン・インターレース読み出しが
実現され、しかもイメージ・センサに外部から印加する
スタート・パルスの幅を変えることにより、画像信号を
出力するための露光時間を通常の露光周期よりも短縮す
ることが可能となるので、オンチップの電子シャッター
が実現できることになる。By driving the vertical scanning circuit as described above, the signals of all the pixels of the image sensor are independently and sequentially read without being mixed with the signals of the adjacent pixels in the vertical direction, that is, so-called non-interlaced reading. In addition, by changing the width of the start pulse applied from the outside to the image sensor, the exposure time for outputting the image signal can be shortened compared to the normal exposure cycle. The electronic shutter can be realized.
【００４６】以上説明した実施例における各走査モード
の切り替えのための走査回路制御クロック発生回路６
は、簡単な論理回路によって実現可能であり、例えば、
図11に示すような構成とすることにより、イメージ・セ
ンサと同一基板上に、殆ど面積を増大させることなく形
成することができる。特にＣＭＤイメージ・センサのよ
うにＣＭＯＳＦＥＴによる走査回路を内蔵している場合
には、クロック・ドライバーもＣＭＯＳＦＥＴで構成可
能なため、上述の走査回路制御クロック発生回路をＣＭ
ＯＳＦＥＴで構成し、クロック・ドライバーと共にイメ
ージ・センサと同一基板上に形成することは、極めて容
易である。なお、図11において、ＩＮＴは走査モードを
制御する信号であり、インターレース走査の場合はロー
・レベル、ノン・インターレース走査の場合はハイ・レ
ベルに設定することにより、外部より簡単に走査モード
を切り替えることが可能となる。The scanning circuit control clock generation circuit 6 for switching between the scanning modes in the above-described embodiment.
Can be realized by a simple logic circuit, for example,
With the configuration shown in FIG. 11, it can be formed on the same substrate as the image sensor with almost no increase in area. In particular, in the case where a scanning circuit using CMOSFET is built in like a CMD image sensor, the clock driver can also be configured with CMOSFET, so the above-mentioned scanning circuit control clock generating circuit is CM.
It is extremely easy to form an OSFET and form it together with the clock driver on the same substrate as the image sensor. In FIG. 11, INT is a signal for controlling the scanning mode, and the scanning mode is easily switched from the outside by setting it to a low level for interlaced scanning and a high level for non-interlaced scanning. It becomes possible.
【００４７】次に、本発明を、増幅型固体撮像素子の１
つであるＣＭＤ受光素子を用いた固体撮像装置に適用し
た場合の第２実施例における垂直走査回路の各段を構成
するユニットについて説明する。ＣＭＤ受光素子から映
像信号を出力させる場合、２次元アレイ状に配列された
ＣＭＤ受光素子の各行の共通ゲート・ラインに印加する
信号としては、蓄積電圧ＶＳＳ、オーバーフロー電圧Ｖ
ＯＦ、読み出し電圧ＶＲＤ、リセット電圧ＶＲＳＴの４
つの電圧を時系列に組み合わせたパルスが必要とされ
る。まず、最も一般的な読み出し方式の場合を説明す
る。非選択行においては、映像信号の水平有効期間中は
蓄積電圧ＶＳＳ、水平帰線期間中はオーバーフロー電圧
ＶＯＦとなり、また、選択行においては、映像信号の水
平有効期間中は読み出し電圧ＶＲＤ、水平帰線期間中は
リセット電圧ＶＲＳＴが必要とされている。Next, the present invention is applied to an amplification type solid state image pickup device.
A unit constituting each stage of the vertical scanning circuit in the second embodiment when applied to a solid-state imaging device using a CMD light receiving element is described below. When outputting a video signal from the CMD light receiving element, the signals applied to the common gate line of each row of the CMD light receiving elements arranged in a two-dimensional array are the accumulated voltage VSS and the overflow voltage V
4 of OF, read voltage VRD, and reset voltage VRST
A pulse that combines two voltages in time series is required. First, the case of the most general reading method will be described. In the non-selected row, the storage voltage VSS is applied during the horizontal effective period of the video signal, and the overflow voltage VOF is applied during the horizontal blanking period. In the selected row, the read voltage VRD and the horizontal return voltage are applied during the horizontal effective period of the video signal. The reset voltage VRST is required during the line period.
【００４８】以上のような信号をＣＭＤ受光素子のゲー
トに印加するために、前述した選択／非選択の２値の論
理出力が各走査段から得られる構成の回路と、レベル・
ミックス回路とを備えた垂直走査回路が用いられる。図
12において、９がパルス・シフト・ユニット、10が出力
パルス生成ユニット、11がレベル・ミックス回路ユニッ
トである。この構成においてはクロックΦ０の立ち上が
りからクロックΦ２の立ち上がりまでが映像信号の有効
期間に、クロックΦ２の立ち上がりからクロックΦ０の
立ち上がりまでが水平帰線期間に対応している。In order to apply the above signals to the gate of the CMD light receiving element, a circuit having a configuration in which the binary logic output of the selection / non-selection described above is obtained from each scanning stage, and the level
A vertical scanning circuit including a mix circuit is used. Figure
In FIG. 12, reference numeral 9 is a pulse shift unit, 10 is an output pulse generation unit, and 11 is a level mix circuit unit. In this configuration, the rise of the clock Φ0 to the rise of the clock Φ2 corresponds to the valid period of the video signal, and the rise of the clock Φ2 to the rise of the clock Φ0 corresponds to the horizontal blanking period.
【００４９】ここで、レベル・ミックス回路ユニット11
について説明する。ＣＭＤのゲートに印加する４値のパ
ルスはＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴ、又はＰ型
とＮ型を抱き合わせたアナログスイッチを時系列に切り
替えることによって実現される。図12において、レベル
・ミックス回路ユニット11の出力Ｇｉは垂直選択線であ
るＣＭＤのゲート・ラインに接続される。このレベル・
ミックス回路ユニット11は、出力パルス生成ユニット10
の出力Ｓｉと、クロックΦ２によって駆動される。ここ
で、出力Ｓｉがロー・レベル、クロックΦ２がロー・レ
ベルの時は、出力Ｇｉは蓄積電圧ＶＳＳに接続される。
以下同様に、Ｓｉがロー・レベル、クロックΦ２がハイ
・レベルの時は、出力Ｇｉはオーバーフロー電圧ＶＯＦ
に、Ｓｉがハイ・レベル、クロックΦ２がロー・レベル
の時は読み出し電圧ＶＲＤに、Ｓｉがハイ・レベル、ク
ロックΦ２がハイ・レベルの時は、リセット電圧ＶＲＳ
Ｔに接続されるように構成されている。Here, the level / mix circuit unit 11
Will be described. The four-valued pulse applied to the gate of the CMD is realized by time-series switching of a P-type MOSFET, an N-type MOSFET, or an analog switch that combines the P-type and N-type. In FIG. 12, the output Gi of the level mix circuit unit 11 is connected to the gate line of CMD which is a vertical selection line. This level
The mix circuit unit 11 is the output pulse generation unit 10
Driven by the output Si and the clock Φ2. Here, when the output Si is at a low level and the clock Φ2 is at a low level, the output Gi is connected to the storage voltage VSS.
Similarly, when Si is at the low level and the clock Φ2 is at the high level, the output Gi is the overflow voltage VOF.
When Si is at a high level and the clock Φ2 is at a low level, the read voltage VRD is set. When Si is at a high level and the clock Φ2 is at a high level, the reset voltage VRS is set.
It is configured to be connected to T.
【００５０】次に図12に示した実施例において、インタ
ーレース・モードの動作を図13に示すタイミング図に基
づいて説明する。この実施例においては、シフト・パル
スの立ち上がり及び立ち下がりに遷移してパルスを発生
する出力パルス生成ユニット10は、クロックΦ０、及び
パルス・シフト・ユニット９からのパルスＳＲｉにより
駆動されるので、選択パルスＳｉの幅はクロックΦ１の
立ち上がりからクロックΦ２の立ち下がりまでとなる。
ここで、クロックΦ１の立ち上がりからクロックΦ２の
立ち上がりまでが映像信号の有効期間であり、レベル・
ミックス回路ユニット11では、選択パルスＳｉのハイ・
レベルを検出して、選択された垂直選択線に読み出し電
圧ＶＲＤを印加する。一方、水平帰線期間では、クロッ
クΦ０の立ち上がりからΦ０の立ち下がりまでの期間
に、選択パルスＳｉのハイ・レベルを検出して、選択さ
れた垂直選択線にリセット電圧ＶＲＳＴを印加する。ま
た、クロックΦ２の立ち下がりからクロックΦ１の立ち
上がりまでの期間は、常に蓄積電圧ＶＳＳが出力され
る。これは前述したフィード・スルー対策である。一
方、非選択の垂直選択線には、クロックΦ１の立ち上が
りからクロックΦ２の立ち上がりまでの期間に蓄積電圧
ＶＳＳを出力し、クロックΦ２の立ち上がりからΦ２の
立ち下がりまでの期間にはオーバーフロー電圧ＶＯＦを
出力する。この場合、ＣＭＤ受光素子のゲート・ライン
に印加されるパルスは、図13のＧｉに示されるような波
形になるので、前述した第１実施例のような構成をとれ
ばインターレース走査が実現できる。The operation in the interlace mode in the embodiment shown in FIG. 12 will be described below with reference to the timing chart shown in FIG. In this embodiment, the output pulse generation unit 10 that transitions to the rising and falling edges of the shift pulse to generate the pulse is driven by the clock Φ0 and the pulse SRi from the pulse shift unit 9, so that the selection is made. The width of the pulse Si is from the rising edge of the clock Φ1 to the falling edge of the clock Φ2.
Here, the effective period of the video signal is from the rising edge of the clock Φ1 to the rising edge of the clock Φ2.
In the mix circuit unit 11, the selection pulse Si high
The level is detected, and the read voltage VRD is applied to the selected vertical selection line. On the other hand, in the horizontal blanking period, the high level of the selection pulse Si is detected and the reset voltage VRST is applied to the selected vertical selection line during the period from the rising of the clock Φ0 to the falling of Φ0. The accumulated voltage VSS is always output during the period from the falling edge of the clock Φ2 to the rising edge of the clock Φ1. This is the measure for feed-through described above. On the other hand, to the non-selected vertical selection line, the storage voltage VSS is output during the period from the rising of the clock Φ1 to the rising of the clock Φ2, and the overflow voltage VOF is output from the rising of the clock Φ2 to the falling of Φ2. To do. In this case, the pulse applied to the gate line of the CMD light receiving element has a waveform as shown by Gi in FIG. 13, so interlaced scanning can be realized by adopting the configuration of the first embodiment described above.
【００５１】次に、図14に示すタイミング図を用いて、
インターレース・モードにおいて電子シャッター機能を
使用した場合の動作を説明する。パルス・シフト・ユニ
ット９の中を遷移するシフト・パルスの幅をクロックΦ
１の３周期分に設定した場合、シフト・パルスの立ち上
がり及び立ち下がりに遷移してパルスを発生する出力パ
ルス生成ユニット10は、クロックΦ０、及びパルス・シ
フト・ユニット９からのパルスＳＲｉにより駆動される
ので、シフト・パルスの立ち上がり遷移においては、選
択パルスＳｉの幅はクロックΦ１の立ち上がりからクロ
ックΦ２の立ち上がりまでとなる。また、シフト・パル
スの立ち下がり遷移については、図13に示した動作より
クロックΦ２の２周期分遅れて、クロックΦ０の立ち上
がりからクロックΦ０の立ち下がりまでの期間となる。
ここで、クロックΦ１の立ち上がりからクロックΦ２の
立ち上がりまでが映像信号の有効期間であり、レベル・
ミックス回路回路ユニット11では、選択パルスＳｉのハ
イ・レベルを検出して、選択された垂直選択線に読み出
し電圧ＶＲＤを印加する。また、クロックΦ２の２周期
分遅れて、水平帰線期間では、クロックΦ０の立ち上が
りからクロックΦ０の立ち下がりまでの期間に、選択パ
ルスＳｉのハイ・レベルを検出して、選択された垂直選
択線にリセット電圧ＶＲＳＴを印加する。また、クロッ
クΦ２の立ち下がりからクロックΦ１の立ち上がりまで
の期間は、常に蓄積電圧ＶＳＳが出力される。これによ
り露光時間を通常フィールド周期よりもシフト・パルス
の幅だけ短くすることができるので電子シャッターを実
現できる。Next, using the timing diagram shown in FIG.
The operation when the electronic shutter function is used in the interlace mode will be described. The width of the shift pulse that transits in the pulse shift unit 9 is set to the clock Φ.
When set to 3 cycles of 1, the output pulse generation unit 10 that transitions to the rising edge and the falling edge of the shift pulse to generate the pulse is driven by the clock Φ0 and the pulse SRi from the pulse shift unit 9. Therefore, at the rising transition of the shift pulse, the width of the selection pulse Si is from the rising of the clock Φ1 to the rising of the clock Φ2. Regarding the falling transition of the shift pulse, the period from the rising of the clock Φ0 to the falling of the clock Φ0 is delayed by two cycles of the clock Φ2 from the operation shown in FIG.
Here, the effective period of the video signal is from the rising edge of the clock Φ1 to the rising edge of the clock Φ2.
The mix circuit circuit unit 11 detects the high level of the selection pulse Si and applies the read voltage VRD to the selected vertical selection line. In the horizontal blanking period, delayed by two cycles of the clock Φ2, the high level of the selection pulse Si is detected during the period from the rising of the clock Φ0 to the falling of the clock Φ0, and the selected vertical selection line is selected. The reset voltage VRST is applied to. The accumulated voltage VSS is always output during the period from the falling edge of the clock Φ2 to the rising edge of the clock Φ1. As a result, the exposure time can be made shorter than the normal field period by the width of the shift pulse, so that an electronic shutter can be realized.
【００５２】次に、ノン・インターレース・モードの動
作を図15に示すタイミング図を用いて説明する。図15に
おいて、クロックΦ０及びΦ１は、１周期毎にハイ・レ
ベルが失われた形で印加されている。ここで、シフト・
パルスの立ち上がり及び立ち下がりに遷移してパルスを
発生する出力パルス生成ユニット10は、クロックΦ０、
及びパルス・シフト・ユニット９からのパルスＳＲｉに
より駆動されるので、選択パルスＳｉの幅はクロックΦ
１の立ち上がりからクロックΦ２の立ち下がりまでとな
る。ここで、クロックΦ１の立ち上がりからクロックΦ
２の立ち上がりまでが映像信号の有効期間であり、レベ
ル・ミックス回路ユニット11では、選択パルスＳｉのハ
イ・レベルを検出して、選択された垂直選択線に読み出
し電圧ＶＲＤを印加する。一方、水平帰線期間では、ク
ロックΦ０の立ち上がりからクロックΦ０の立ち下がり
までの期間に、選択パルスＳｉのハイ・レベルを検出し
て、選択された垂直選択線にリセット電圧ＶＲＳＴを印
加する。また、クロックΦ２の立ち下がりからクロック
Φ１の立ち上がりまでの期間は、常に蓄積電圧ＶＳＳが
出力される。一方、非選択の垂直選択線には、クロック
Φ１の立ち上がりからクロックΦ２の立ち上がりまでの
期間に蓄積電圧ＶＳＳを出力し、クロックΦ２の立ち上
がりからクロックΦ２の立ち下がりまでの期間にはオー
バーフロー電圧ＶＯＦを出力する。この場合ＣＭＤ受光
素子のゲート・ラインに印加されるパルス波形は、図15
のＧｉに示されるような波形になるので、前述した第１
実施例のような構成をとればノン・インターレース走査
が実現できる。Next, the operation in the non-interlace mode will be described with reference to the timing chart shown in FIG. In FIG. 15, the clocks Φ0 and Φ1 are applied such that the high level is lost in each cycle. Where shift
The output pulse generation unit 10 that generates pulses by transitioning to the rising and falling edges of the pulse is clock Φ0,
And the pulse SRi from the pulse shift unit 9, the width of the selection pulse Si is equal to the clock Φ.
From the rising of 1 to the falling of the clock Φ2. Here, from the rising edge of the clock Φ1, the clock Φ
The video signal is valid until the rising edge of 2, and the level / mix circuit unit 11 detects the high level of the selection pulse Si and applies the read voltage VRD to the selected vertical selection line. On the other hand, in the horizontal blanking period, the high level of the selection pulse Si is detected and the reset voltage VRST is applied to the selected vertical selection line during the period from the rising of the clock Φ0 to the falling of the clock Φ0. The accumulated voltage VSS is always output during the period from the falling edge of the clock Φ2 to the rising edge of the clock Φ1. On the other hand, the non-selected vertical selection line outputs the accumulated voltage VSS from the rising edge of the clock Φ1 to the rising edge of the clock Φ2, and outputs the overflow voltage VOF from the rising edge of the clock Φ2 to the falling edge of the clock Φ2. Output. In this case, the pulse waveform applied to the gate line of the CMD light receiving element is shown in FIG.
Since the waveform will be as shown by Gi in FIG.
Non-interlaced scanning can be realized by adopting the configuration of the embodiment.
【００５３】次に、図16に示すタイミング図を用いて、
ノン・インターレース・モードにおいて電子シャッター
機能を使用した場合の動作を説明する。パルス・シフト
・ユニット９の中を遷移するシフト・パルスの幅をクロ
ックΦ１の２周期分に設定した場合、シフト・パルスの
立ち上がり及び立ち下がりに遷移してパルスを発生する
出力パルス生成ユニット10は、クロックΦ０、及びパル
ス・シフト・ユニット９からのパルスＳＲｉにより駆動
されるので、シフト・パルスの立ち上がり遷移において
は、選択パルスＳｉの幅はクロックΦ１の立ち上がりか
らクロックΦ２の立ち上がりまでとなる。また、シフト
・パルスの立ち下がり遷移については、図15に示した動
作よりクロックΦ１の１周期分遅れて、クロックΦ０の
立ち上がりからクロックΦ０の立ち下がりまでの期間と
なる。ここで、クロックΦ１の立ち上がりからクロック
Φ２の立ち上がりまでが映像信号の有効期間であり、レ
ベル・ミックス回路ユニット11では、選択パルスＳｉの
ハイ・レベルを検出して、選択された垂直選択線に読み
出し電圧ＶＲＤを印加する。また、クロックΦ２の２周
期分遅れて、水平帰線期間では、クロックΦ０の立ち上
がりからクロックΦ０の立ち下がりまでの期間に、選択
パルスＳｉのハイ・レベルを検出して、選択された垂直
選択線にリセット電圧ＶＲＳＴを印加する。また、クロ
ックΦ２の立ち下がりからクロックΦ１の立ち上がりま
での期間は、常に蓄積電圧ＶＳＳが出力される。これに
より、露光時間を通常のフィールド周期よりもシフト・
パルスの幅だけ短くすることができるので、電子シャッ
ターを実現できる。Next, using the timing diagram shown in FIG.
The operation when the electronic shutter function is used in the non-interlaced mode will be described. When the width of the shift pulse that transits in the pulse shift unit 9 is set to 2 cycles of the clock Φ1, the output pulse generation unit 10 that transitions to the rising and falling edges of the shift pulse and generates the pulse , The clock Φ0, and the pulse SRi from the pulse shift unit 9, the width of the selection pulse Si is from the rising of the clock Φ1 to the rising of the clock Φ2 at the rising transition of the shift pulse. Further, the falling transition of the shift pulse is delayed from the operation shown in FIG. 15 by one cycle of the clock Φ1, and is the period from the rising of the clock Φ0 to the falling of the clock Φ0. Here, the effective period of the video signal is from the rising of the clock Φ1 to the rising of the clock Φ2, and the level / mix circuit unit 11 detects the high level of the selection pulse Si and reads it to the selected vertical selection line. The voltage VRD is applied. In the horizontal blanking period, delayed by two cycles of the clock Φ2, the high level of the selection pulse Si is detected during the period from the rising of the clock Φ0 to the falling of the clock Φ0, and the selected vertical selection line is selected. The reset voltage VRST is applied to. The accumulated voltage VSS is always output during the period from the falling edge of the clock Φ2 to the rising edge of the clock Φ1. This shifts the exposure time from the normal field cycle.
Since the pulse width can be shortened, an electronic shutter can be realized.
【００５４】上記第２実施例に示すように、ノン・イン
ターレース走査時に電子シャッター機能を使用しない場
合においても、露光時間がフレーム・レートに対して１
Ｈ分短縮される問題は解決され、また、フィード・スル
ーの問題は、オーバーフロー電圧ＶＯＦから、読み出し
電圧ＶＲＤへレベルを変化する際に、１度、蓄積電圧Ｖ
ＳＳに変化させることにより、この問題を解決してい
る。以上のように構成することによって、インターレー
ス，ノン・インターレースの２種類の走査モードによる
撮像が可能であり、且つ電子シャッターを備えた固体撮
像装置を実現できる。As shown in the second embodiment, even when the electronic shutter function is not used during non-interlaced scanning, the exposure time is 1 with respect to the frame rate.
The problem of shortening by H is solved, and the problem of feed through is solved once when the level is changed from the overflow voltage VOF to the read voltage VRD.
This problem is solved by changing to SS. With the above-described structure, it is possible to realize a solid-state imaging device that can perform imaging in two types of scanning modes, interlaced and non-interlaced, and that includes an electronic shutter.
【００５５】[0055]
【発明の効果】以上実施例に基づいて説明したように、
本発明に係る固体撮像装置によれば、簡単な制御で走査
モードが切り替えられ、且つ走査モードによる画質の差
が生じないのは勿論のこと、電子シャッター機能を具備
し、また、露光時間を１フレームに対し最大限の時間を
とれると共に、低消費電力化を行なえるようにした固体
撮像装置を実現することができる。As described above on the basis of the embodiments,
According to the solid-state imaging device of the present invention, the scanning modes can be switched by simple control, and there is no difference in image quality depending on the scanning modes. It is possible to realize a solid-state imaging device capable of taking a maximum time for a frame and reducing power consumption.
【図１】本発明に係る固体撮像装置の第１実施例の垂直
走査回路を示す構成図である。FIG. 1 is a configuration diagram showing a vertical scanning circuit of a first embodiment of a solid-state imaging device according to the present invention.
【図２】一般的なシフト・レジスタの構成例を示す回路
構成図である。FIG. 2 is a circuit configuration diagram showing a configuration example of a general shift register.
【図３】図２に示したシフト・レジスタをシンボルで模
式的に示す図である。FIG. 3 is a diagram schematically showing the shift register shown in FIG. 2 with symbols.
【図４】図２に示したシフト・レジスタの動作を説明す
るためのタイミング図である。FIG. 4 is a timing diagram for explaining the operation of the shift register shown in FIG.
【図５】図１に示した垂直走査回路の動作を説明するた
めのタイミング図である。5 is a timing chart for explaining the operation of the vertical scanning circuit shown in FIG.
【図６】図５のタイミング図で示した動作モードと異な
る動作モードを説明するためのタイミング図である。6 is a timing chart for explaining an operation mode different from the operation mode shown in the timing chart of FIG.
【図７】第１実施例の固体撮像装置のインターレース走
査時の動作を説明するためのタイミングの一部を示す図
である。FIG. 7 is a diagram showing part of the timing for explaining the operation during interlaced scanning of the solid-state imaging device of the first embodiment.
【図８】第１実施例の固体撮像装置のインターレース走
査時の動作を説明するためのタイミングの他の部分を示
す図である。FIG. 8 is a diagram showing another portion of the timing for explaining the operation during interlace scanning of the solid-state imaging device of the first embodiment.
【図９】第１実施例の固体撮像装置のノン・インターレ
ース走査時の動作を説明するためのタイミングの一部を
示す図である。FIG. 9 is a diagram showing a part of the timing for explaining the operation of the solid-state imaging device of the first embodiment during non-interlaced scanning.
【図10】第１実施例の固体撮像装置のノン・インターレ
ース走査時の動作を説明するためのタイミングの他の部
分を示す図である。FIG. 10 is a diagram showing another portion of the timing for explaining the operation of the solid-state imaging device of the first embodiment during non-interlaced scanning.
【図11】第１実施例における走査回路制御クロック発生
回路の構成例を示す回路構成図である。FIG. 11 is a circuit configuration diagram showing a configuration example of a scanning circuit control clock generation circuit in the first embodiment.
【図12】本発明の第２実施例の垂直走査回路を示す回路
構成図である。FIG. 12 is a circuit configuration diagram showing a vertical scanning circuit of a second embodiment of the present invention.
【図13】第２実施例のインターレース走査時の動作を説
明するためのタイミング図である。FIG. 13 is a timing chart for explaining an operation at the time of interlaced scanning according to the second embodiment.
【図14】第２実施例のインターレース走査時において、
電子シャッター機能を使用した場合の動作を説明するた
めのタイミング図である。FIG. 14 is a diagram illustrating the interlace scanning of the second embodiment,
FIG. 6 is a timing chart for explaining an operation when the electronic shutter function is used.
【図15】第２実施例のノン・インターレース走査時の動
作を説明するためのタイミング図である。FIG. 15 is a timing chart for explaining an operation during non-interlaced scanning according to the second embodiment.
【図16】第２実施例のノン・インターレース走査時にお
いて、電子シャッター機能を使用した場合の動作を説明
するためのタイミング図である。FIG. 16 is a timing chart for explaining the operation when the electronic shutter function is used during non-interlaced scanning according to the second embodiment.
【図17】従来提案した走査モード切り替えを可能とし且
つ電子シャッター機能をもたせた固体撮像装置の構成を
示すブロック構成図である。FIG. 17 is a block configuration diagram showing a configuration of a conventionally proposed solid-state imaging device capable of switching a scanning mode and having an electronic shutter function.
【図18】図17に示した固体撮像装置における垂直走査回
路の構成を示す図である。18 is a diagram showing a configuration of a vertical scanning circuit in the solid-state imaging device shown in FIG.
【図19】図18に示した垂直走査回路の動作を説明するた
めのタイミング図である。19 is a timing chart for explaining the operation of the vertical scanning circuit shown in FIG.
【図20】図18に示した垂直走査回路の他の動作モードを
説明するためのタイミング図である。20 is a timing chart for explaining another operation mode of the vertical scanning circuit shown in FIG. 18.
【図21】図17に示した固体撮像装置のインターレース走
査時の動作を説明するためのタイミングの一部を示す図
である。21 is a diagram showing part of the timing for explaining the operation of the solid-state imaging device shown in FIG. 17 during interlaced scanning.
【図22】図17に示した固体撮像装置のインターレース走
査時の動作を説明するためのタイミングの他の部分を示
す図である。22 is a diagram showing another portion of the timing for explaining the operation of the solid-state imaging device shown in FIG. 17 during interlaced scanning.
【図23】図17に示した固体撮像装置のノン・インターレ
ース走査時の動作を説明するためのタイミングの一部を
示す図である。23 is a diagram showing part of the timing for explaining the operation of the solid-state imaging device shown in FIG. 17 during non-interlaced scanning.
【図24】図17に示した固体撮像装置のノン・インターレ
ース走査時の動作を説明するためのタイミングの他の部
分を示す図である。24 is a diagram showing another portion of the timing for explaining the operation of the solid-state imaging device shown in FIG. 17 during non-interlaced scanning.
【図25】図17に示した固体撮像装置をＣＭＤイメージ・
センサに適用した場合の垂直走査回路の構成を示す図で
ある。FIG. 25 is a CMD image of the solid-state imaging device shown in FIG.
It is a figure which shows the structure of the vertical scanning circuit when it applies to a sensor.
【図26】図25に示した垂直走査回路を用いたＣＭＤイメ
ージ・センサのインターレース走査時の動作を説明する
ためのタイミング図である。26 is a timing chart for explaining the operation of the CMD image sensor using the vertical scanning circuit shown in FIG. 25 during interlaced scanning.
【図27】図26に示したインターレース走査時において、
電子シャッター機能を使用した場合の動作を説明するた
めのタイミング図である。[Fig. 27] During interlaced scanning shown in Fig. 26,
FIG. 6 is a timing chart for explaining an operation when the electronic shutter function is used.
【図28】図25に示した垂直走査回路を用いたＣＭＤイメ
ージ・センサのノン・インターレース走査時の動作を説
明するためのタイミング図である。28 is a timing chart for explaining the operation of the CMD image sensor using the vertical scanning circuit shown in FIG. 25 during non-interlaced scanning.
【図29】図28に示したノン・インターレース走査時にお
いて、電子シャッター機能を使用した場合の動作を説明
するためのタイミング図である。29 is a timing chart for explaining the operation when the electronic shutter function is used during the non-interlaced scanning shown in FIG. 28.
１ 画素 ２ 水平走査回路 ３ 水平選択スイッチ ４ 出力信号線 ５Ｌ 第１の垂直走査回路 ５Ｒ 第２の垂直走査回路 ６ 走査回路制御クロック発生回路 ８ シフト・レジスタ・ユニット ８Ａ パルス・シフト・ユニット ８Ｂ 出力パルス生成ユニット ９ パルス・シフト・ユニット 10 出力パルス生成ユニット 11 レベル・ミックス回路ユニット 1 Pixel 2 Horizontal scanning circuit 3 Horizontal selection switch 4 Output signal line 5L First vertical scanning circuit 5R Second vertical scanning circuit 6 Scanning circuit control clock generating circuit 8 Shift register unit 8A Pulse shift unit 8B Output pulse Generation unit 9 Pulse shift unit 10 Output pulse generation unit 11 Level mix circuit unit
Claims (2)
電変換素子と、列方向に配列された前記光電変換素子に
対応して設けられた水平選択線群と、該水平選択線群を
介して列方向に配列された光電変換素子の走査を行う水
平走査回路と、行方向に配列された前記光電変換素子に
対応して設けられた垂直選択線群と、該垂直選択線群を
介して行方向に配列された光電変換素子の走査を行う第
１及び第２の垂直走査回路とを有し、前記第１及び第２
の垂直走査回路はそれぞれ複数段の走査ユニットによっ
て構成されており、第１の垂直走査回路の各走査ユニッ
トを前記垂直選択線群の奇数番目の各垂直選択線に対し
て１対１に対応させると共に、第２の垂直走査回路の各
走査ユニットを前記垂直選択線群の偶数番目の各垂直選
択線に対して１対１に対応させ、更に前記第１及び第２
の垂直走査回路を駆動するためのクロック群を制御して
走査モードを切り替える制御クロック発生手段を設けて
いる固体撮像装置において、前記制御クロック発生手段
は、基本クロックと該基本クロックとデューティー比を
異にするクロックを入力し、基本クロックと、前記第１
及び第２の垂直走査回路に対して互いに基本クロックの
１周期分の位相差をもたせて印加する前記デューティー
比を異にするクロックからなる第１のクロック群と、基
本クロックと、該基本クロックの周期の２倍の周期をも
ち、前記第１及び第２の垂直走査回路に対して互いに基
本クロックの１周期分の位相差をもたせて印加するクロ
ックと、前記第１及び第２の垂直走査回路に対して互い
に基本クロックの１周期分の位相差をもたせて印加する
前記デューティー比を異にするクロックからなる第２の
クロック群とを切り替え発生させ、走査モードを切り替
えるように構成したことを特徴とする固体撮像装置。1. A plurality of photoelectric conversion elements arranged in a two-dimensional array, a horizontal selection line group provided corresponding to the photoelectric conversion elements arranged in a column direction, and the horizontal selection line group. Via a horizontal scanning circuit for scanning the photoelectric conversion elements arranged in the column direction, a vertical selection line group provided corresponding to the photoelectric conversion elements arranged in the row direction, and the vertical selection line group. A first and a second vertical scanning circuit for scanning the photoelectric conversion elements arranged in a row direction.
Each of the vertical scanning circuits is composed of a plurality of stages of scanning units, and each scanning unit of the first vertical scanning circuit is made to correspond one-to-one with each odd-numbered vertical selection line of the vertical selection line group. At the same time, each scanning unit of the second vertical scanning circuit is made to correspond to each even-numbered vertical selection line of the vertical selection line group in a one-to-one correspondence.
In the solid-state imaging device having control clock generating means for controlling a clock group for driving the vertical scanning circuit and switching the scanning mode, the control clock generating means has a duty ratio different from that of the basic clock. Input the clock to be set to the basic clock and the first
And a first clock group composed of clocks having different duty ratios, which are applied to the second vertical scanning circuit with a phase difference of one cycle of the basic clock, a basic clock, and the basic clock. A clock having a cycle that is twice the cycle and applied to the first and second vertical scanning circuits with a phase difference of one cycle of the basic clock, and the first and second vertical scanning circuits. On the other hand, the scanning mode is switched by switching between the second clock group consisting of clocks having different duty ratios applied with a phase difference of one cycle of the basic clock. Solid-state imaging device.
にするクロックは、デューティー比を変化させて発生で
きるように構成されていることを特徴とする請求項１記
載の固体撮像装置。2. The solid-state imaging device according to claim 1, wherein the clock having a duty ratio different from that of the basic clock is generated by changing the duty ratio.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178556A JPH0715673A (en) | 1993-06-28 | 1993-06-28 | Solid-state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178556A JPH0715673A (en) | 1993-06-28 | 1993-06-28 | Solid-state image pickup device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715673A true JPH0715673A (en) | 1995-01-17 |
Family
ID=16050556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178556A Withdrawn JPH0715673A (en) | 1993-06-28 | 1993-06-28 | Solid-state image pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715673A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403100B1 (en) * | 2000-10-13 | 2003-10-23 | 캐논 가부시끼가이샤 | Image pickup apparatus |
| JP2004246384A (en) * | 2000-06-27 | 2004-09-02 | Canon Inc | Radiograph photographing equipment |
| JP2012198246A (en) * | 2000-06-27 | 2012-10-18 | Canon Inc | Radiation image photographing device |
-
1993
- 1993-06-28 JP JP5178556A patent/JPH0715673A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004246384A (en) * | 2000-06-27 | 2004-09-02 | Canon Inc | Radiograph photographing equipment |
| JP2012198246A (en) * | 2000-06-27 | 2012-10-18 | Canon Inc | Radiation image photographing device |
| KR100403100B1 (en) * | 2000-10-13 | 2003-10-23 | 캐논 가부시끼가이샤 | Image pickup apparatus |
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