JP3103079B2 - Power servo control circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数の比較要基準電位と複数の被レベル
判定信号源の出力電位とをそれぞれ比較し、各被レベル
判定信号源の出力電位をそれぞれ所定電位に追従させる
電源サーボ制御回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention compares a plurality of reference potentials that need to be compared with output potentials of a plurality of level-determined signal sources, and outputs an output potential of each level-determined signal source. Are related to a power supply servo control circuit that causes each of them to follow a predetermined potential.

〔従来の技術〕[Conventional technology]

従来、日経エレクトロニクス;1981.11.9号,1983.2.28
号に示されるように、チョッパ型コンパレータは、その
低オフセット，高ダイナミイックレンジを得ることが容
易であることから、A/D変換器に主に使用されてきた。Conventionally, Nikkei Electronics; 1981.11.9, 1983.2.28
As shown in the figure, the chopper type comparator has been mainly used for the A / D converter because it is easy to obtain a low offset and a high dynamic range.

それに対して、サーボ制御に使用されるコンパレータ
は高速な応答性が要求されるため、アナログコンパレー
タが使用されてきた。On the other hand, analog comparators have been used because high-speed response is required for comparators used for servo control.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、システムのコストダウン等や制御の簡
素化が求められる昨今、これらの高速動作型サーボ回路
とCPUによる制御回路のICにより１チップ化が求められ
るようになった。However, recently, there is a demand for cost reduction of the system and simplification of control, and it has been required to integrate the high-speed operation type servo circuit and the control circuit IC of the CPU into one chip.

このような目的で現在作られているCPUコアで最もチ
ップサイズを小さくでき、しかもコストが最小となるも
のはCMOS構造のものである。しかし、チップの高集積化
が進み設計基準の改良が進むにつれて電源電圧の低下が
要求され、現在最も集積度に対するコストが安く実現さ
れるICで要求される動作電源電圧は5V以下となってい
る。そのため、１チップの中にMOSトランジスタによる
アナログコンパレータを実現しようとすると、MOSトラ
ンジスタのしきい値電圧V_Tの制御性の問題等から通常の
アナログコンパレータをCMOS構造のCPUコアを内蔵したI
C内に実現しようとすると、チップサイズ等の制限やそ
のダイナミックレンジの低さ（3V程度）や、そのしきい
値電圧V_Tの変動や劣化等による精度の悪さ等の要因か
ら、高精度のサーボ回路を実現するには不向きとなる問
題がある。その点、チョッパ型コンパレータはそのよう
なCMOSIC上でも安価で、しかも高精度広ダイナミックレ
ンジのコンパレートが可能となるが、その方式において
も下記に示す問題があった。For this purpose, the CMOS core that can be made the smallest in chip size and has the lowest cost among CPU cores that are currently being made is available. However, as chips become more highly integrated and design standards improve, power supply voltages are required to be reduced, and the operating power supply voltage required for ICs with the lowest cost for integration is now 5V or less. . Therefore, in order to realize the analog comparator by MOS transistors in a single chip, and the conventional analog comparator from control issues such as the threshold voltage V _T of the MOS transistor with a CPU core of CMOS structure I
When you try to implement in C, limits and its low dynamic range such as a chip size (approximately 3V) and, from the factors poor such accuracy due to fluctuation or deterioration of the threshold voltage V _T, precision There is a problem that is not suitable for realizing a servo circuit. In that regard, the chopper type comparator can be inexpensively performed on such a CMOS IC and can perform a high-precision wide dynamic range comparison. However, the method has the following problems.

すなわち、チョッパ型のコンパレータは、 クロックでスイッチを切り換え、コンデンサを放電
する操作があるため、変換時間が大きくなり、高速動作
に向かない。In other words, the chopper-type comparator has an operation of switching a switch by a clock and discharging a capacitor, so that the conversion time is long and is not suitable for high-speed operation.

クロック周期での比較しかできない。Only comparisons can be made at the clock cycle.

このような欠点があるため、従来はそのデメリットが
問題とならないようなA/D変換器等に応用されてきた
が、高速でアナログ的動作が要求される電源サーボ制御
回路等には応用されていなかった。実際にそのような電
源サーボ制御回路に上記のようなチョッパ型コンパレー
タを応用しようとすると、さらに下記に示す問題を生ず
る。Due to these drawbacks, they have been applied to A / D converters, etc., whose disadvantages do not pose a problem.However, they have been applied to power servo control circuits, etc., which require high-speed analog operation. Did not. If the chopper-type comparator as described above is actually applied to such a power supply servo control circuit, the following problem further arises.

高速度で高精度なコンパレート結果が要求されるた
め、D/A変換器でコンデンサを充電させる事が困難とな
る。Since high-speed and high-precision comparison results are required, it is difficult to charge a capacitor with a D / A converter.

また、上記の問題を解決しようとして、被レベル
判定信号源でコンデンサを充電するようにすると、複数
（ｎ個）の被レベル判定信号源を時分割で制御する場合
においては、ループ応答性を低下させないように各々の
被レベル判定信号源の出力インピーダンスによる時定数
は、１個の場合に比較し、ｎ倍小さくする必要がある
が、実際にはその時定数はループ応答に必要な応答速度
によって仮定されるので制限が生じ、必要な制御精度に
必要な時定数まで出力インピーダンスを下げることがで
きない。また、この条件下ではコンデンサの充放電の繰
り返しにより、被レベル判定信号源の出力電圧自体にも
誤差が生じるという問題が起こる。In order to solve the above problem, if the capacitor is charged by the level-determined signal source, the loop responsiveness is deteriorated when a plurality of (n) level-determined signal sources are controlled in a time-division manner. The time constant due to the output impedance of each level-determined signal source must be n times smaller than that of one signal level so as not to cause this. However, the time constant is actually assumed based on the response speed required for the loop response. Therefore, the output impedance cannot be reduced to a time constant required for the required control accuracy. Further, under this condition, there is a problem that an error occurs in the output voltage itself of the level determination signal source due to repetition of charging and discharging of the capacitor.

この発明は、上記の問題点を解決するためになされた
もので、比較対象の出力電位の種類に対応した比較用基
準電位をあらわすデジタル値を複数発生し、該発生され
る各デジタル値をアナログ信号にそれぞれ変換し、各ア
ナログ信号と被レベル判定信号源の出力電位とのいずれ
かによりコンデンサ回路を充電し複数の出力電位とを比
較するための複数のアナログスイッチを所定のタイミン
グで切り替え制御することにより、チョッパ型比較手段
を採用しても、簡単な回路構成で、比較対象の各出力電
位と被レベル判定信号源の出力電位との比較処理を短時
間、かつ高精度に電源サーボ制御を実現できる電源サー
ボ制御回路を提供することを目的とする。The present invention has been made to solve the above-described problem, and generates a plurality of digital values representing a reference potential for comparison corresponding to the type of output potential to be compared, and converts each of the generated digital values into an analog signal. Each of the analog signals is converted to a corresponding signal, and a plurality of analog switches for charging the capacitor circuit and comparing the plurality of output potentials with each of the analog signals and the output potential of the level determination signal source are switched and controlled at a predetermined timing. Therefore, even if the chopper type comparison means is adopted, the comparison between each output potential to be compared and the output potential of the level determination signal source can be performed in a short time and with high accuracy by using a simple circuit configuration. An object is to provide a power supply servo control circuit that can be realized.

〔課題を解決するための手段〕[Means for solving the problem]

この発明に係る電源サーボ制御回路は、複数の比較用
基準電位と複数の被レベル判定信号源の出力電位とをそ
れぞれ比較し、各被レベル判定信号源の出力電位をそれ
ぞれ所定電位に追従させる電源サーボ制御回路におい
て、比較対象の出力電位の種類に対応した比較用基準電
位を表すデジタル値を発生する発生手段と、上記発生手
段から発生されるデジタル値をアナログ信号に変換する
D/A変換器と、上記D/A変換器から出力されるアナログ信
号と上記複数の出力電位とにより選択的に充電されるコ
ンデンサ回路と、上記コンデンサ回路に充電させる対象
を選択するとともに上記D/A変換機から出力されるアナ
ログ信号と上記複数の出力電位とを比較するための複数
のアナログスイッチを有するチョッパ型比較手段と、上
記複数のアナログスイッチを所定のタイミングで制御し
て、上記D/A変換機から出力されるアナログ信号と上記
複数の出力電位とのいずれかを上記コンデンサ回路に充
電させるタイミング制御手段とを有し、上記タイミング
制御手段は、上記発生手段から発生させる比較用基準電
位の種類に応じて上記複数のアナログスイッチを制御す
るものである。A power supply servo control circuit according to the present invention compares a plurality of comparison reference potentials with output potentials of a plurality of level-determined signal sources, and causes the output potentials of the level-determined signal sources to follow predetermined potentials. In the servo control circuit, generating means for generating a digital value representing a reference potential for comparison corresponding to the type of output potential to be compared, and converting the digital value generated from the generating means into an analog signal
A D / A converter, a capacitor circuit that is selectively charged by the analog signal output from the D / A converter and the plurality of output potentials, and a target to be charged by the capacitor circuit. A chopper-type comparison means having a plurality of analog switches for comparing an analog signal output from a / A converter with the plurality of output potentials, and controlling the plurality of analog switches at a predetermined timing to obtain the D signal. / A timing control means for charging the capacitor circuit with any of the analog signal output from the converter and the plurality of output potentials, wherein the timing control means includes a reference for comparison generated from the generation means. The plurality of analog switches are controlled according to the type of potential.

更に、上記コンデンサ回路に充電される比較基準用電
位と出力電位との比較処理時間を、制御するサーボ系の
要求に基づいて任意に設定する設定手段を有するもので
ある。Further, there is provided a setting means for arbitrarily setting a comparison processing time between the comparison reference potential and the output potential charged in the capacitor circuit based on a request of a servo system for controlling.

〔作用〕 この発明においては、タイミング制御手段より比較対
象の出力電位の種類に対応した比較用基準電位をあらわ
すデジタル値を複数発生し、該発生される各デジタル値
をD/A変換器よりアナログ信号にそれぞれ変換し、各ア
ナログ信号と被レベル判定信号源の出力電位とのいずれ
かによりコンデンサ回路を充電し複数の出力電位とを比
較するための複数のアナログスイッチを所定のタイミン
グで切り替え制御する。[Operation] In the present invention, a plurality of digital values representing a reference potential for comparison corresponding to the type of output potential to be compared are generated by the timing control means, and the generated digital values are converted into analog signals by the D / A converter. Each of the analog signals is converted to a corresponding signal, and a plurality of analog switches for charging the capacitor circuit and comparing the plurality of output potentials with each of the analog signals and the output potential of the level determination signal source are switched and controlled at a predetermined timing. .

また、コンデンサ回路に充電される比較基準用電位と
出力電位との比較処理時間を、設定手段が制御するサー
ボ系の要求に基づいて任意に設定する。Further, the comparison processing time between the comparison reference potential charged to the capacitor circuit and the output potential is arbitrarily set based on the request of the servo system controlled by the setting means.

〔第１実施例〕 第１図はこの発明の一実施例を示す電源サーボ制御回
路の制御構成図である。First Embodiment FIG. 1 is a control configuration diagram of a power servo control circuit showing one embodiment of the present invention.

この図において、１は第１の被レベル判定信号源を構
成する等価電圧源で、一方端が接地され、他方端が第１
の被レベル判定信号源を構成する出力抵抗器２に接続さ
れる。出力抵抗器２の他端は信号線10を通じて他方端が
接地されるコンデンサ３の一方端に接続される。上記１
〜３により第１の被レベル判定信号源が構成される。In this figure, reference numeral 1 denotes an equivalent voltage source constituting a first level-determined signal source, one end of which is grounded and the other end of which is the first level-determined signal source.
Is connected to the output resistor 2 which constitutes the signal source for determining the level to be determined. The other end of the output resistor 2 is connected through a signal line 10 to one end of a capacitor 3 whose other end is grounded. 1 above
1 to 3 constitute a first level-determined signal source.

４は第２の被レベル判定信号源を構成する等価電圧源
で、一方端が接地され、他方端が第２の被レベル判定信
号源を構成する出力抵抗器５に接続される。出力抵抗器
５の他端は信号線11を通じて他方端が接地されるコンデ
ンサ６の一方端に接続される。上記４〜６により第２の
被レベル判定信号源が構成される。Reference numeral 4 denotes an equivalent voltage source forming a second level-determined signal source, one end of which is grounded and the other end connected to an output resistor 5 forming a second level-determined signal source. The other end of the output resistor 5 is connected through a signal line 11 to one end of a capacitor 6 whose other end is grounded. The above-mentioned 4 to 6 constitute a second level-determined signal source.

７は一端が接地されるD/A変換器で、データバス24を
通じてタイミング発生器23から送出されるディジタルデ
ータがセットされると、信号線45にそのディジタルデー
タに１対１に対応したアナログ信号が瞬時に出力される
ものとする。信号線45は抵抗器８の一端に接続され、こ
の抵抗器８の他方端は一端が接地されるコンデンサ９に
接続されている。上記７〜９は本来実際のD/A変換回路
を構成し、抵抗器８とコンデンサ９が本来分布定数とし
て存在するインピーダンスを近似的に集中定数と表示で
きるものとしておいた出力インピーダンスとする。な
お、D/A変換器７は、第１の被レベル判定信号源，第２
の被レベル判定信号源の判定電位を比較するための比較
基準電源として機能し、後述するコンデンサ回路に各電
源に対する比較基準電位まで電荷をチャージする。Reference numeral 7 denotes a D / A converter whose one end is grounded. When digital data sent from the timing generator 23 through the data bus 24 is set, an analog signal corresponding to the digital data on a one-to-one basis is set on a signal line 45. Is output instantaneously. The signal line 45 is connected to one end of a resistor 8, and the other end of the resistor 8 is connected to a capacitor 9 having one end grounded. The above items 7 to 9 constitute an actual D / A conversion circuit, and the output impedance is such that the impedance in which the resistor 8 and the capacitor 9 are originally present as a distributed constant can be approximately displayed as a lumped constant. The D / A converter 7 has a first level-determined signal source, a second
This function functions as a comparison reference power supply for comparing the determination potentials of the level-determined signal sources described above, and charges a capacitor circuit (to be described later) to a comparison reference potential for each power supply.

信号線10は、Ｎチャンネル型MOSトランジスタ（以下
Ｎ−MOSと記す）14のドレイン端子およびＰチャンネル
型MOSトランジスタ（以下Ｐ−MOSと記す）15のソース端
子に接続され、Ｎ−MOS14のソース端子およびＰ−MOS15
のドレイン端子は信号線13に接続されている。The signal line 10 is connected to the drain terminal of an N-channel MOS transistor (hereinafter referred to as N-MOS) 14 and the source terminal of a P-channel MOS transistor (hereinafter referred to as P-MOS) 15. And P-MOS15
Are connected to the signal line 13.

一方、信号線11はＮ−MOS17のドレイン端子およびＰ
−MOS18のソース端子に接続され、Ｎ−MOS17のソース端
子およびＰ−MOS18のドレイン端子は信号線13に接続さ
れている。On the other hand, the signal line 11 is connected to the drain terminal of the
The source terminal of the N-MOS 17 and the drain terminal of the P-MOS 18 are connected to the signal line 13.

同様に、信号線12はＮ−MOS20のドレイン端子および
Ｐ−MOS21のソース端子に接続され、Ｎ−MOS20のソース
端子およびＰ−MOS21のドレイン端子は信号線13に接続
されている。信号線13はコンデンサ46を通じてグランド
に接地されており、コンデンサ47を通じて信号線35に接
続されている。信号線35はＮ−MOS31,36のドレイン端子
およびＰ−MOS32,37のソース端子に接続されている。た
だし、Ｎ−MOS31,P−MOS32およびＮ−MOS36,P−MOS37は
それぞれ一対のアナログスイッチのスイッチ部分を構成
している。Ｎ−MOS31のソース端子およびＰ−MOS32のド
レイン端子はともに抵抗器33の一端に接続される。な
お、抵抗器33の他方端は電圧源34の＋端子に接続され、
電圧源34のマイナス端子はグランドに接地されている。
また、Ｎ−MOS36のソース端子およびＰ−MOS37のドレイ
ン端子は信号線39に接続されている。Similarly, the signal line 12 is connected to the drain terminal of the N-MOS 20 and the source terminal of the P-MOS 21, and the source terminal of the N-MOS 20 and the drain terminal of the P-MOS 21 are connected to the signal line 13. The signal line 13 is grounded to the ground through a capacitor 46, and is connected to the signal line 35 through a capacitor 47. The signal line 35 is connected to the drain terminals of the N-MOSs 31 and 36 and the source terminals of the P-MOSs 32 and 37. However, the N-MOS 31, P-MOS 32 and N-MOS 36, P-MOS 37 each constitute a switch portion of a pair of analog switches. The source terminal of the N-MOS 31 and the drain terminal of the P-MOS 32 are both connected to one end of the resistor 33. The other end of the resistor 33 is connected to the + terminal of the voltage source 34,
The negative terminal of the voltage source 34 is grounded.
The source terminal of the N-MOS 36 and the drain terminal of the P-MOS 37 are connected to the signal line 39.

信号線39は、論理判定器40の入力端子に接続され、信
号線39の入力信号電位が電圧源34の電圧V_THより小であ
ればその出力にＬレベルを、また電圧V_THより大であれ
ばＨレベルを出力する。論理判定器40の出力線（信号
線）42はラッチ43およびラッチ48のデータ入力端子Ｉに
接続されている。ラッチ43およびラッチ48からなるラッ
チ回路のＱ出力端子が本コンパレータの結果を出力する
出力端子44,50に接続されている。なお、タイミング発
生器23は、D/A変換器７へデータバス24を通じて端子L1
が制御信号を送り、トランスファーゲートを構成するＮ
−MOS14,P−MOS15,インバータ16へは端子L2より信号線2
5を通して制御信号を送り、Ｎ−MOS17,P−MOS18のドレ
イン端子，インバータ19よりなるトランスファーゲート
へは端子L3が信号線26を通して制御信号がタイミング発
生器23から送出される。Signal line 39 is connected to an input terminal of the logic determination unit 40, the L-level at its output if the small input signal potential than the voltage V _TH of the voltage source 34 of the signal line 39, and in greater than voltage V _TH If there is, an H level is output. The output line (signal line) 42 of the logic decision unit 40 is connected to the data input terminals I of the latches 43 and 48. A Q output terminal of a latch circuit including a latch 43 and a latch 48 is connected to output terminals 44 and 50 for outputting the result of the comparator. Note that the timing generator 23 is connected to the terminal L1
Sends a control signal to form a transfer gate.
-Signal line 2 from terminal L2 to -MOS14, P-MOS15 and inverter 16
The control signal is sent from the timing generator 23 to the drain terminal of the N-MOS 17 and P-MOS 18 and the transfer gate including the inverter 19 through the signal line 26 at the terminal L3.

Ｎ−MOS20,P−MOS21,インバータ22よりなるトランス
ファーゲートへは端子L4が信号線27を通して制御信号が
タイミング発生器23から送出される。A control signal is sent from the timing generator 23 to the transfer gate including the N-MOS 20, the P-MOS 21, and the inverter 22 through the signal line 27 at the terminal L4.

Ｎ−MOS31,P−MOS32,インバータ41よりなるトランス
ファーゲートへは端子L5が信号線28を通して制御信号が
タイミング発生器23から送出される。A control signal is sent from the timing generator 23 to the transfer gate composed of the N-MOS 31, the P-MOS 32 and the inverter 41 through the signal line 28 at the terminal L5.

Ｎ−MOS36,P−MOS37,インバータ38よりなるトランス
ファーゲートへは端子L6が信号線29を通して制御信号が
タイミング発生器23から送出される。A control signal is sent from the timing generator 23 to the transfer gate including the N-MOS 36, the P-MOS 37, and the inverter 38 through the signal line 29 at the terminal L6.

また、ラッチ43のＬ端子には、端子L7より信号線30を
通して制御信号がタイミング発生器23から送出される。
更に、ラッチ48のＬ端子には、端子L8より信号線49を通
して制御信号がタイミング発生器23から送出される。Further, a control signal is transmitted from the timing generator 23 to the L terminal of the latch 43 through the signal line 30 from the terminal L7.
Further, a control signal is sent from the timing generator 23 to the L terminal of the latch 48 through the signal line 49 from the terminal L8.

なお、信号線25はＮ−MOS14のゲートに接続され、同
時にインバータ16の入力端子側に接続されている。イン
バータ16の出力端子はＰ−MOS15のゲートに接続されて
いる。信号線26は、Ｎ−MOS17のゲートおよびインバー
タ19の入力端子に接続されている。インバータ19の出力
端子はＰ−MOS18のゲートに接続されている。信号線27
はＮ−MOS20のゲートおよびインバータ22の入力端子に
接続され、インバータ22の出力端子は、Ｐ−MOS21のゲ
ートに接続されている。信号線28はＮ−MOS31のゲート
とインバータ41の入力端子に接続され、インバータ41の
出力端子はＰ−MOS32のゲートに接続されている。信号
線29は、Ｎ−MOS36のゲートおよびインバータ38の入力
端子に接続され、インバータ38の出力端子はＰ−MOS37
のゲートに接続されている。Note that the signal line 25 is connected to the gate of the N-MOS 14 and, at the same time, to the input terminal side of the inverter 16. The output terminal of the inverter 16 is connected to the gate of the P-MOS 15. The signal line 26 is connected to the gate of the N-MOS 17 and the input terminal of the inverter 19. The output terminal of the inverter 19 is connected to the gate of the P-MOS 18. Signal line 27
Is connected to the gate of the N-MOS 20 and the input terminal of the inverter 22, and the output terminal of the inverter 22 is connected to the gate of the P-MOS 21. The signal line 28 is connected to the gate of the N-MOS 31 and the input terminal of the inverter 41, and the output terminal of the inverter 41 is connected to the gate of the P-MOS 32. The signal line 29 is connected to the gate of the N-MOS 36 and the input terminal of the inverter 38, and the output terminal of the inverter 38 is connected to the P-MOS 37
Connected to the gate.

また、タイミング制御手段となるタイミング発生器23
よりD/A変換手段となるD/A変換器７に対して第１の被レ
ベル判定信号源となる等価電圧源１に設定される各比較
基準電位に対応する各ディジタル電位データ（データDA
TA1）がデータバス24を介して入力されると、D/A変換器
７が等価電圧源１に設定される比較基準電位までコンデ
ンサ回路を構成するコンデンサ46,47を充電する。そし
て、所定のタイミングでタイミング発生器23より後述す
るアナログスイッチに切り換え制御信号を送出すると、
チョッパ型比較手段より等価電圧源１から供給される判
定電位と第１の比較基準電位との比較結果が出力され
る。Further, a timing generator 23 serving as timing control means is provided.
Each digital potential data (data DA) corresponding to each comparison reference potential set in the equivalent voltage source 1 serving as the first level-determined signal source for the D / A converter 7 serving as the D / A converting means.
When TA1) is input via the data bus 24, the D / A converter 7 charges the capacitors 46 and 47 constituting the capacitor circuit to the comparison reference potential set in the equivalent voltage source 1. Then, when a switching control signal is transmitted from a timing generator 23 to an analog switch described later at a predetermined timing,
The chopper type comparison means outputs a comparison result between the determination potential supplied from the equivalent voltage source 1 and the first comparison reference potential.

そして、第１の比較処理が完了すると、所定のタイミ
ングでタイミング発生器23より多段アナログスイッチに
次の切り換え制御信号が送出されるとともに、D/A変換
器７に対して第２の被レベル判定信号源となる等価電圧
源４に設定される比較基準電位に対応する次のディジタ
ル電位データ（データDATA2）がデータバス24を介して
入力されると、D/A変換器７が等価電圧源４に設定され
る比較基準電位までコンデンサ46,47を充電する。そし
て、所定のタイミングでタイミング発生器23より各アナ
ログスイッチに切り換え制御信号を送出し、チョッパ型
比較手段より等価電圧源４から供給される判定電位と各
比較基準電位との比較結果を出力させる。When the first comparison processing is completed, the next switching control signal is sent from the timing generator 23 to the multi-stage analog switch at a predetermined timing, and the second level determination for the D / A converter 7 is performed. When the next digital potential data (data DATA2) corresponding to the comparison reference potential set in the equivalent voltage source 4 serving as a signal source is input via the data bus 24, the D / A converter 7 sets the equivalent voltage source 4 The capacitors 46 and 47 are charged up to the comparison reference potential set in step (1). Then, a switching control signal is transmitted from the timing generator 23 to each analog switch at a predetermined timing, and the chopper type comparing means outputs a comparison result between the judgment potential supplied from the equivalent voltage source 4 and each comparison reference potential.

次に第１図の動作について第２図〜第４図を参照しな
がら説明する。Next, the operation of FIG. 1 will be described with reference to FIGS.

第２図，第３図は、第１図に示した回路の所定タイミ
ング時の等価回路図であり、第１図と同一のものには同
じ符号を付してある。2 and 3 are equivalent circuit diagrams of the circuit shown in FIG. 1 at a predetermined timing, and the same components as those in FIG. 1 are denoted by the same reference numerals.

第４図は、第１図の動作を説明するタイミングチャー
トである。FIG. 4 is a timing chart for explaining the operation of FIG.

この図において、DATA1,DATA2はデータで、第１図に
示したタイミング発生器23の端子L1よりデータバス24に
出力され、それぞれD/A変換器７が発生する比較用基準
信号源に供給される。すなわち、データDATA1は、上記
１〜３で構成される第１の被レベル判定信号源に対する
比較用基準信号源の設定電圧値を示し、DATA2は上記４
〜６で構成されている第２の被レベル判定信号源に対す
る比較用基準信号源の設定電圧値を示す。In this figure, DATA1 and DATA2 are data, output from the terminal L1 of the timing generator 23 shown in FIG. 1 to the data bus 24, and supplied to the comparison reference signal source generated by the D / A converter 7, respectively. You. That is, the data DATA1 indicates the set voltage value of the reference signal source for comparison with respect to the first level-determined signal source composed of the above-described 1 to 3, and DATA2 indicates the set voltage value of the above-mentioned 4th.
6 shows the set voltage value of the reference signal source for comparison with respect to the second level-determined signal source composed of.

今、端子L1からデータバス24上にデータDATA1が出力
されて、時間T1経過後に、端子L3,L6に対する信号線26,
29の出力が「１」〜「０」に変化すると、その時間から
δｔ経過した時間T3において、端子L4,L5に対する信号
線27,28が「０」〜「１」に変化する。Now, the data DATA1 is output from the terminal L1 onto the data bus 24, and after a lapse of time T1, the signal lines 26,
When the output of the terminal 29 changes from "1" to "0", the signal lines 27 and 28 for the terminals L4 and L5 change from "0" to "1" at the time T3 after the elapse of .DELTA.t.

この端子L1からデータバス24上にDATA1が出力されて
から時間T1の間、D/A変換器７は抵抗器８を通じてコン
デンサ９を充電する。このとき、抵抗器８とコンデンサ
９の積が示す時定数τ_１が時間T1に対して1/10以下の値
とすれば、時間t2において、コンデンサ９の両端の電圧
は、データDATA1のディジタルデータの示す電圧値の±
0.1％の誤差範囲となる。端子L4,L5に対応する信号線2
7,28に論理値「１」が立つと、Ｎ−MOS20,31には論理値
「１」が加わり、Ｐ−MOS21,32のゲートにはその論理値
「１」がそれぞれインバータ22,41によって反転される
論理値「０」が加わるため、Ｎ−MOS20,31,P−MOS21,32
はすべてON状態となり、信号線12が信号線13に、また抵
抗器33の一端が信号線35に接続されることとなる。タイ
ミングt₃においては、端子L2,L3,L6に対応する信号線2
5,26,29には論理値「０」が出力されているため、Ｎ−M
OS14,17,36のゲートには論理値「０」が、またはＰ−MO
S15,18,37のゲートにはそれぞれインバータ16,19,38を
通し論理値「０」の反転信号たる論理値「１」が加わっ
ているため、それぞれ14〜16,17〜19,36〜38で構成され
るアナログスイッチがオフ状態となる。このため、タイ
ミングt₃からt₄の時間T3範囲では、第２図に示される閉
回路が構成され、コンデンサ46,47に電荷が充電され
る。今、各抵抗器8,51,52,33は十分短い時間T3の範囲内
でコンデンサ47の両端子電圧がD/A変換器７の出力電圧V
_DAから電圧源34の電圧V_th（論理電位）を差し引いた電
圧V_T（V_DA−V_th）の値から誤差±0.5％程度の範囲内に
達するものとする。The D / A converter 7 charges the capacitor 9 through the resistor 8 during the time T1 after DATA1 is output from the terminal L1 onto the data bus 24. At this time, if less than 1/10 of the value constant tau ₁ is for the time T1 when the indicated product of the resistor 8 and the capacitor 9, at time t2, the voltage across the capacitor 9, the digital data of the data DATA1 ± of the voltage value indicated by
The error range is 0.1%. Signal line 2 corresponding to terminals L4 and L5
When the logical value "1" is set at 7, 28, the logical value "1" is added to the N-MOSs 20, 31, and the logical value "1" is applied to the gates of the P-MOSs 21, 32 by the inverters 22, 41, respectively. Since the inverted logic value “0” is added, the N-MOSs 20 and 31 and the P-MOSs 21 and 32 are added.
Are turned ON, the signal line 12 is connected to the signal line 13, and one end of the resistor 33 is connected to the signal line 35. At the timing t _3, the signal line 2 corresponding to the terminal L2, L3, L6
Since the logical value “0” is output to 5, 26, and 29, N−M
A logic value "0" is applied to the gate of OS14, 17, or 36, or P-MO
The gates of S15, S18, and S37 are added with the logical value "1" as the inverted signal of the logical value "0" through the inverters 16, 19, and 38, respectively. Is turned off. Therefore, at time T3 range t ₄ from the timing t _3, the closed circuit shown in Figure 2 is configured, the charge is charged in the capacitor 46 and 47. Now, each of the resistors 8, 51, 52, and 33 has the terminal voltage of the capacitor 47 within the range of the sufficiently short time T3 and the output voltage V of the D / A converter 7.
_It is assumed that the error reaches a range of about ± 0.5% from the value of the voltage V _T (V _DA −V _th ) obtained by subtracting the voltage V _th (logic potential) of the voltage source 34 from _DA .

タイミングt₄に達したとき、端子L4,L5の信号が
「１」〜「０」に変化すると、Ｎ−MOS20,31およびＰ−
MOS21,32がすべてオフ状態となり、コンデンサ46,47は
信号線13,35によって何れにも接続されていない状態と
なる。タイミングt₄から時間δｔ経過後、タイミングt₅
になると、端子L1に対応するデータバス24のデータはデ
ータDATA1からデータDATA2に代わり、これと同時に端子
L2および端子L6に論理値「１」が出力される。このた
め、Ｎ−MOS14,P−MOS15,インバータ16よりなるアナロ
グスイッチとＮ−MOS36,P−MOS37,インバータ38からな
るアナログスイッチがオン状態となり、信号線10が信号
線13に接続され、信号線35は信号線39に接続される。こ
のため、D/A変換器７はデータDATA2（ディジタルデー
タ）に対応するアナログ電圧をそのタイミングで信号線
45に出力し、コンデンサ９を抵抗器８を通して充電を開
始するものとする。コンデンサ46,47から構成されるコ
ンデンサ回路は、第３図に示されるように構成される。Upon reaching the timing t _4, the signal at the terminal L4, L5 is changed to "1" to "0", N-MOS20,31 and P-
The MOSs 21 and 32 are all turned off, and the capacitors 46 and 47 are not connected to any of the signal lines 13 and 35. After a time δt elapses from the timing t _4, the timing t ₅
, The data on the data bus 24 corresponding to the terminal L1 is changed from the data DATA1 to the data DATA2, and at the same time,
A logical value “1” is output to L2 and terminal L6. Therefore, the analog switch including the N-MOS 14, the P-MOS 15, and the inverter 16 and the analog switch including the N-MOS 36, the P-MOS 37, and the inverter 38 are turned on, and the signal line 10 is connected to the signal line 13; 35 is connected to the signal line 39. For this reason, the D / A converter 7 applies an analog voltage corresponding to the data DATA2 (digital data) to the signal line at that timing.
45, and charging of the capacitor 9 through the resistor 8 is started. The capacitor circuit composed of the capacitors 46 and 47 is configured as shown in FIG.

すなわち、等価電圧源１の出力電圧が出力抵抗器２お
よび信号線10を通じてコンデンサ３をあらかじめ充電し
ており、その電位をV₁とする。That, and charges the capacitor 3 advance through the output voltage output resistor 2 and the signal line 10 of the equivalent voltage source 1, and its potential as V _1.

そして、信号線10がＮ−MOS14,P−MOS15の抵抗器52,5
3を通して信号線13に接続されると、コンデンサ46の容
量がコンデンサ３の容量の10³分の１程度の値であれ
ば、コンデンサ46の容量はコンデンサ３の容量によって
ほぼ瞬時に充電され、近似的にその電位はV₁と看做すこ
とができ、その結果信号線35の電位は、V₁−V_Tとなり、
論理判定器40のインバータ回路の入力インピーダンスが
近似的に∞と考えられれば、信号線39の電位は信号線35
と同電位がかかることとなる。The signal line 10 is connected to the resistors 52, 5 of the N-MOS 14 and the P-MOS 15
3 when connected to the signal line 13 through, if about one value of 10 ³ minutes of capacity capacitance of the capacitor 3 of the capacitor 46, the capacitance of the capacitor 46 is charged to almost instantly by the capacitance of the capacitor 3, the approximate In general, the potential can be regarded as V _1, and as a result, the potential of the signal line 35 becomes V ₁ −V _T ,
If the input impedance of the inverter circuit of the logic decision unit 40 is considered to be approximately ∞, the potential of the signal line 39 is
And the same potential is applied.

このため、信号線39の電位は、V₁−V_DA＋V_thとなり、
V₁＞V_DAのときは、信号線39の電位は電位V_thより大とな
り、V₁＜V_DAのときは、信号線39の電位は電位V_thより小
となる。ところで、論理判定器40はその入力電圧が電位
V_thより大であれば、その出力端子にＨレベル信号を出
力し、電位V_thより小であれば、その出力端子にＬレベ
ルの信号を出力する回路であるから、V₁＞V_DAのときに
はＬレベルが出力され、電位V₁と電位V_DAの大小の差が
論理判定器40の出力端子にH,Lレベルとして出力される
ことがわかる。Therefore, the potential of the signal line 39 becomes V ₁ −V _DA + V _th ,
When V ₁ > V _DA , the potential of the signal line 39 is higher than the potential V _th , and when V ₁ <V _DA , the potential of the signal line 39 is lower than the potential V _th . By the way, the logic determiner 40 determines that the input voltage is
If greater than V _th, and outputs the H level signal at its output terminal, if smaller than the potential V _th, since a circuit for outputting an L level signal at its output terminal, a V _1> V _DA sometimes L level is output, it can be seen that the difference in the magnitude of the potential V ₁ and the potential V _DA is output to the output terminal of the logic determiner 40 H, the L level.

そして、タイミングt₆に到達すると、ラッチ43のラッ
チ制御入力端子Ｌにタイミング発生器23の端子L7からＨ
レベルの信号が入力され、信号線42上の信号はラッチ43
をスルーして、出力端子44に出力される。そして、タイ
ミングt₇で端子L7の信号がＨレベルからＬレベルに変化
する瞬間に信号線42の信号がラッチ43にラッチされ、電
位V₁と電位V_DAの電圧の大小比較結果がタイミングt
₁₈で、端子L7に再びＨレベル信号が入力されるまで出力
端子44に出力される。タイミングt₇から微小時間δｔ
（50n〜100nsec）が経過すると、端子L2と端子L6の信号
がＨレベルからＬレベルに変化し、電位V₁と電位V_DAの
電圧比較サイクルが終了する。Then, upon reaching the timing t _6, the latch control input terminal L of the latch 43 from the terminal L7 timing generator 23 H
The level signal is input, and the signal on the signal line 42 is
And is output to the output terminal 44. The timing signal terminals L7 at t ₇ the signal of the signal line 42 at the moment of change from the H level to the L level is latched by the latch 43, the potential V ₁ and the potential V _DA magnitude comparison result of the voltage of the timing t
_{At 18} , the signal is output to the output terminal 44 until the H level signal is input again to the terminal L7. Minute time from the timing t ₇ δt
When (50n~100nsec) has elapsed, the signal terminal L2 and the terminal L6 is changed from H level to L level, the voltage comparison cycle of the potential V ₁ and the potential V _DA is completed.

このようにして、タイミングt₃〜t₈で１組の被レベル
判定信号源とその比較用基準信号源の比較が１回完了す
る。そして上記と同様の動作がタイミングt₉〜t₁₄では
第２の被レベル判定信号源の電圧とそれに対する比較用
基準信号源の電圧、すなわちデータDATA2のディジタル
データを示すアナログ電圧の比較が同様のタイミングシ
ーケンスで実行される。ただし、この期間と、タイミン
グt₃〜t₈の期間とで異なる第１の動作は、被レベル判定
信号源の接続動作である。すなわち、タイミングt₃〜t₈
の期間で端子L2がＨレベルであるタイミングt₅〜t₈に相
当するタイミングt₉〜t₁₄の期間におけるタイミングt₁₁
〜t₁₄では端子L3がＨレベルとなり、上記４〜５で構成
される第２の電圧源が信号線13に接続される。そして、
タイミングt₃〜t₈の期間として異なる第２の動作はラッ
チ動作であり、タイミングt₉〜t₁₄ではタッチ48が使用
される。すなわち、タイミングt₁₂に到達すると、ラッ
チ48のラッチ制御入力端子Ｌにタイミング発生器23の端
子L8からＨレベルの信号が入力され、信号線42の信号は
そのままラッチ48をスルーして、出力端子50に出力さ
れ、タイミングt₁₃で端子L7の信号がＨレベルからＬレ
ベルに変化する瞬間に、信号線42の信号がラッチ48にラ
ッチされ、電位V₂と電位V_DAの電圧との大小比較結果
が、タイミングt₂₄で端子L8に再びＨレベル信号が入力
されるまで、出力端子50に出力され続ける。また、タイ
ミングt₃〜t₈の期間として異なる第３の動作は、データ
バス24上にあるデータで、タイミングt₉からタイミング
t₁₄の間では、タイミングt₉からタイミングt₁₁まではデ
ータDATA2がセットされており、タイミングt₁₁からタイ
ミングt₁₄まではデータDATA1がセットされている。その
他の基本的比較動作に関しては、タイミングt₃〜t₈の期
間と、タイミングt₉〜t₁₄の間で同じであり、それぞれ
タイミングt₃がタイミングt₉に、タイミングt₄がタイミ
ングt₁₀に、タイミングt₅がタイミングt₁₁に、タイミン
グt₆がタイミングt₁₂に、タイミングt₇がタイミングt₁₃
に、タイミングt₈がタイミングt₁₄に対応する。また、
タイミングt₃〜t₈の期間の動作と同じ動作がタイミング
t₁₅〜t₂₀に再び表われ、タイミングt₉〜t₁₄の期間の動
作と同じ動作がタイミングt₂₁〜t₂₅に再び表われ、コン
パレータはそれらの２種の比較を交互に行って行く。In this way, a comparison of the timing t ₃ ~t ₈ by a pair of the level decision signal source and the comparison reference signal source is completed once. The voltage and the voltage of the comparison reference signal source to it in the same operation timing t ₉ ~t second of the level decision signal source at _14, i.e. comparison a similar analog voltage representing the digital data of the data DATA2 It is executed in a timing sequence. However, the this period, different from the first operation in the period of time t ₃ ~t ₈ is a connection operation of the level judgment signal source. That is, the timing t ₃ ~t ₈
Timing t ₁₁ in the period of timing t ₉ ~t ₁₄ to terminal L2 during the period corresponds to the timing t ₅ ~t ₈ is H level
~t ₁₄ in terminal L3 becomes H level, the second voltage source consists of the 4-5 is connected to the signal line 13. And
Second operation different as the period of the timing t ₃ ~t ₈ is latching, touch 48 at the timing t ₉ ~t ₁₄ is used. That is, when reaching the timing t _12, H-level signal from the terminal L8 of the timing generator 23 to the latch control input terminal L of the latch 48 is inputted, the signal of the signal line 42 as it is passed through the latch 48, the output terminal is output to the 50, the moment the signal at the terminal L7 at timing t ₁₃ changes from H level to L level, the signal of the signal line 42 is latched in the latch 48, comparison between the voltage potential V ₂ and the potential V _DA results, at the timing t ₂₄ again to H level signal to the terminal L8 is input, it continues to be output to the output terminal 50. Also, different third operation as the period of the timing t ₃ ~t ₈ is a data present on data bus 24, the timing from the timing t ₉
Between t _14, from the timing t ₉ to the timing t ₁₁ is set data DATA2, from the timing t ₁₁ to the timing t ₁₄ data DATA1 is set. For other basic comparison operation, and duration of the timing t ₃ ~t _8, are the same between the timing t ₉ ~t _14, in each timing t ₃ time t _9, the timing t ₄ is a timing t ₁₀ , the timing t ₅ the timing t _11, the timing t ₆ is a timing t _12, the timing t ₇ is a timing t ₁₃
To, the timing t ₈ corresponds to the timing t _14. Also,
Timing operation and the same operation in the period of timing t ₃ ~t ₈ is
We Table again t ₁₅ ~t _20, we Table again the same operation as the operation in the period of timing t ₉ ~t ₁₄ is a timing t ₂₁ ~t _25, the comparator goes alternately performed a comparison of those two.

なお、等価電圧源１および等価電圧源２はそれぞれ出
力端子44および出力端子50上のデータが「０」の時には
その電圧が増加し、「１」の時には減少する任意の被制
御回路部分と考えることができる。また、制御可能な等
価電圧源は２個に限らずタイミングを制御することによ
り任意のｎ個の等価電圧源を使用することも可能であ
る。ただし、ｎは10以下が望ましい。The equivalent voltage source 1 and the equivalent voltage source 2 are considered to be any controlled circuit parts whose voltages increase when the data on the output terminals 44 and 50 are "0" and decrease when the data is "1". be able to. Further, the number of controllable equivalent voltage sources is not limited to two, and any n equivalent voltage sources can be used by controlling the timing. However, n is desirably 10 or less.

〔第２実施例〕 第５図はこの発明の第２の実施例を示す比較制御装置
の回路構成図であり、第１図と同一のものには同じ符号
を付してある。[Second Embodiment] FIG. 5 is a circuit configuration diagram of a comparison control device showing a second embodiment of the present invention, and the same components as those in FIG. 1 are denoted by the same reference numerals.

この図において、61はCPU回路で、信号線62を介して
時間T1の設定時間を、例えば２倍,3倍と可変する出力タ
イミング変更信号をタイミング発生器23に出力する。以
下、第１図に示した動作と異なる部分についてのみ説明
する。In this figure, reference numeral 61 denotes a CPU circuit, which outputs an output timing change signal for changing the set time of the time T1 to, for example, twice or three times via the signal line 62 to the timing generator 23. Hereinafter, only the operation different from the operation shown in FIG. 1 will be described.

CPU回路61は信号線62を通じて出力タイミング変更信
号をタイミング発生器23に出力する。このタイミング変
更は主として時間T1をそのサーボ回路の要求に従って２
倍,3倍という具合に増加設定する。The CPU circuit 61 outputs an output timing change signal to the timing generator 23 via the signal line 62. This timing change mainly consists of setting the time T1 to 2 according to the requirements of the servo circuit.
Double and triple increase.

なお、この発明では電源サーボ制御回路について言及
したが、特に画像処理装置および複写装置に用いる電源
回路に有用となる。Although the power supply servo control circuit has been described in the present invention, it is particularly useful for a power supply circuit used in an image processing apparatus and a copying apparatus.

〔発明の効果〕〔The invention's effect〕

以上説明したように、この発明によれば、複数の比較
用基準電位と複数の被レベル判定信号源の出力電位とを
それぞれ比較し、各被レベル判定信号源の出力電位をそ
れぞれ所定電位に追従させる電源サーボ制御回路におい
て、比較対象の出力電位の種類に対応した比較用基準電
位を表すデジタル値を発生する発生手段と、上記発生手
段から発生されるデジタル値をアナログ信号に変換する
D/A変換器と、上記D/A変換器から出力されるアナログ信
号と上記複数の出力電位とにより選択的に充電されるコ
ンデンサ回路と、上記コンデンサ回路に充電させる対象
を選択するとともに上記D/A変換機から出力されるアナ
ログ信号と上記複数の出力電位とを比較するための複数
のアナログスイッチを有するチョッパ型比較手段と、上
記複数のアナログスイッチを所定のタイミングで制御し
て、上記D/A変換機から出力されるアナログ信号と上記
複数の出力電位とのいずれかを上記コンデンサ回路に充
電させるタイミング制御手段とを有し、上記タイミング
制御手段は、上記発生手段から発生させる比較用基準電
位の種類に応じて上記複数のアナログスイッチを制御す
るので、D/A変換器から、サーボ制御に必要な比較判定
制度を実現するのに十分な各比較用基準電位をコンデン
サ回路に短時間に充電させることができる。As described above, according to the present invention, the plurality of reference potentials for comparison are compared with the output potentials of the plurality of level-determined signal sources, and the output potentials of the respective level-determined signal sources follow the predetermined potentials. A power supply servo control circuit for generating a digital value representing a reference potential for comparison corresponding to the type of output potential to be compared, and converting the digital value generated by the generating means into an analog signal
A D / A converter, a capacitor circuit that is selectively charged by the analog signal output from the D / A converter and the plurality of output potentials, and a target to be charged by the capacitor circuit. A chopper-type comparison means having a plurality of analog switches for comparing an analog signal output from a / A converter with the plurality of output potentials, and controlling the plurality of analog switches at a predetermined timing to obtain the D signal. / A timing control means for charging the capacitor circuit with any of the analog signal output from the converter and the plurality of output potentials, wherein the timing control means includes a reference for comparison generated from the generation means. Since the above multiple analog switches are controlled according to the type of potential, the D / A converter is sufficient to realize the comparison and judgment system required for servo control. The comparison reference potential can be charged in a short time in the capacitor circuit.

また、同時に２箇所以上の被レベル判定信号源を時分
割で比較処理を行う際、サンプルホールド処理による他
の信号源のサンプルホールド電圧変動に伴う制御精度へ
の悪影響を除去することができる。Further, when comparing two or more level-determined signal sources at the same time in a time-division manner, it is possible to eliminate the adverse effect on the control accuracy due to the sample-and-hold voltage fluctuation of other signal sources due to the sample-and-hold process.

さらに、複数の被レベル判定処理を行う際、１つの被
レベル判定処理中に、他のレベル判定のための比較電位
設定のための充電処理を開始できるようになり、簡単な
回路構成で、複数の電位比較処理を高速に行え、時分割
による高速電源サーボ制御が実現できる。Further, when performing a plurality of level determination processes, a charge process for setting a comparison potential for another level determination can be started during one level determination process. Can be performed at high speed, and high-speed power supply servo control by time division can be realized.

また、上記コンデンサ回路に充電される比較基準用電
位と出力電位との比較処理時間を、制御するサーボ系の
要求に基づいて任意に設定する設定手段を有するので、
制御するサーボ系に要求される比較処理時間に対して柔
軟に対応することができる。In addition, since there is provided setting means for arbitrarily setting a comparison processing time between the comparison reference potential and the output potential charged in the capacitor circuit based on a request of a servo system for controlling,
It is possible to flexibly cope with the comparison processing time required for the servo system to be controlled.

従って、チョッパ型比較手段を採用しても、簡単な回
路構成で、比較対象の各出力電位と被レベル判定信号源
の出力電位との比較処理を短時間、かつ高精度に電源サ
ーボ制御を実現できる等の効果を奏する。Therefore, even if the chopper type comparison means is employed, the power supply servo control can be realized with a simple circuit configuration and in a short time and with high accuracy in the comparison processing between each output potential to be compared and the output potential of the level determination signal source. It has effects such as being able to do.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の一実施例を示す電源サーボ制御回路
の制御構成図、第２図，第３図は、第１図に示した回路
の所定タイミング時の等価回路図、第４図は、第１図の
動作を説明するタイミングチャート、第５図はこの発明
の第２の実施例を示す比較制御装置の回路構成図であ
る。 図中、1,4は等価電圧源、７はD/A変換器、23はタイミン
グ発生器、46,47はコンデンサ、34は電圧源、40は論理
判定器である。FIG. 1 is a control configuration diagram of a power servo control circuit showing one embodiment of the present invention, FIGS. 2 and 3 are equivalent circuit diagrams of the circuit shown in FIG. 1 at a predetermined timing, and FIG. FIG. 5 is a timing chart for explaining the operation of FIG. 1, and FIG. 5 is a circuit configuration diagram of a comparison control device showing a second embodiment of the present invention. In the figure, 1 and 4 are equivalent voltage sources, 7 is a D / A converter, 23 is a timing generator, 46 and 47 are capacitors, 34 is a voltage source, and 40 is a logic decision unit.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数の比較用基準電位と複数の被レベル判
定信号源の出力電位とをそれぞれ比較し、各被レベル判
定信号源の出力電位をそれぞれ所定電位に追従させる電
源サーボ制御回路において、 比較対象の出力電位の種類に対応した比較用基準電位を
表すデジタル値を発生する発生手段と、 上記発生手段から発生されるデジタル値をアナログ信号
に変換するD/A変換器と、 上記D/A変換器から出力されるアナログ信号と上記複数
の出力電位とにより選択的に充電されるコンデンサ回路
と、上記コンデンサ回路に充電させる対象を選択すると
ともに上記D/A変換機から出力されるアナログ信号と上
記複数の出力電位とを比較するための複数のアナログス
イッチを有するチョッパ型比較手段と、 上記複数のアナログスイッチを所定のタイミングで制御
して、上記D/A変換機から出力されるアナログ信号と上
記複数の出力電位とのいずれかを上記コンデンサ回路に
充電させるタイミング制御手段と、 を有し、上記タイミング制御手段は、上記発生手段から
発生させる比較用基準電位の種類に応じて上記複数のア
ナログスイッチを制御することを特徴とする電源サーボ
制御回路。1. A power supply servo control circuit for comparing a plurality of reference potentials for comparison with output potentials of a plurality of level-determined signal sources and causing the output potentials of the level-determined signal sources to follow predetermined potentials, respectively. Generating means for generating a digital value representing a reference potential for comparison corresponding to the type of output potential to be compared; a D / A converter for converting a digital value generated from the generating means into an analog signal; A capacitor circuit selectively charged by the analog signal output from the A converter and the plurality of output potentials, and an analog signal output from the D / A converter while selecting an object to be charged by the capacitor circuit Chopper type comparing means having a plurality of analog switches for comparing the plurality of output potentials with the plurality of output potentials, and controlling the plurality of analog switches at a predetermined timing. Controlling the analog circuit output from the D / A converter and any one of the plurality of output potentials into the capacitor circuit. A power supply servo control circuit for controlling the plurality of analog switches according to the type of a reference potential for comparison generated by a means. 【請求項２】更に、上記コンデンサ回路に充電される比
較基準用電位と出力電位との比較処理時間を、制御する
サーボ系の要求に基づいて任意に設定する設定手段を有
することを特徴とする請求項１記載の電源サーボ制御回
路。2. The apparatus according to claim 1, further comprising setting means for arbitrarily setting a comparison processing time between the comparison reference potential charged to the capacitor circuit and the output potential based on a request of a servo system for controlling. The power supply servo control circuit according to claim 1.