JP3102113B2 - 電子カメラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子カメラに係り、詳
細には符号化／復号化の際の画質改善を図った電子カメ
ラに関する。

【０００２】

【従来の技術】近年、フロッピディスクに撮影画像を記
録する電子スチルカメラが実用化されている。また、半
導体メモリを使用したメモリカード等に画像を記録する
デジタル電子スチルカメラも開発されている。しかし
て、現在では１枚のフロッピディスクに記録できる画像
は５０枚程度であり、メモリカードでは１メガバイトの
ものを用いても１０〜２０枚程度しか記録できない。し
かもメモリカードは極めて高価である。従って、電子ス
チルカメラにおいては画像圧縮技術の向上が必須であ
り、現在主流の圧縮方法としてはＤＣＴ（Discrete Cos
ine Transform：離散コサイン変換）等がある。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の電子カメラにあっては、画像の圧縮、伸長部
にＤＣＴ装置を用いて画像圧縮を行なっていたため、図
４８の再生画面に示すように、背景などの濃淡の少ない
部分で、正方形のブロック状のノイズ（ブロック歪み）
が発生し、画品質が劣化するという問題点があった。図
４９に図４８のノイズ部を拡大したものを示すように、
このノイズではＤＣＴ装置の処理単位である８×８画素
の境界部に発生し、このブロック歪みは圧伸の際、ＤＣ
Ｔ／逆ＤＣＴ演算で発生した演算誤差がブロックの境界
部に不連続を生じさせるためである。そこで本発明は、
簡単な回路構成により画質を大幅に向上することができ
る電子カメラを提供すること目的としている。

【０００４】

【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明は、撮像した画像データを基関数を直
交関数とする直交変換によりブロック単位で符号化処理
を行ない画像メモリに記憶する電子カメラにおいて、前
記符号化処理時に、水平方向に隣接するブロックに対し
て基関数の補償演算を行なう第１演算手段と、垂直方向
に隣接するブロックに対して基関数の補償演算を行なう
第２演算手段とを備えている。前記第１演算手段及び第
２演算手段は、例えば、請求項２に記載するように、画
像データの隣接ブロック間のデータを重ね合わせる基関
数を用いて該画像データを重合直交変換（ＬＯＴ）及び
逆重合直交変換（ＩＬＯＴ）する。

【０００５】

【作用】請求項１及び２記載の発明では、符号化処理時
に、第１演算手段により水平方向に隣接するブロックに
対して基関数の補償演算が行なわれ、第２演算手段によ
り、垂直方向に隣接するブロックに対して基関数の補償
演算が行なわれる。従って、隣接するブロックに対する
歪みが適切に除去される。

【０００６】

【実施例】以下、本発明を図面に基づいて説明する。図
１〜図１９は本発明に係る電子カメラの一実施例を示す
図であり、ディジタルスチルカメラに適用した例であ
る。

【０００７】先ず、構成を説明する。図１は電子カメラ
を示すブロック図である。図１において、５１１は電子
カメラ、５２１はレンズ系であり、このレンズ系５２１
は、フォーカスモータ５２２によりその光軸上に沿って
移動可能にしている。そして、レンズ系５２１の光軸上
にＣＣＤ５２３を配置し、レンズ系５２１を介して被写
体の撮影像をＣＣＤ５２３の撮像面に結像するようにし
ている。ここで、ＣＣＤ５２３は、タイミング発生器６
３１により動作タイミングが計られるＣＣＤドライバ６
３２によりその撮像動作を制御されるようになってい
る。

【０００８】上記ＣＣＤ５２３により撮像された画像信
号はプロセス回路５２４に出力される。プロセス回路５
２４では、入力された画像信号を輝度信号ＹHと色信号
Ｃに分離して抽出するようにしている。

【０００９】プロセス回路５２４からの輝度信号ＹHと
色信号Ｃは、Ａ／Ｄ変換器５２５に出力され、ここでデ
ジタル化される。そして、デジタル化された輝度信号Ｙ
Hは、加算器５２６，５２７の一方の入力端子にそれぞ
れ与えられる。加算器５２６は、その加算出力をスイッ
チ５２８を介してフィールドメモリ５２９に出力し、こ
のフィールドメモリ５２９の出力が加算器５２６の他方
の入力端子に与えられる。また、加算器５２７は、その
加算出力をスイッチ５３０を介してフィールドメモリ５
３１に出力し、このフィールドメモリ５３１の出力が加
算器５２７の他方の入力端子に与えられる。この場合、
各ライン毎の輝度信号ＹHのデータとして、Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，…が与えられるとすると、フィールド
メモリ５２９では、Ａ＋Ｂ，Ｃ＋Ｄ，Ｅ＋Ｆ，…の内容
のフィールドデータが記憶され、また、フィールドメモ
リ５３１では、Ｂ＋Ｃ，Ｄ＋Ｅ，＋Ｆ＋Ｇ，…の内容の
フィールドデータが記憶される。

【００１０】ここで、ビデオスルーの場合（ビューファ
インダでＣＣＤからの画像を見る場合）は、フィールド
メモリ５３１の出力がスイッチ５２３を介して取出さ
れ、ガンマ補正部５３３にてガンマ補正された後、エン
ハンサ部５３４にて輪郭強調され、スイッチ５３５を通
して出力される。一方、これと同時にＡ／Ｄ変換器５２
５でデジタル化された色信号Ｃは、スイッチ５３６、輝
度信号ＹHとのタイミングを合わせるための同時化部５
３７を介して色差生成部５３８に与えられ、Ｒ−Ｙ，Ｂ
−Ｙの色差信号として生成され、スイッチ５３９，５４
０を介してフィールドメモリ５４１，５４２にそれぞれ
記憶される。そして、これらフィールドメモリ５４１，
５４２より取出されるＲ−Ｙ，Ｂ−Ｙの色差信号は、ス
イッチ５３５を通して出力される輝度信号ＹＨとともに
カラービューファインダＲＯＭテーブル５４３に与えら
れる。これにより、ドライバ５４４の制御によりＲＯＭ
テーブル５４３より対応表示データが出力され、カラー
ビューファインダ５４５にビデオスルー画像として表示
される。このＲＯＭテーブル５４３は輝度信号ＹH、色
差信号Ｒ−Ｙ，Ｂ−ＹからＲＧＢ信号を作るものであ
る。

【００１１】また、スチル画撮像の場合は、フィールド
メモリ５２９の出力が１Ｈメモリ５４６に与えられ、こ
の１Ｈメモリ５４６の出力を加算器５４７の一方の入力
端子に与える。この加算器５４７は、他方の入力端子に
フィールドメモリ５２９からの出力が与えられ、これら
の加算結果を出力する。そして、加算器５４７の出力は
スイッチ５３２を介して取出され、ガンマ補正部５３３
にてガンマ補正され、エンハンサ部５３４にて輪郭強調
され、再びフィールドメモリ５２９に戻される。また、
これと同時にＡ／Ｄ変換器５２５でデジタル化された色
信号Ｃは、フィールドメモリ５４８に与えられるととも
に、加算器５４９の一方の入力端子に与えられる。この
加算器５４９は他方の入力端子にフィールドメモリ５４
８からの出力が与えられ、これらの加算結果を出力す
る。そして、加算器５４９の出力は、スイッチ５３６、
同時化部５３７を介して色差生成部５３８に与えられ、
Ｒ−Ｙ，Ｂ−Ｙの色差信号として生成され、スイッチ５
３９，５４０を介してフィールドメモリ５４１，５４２
にそれぞれ記憶される。そして、これらのフィールドメ
モリ５２９の輝度信号ＹHとフィールドメモリ５４１，
５４２の色差信号Ｒ−Ｙ，Ｂ−Ｙは、フレームスチル画
像として画像圧縮伸長回路６００に入力され、画像圧縮
伸長回路６００で画像データ圧縮されて外部メモリ５５
０に記憶されるようになる。

【００１２】上記画像圧縮伸長回路６００は、ＤＣＴ装
置と画像データを圧縮する際のブロック歪みを減少させ
るＬＯＴ（Lapped Orthogonal Transform:重合直交変
換）演算を実行するＬＯＴ演算装置を備えた回路であ
り、本画像圧縮伸長回路６００を用いるとブロック歪み
を減少させながら画像データを高能率で圧縮／伸長する
ことが可能になる。この画像圧縮伸長回路６００の詳細
については後述する。

【００１３】また、画像再生の場合は、外部メモリ５５
０から輝度信号ＹHが読み出され、画像圧縮伸長回路６
００で画像データ伸長された後、スイッチ５３０を介し
てフィールドメモリ５３１に書き込まれ、色差信号Ｒ−
Ｙ，Ｂ−Ｙも同様に画像圧縮伸長回路６００で画像デー
タ伸長された後スイッチ５３９，５４０を介してフィー
ルドメモリ５４１，５４２に書き込まれる。そして、フ
ィールドメモリ５３１の出力はスイッチ５３２，５３５
を介して取出され、フィールドメモリ５４１，５４２か
らの出力とともにＲＯＭテーブル５５１に与えられる。
これにより、エンコーダ／タイミング発生器５５２の制
御によりＲＯＭテーブル５５１より対応表示データが出
力され、Ｄ／Ａ変換器５５３でアナログ信号に変換さ
れ、アンプ／バッファ５５４を介してビデオ再生信号と
して出力されるようになる。

【００１４】一方、上述のプロセス回路５２４には、コ
ントラスト検出部５５５を接続している。このコントラ
スト検出部５５５は、プロセス回路５２４より出力され
る輝度信号ＹHが与えられ、この輝度信号ＹHより撮像コ
ントラストを検出するようにしている。そして、このよ
うなコントラスト検出部５５５のコントラスト信号は、
メインコントローラ５５６に与えられる。

【００１５】メインコントローラ５５６は、コントラス
ト検出部５５５からの出力に応じてフォーカス駆動回路
５５７を制御する。

【００１６】フォーカス駆動回路５５７は、メインコン
トローラ５５６の制御に従ってフォーカスモータ５２２
を駆動し、レンズ系５２１を∞端から至近端まで移動す
ることでＣＣＤ５２３に対する合焦位置を調整するよう
にしている。

【００１７】図２は電子カメラの画面構成を示す図であ
る。図２において輝度信号ＹHは横７６８ドット、縦４
８０ラインであり、色差信号Ｒ−Ｙ，Ｂ−Ｙは各々横１
９２ドット、縦２４０ラインとなっている。１画素を
１．５ビットに圧縮したとすれば外部メモリ５５０とし
ての２ＭＢメモリカードに２４枚記録することができ
る。

【００１８】ところで、前述したようにＤＣＴ装置に限
らず、高能率符号化して画素当たりの平均ビット数を減
らすと、画像の品質は落ち、圧縮率を上げると、画質の
劣化を引き起こす。現行の標準テレビ信号を１．５Ｍビ
ット／秒に圧縮した場合に問題となるのは、輪郭部分の
劣化とＤＣＴ装置で処理するブロック単位（例えば８×
８画素）に発生するブロック歪みである。逆変換して画
素を再生するときに、ブロック内のＤＣＴ出力をすべて
線形和することになるが、８×８画素から成るブロック
のＤＣＴ出力６４個のうち、一つでも情報損失がある
と、ブロック内全体の再生画素に劣化が生じる。

【００１９】そこで、本実施例ではこのようなブロック
歪みを軽減するため、以下に詳述するようにＬＯＴ演算
をＤＣＴ装置と共に使用した画像圧縮伸長回路６００を
設けている。画像圧縮伸長装置６００は、ＤＣＴ部と、
ＬＯＴ部と、作業用メモリからなる。以下、図３〜図１
９を用いてＬＯＴ演算処理について説明する。図３は、
画像圧縮伸長回路６００において、ＬＯＴ演算処理を行
なうＬＯＴ演算装置１００を示すものであり、１次元Ｌ
ＯＴのブロック図を示している。図３において、１００
はＬＯＴ演算装置、１０１，１０２はＤＣＴ装置であ
り、ＤＣＴ装置１０１，１０２には図４〜図７に示す各
種演算器が接続されている。ここで、図４は減算ｃ＝ａ
＋（−ｂ）を示す演算を、図５は加算ｃ＝ａ＋ｂを示す
演算を、図６は所定のゲイン（例えば、１／２）を調整
する演算を、図７はベクトル回転を行なう演算をそれぞ
れ示している。ＤＣＴ装置１０１，１０２の出力はイー
ブン（ｅｖｅｎ：偶数）出力０，２，４，６とオッド
（ｏｄｄ：奇数）出力１，３，５，７とに分けて加減算
され、最後に奇数成分のみが図７に示すバタフライ演算
器でベクトル回転されてＬＯＴデータとなる。図３に示
す１次元ＬＯＴ構成ではＬＯＴ演算装置と共に画像圧縮
伸長回路６００を構成するＤＣＴ装置１０１，１０２に
１６画素（Ｘ₀〜Ｘ₇，Ｘ₀’〜Ｘ₇’）を入力すればＬＯ
Ｔ演算によって８データ（Ｙ₀〜Ｙ₇）の出力が得られ
る。すなわち、入力初段では１次元のＤＣＴ演算を行な
って、１６データを得、この１６データを各種演算を行
なった後ベクトル回転して最終的に８データを得る。こ
のＬＯＴ演算は１次元であるため、１６×１６の入力画
素に対し８×１６出力となっており、これを再び縦横を
入れ替えて同様のＬＯＴ演算を行なって８×８のデータ
を得る。

【００２０】なお、図３ではＤＣＴ装置が２つ示されて
いるが、ハードウェア上は、ＤＣＴ装置は１つであり、
１つのＤＣＴ装置に異なったタイミングでデータＸ，
Ｘ’（Ｘ₀〜Ｘ₇，Ｘ₀’〜Ｘ₇’）が供給される。

【００２１】図８はＬＯＴ演算装置１００の入出力画素
を示す図である。ＬＯＴ演算装置は従来のＤＣＴ装置を
拡張したものであり、ＤＣＴ装置と同様に２次元のブロ
ック処理を行なう。ＤＣＴ装置では、入力を８×８画素
とすれば８×８のデータが得られたのに対し、ＬＯＴ演
算装置では８×８の出力を得るためには図８の破線部に
示すようにその８×８を含む１６×１６画素が必要であ
る。図８の破線部がＬＯＴ入力画素であり、実線部が出
力データである。

【００２２】以下、画像圧縮伸長回路６００のＬＯＴ演
算装置について詳細に説明する。図９はＬＯＴ演算装置
の演算部を示すブロック図である。図９において、ＬＯ
Ｔ演算装置２１は、ある１つのブロックのデータのみを
用いて（閉じて）演算（アダマール変換）が可能なＹ₁
ステージ２２と、２つのブロックのデータが揃って初め
て演算（アダマール変換）ができるＹ₂ステージ２３
と、このＹ₁ステージ２２とＹ₂ステージ２３のオッド間
に挿入され、次のブロックラインの演算が終了するまで
一時的にＹ₁ステージからのオッド成分のデータ（逆Ｌ
ＯＴ時はＹ₂ステージからのオッド成分のデータ）を蓄
える１ブロックラインメモリ２４と、ベクトル回転を行
なうためのＺステージ２５と、データの流れを切換える
スイッチ２６〜３３と、スイッチ切り替え回路４０とに
より構成されている。

【００２３】上記スイッチ切換回路４０は、スイッチ２
６〜３３を切換えてＬＯＴ時とＩＬＯＴ時でデータの流
れを切換える。スイッチ２６〜３３は例えばバスの切換
えでデータの流れを切り換えるものであり、物理的又は
電気的にバスの接続関係を切換えることができれば、そ
の構成は特に限定されない。例えば、トランジスタスイ
ッチ等を使用できる。

【００２４】以下、Ｙ₁ステージ２２、Ｙ₂ステージ２３
及びＺステージ２５について図１０〜図１９を用いて具
体的に説明する。上記Ｚステージ２５はＬＯＴ時の演算
を図１０に、逆ＬＯＴ時の演算を図１１に示すように入
力されたデータの奇数成分を回転させるためのもので、
そのバタフライ演算は図１５に示される。図１５中のｋ
はベクトル回転を与えるための係数で例えば０．１３，
０．１６に設定される。このＺステージ２５は、従来の
Ｚステージと同様のものであるが、個数は１つだけであ
る。また、上記Ｙ₁ステージ２２及びＹ₂ステージ２３
は、図１０に示すＹステージを図１６及び図１７に示す
ような２つのステージに分割したものであり、ＬＯＴ時
に１つのブロックの中で閉じて（１つのブロックのデー
タのみを用いて）演算（アダマール変換）できる演算ユ
ニットがＹ₁ステージ２２（第１演算処理部）、ＬＯＴ
時に異なるブロックのデータについてのＹ₁ステージ２
２による演算結果が揃って初めて演算（アダマール変
換）できる演算ユニットがＹ₂ステージ２３（第２演算
処理部）である。１ブロックラインメモリ２４にはある
ブロックにおけるＹ₁ステージの演算結果を次のブロッ
クにおけるＹ₁ステージの演算が終了するまで一時的に
蓄えておくためのメモリである。なお、図１２〜図１５
は各ステージにおける各種バタフライ演算を示すもので
あり、前記図４〜図７のバタフライ演算と同様の演算内
容を表している。

【００２５】次に、本実施例の動作を説明する。ディジタルスチルカメラ５１１の動作 先ず、スチル画撮像時には、フィールドメモリ５２９の
出力が１Ｈメモリ５４６に出力され、この１Ｈメモリ５
４６の出力は加算器５４７の一方の入力端子に出力され
る。加算器５４７は、入力された１Ｈメモリ５４６の出
力にフィールドメモリ５２９からの出力を加算してこれ
らの加算結果を出力する。そして、加算器５４７の出力
はスイッチ５３２を介して取り出され、ガンマ補正部５
３３にてガンマ補正され、エンハンサ部５３４にて輪郭
強調され、再びフィールドメモリ５２９に戻される。ま
た、これと同時にＡ／Ｄ変換器５２５でデジタル化され
た色信号Ｃは、フィールドメモリ５４８に与えられると
ともに、加算器５４９の一方の入力端子に与えられる。
この加算器５４９は他方の入力端子にフィールドメモリ
５４８からの出力が与えられ、これらの加算結果を出力
する。そして、加算器５４９の出力は、スイッチ５３
６、同時化部５３７を介して色差生成部５３８に与えら
れ、Ｒ−Ｙ，Ｂ−Ｙの色差信号として生成され、スイッ
チ５３９，５４０を介してフィールドメモリ５４１，５
４２にそれぞれ記憶される。そして、これらのフィール
ドメモリ５２９の輝度信号ＹHとフィールドメモリ５４
１，５４２の色差信号Ｒ−Ｙ，Ｂ−Ｙは、フレームスチ
ル画像として画像圧縮伸長回路６００に入力される。画
像圧縮伸長回路６００に入力された画像データ（輝度信
号ＹH及び色差信号Ｒ−Ｙ，Ｂ−Ｙ）は、ＤＣＴ装置１
００１，１００２及びＬＯＴ演算装置１０００を含んで
構成された画像圧縮伸長回路６００により重合直交変換
されてブロック歪みが低減されると共に、画像データ圧
縮された後、外部メモリ５５０に記憶される。

【００２６】一方、画像再生時には、外部メモリ５５０
に記憶された画像データのうち輝度信号ＹHが画像圧縮
伸長回路６００により画像データ伸長されると共にＬＯ
Ｔ演算装置により逆重合直交変換されてブロック歪みが
低減された後、スイッチ５３０を介してフィールドメモ
リ５３１に書き込まれる。また、外部メモリ５５０に記
憶された色差信号Ｒ−Ｙ，Ｂ−Ｙも同様に画像圧縮伸長
回路６００により画像データ伸長されると共にＬＯＴ演
算装置により逆重合直交変換されてブロック歪みが低減
された後、スイッチ５３９，５４０を介してフィールド
メモリ５４１，５４２に書込まれる。そして、フィール
ドメモリ５３１の出力はスイッチ５３２，５３５を介し
て取出され、フィールドメモリ５４１，５４２からの出
力とともにＲＯＭテーブル５５１に与えられる。これに
より、エンコーダ／タイミング発生器５５２の制御によ
りＲＯＭテーブル５５１より対応表示データが出力さ
れ、Ｄ／Ａ変換器５５３でアナログ信号に変換され、ア
ンプ／バッファ５５４を介してビデオ再生信号として出
力されるようになる。

【００２７】また、ＬＯＴ演算装置の動作は以下のよう
なものである。ＬＯＴ演算時の動作（図１８参照） 図１８はＬＯＴ時のデータの流れを示す図である。先
ず、図１０に示すようにＤＣＴ演算出力のＦ₀〜Ｆ₇は、
Ｙ₁ステージ２２によってアダマール変換され、Ｇ₀〜Ｇ
₇となる。このうちイーブン側Ｇ₀，Ｇ₂，Ｇ₄，Ｇ₆（以
下、Ｇｅと表す）は、直接Ｙ₂ステージ２３に入力され
る。また、オッド側Ｇ₁，Ｇ₃，Ｇ₅，Ｇ₇（以下、Ｇｏと
表す）は、次のブロックを演算したときのイーブンと加
減算しなければならないからＹ₂ステージ２３における
演算の時点を揃えるために一時的に１ブロックラインメ
モリ２４の中に蓄えておく。続いて、次のタイミングで
ＤＣＴ演算出力に基づくブロックデータＦ₀’〜Ｆ₇’
が、Ｙ₁ステージ２２によってアダマール変換されて、
Ｇ₀’〜Ｇ₇’となる。Ｇｅ，Ｇｏと同様にＧｅ’は直接
Ｙ₂ステージ２３に入力され、Ｇｏ’は、１ブロックラ
インメモリ２４に蓄えられる。Ｇｅ’をＹ₂ステージ２
３に入力すると同時に１ブロックラインメモリ２４に記
憶されていたＧｏをＹ₂ステージ２３に入力し、Ｙ₂ステ
ージ２３がＧｏとＧｅ’にアダマール変換を実行する。
すなわち、異なったブロックのデータ間の演算はＬＯＴ
時には、Ｙ₂ステージ２３で行なう。そして、Ｙ₂ステー
ジ２３の出力Ｈ₀〜Ｈ₇をＺステージ２５に入力し、Ｚス
テージ２５でＬＯＴ演算の結果であるＹ₀〜Ｙ₇を得る
（図１０参照）。ところで、Ｙ₂ステージ２３にＹ₁ステ
ージ２２出力が入力されるときにメモリアクセスが加わ
った分だけ、実行時間が遅くなるように考えられるが、
実際にはＬＯＴ演算は、上記演算の繰り返しであるた
め、トータル時間としては、従来と殆ど変化がない。

【００２８】逆ＬＯＴ演算時の動作（図１９参照） 図１９は逆ＬＯＴ時のデータの流れを示す図である。入
力データＹ₀’〜Ｙ₇’は、Ｚステージ２５によって
Ｊ₀’〜Ｊ₇’に変換され、Ｙ₂ステージ２３はさらに、
Ｊ₀’〜Ｊ₇’をＫ₀’〜Ｋ₇’に変換する。Ｚステージ２
５で回転を行なうのはオッド側データだけでイーブン側
のデータはそのまま出力される。ＩＬＯＴ時のＺステー
ジ２５では、奇数番のデータ入力及び出力を１→７，３
→５，５→３，７→１のように捻ってやると、ＬＯＴ時
のハードウェアと同一のハードウェアでＩＬＯＴ時のデ
ータを処理できる。そして、Ｚステージ２５により回転
されたオッド側のデータと、そのまま供給されるイーブ
ン側のデータに対してＹ₂ステージ２３による演算（ア
ダマール変換）を行なう。ここで、Ｚステージではイー
ブン側のデータには何も演算を行っていないのだが、便
宜上図１９ではＺステージ２５にはイーブン側のデータ
も入力されている。そして、前記ＬＯＴ時のＹ₁ステー
ジ２２の出力と同じように、Ｋｅ’は、直接Ｙ₁ステー
ジ２２に入力し、Ｋｏ’は１ブロックラインメモリ２４
に蓄えておく。同様に、続く入力データをＺステージ２
５、Ｙ₂ステージ２３によってＫ₀〜Ｋ₇に変換し、Ｋｅ
は、直接Ｙ₁ステージ２２へ入力し、Ｋｏは１ブロック
ラインメモリ２４に蓄えてやる。Ｋｅと共にメモリ２４
に蓄えておいたＫｏ’データをＹ₁ステージ２２に入力
する。そしてＹ₁ステージ２２の演算を実行させること
によって、ＩＬＯＴ出力Ｆ₀〜Ｆ₇を得る。すなわち、Ｉ
ＬＯＴ時には、異なったブロック間の演算はＹ₁ステー
ジ２２が受け持つこととなる。

【００２９】以上説明したように、本実施例では画像デ
ータの圧縮等をＬＯＴ演算装置を含む画像圧縮伸長回路
６００を用いて実行するようにしているので、隣接ブロ
ック間のデータが例えば１６×６画素から８×８のデー
タを得るようにして適切に重ね合わせられることにな
り、ブロック歪みの少ない高画質な電子カメラ５１１を
構築することができる。また、本実施例のＬＯＴ演算装
置は、ＬＯＴ演算のＹステージをＹ₁ステージ２２とＹ₂
ステージ２３に分割するとともに、Ｙ₁ステージ２２と
Ｙ₂ステージ２３の間に次のブロックラインの演算が終
了するまでデータを蓄える１ブロックラインメモリ２４
を設けるようにしているので、Ｙ₁ステージ２２、Ｙ₂ス
テージ２３における処理が８入力単位で完結する。ま
た、ＬＯＴ時とＩＬＯＴ時とでそれぞれ異なったステー
ジによってブロック間の演算が行われるのでＺステージ
２５を１つにすることができる。従って、Ｚステージの
回路規模を従来に比して半減させることができる。ま
た、１ブロックラインメモリ２４もイーブン側のデータ
のみを蓄えればよいのでメモリ容量も減少させることが
できる。

【００３０】なお、本実施例では、本発明を電子カメラ
に適用した例を述べたが、ビデオカメラなどにも適用す
ることができる。

【００３１】また、本実施例では電気信号に変換された
画像信号を輝度記号Ｙ、色差記号Ｒ−Ｙ、Ｂ−Ｙに分離
してフレームメモリに記憶するようにしているが、電気
信号に変換された画像信号を所定の形態で記憶するもの
であれば何でもよく、例えばＲＧＢ信号の形で記憶して
もよいし、電気信号に変換された画像信号をそのまま記
憶するようにしてもよい。

【００３２】（第２実施例）図９〜図１９に示す画像デ
ータ処理装置は、ＬＯＴ演算を行なう際、１次元（横）
ＬＯＴ演算（ＬＯＴは基本的に１次元である）を行った
後、得られたデータについて再び１次元（縦）ＬＯＴ演
算を行って２次元の画像データを得る。このため、２次
元ＤＣＴ演算部から出力されたデータを量子化演算部で
量子化する前に、ＬＯＴ演算部で１次元処理を２回繰り
返さなければならない。そのため２次元ＤＣＴ演算部の
動作を１次元ＬＯＴ演算が２次元目の処理を終了するま
で休ませなければならないこととなり演算時間の短縮化
が図れないばかりかタイミングのとり方が難しいという
問題点がある。そこで第２の実施例では、画像処理時間
を大幅に短縮することができる画像圧縮伸長回路を提供
する。

【００３３】以下、本実施例を図面に基づいて説明す
る。原理説明 先ず、本実施例の基本的な考え方を説明する。本実施例
は、画像圧縮伸長回路のＬＯＴ演算装置を１つのブロッ
クの中で閉じて（１つのブロックのデータを用いて）演
算（アダマール変換）可能な第１演算処理部Ｘと、複数
のブロックのデータを用いて演算を行なう第２演算処理
部Ｙと、ベクトル回転を行なう第３演算処理部Ｚとに３
分割し、その夫々の演算処理部で２次元演算を行なうよ
うにして高速データ処理を実現しようとするものであ
る。このため、ＬＯＴ演算装置を図２０に示すようにＸ
演算部、Ｙ演算部、Ｚ演算部の３つの部分に分割して夫
々の部分で２次元の演算を行なうようにする。また、図
２１はＺ演算部における回転処理の演算内容（１次元
分）を示す図であり、図２２及び図２３は図２０におけ
るＸ演算部、Ｙ演算部の詳細（１次元分）を示す構成図
である。

【００３４】次に、図２４〜図２９を参照して本実施例
に係る画像圧縮伸長回路の具体的な構成と動作を説明す
る。図２４は画像データ処理装置のＬＯＴ演算装置を示
すブロック図である。図２４において、ＬＯＴ演算装置
１２１は、２次元のアダマール変換を行なう２次元Ｘ演
算部１２２と、２次元のアダマール変換を行なう２次元
Ｙ演算部１２３と、この２次元Ｘ演算部１２２と２次元
Ｙ演算部１２３との間に挿入され、２次元Ｘ演算部１２
２と２次元Ｙ演算部１２３とのデータのやりとりを制御
すると共にデータを１ブロックライン分ディレイするた
めの１ブロックラインメモリＡ１２４，Ｂ１２５，Ｃ１
２６と、ベクトル回転を行なうための２次元Ｚ演算部１
２７とにより構成されている。上記２次元Ｘ演算部１２
２は、ＬＯＴ時には、１つの画像ブロックのデータにつ
いての加減算を行なうので、ＤＣＴの出力を直接処理す
ることができる。また、逆方向時には２つのブロックラ
インのデータに対し演算を行なうため、ブロックライン
メモリのデータを読み込んでデータ演算処理を行なう。
２次元Ｙ演算部１２３は、順方向時には、２つのブロッ
クラインのデータに対して演算を行い、２次元Ｚ演算部
１２７にデータを出力し、逆方向時には、２次元Ｚ演算
部１２７からの出力を直接処理してブロックラインメモ
リＡ１２４，Ｂ１２５，Ｃ１２６にデータを書き込む。
２次元Ｚ演算部１２７は、順方向時には、２次元Ｙ演算
部１２３からのデータを、逆方向時には量子化装置から
の量子化データを処理する。

【００３５】図２２は２次元Ｘ演算部１２２の構成図で
あり、２次元Ｙ演算部１２３も同一の回路構成となって
いる。図２２において、２次元Ｘ演算部１２２は、デー
タを一時的に保持するデータラッチＡ１３１，Ｂ１３
２，Ｃ１３３，Ｄ１３４と、データラッチＡ１３１，Ｂ
１３２，Ｃ１３３，Ｄ１３４にラッチされたデータを加
減算する加減算器１３５，１３６と、加減算器１３５，
１３６の出力を加算する加算器１３７と、加減算器１３
５，１３６の出力を減算する減算器１３８と、加算器１
３７からのデータと減算器１３８からのデータを選択し
て出力するデータセレクタ１３９とにより構成されてい
る。上記データセレクタ１３９は入力されたデータを選
択して出力する機能に加えて入力されたデータを１／２
倍する演算機能を備えている。

【００３６】８×８画素のブロックに対してＤＣＴの出
力は６４個となる。このため、Ｘ演算部１２２において
は、図２２の構成が１６セット配置され、それぞれ、Ｄ
ＣＴの出力のうち、対応する４つを入力する。同様に、
Ｙ演算部１２３においても、図２２の構成が１６セット
配置される。なお、Ｘ，Ｙ演算部１２２，１２３におい
て、図２２の回路を所定数配置し、入力データを時分割
処理しても良い。

【００３７】図２７は２次元Ｚ演算部１２７の構成図で
ある。上記２次元Ｚ演算部１２７は入力されたデータの
奇数成分を回転させるためのもので、そのバタフライ演
算は前記図２１に示される。図２１中のθはベクトル回
転を与えるための係数で例えば０．１３，０．１６に設
定される。この２次元Ｚ演算部１２７は、具体的には、
図２４に示すように２つの１次元Ｚ演算部１４１，１４
２と、２つのブロックラインメモリＡ１４３，Ｂ１４４
から構成されており、それぞれのＺ演算部１４１，１４
２が縦方向と横方向のＺ演算を受け持つ。２つのブロッ
クラインメモリＡ１４３，Ｂ１４４は２次元目の演算を
行なう場合に必要なデータを保持するために設けられて
いるものである。ブロックラインメモリＡ１４３とブロ
ックラインメモリＢ１４４はＺ演算部１４１の出力夫々
を１ブロック毎に切り換えて記憶する。ブロックライン
メモリＡ１４３又はブロックラインメモリＢ１４４にＺ
演算部１４１の出力データを記憶している際に、Ｚ演算
部１４２はバッファ１４４Ｂ又は１４３Ａに記憶された
データに対し、２次元目のＺ演算を施す。ここで、Ｚ演
算は、逆方向時には入力されたデータの奇数成分１，
３，５，７を１⇔７，３⇔５というように切り換えて行
われる。

【００３８】次に、本実施例の動作を説明する。ＬＯＴ演算装置全体の動作 上記順方向及び逆方向の各ブロックの動作は図２８及び
図２９で示される。例えば、順方向の場合、図２８に示
すように２次元Ｘ演算部１２２は、ＤＣＴ装置からの入
力をブロックラインメモリＡ１２４，Ｂ１２５，Ｃ１２
６に順番に書き込む。２次元Ｙ演算部１２３は、ブロッ
クラインメモリ２つからデータを読み込み、２次元処理
を行って２次元Ｚ演算部１２７へと出力する。なお、リ
ード・ライトが一度にできるメモリを使用する場合は必
ずしも上記動作による必要はない。

【００３９】２次元Ｘ演算部及び２次元Ｙ演算部の動作
（図２５参照） 先ず、順方向時を説明する。データラッチＡ１３１にａ
（ｉ，ｊ）データがラッチされ、またデータラッチＢ１
３２にａ（ｉ，ｊ＋１）、データラッチＣ１３３にａ
（ｉ＋１，ｊ）、データラッチＤ１３４にａ（ｉ＋１，
ｊ＋１）の各データがラッチされ、加減算器１３５，１
３６は共に加算器として動作するものとすると、加減算
器１３５，１３６から夫々ａ（ｉ，ｊ）＋ａ（ｉ，ｊ＋
１），＋ａ（ｉ＋１，ｊ）＋ａ（ｉ＋１，ｊ＋１）が出
力され、加算器１３７及び減算器１３８からは、夫々ａ
（ｉ，ｊ）＋ａ（ｉ，ｊ＋１）＋ａ（ｉ＋１，ｊ）＋ａ
（ｉ＋１，ｊ＋１）とａ（ｉ，ｊ）＋ａ（ｉ，ｊ＋１）
−ａ（ｉ＋１，ｊ）−ａ（ｉ＋１，ｊ＋１）が出力され
る。加算器１３７の出力が変換後のｂ（ｉ，ｊ）成分で
あり、減算器１３８のデータがｂ（ｉ＋１，ｊ）成分で
ある。次いで、加減算器１３５，１３６を減算器として
動作させた時には加算器１３７及び減算器１３８からの
出力はｂ（ｉ＋，ｊ＋１），ｂ（ｉ＋１，ｊ＋１）とな
る。なお、上記ｉ，ｊは偶数とする。

【００４０】具体的に説明すると、例えば、あるブロッ
クのデータa00，a01，a10，a11(i=0，j=0)はＸ演算部１
２２により次式に従ってa00′，a01′，a10′，a11′に
変換される。 a00′＝（a00＋a01＋a10＋a11）／２ a01′＝（a00＋a01−a10−a11）／２ a10′＝（a00−a01＋a10−a11）／２ a11′＝（a00−a01−a10＋a11）／２ さらに、上記動作を１つのブロック内の全てのｉとｊ
（共に偶数）について実行することにより、例えば、図
２６に示される４つのブロックＡ〜ＤはブロックＡ′〜
Ｄ′に変換される。

【００４１】図２８に示されるように、Ｘ演算部１２２
の出力はブロックライン単位で、ブロックラインメモリ
１２４〜１２６に記憶される。そして、次の、ブロック
ラインについてＸ演算部１２２が動作している際に、Ｙ
演算部１２３はブロックラインメモリ１２４〜１２６か
ら４つのブロックＡ′〜Ｄ′により得られるブロック
Ｈ′を読み出す。ブロックＨ′は次のように表せる。 a11′,a13′,a15′,a17′,b10′,b12′,b14′,b16′ a31′,a33′,a35′,a37′,b30′,b32′,b34′,b36′ a51′,a55′,a55′,a57′,b50′,b52′,b54′,b56′ a71′,a77′,a75′,a77′,b70′,b72′,b74′,b76′ Ｈ′＝c11′,c13′,c15′,c17′,d10′,d12′,d14′,d16′ c31′,c33′,c35′,c37′,d30′,d32′,d34′,d36′ c51′,c53′,c55′,c57′,d50′,d52′,d54′,d56′ c71′,c73′,c75′,c77′,d70′,d72′,d74′,d76′

【００４２】Ｙ演算部１２３は読み出したブロックＨ′
に対し、２次元のアダマール変換を実行する。その具体
的な変換動作は上述のＸ演算部１２２の動作と同一であ
る。Ｙステージの出力はＺ演算部１２７に供給される。
このようにして、隣接する４つのブロックについて、Ｘ
演算部１２２、Ｙ演算部１２３、Ｚ演算部１２７による
処理が順次実行される。

【００４３】一方、逆方向時は上記ａ（ｉ，ｊ）を（ｉ
−１，ｊ＋１）に、上記ａ（ｉ，ｊ＋１）をａ（ｉ−
１，ｊ＋８）に、上記ａ（ｉ＋１，ｊ）をａ（ｉ，ｊ＋
１）に、上記ａ（ｉ＋１，ｊ＋１）をａ（ｉ，ｊ＋８）
に夫々変更する。ここで、加算器１３７及び減算器１３
８の出力はデータラッチＡ１３１〜Ｄ１３４の入力に対
して２倍のレンジとなっているので、データセレクタ１
３９において１／２倍してゲンイ調整の演算を行なう必
要がある。すなわち、２次元Ｘ演算部２２及び２次元Ｘ
演算部１２３の夫々の演算部において２次元演算を行っ
ているので、各演算部から整数の形で演算結果が出力さ
れることとなる。また、２次元Ｘ演算部１２２と２次元
Ｙ演算部１２３は同一の回路で構成できる。従って、何
れか１つの演算部についてのみデバッグを行えばよくデ
バッグが非常に効率良くできる。

【００４４】以上説明したように、第２実施例ではＤＣ
Ｔ装置と共に画像圧縮伸長回路を構成するＬＯＴ演算装
置を、１つのブロックの中で閉じて演算可能な２次元Ｘ
演算部１２２と、複数のブロックによって演算可能な２
次元Ｙ演算部１２３と、ベクトル回転を行なう２次元Ｚ
演算部１２７とに３分割し、その夫々の演算処理部で２
次元演算を行なうようにしているので、２次元ＤＣＴ装
置から出力されたデータをそのまま２次元でＬＯＴ演算
して量子化装置に出力することができ、ＤＣＴ装置の動
作を１次元ＬＯＴ演算が２次元目の処理を終了するまで
休ませなければならないといったデータの滞りを防止し
て演算処理を格段に向上させることができる。また、Ｄ
ＣＴ装置、ＬＯＴ演算装置、量子化装置を同時に動作さ
せることが可能であるからタイミング的に非常に調整が
容易となり高速な画像圧縮装置が実現できる。なお、上
述した効果は逆方向、すなわちデータ伸長でも生ずるこ
とはいうまでもなく、画像データの圧縮・伸長を行なう
画像データ処理装置に適用するとその画像処理時間を大
幅に短縮することができる。

【００４５】（第３実施例）前記ＬＯＴ演算装置にあっ
ては、上述したように比較的小さな回路で高速に符号化
データを処理することができるが、ＡＬＵを用いてＬＯ
Ｔ演算を行なう構成となっていたため、メモリへのアク
セス回数が多くなり、またそれに伴って、アドレス、バ
ス等の制御が複雑となって結果として回路規模がまだ大
きいという問題点があった。そこで第３の実施例による
電子カメラでは、所定クロックによってデータを順次移
動させるシリアル演算によってＬＯＴ演算、逆ＬＯＴ演
算を実行して、更に小さな回路規模で、ＬＯＴ処理を行
なう画像圧縮伸長回路を提供する。

【００４６】以下、本実施例を図面に基づいて説明す
る。図３０〜図４７は本実施例に係る画像圧縮伸長回路
の具体的な構成と動作を示す図である。先ず、構成を説
明する。図３０は画像圧縮伸長回路のＬＯＴ演算装置の
データ演算部を示す構成図である。図３０において、２
３１は所定の加減算処理を行なうＹステージ、２３２は
ベクトル回転を行なうためのＺステージである。Ｚステ
ージ２３２はＬＯＴ時の演算を図３０に、逆ＬＯＴ（Ｉ
ＬＯＴ）時の演算を図３１に示すように入力されたデー
タの奇数成分を回転させるためのもので、そのバタフラ
イ演算は前述の図１５で示される。図１５中のｋはベク
トル回転を与えるための係数で例えば０．１３，０．１
６に設定される。

【００４７】図３２〜図４４は、本実施例に係る画像圧
縮伸長回路のデータ変換部及び量子化部を示す構成図で
ある。図３２において、２４１はＬＯＴ演算装置２４０
のデータ変換部、２４２はその量子化部であり、データ
変換部２４１の演算係数（同図中○で囲んだ数値）であ
るcos０．１３πとsin０．１３π，cos０．１６πとsin
０．１６πの比は数１に示すような整数の比によって近
似される。

【数１】

【００４８】なお、整数の比は必ずしもこのような比で
ある必要はなく、もっと桁数の多い比を用いて、より正
確な比に置き換えるようにしてもよい。また、整数比に
よる演算では、本来行われるべき演算とは、ゲインが異
なってしまうので量子化演算によってそのゲインの差を
吸収するようにする。例えば、ｘ₁及びｘ₂によって作ら
れる値ｚは、７²＋３²＝５８であるから、実際にsin,co
sを用いて計算したよりも、（５８）^1/2倍された数２に
示す値となっている。

【数２】 なお、この補正数値は数２に示すような近似から作られ
たものであり、必ずしもこの値である必要はない。

【００４９】本実施例の場合では、このような演算の出
力が次段の演算の入力となっているため、図３２の
ｚ₁，ｚ₂，ｚ₃でゲインあわせの演算を一度行ってい
る。なお、この場合のゲイン合わせとは入力データ同士
のゲインが一致しているということであって出力データ
のゲインがあっているという意味ではない。この入力同
士のゲインの比は数３、数４で示される。

【数３】

【数４】

【００５０】上記数３、数４を満たす例として図３２で
はｚ₁：ｚ₂：ｚ₃＝５：３８：３９２と設定している。
なお、これは、一つの例であって必ずしもこのような数
値とする必要はない。

【００５１】また、ゲインを整数の比として表したこと
によって生ずる各出力ゲインの変化分は量子化部２４２
において吸収する。すなわち、データ変換部２４１の演
算係数を整数の比に置き換え、これによって変化したゲ
インを量子化部２４２で修正するようにする。

【００５２】図３３はデータ圧縮装置の逆変換における
逆データ変換部及び量子化部を示す図であり、図３２の
逆変換を行なう例を示している。図３３において、２５
１はＬＯＴ演算装置２４０の逆量子化部、２５２は逆デ
ータ変換部である。逆変換の場合も図３２の場合と同様
に逆データ変換部２５２の演算係数を図２５中○で囲ん
だ数値で示すように整数の比に置き換え、これにより生
じたゲインの変化を逆量子化部２５１で吸収（補償）す
るように調整する。

【００５３】本実施例はＬＯＴ及び逆ＬＯＴ演算を以下
に説明するシリアル演算によって行なう。先ず、基本的
な考え方として数１に示すように整数の比で示された値
を、数５に示すように２つのべき（すなわち、２のｎ
乗）の和又は差で表すようにする。

【数５】 数５に示すように数値を２のべきで表現する理由はシリ
アルの回路による演算を実現するためである。すなわ
ち、図３４において、符号２７１は、クロック入力信号
に応答し、入力信号を１クロック遅れた出力とするＦＦ
（フリップフロップ）からなる１タイムディレイユニッ
トを表すものとすると、１タイムディレイユニット２７
１を通って出てくる出力と１タイムディレイユニット２
７１を通らずに直接出てくる出力とを比較すると前者が
後者より１クロック分遅い。ここで、１タイムディレイ
ユニット２７１はシフトレジスタが並んだようなもので
あり、例えばＬＳＢ側から順にデータが入力されている
ものとすると、１クロック遅く出てくるということは２
倍されたことを意味する。同様に、８倍しようとする場
合には上記１タイムディレイユニット２７１を図３５に
示すように３つ並べて３クロック遅らせるようにすれば
２³で８倍となる。本実施例では上記ユニットを組み合
わせて加減算を行なうことでシリアル演算回路を実現す
る。

【００５４】図３６は乗算部のシリアル演算構成を示し
たものであり、図３６は入力データを３８倍する場合の
例である。先ず、３８を数６の形に分解する。

【数６】 数６において、ある数値ｘを３２倍するということは、
ｘを左（ＭＢＳ方向）へ５回シフトすることであり、図
３６では、５段の１タイムディレイユニット２７１を通
過させることによって実現される。また、数６で示され
る２×（２＋１）は、実際には、６であるから、４＋２
と表してもよい。しかし、図３６のフルアダー２７２が
１タイムディレイユニットを持っており、入力データを
２倍するため、２×（２＋１）という表現形式を採用し
た。以上のような回路構成をＺステージ全体に対してと
ったのが図３７であり、図３２のデータ変換部２４１を
シリアル演算で行なうための回路構成図である。また、
図３８〜図４０は図３７中の各ユニットを示す図であ
り、図３８はＦＦからなる１タイムディレイユニット２
７１を、図３９は加算（ａ＋ｂ）を行なう１タイムディ
レイユニットフルアダー（内部Carry Type）２７２を、
図４０は減算（ａ−ｂ）を行なう１タイムディレイユニ
ットフルサブストラクタ（内部Borrow type）２７３を
それぞれ示している。また、図３７には、小数点の位置
合わせのために、演算に関係しない１タイムディレイユ
ニットが付け加えてある。例えば、前記図３２のデータ
変換部２４１のｘ₁における整数値７は（４＋２＋１）
で表されるから図３７では１つの１タイムディレイユニ
ット２７１及び２つのフルアダー２７２を組み合わせて
構成されている。同様に、前記図３２に示した数値は全
て図３７に示すようなシリアル回路にて実現でき、ＬＯ
Ｔをシリアル演算により実現することができる。この場
合の各ユニット２７１，２７２，２７３はＦＦが１つ程
度の極めて小さい回路で実現できることからＬＯＴ演算
装置全体の回路規模も小さくすることができる。

【００５５】また、逆ＬＯＴ時も上述したＬＯＴ時と同
様のシリアル演算を行なうことができる。図４１は前記
図３３の逆データ変換部２５２をシリアル演算で行なう
ようにした回路構成図であり、図３７と同様のシリアル
演算が実行される。

【００５６】図４２は図３７のシリアル演算回路に図４
３に示す９ビット（sign＋Data８）のデータを入力した
時のタイミングチャートである。図４２に示すように９
ビットデータの入力時には、２４（９＋１５）タイムユ
ニット経過後次の９ビットデータを入力できる。従って
データ入力の一周期は２４タイムユニットとなる。一般
的には、ｎビット入力に対して、ｎ＋１５タイムユニッ
ト周期でデータを入力できる。

【００５７】逆ＬＯＴ時について説明すると、逆ＬＯＴ
自体は前記図３０のＬＯＴのフローグラフでデータが右
から左へと流れると考えればよい（図２９参照）。また
Ｚステージ２３２、Ｙステージ２３１について考えてみ
ると、Ｚステージ２３２とＹステージ２３１はＺステー
ジ２３２のゲインを除いて、対称であるから、Ｙステー
ジ２３１とＺステージ２３２の間の１／２及びＺステー
ジ２３２のゲインは、ＬＯＴ時と同様に、予め逆量子化
時に吸収しておくようにすれば、Ｚステージ２３２とＹ
ステージ２３１を図４４に示すように組み合わせればよ
い。但し、前記図３７においてｘ₁であった入力にｙ
₇を、ｘ₃にｙ₅を、ｘ₅にｙ₃を、ｘ₇にｙ₁をそれぞれ入
力し、出力時にも同様に捻ってやるようにする。また、
逆ＬＯＴ時を考えた全体の構成図が図４５及び図４６に
示され、図４５はＬＯＴ時のデータの流れを、図４６は
逆ＬＯＴ時のデータの流れを示している。

【００５８】上述したように本実施例においては、逆Ｌ
ＯＴ時を考慮して、Ｚステージを２つ持つようにしてい
るが、図４７に示すように、Ｚステージを１つにして、
その部分にメモリを持たせるようにすれば、回路規模を
小さくすることができる。この場合、上記メモリに一度
データを蓄えるという動作が加わるため、動作の高速性
が失われるようにも考えられるが、ＬＯＴ演算を連続し
て動作される場合には常に一つ前のＺステージ通過デー
タを保持していることとなるので実行時間自体にはほと
んど変化はない。

【００５９】なお、本実施例では係数を例えば、７：３
の整数の比とする例を示したが、これには限定されず、
整数の比で表されるものであればどのような整数比でも
よい。

【００６０】また、演算係数を２のべき（２のｎ乗）の
和（差）で表現して図３７に示すようなシリアルの回路
により演算を行っているが、シリアルデータ処理が行わ
れるものであればどのようなユニットの組合せでもよい
ことは勿論である。

【００６１】以上説明したように、第３実施例では画像
圧縮伸長回路におけるＬＯＴ及び逆ＬＯＴ演算をシリア
ル演算によって行なうようにしているので、従来ＡＬＵ
を用いてＬＯＴ演算を行なう場合非常に回路規模が大き
く、実行時間も長かったものが、極めて小さなＦＦ等の
組合せからなるシリアル回路によって実現されることに
なることから回路規模を大幅に小さくすることができ、
かつ高速に処理を行なうことが可能になる。このように
小さな回路規模で高速なＬＯＴ演算処理を画像圧縮や音
声圧縮を行なう符号化データ処理装置に適用して好適で
ある。

【００６２】また、本実施例ではデータ変換部２１４、
逆データ変換部２５２の演算係数を整数の比に置き換え
るとともに、そのゲインの変化を量子化部、逆量子化部
により吸収させるようにしているので、誤差を含んだ係
数による演算は量子化部において一度行われるのみであ
りそれ以外の演算は丸め誤差を含まない整数の比によっ
て行なうことができ、小さなバス幅で高い演算精度を得
ることができるという効果がある。

【００６３】なお、上記各実施例では、画像圧縮伸長回
路にＤＣＴ、アダマール変換を適用しているが、これら
符号化方式には限定されず、ＬＯＴ演算を行なうもので
あればどのような装置にも適用できることは言うまでも
ない。例えば、ハール（Harr）変換、傾斜変換（スラン
ト変換）、対称性サイン変換などを用いた符号化データ
処理装置に適用することができる。

【００６４】

【発明の効果】請求項１記載の発明によれば、符号化処
理時に、第１演算手段により水平方向に隣接するブロッ
クに対して基関数の補償演算を行ない、第２演算手段に
より垂直方向に隣接するブロックに対して基関数の補償
演算を行なうようにしているので、隣接するブロックに
対する歪みが適切に除去することができる。

【００６５】

【００６６】

【図面の簡単な説明】

【図１】本発明に係る電子カメラのブロック図である。

【図２】本発明に係る電子カメラの画面構成図である。

【図３】本発明に係る電子カメラのＬＯＴ演算装置の構
成図である。

【図４】本発明に係る電子カメラのＬＯＴ演算装置のバ
タフライ演算のための演算器を示す図である。

【図５】本発明に係る電子カメラのＬＯＴ演算装置のバ
タフライ演算のための演算器を示す図である。

【図６】本発明に係る電子カメラのＬＯＴ演算装置のバ
タフライ演算のための演算器を示す図である。

【図７】本発明に係る電子カメラのＬＯＴ演算装置のバ
タフライ演算のための演算器を示す図である。

【図８】本発明に係る電子カメラのＬＯＴ演算装置の入
出力画素を示す図である。

【図９】第１実施例に係るＬＯＴ演算装置のブロック図
である。

【図１０】第１実施例に係るＬＯＴ演算装置のＬＯＴ時
の演算を説明するための図である。

【図１１】第１実施例に係るＬＯＴ演算装置のＩＬＯＴ
時の演算を説明するための図である。

【図１２】第１実施例に係るＬＯＴ演算装置の演算素子
を示す図である。

【図１３】第１実施例に係るＬＯＴ演算装置の演算素子
を示す図である。

【図１４】第１実施例に係るＬＯＴ演算装置の演算素子
を示す図である。

【図１５】第１実施例に係るＬＯＴ演算装置の演算素子
を示す図である。

【図１６】第１実施例に係るＬＯＴ演算装置のＹ₁ステ
ージの構成図である。

【図１７】第１実施例に係るＬＯＴ演算装置のＹ₂ステ
ージの構成図である。

【図１８】第１実施例に係るＬＯＴ演算装置のＬＯＴ時
のデータの流れを説明するためのブロック図である。

【図１９】第１実施例に係るＬＯＴ演算装置のＩＬＯＴ
時のデータの流れを説明するためのブロック図である。

【図２０】第２実施例に係るＬＯＴ演算装置のブロック
図である。

【図２１】第２実施例に係るＬＯＴ演算装置のバタフラ
イ演算の演算器を示す図である。

【図２２】第２実施例に係るＬＯＴ演算装置のＸ演算部
の構成図である。

【図２３】第２実施例に係るＬＯＴ演算装置のＹ演算部
の構成図である。

【図２４】第２実施例に係るＬＯＴ演算装置のブロック
図である。

【図２５】第２実施例に係るＬＯＴ演算装置の２次元Ｘ
演算部の回路構成図である。

【図２６】第２実施例に係るＬＯＴ演算装置の２次元Ｘ
演算部による変換動作を説明する図である。

【図２７】第２実施例に係るＬＯＴ演算装置の２次元Ｚ
演算部の構成図である。

【図２８】第２実施例に係るＬＯＴ演算装置の順方向の
各ブロックの動作を説明するための図である。

【図２９】第２実施例に係るＬＯＴ演算装置の逆方向の
各ブロックの動作を説明するための図である。

【図３０】第３実施例に係るＬＯＴ演算装置のＬＯＴ時
の演算を説明するための構成図である。

【図３１】第３実施例に係るＬＯＴ演算装置のＩＬＯＴ
時の演算を説明するための構成図である。

【図３２】第３実施例に係るＬＯＴ演算装置のデータ変
換及び量子化部を示す構成図である。

【図３３】第３実施例に係る逆ＬＯＴ演算装置の逆デー
タ変換及び逆量子化部を示す構成図である。

【図３４】第３実施例に係るＬＯＴ演算装置におけるシ
リアル演算を説明するための図である。

【図３５】第３実施例に係るＬＯＴ演算装置におけるシ
リアル演算を説明するための図である。

【図３６】第３実施例に係るＬＯＴ演算装置におけるシ
リアル演算を説明するための図である。

【図３７】第３実施例に係るＬＯＴ演算装置のデータ変
換部をシリアル演算回路で構成した場合の回路構成図で
ある。

【図３８】第３実施例に係るシリアル演算素子を説明す
る図である。

【図３９】第３実施例に係るシリアル演算素子を説明す
る図である。

【図４０】第３実施例に係るシリアル演算素子を説明す
る図である。

【図４１】第３実施例発明に係るＬＯＴ演算装置のシリ
アル演算するための回路構成を示すブロック図である。

【図４２】第３実施例に発明に係るＬＯＴ演算装置のシ
リアル演算のタイミングチャートである。

【図４３】第３実施例に係るＬＯＴ演算装置のシリアル
演算素子への入力データの形式を示す図である。

【図４４】第３実施例に係るＬＯＴ演算装置の逆ＬＯＴ
時のＹステージ、Ｚステージの組合せを示す図である。

【図４５】第３実施例に係るＬＯＴ演算装置のＬＯＴ時
のＹステージ、Ｚステージのデータの流れを示すブロッ
ク図である。

【図４６】ＬＯＴ演算装置の逆ＬＯＴ時のＹステージ、
Ｚステージのデータの流れを示すブロック図である。

【図４７】ＬＯＴ演算装置のＺステージを１つにした場
合の逆ＬＯＴ時のデータの流れを示すブロック図であ
る。

【図４８】従来の電子カメラの再生画面のブロック歪み
を説明するための図である。

【図４９】従来の電子カメラのブロック歪みを説明する
ためのノイズ部の拡大図である。

【符号の説明】

２１，１００ ＬＯＴ演算装置 ２２ Ｙ₁ステージ（第１演算処理部） ２３ Ｙ₂ステージ（第２演算処理部） ２４ １ブロックラインメモリ ２５ Ｚステージ ２６〜３３ スイッチ ４０ スイッチ切換回路 １０１，１０２ ＤＣＴ装置 １２１ ＬＯＴ演算装置 １２２ ２次元Ｘ演算部（第１演算処理部） １２３ ２次元Ｙ演算部（第２演算処理部） １２４〜１２６ １ブロックラインメモリ １２７ ２次元Ｚ演算部 １３１〜１３４ データラッチ １３５，１３６ 加減算器 １３７ 加算器 １３８ 減算器 １３９ データセレクタ １４１，１４２ １次元Ｚ演算部 １４３，１４４ ブロックバッファ ２３１ Ｙステージ ２３２ Ｚステージ ２４０ ＬＯＴ演算装置 ２４１ データ変換部 ２４２ 量子化部 ２５１ 逆量子化部 ２５２ 逆データ変換部 ２７１ １タイムユニットディレイ ２７２ １タイムユニットディレイフルアダー ２７３ １タイムユニットディレイフルサブストラクタ ５１１ 電子カメラ ５２１ レンズ系 ５２３ ＣＣＤ ６３１ タイミング発生器 ６３２ ＣＣＤドライバ ５２４ プロセス回路 ５２５ Ａ／Ｄ変換器 ５２６，５２７，５４７，５４９ 加算器 ５２９，５３１，５４１，５４２，５４８ フィールド
メモリ ５３３ ガンマ補正部５３３ ５３４ エンハンサ部 ５３７ 同時化部 ５３８ 色差生成部 ５４３ カラービューファインダＲＯＭテーブル ５４４ ドライバ ５４５ カラービューファインダ ５４６ １Ｈメモリ ５５０ 外部メモリ ５５１ ＲＯＭテーブル ５５２ エンコーダ／タイミング発生器 ５５３ Ｄ／Ａ変換器 ５５４ アンプ／バッファ ５５５ コントラスト検出部 ６００ 画像圧縮伸長回路

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平2−413515 (32)優先日 平成２年12月21日(1990．12．21) (33)優先権主張国 日本（ＪＰ） (72)発明者 渡邉 亨 東京都羽村市栄町３丁目２番１号 カシ オ計算機株式会社 羽村技術センター内 (72)発明者 富田 成明 東京都羽村市栄町３丁目２番１号 カシ オ計算機株式会社 羽村技術センター内 (56)参考文献 特開 平４−145727（ＪＰ，Ａ) 特開 平３−295379（ＪＰ，Ａ) 特開 平２−226984（ＪＰ，Ａ) 特開 平１−225293（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/76 - 5/956 H03M 7/30 H04N 5/232 H04N 7/24 - 7/68

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 撮像した画像データを基関数を直交関数
   とする直交変換によりブロック単位で符号化処理を行な
   い画像メモリに記憶する電子カメラにおいて、 前記符号化処理時に、水平方向に隣接するブロックに対
   して基関数の補償演算を行なう第１演算手段と、垂直方
   向に隣接するブロックに対して基関数の補償演算を行な
   う第２演算手段とを具備したことを特徴とする電子カメ
   ラ。
2. 【請求項２】 前記第１演算手段及び第２演算手段は、
   画像データの隣接ブロック間のデータを重ね合わせる基
   関数を用いて該画像データを重合直交変換（ＬＯＴ）及
   び逆重合直交変換（ＩＬＯＴ）する手段であることを特
   徴とする請求項１記載の電子カメラ。