JP3100013B2 - Program debug device - Google Patents
Program debug deviceInfo
- Publication number
- JP3100013B2 JP3100013B2 JP04325650A JP32565092A JP3100013B2 JP 3100013 B2 JP3100013 B2 JP 3100013B2 JP 04325650 A JP04325650 A JP 04325650A JP 32565092 A JP32565092 A JP 32565092A JP 3100013 B2 JP3100013 B2 JP 3100013B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- loop
- trace
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＰＵ（Central Proc
essing Unit ）で実行されるプログラムのデバッグを行
うためのプログラムデバッグ装置に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a CPU (Central Proc)
The present invention relates to a program debugging device for debugging a program executed in an essing unit.
【０００２】[0002]
【従来の技術】従来のプログラムデバッグ装置として
は、例えば、実行アドレスやステータス情報、リード／
ライトデ−タなどの実行状態を表す情報（以下、「トレ
ース情報」と記す）をトレースメモリに順次格納し、格
納されたトレース情報をディスプレイで表示させてＣＰ
Ｕの実行状態をチェックすることによってデバッグ作業
を行う形式のものが知られている。2. Description of the Related Art Conventional program debugging devices include, for example, execution addresses, status information, read /
Information indicating the execution state of the write data or the like (hereinafter, referred to as "trace information") is sequentially stored in a trace memory, and the stored trace information is displayed on a display, and the CP is displayed.
A type is known in which debugging is performed by checking the execution state of U.
【０００３】このような従来のデバッグ装置では、ＣＰ
Ｕが実行した命令についてのトレース情報をすべてトレ
ースメモリに格納することができる。また、ＣＰＵが実
行した命令についてのトレース情報のうち、ユーザが指
定したアドレス範囲のもののみをトレースメモリに格納
することができるプログラムデバッグ装置や、特定の命
令のみをトレースメモリに格納し或いは格納しないプロ
グラムデバッグ装置も知られている。In such a conventional debugging device, the CP
All the trace information on the instruction executed by U can be stored in the trace memory. Also, of the trace information on the instructions executed by the CPU, a program debugging device capable of storing only those in the address range designated by the user in the trace memory, or storing or not storing only specific instructions in the trace memory Program debug devices are also known.
【０００４】[0004]
【発明が解決しようとする課題】このようなデバッグ装
置を用いてトレースを行う場合、例えばソフトウエアタ
イマなど、ＣＰＵがループルーチンやループモジュール
で同じ内容の処理を何回も繰り返して実行するときに
は、トレースメモリ内に同じ内容のトレース情報が繰り
返して格納されてしまう。When tracing is performed using such a debugging device, for example, when the CPU repeatedly executes the same processing many times in a loop routine or a loop module such as a software timer, Trace information of the same content is repeatedly stored in the trace memory.
【０００５】このため、実行されるループルーチンやル
ープモジュールの命令数が多い場合や繰り返し回数が多
い場合には、トレースメモリがループルーチンやループ
モジュールだけで満たされてしまうことがあった。この
ような場合には、ＣＰＵが実行した命令についてのトレ
ース情報のすべてを１回のトレースでトレースメモリに
格納することができなくなってしまうので、プログラム
全体の処理の流れが判断しにくくなる場合がある。ま
た、ループルーチンやループモジュールがサブルーチン
や関数として呼び出されるようなプログラムの場合に
は、ループルーチン等の命令数や繰り返し回数が多い
と、ループ終了後の処理や現在の処理状況等のトレース
情報がトレースメモリに格納できなくなってしまい、こ
れらのチェックができなくなるおそれがある。For this reason, when the number of instructions of the loop routine or the loop module to be executed is large or the number of repetitions is large, the trace memory may be filled only with the loop routine or the loop module. In such a case, it becomes impossible to store all the trace information on the instruction executed by the CPU in the trace memory in one trace, so that it may be difficult to determine the processing flow of the entire program. is there. Also, in the case of a program in which a loop routine or a loop module is called as a subroutine or a function, if the number of instructions or the number of repetitions of the loop routine or the like is large, trace information such as the processing after the loop is completed and the current processing status is obtained. There is a possibility that the data cannot be stored in the trace memory and these checks cannot be performed.
【０００６】これらの欠点は、プログラムのデバッグ作
業の正確さや効率を低下させる要因となっていた。[0006] These drawbacks have reduced the accuracy and efficiency of program debugging work.
【０００７】このような欠点を解消するためには、トレ
ースメモリの容量を大きくすればよい。しかしながら、
かかる容量を極端に大きくすることはコスト等の面から
事実上困難である。In order to eliminate such a drawback, the capacity of the trace memory may be increased. However,
It is practically difficult to make such a capacity extremely large in terms of cost and the like.
【０００８】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、プログラムのデバッグ作業の
正確さや効率を向上させることができ且つ大容量のトレ
ースメモリを必要としないプログラムデバッグ装置を提
供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks of the prior art, and has been made in view of the above circumstances. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】本発明に係わるプログラ
ムデバッグ装置は、デバッグを行うプログラムを格納す
るマッピングメモリと、このマッピングメモリに格納さ
れた前記プログラムの各命令に対応させて、当該命令が
ループ開始命令、ループ繰り返し命令、ループ終了命令
または他の命令のいずれに該当するかの情報を格納する
命令情報格納メモリと、前記マッピングメモリに格納さ
れた前記プログラムを実行し、トレース情報を出力する
ＣＰＵと、前記命令情報格納メモリに格納された前記情
報に基づいて前記トレース情報を格納するアドレスを決
定するアドレス制御回路であって、前記ＣＰＵが前記ル
ープ開始命令から前記ループ繰り返し命令までの各命令
を複数回繰り返して実行した場合に、これらの各命令に
ついてのトレース情報が前記トレースメモリ内の同一の
格納領域に繰り返し格納されるように、アドレスの決定
を行うアドレス制御回路と、前記アドレス制御回路が決
定したアドレスに前記トレース情報を格納するトレース
メモリと、を備えたことを特徴とする。According to the present invention, there is provided a program debugging apparatus, comprising: a mapping memory for storing a program to be debugged; and a loop corresponding to each instruction of the program stored in the mapping memory. An instruction information storage memory for storing information corresponding to a start instruction, a loop repetition instruction, a loop end instruction, or another instruction; and a CPU for executing the program stored in the mapping memory and outputting trace information And an address control circuit for determining an address for storing the trace information based on the information stored in the instruction information storage memory , wherein the CPU
Each instruction from the loop start instruction to the loop repeat instruction
Is executed multiple times, each of these instructions
Trace information is the same in the trace memory.
Determine addresses so that they are stored repeatedly in the storage area
And a trace memory for storing the trace information at the address determined by the address control circuit.
【００１０】[0010]
【作用】命令の種類を示す情報を格納した命令情報格納
メモリを設け、この情報に基づいてトレースメモリへの
格納アドレスを決定することにより、まったく同じ内容
のトレース情報が繰り返してトレースメモリ内に格納さ
れることがないようにすることができる。これにより、
トレースメモリの容量を増やすことなしに、このトレー
スメモリに格納されるトレース情報の実質的な情報量を
増大させることができる。An instruction information storage memory storing information indicating the type of instruction is provided, and a storage address in the trace memory is determined based on this information, whereby trace information having exactly the same contents is repeatedly stored in the trace memory. Can be prevented. This allows
The substantial amount of trace information stored in the trace memory can be increased without increasing the capacity of the trace memory.
【００１１】[0011]
【実施例】本発明に係わるプログラムデバッグ装置の一
実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a program debugging device according to the present invention will be described.
【００１２】図１は、本実施例に係わるプログラムデバ
ッグ装置におけるトレース回路１０の回路構成を概略的
に示すブロック図である。FIG. 1 is a block diagram schematically showing a circuit configuration of a trace circuit 10 in a program debug device according to the present embodiment.
【００１３】同図において、評価用ＣＰＵ１１は、デバ
ッグを行うべきプログラムを実行する。マッピングメモ
リ１２には、評価用ＣＰＵ１１で実行するプログラムが
格納されている。In FIG. 1, an evaluation CPU 11 executes a program to be debugged. A program executed by the evaluation CPU 11 is stored in the mapping memory 12.
【００１４】フラグメモリ（本発明の命令情報格納メモ
リ）１３には、マッピングメモリ１２に格納されたプロ
グラムの各命令に対応させて、当該命令の種類を表す情
報が格納される。ここで、命令の種類は、ループを開始
させる命令（以下、ループ開始命令）、ループの繰り返
しを行わせる命令（以下、ループ繰り返し命令）、ルー
プから抜け出す命令（以下、ループ終了命令）、通常実
行命令（以上の３種類の命令のいずれにも該当しない命
令）の４種類である。また、このフラグメモリ１３は、
マッピングメモリ１２から評価用ＣＰＵ１１に命令が読
み出された際に、この命令に対応する情報の内容に応じ
て、ループ開始信号、ループ繰り返し信号或いはループ
終了信号を出力する。The flag memory (instruction information storage memory of the present invention) 13 stores information indicating the type of the instruction corresponding to each instruction of the program stored in the mapping memory 12. Here, the types of instructions include an instruction to start a loop (hereinafter, a loop start instruction), an instruction to repeat a loop (hereinafter, a loop repetition instruction), an instruction to exit a loop (hereinafter, a loop end instruction), and normal execution There are four types of instructions (instructions that do not correspond to any of the above three types of instructions). Also, the flag memory 13
When an instruction is read from the mapping memory 12 to the evaluation CPU 11, a loop start signal, a loop repetition signal, or a loop end signal is output according to the content of information corresponding to the instruction.
【００１５】トレースメモリ１４には、評価用ＣＰＵ１
１で実行されたプログラムのトレース情報が格納され
る。また、アドレス制御回路１５は、フラグメモリ１３
が出力した上記信号を受けとって、トレースメモリ１４
へトレース情報を格納する際の格納アドレスを出力す
る。The trace memory 14 includes an evaluation CPU 1
The trace information of the program executed in 1 is stored. In addition, the address control circuit 15
Receives the above signal output by the trace memory 14
Outputs the storage address when the trace information is stored in.
【００１６】次に、アドレス制御回路１５の回路構成に
ついて、図２を用いて説明する。Next, the circuit configuration of the address control circuit 15 will be described with reference to FIG.
【００１７】同図において、カウンタ２１は、トレース
メモリ１４へトレース情報を格納する際の格納アドレス
３１を生成する。このカウンタ２１の出力する格納アド
レス３１は、書込信号３２が入力される度に「１」ずつ
加算される。また、後述するように、各バッファ２２，
２３または２４が出力している格納アドレス３１をロー
ドする。In FIG. 1, a counter 21 generates a storage address 31 for storing trace information in the trace memory 14. The storage address 31 output from the counter 21 is incremented by "1" each time the write signal 32 is input. Also, as described later, each buffer 22,
The storage address 31 output by 23 or 24 is loaded.
【００１８】初期値設定バッファ２２は、制御用ＣＰＵ
（図示せず）から初期値制御信号３５を入力すると、こ
の制御用ＣＰＵから格納アドレスの初期値３４を取り込
み、カウンタ２１に対して出力する。The initial value setting buffer 22 includes a control CPU
When an initial value control signal 35 is input from the control CPU (not shown), an initial value 34 of the storage address is fetched from the control CPU and output to the counter 21.
【００１９】開始アドレスバッファ２３は、フラグメモ
リ１３からループ開始信号３６を入力すると、カウンタ
２１の出力した格納アドレス３１を取り込む。また、後
述するバッファ制御回路２６から出力制御信号３７を入
力すると、カウンタ２１に対して格納アドレス３１を出
力する。When a loop start signal 36 is input from the flag memory 13, the start address buffer 23 takes in the storage address 31 output from the counter 21. When an output control signal 37 is input from a buffer control circuit 26 described later, the storage address 31 is output to the counter 21.
【００２０】繰り返しアドレスバッファ２４は、フラグ
メモリ１３からループ繰り返し信号３８を入力すると、
カウンタ２１の出力した格納アドレス３１を取り込む。
また、フラグメモリ１３からループ終了信号３９を入力
すると、カウンタ２１に対して格納アドレス３１を出力
する。When the repetition address buffer 24 receives the loop repetition signal 38 from the flag memory 13,
The storage address 31 output from the counter 21 is fetched.
When the loop end signal 39 is input from the flag memory 13, the storage address 31 is output to the counter 21.
【００２１】フリップフロップ２５は、フラグメモリ１
３からループ繰り返し信号３８を入力し且つ書込信号３
２を入力したときにロード信号３３を出力する。The flip-flop 25 stores the flag memory 1
3 and a write signal 3
2 is input, the load signal 33 is output.
【００２２】バッファ制御回路２６は、ループ終了情報
３９を入力していないときは出力制御信号３７を出力
し、ループ終了情報３９を入力したときは出力制御信号
３７の出力を停止する。The buffer control circuit 26 outputs an output control signal 37 when the loop end information 39 is not input, and stops outputting the output control signal 37 when the loop end information 39 is input.
【００２３】次に、本実施例に係わるプログラムデバッ
グ装置におけるトレース回路１０の動作について説明す
る。Next, the operation of the trace circuit 10 in the program debug device according to the present embodiment will be described.
【００２４】まず、アドレス制御回路１５内の初期値設
定バッファ２２は、制御用ＣＰＵ（図示せず）から格納
アドレスの初期値３４を取り込み、カウンタ２１に対し
て出力する。カウンタ２１は、この格納アドレスの初期
値３４をロードし、格納アドレス３１として出力する。First, the initial value setting buffer 22 in the address control circuit 15 takes in the initial value 34 of the storage address from the control CPU (not shown) and outputs it to the counter 21. The counter 21 loads the initial value 34 of the storage address and outputs it as the storage address 31.
【００２５】また、評価用ＣＰＵ１１は、マッピングメ
モリ１２に格納されたプログラムから最初の命令を読み
出す。このとき、フラグメモリ１３からは、この命令に
対応する情報が読み出される。そして、読み出された情
報がループ開始命令、ループ繰り返し命令またはループ
終了命令であれば、これに応じて、ループ開始信号、ル
ープ繰り返し信号或いはループ終了信号を出力する。一
方、読み出された情報が通常実行命令であるときは信号
を出力しない。The evaluation CPU 11 reads the first instruction from the program stored in the mapping memory 12. At this time, information corresponding to this instruction is read from the flag memory 13. If the read information is a loop start command, a loop repetition command, or a loop end command, a loop start signal, a loop repetition signal, or a loop end signal is output. On the other hand, when the read information is a normal execution instruction, no signal is output.
【００２６】トレースメモリ１４は、アドレス制御回路
１５から格納アドレス３１を入力するとともに評価用Ｃ
ＰＵ１１からトレース情報を入力し、書込制御信号３２
のタイミングにしたがって、このトレース情報を格納ア
ドレス３１が示すアドレスに格納する。The trace memory 14 receives the storage address 31 from the address control circuit 15 and simultaneously
The trace information is input from the PU 11 and the write control signal 32
The trace information is stored at the address indicated by the storage address 31 in accordance with the timing of (1).
【００２７】この書込制御信号３２はアドレス制御回路
１５内のカウンタ２１にも入力される。そして、このカ
ウンタ２１は、書込制御信号３２の入力タイミングにし
たがって、出力する格納アドレス２１の値を「１」だけ
加算する。The write control signal 32 is also input to the counter 21 in the address control circuit 15. The counter 21 adds “1” to the output storage address 21 in accordance with the input timing of the write control signal 32.
【００２８】これにより、次に評価用ＣＰＵ１１がマッ
ピングメモリ１２から読み出した命令がループ開始命
令、ループ繰り返し命令およびループ終了命令でない場
合は、トレース情報は、前回にトレース情報が格納され
た格納領域の次のアドレスの格納領域に格納される。Thus, if the next instruction read from the mapping memory 12 by the evaluation CPU 11 is not a loop start instruction, a loop repetition instruction, or a loop end instruction, the trace information is stored in the storage area where the previous trace information was stored. It is stored in the storage area of the next address.
【００２９】一方、評価用ＣＰＵ１１によってマッピン
グメモリ１２から読み出された命令がループ開始命令で
あるときは、上述したように、開始アドレスバッファ２
３がカウンタ２１の出力した格納アドレス３１を取り込
む。このとき、フラグメモリ１３はループ終了信号を出
力しないので、バッファ制御回路２６は出力制御信号３
７を出力し、これにより、開始アドレスバッファ２３は
取り込んだ格納アドレス３１をそのまま出力する。ただ
し、繰り返し命令３８もフラグメモリ１３から出力され
ないので、フリップフロップ２５はロード信号３３を出
力せず、したがって、開始アドレスバッファ２３が出力
する格納アドレス３１はカウンタ２１にはロードされな
い。On the other hand, when the instruction read from the mapping memory 12 by the evaluation CPU 11 is a loop start instruction, as described above, the start address buffer 2
3 takes in the storage address 31 output from the counter 21. At this time, since the flag memory 13 does not output the loop end signal, the buffer control circuit 26 outputs the output control signal 3
7, the start address buffer 23 outputs the stored address 31 as it is. However, since the repetition instruction 38 is not output from the flag memory 13, the flip-flop 25 does not output the load signal 33, so that the storage address 31 output from the start address buffer 23 is not loaded into the counter 21.
【００３０】その後、書込制御信号３２がトレースメモ
リ１４およびカウンタ２１に入力されると、上述と同
様、トレースメモリ１４は格納アドレス３１が示す格納
領域にトレース情報を格納し、カウンタ２１は出力する
格納アドレス３１の値を「１」だけ加算する。Thereafter, when the write control signal 32 is input to the trace memory 14 and the counter 21, the trace memory 14 stores the trace information in the storage area indicated by the storage address 31, and the counter 21 outputs the data, as described above. The value of the storage address 31 is added by “1”.
【００３１】次に、評価用ＣＰＵ１１によってマッピン
グメモリ１２から読み出された命令がループ繰り返し命
令であるときは、上述したように、繰り返しアドレスバ
ッファ２３がカウンタ２１の出力した格納アドレス３１
を取り込む。Next, when the instruction read from the mapping memory 12 by the evaluation CPU 11 is a loop repetition instruction, the repetition address buffer 23 stores the storage address 31 output from the counter 21 as described above.
Take in.
【００３２】その後、書込制御信号３２がトレースメモ
リ１４に入力されるとトレース情報が格納される。ま
た、このときフリップフロップ２５はロード信号３３を
出力するので、開始アドレスバッファ２３が出力する格
納アドレス３１がカウンタ２１にロードされ、この格納
アドレスがカウンタ２１から出力される。したがって、
その次の回にトレースメモリ１４に格納されるトレース
情報は、上述したループ開始命令に係るトレース情報を
前回格納した領域に格納されることになる。このとき、
このループ開始命令に係るトレース情報は消去される。Thereafter, when the write control signal 32 is input to the trace memory 14, the trace information is stored. At this time, since the flip-flop 25 outputs the load signal 33, the storage address 31 output from the start address buffer 23 is loaded into the counter 21, and the storage address is output from the counter 21. Therefore,
The trace information stored in the trace memory 14 at the next time is stored in the area where the trace information relating to the above-described loop start instruction is previously stored. At this time,
The trace information related to the loop start instruction is deleted.
【００３３】このようにして、ループを構成する各命令
は、トレースメモリ１４内の同じ格納領域に繰り返し格
納される。In this way, the instructions constituting the loop are repeatedly stored in the same storage area in the trace memory 14.
【００３４】そして、ループを終了する際（すなわち、
ループ終了命令が実行されたとき）には、ループ終了信
号がフラグメモリ１３から出力される。これにより、バ
ッファ制御回路２６が出力制御信号３７の出力を停止す
るので、開始アドレスバッファ２３は格納アドレス３１
を出力しなくなり、繰り返しアドレスバッファ２４が格
納アドレス３１を出力する。そして、カウンタ２１は、
この繰り返しアドレスバッファ２４が出力した格納アド
レス３１をロードし、格納アドレス３１として出力す
る。これにより、ループ終了命令の次の命令に係わるト
レース情報を前回の繰り返し命令に係わるトレース情報
の次のアドレスの格納領域に格納することができる。Then, when ending the loop (ie,
When the loop end command is executed), a loop end signal is output from the flag memory 13. As a result, the buffer control circuit 26 stops outputting the output control signal 37, so that the start address buffer 23 stores the storage address 31
, And the address buffer 24 repeatedly outputs the storage address 31. Then, the counter 21
The storage address 31 output by the repetition address buffer 24 is loaded and output as the storage address 31. Thus, the trace information relating to the instruction next to the loop end instruction can be stored in the storage area at the address next to the trace information relating to the previous repetition instruction.
【００３５】このように、本実施例のプログラムデバッ
グ装置では、ループを構成する各命令がトレースメモリ
１４内の同じ格納領域に繰り返し格納されるので、最終
的には、ループを１回実行した分のトレース情報のみが
トレースメモリ１４内に格納されることとなる。As described above, in the program debugging device of the present embodiment, since each instruction constituting the loop is repeatedly stored in the same storage area in the trace memory 14, the amount of execution of the loop once is finally determined. Is stored in the trace memory 14.
【００３６】したがって、ループを実行した際に、これ
に係わるトレース情報がトレースメモリ１４で占める格
納領域を少なくすることができる。Therefore, when the loop is executed, the storage area occupied by the trace information related to the loop in the trace memory 14 can be reduced.
【００３７】なお、本実施例では、最後に実行したルー
プについてのトレース情報をトレースメモリに残すこと
としたが、１回目に実行したループについてのトレース
情報のみをトレースメモリに残すこととしてもよい。ま
た、ループの繰り返し数をカウントするカウンタを新た
に付加することにより、予め設定された回数のループに
ついてのトレース情報をトレースメモリに残すことも可
能である。In this embodiment, the trace information on the loop executed last is stored in the trace memory. However, only the trace information on the loop executed first time may be stored in the trace memory. Further, by newly adding a counter for counting the number of loop repetitions, it is possible to leave trace information on a preset number of loops in the trace memory.
【００３８】[0038]
【発明の効果】以上詳細に説明したように、本発明のプ
ログラムデバッグ装置によれば、ループを実行した際の
トレース情報がトレースメモリ内に占める格納領域を少
なくすることができる。As described above in detail, according to the program debugging apparatus of the present invention, the storage area occupied by the trace information when executing the loop in the trace memory can be reduced.
【００３９】したがって、トレースメモリの容量を増大
させることなく、プログラムのデバッグ作業の正確さや
効率を向上させることができる。Therefore, the accuracy and efficiency of the program debugging operation can be improved without increasing the capacity of the trace memory.
【図１】本発明の一実施例に係わるプログラムデバッグ
装置におけるトレース回路の構成を概略的に示すブロッ
ク図である。FIG. 1 is a block diagram schematically showing a configuration of a trace circuit in a program debugging device according to one embodiment of the present invention.
【図２】図１に示したアドレス制御回路の構成を概略的
に示すブロック図である。FIG. 2 is a block diagram schematically showing a configuration of an address control circuit shown in FIG.
１１ 評価用ＣＰＵ １２ マッピングメモリ １３ フラグメモリ １４ トレースメモリ １５ アドレス制御回路 ２１ カウンタ ２２ 初期値設定バッファ ２３ 開始アドレスバッファ ２４ 繰り返しアドレスバッファ ２５ フリップフロップ ２６ バッファ制御回路 ３１ 格納アドレス ３２ 書込信号 ３３ ロード信号 ３４ 格納アドレスの初期値 ３５ 初期値制御信号 ３６ ループ開始信号 ３７ 出力制御信号 ３８ ループ繰り返し信号 ３９ ループ終了信号 11 Evaluation CPU 12 Mapping Memory 13 Flag Memory 14 Trace Memory 15 Address Control Circuit 21 Counter 22 Initial Value Setting Buffer 23 Start Address Buffer 24 Repeat Address Buffer 25 Flip-flop 26 Buffer Control Circuit 31 Storage Address 32 Write Signal 33 Load Signal 34 Initial value of storage address 35 Initial value control signal 36 Loop start signal 37 Output control signal 38 Loop repetition signal 39 Loop end signal
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−8942（ＪＰ，Ａ) 特開 昭64−72243（ＪＰ，Ａ) 特開 平１−300349（ＪＰ，Ａ) 特開 昭57−101953（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 310 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-2-8942 (JP, A) JP-A-64-72243 (JP, A) JP-A-1-300349 (JP, A) JP-A-57-1982 101953 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) G06F 11/28 310
Claims (2)
ピングメモリと、 このマッピングメモリに格納された前記プログラムの各
命令に対応させて、当該命令がループ開始命令、ループ
繰り返し命令、ループ終了命令または他の命令のいずれ
に該当するかの情報を格納する命令情報格納メモリと、 前記マッピングメモリに格納された前記プログラムを実
行し、トレース情報を出力するＣＰＵと、 前記命令情報格納メモリに格納された前記情報に基づい
て前記トレース情報を格納するアドレスを決定するアド
レス制御回路であって、前記ＣＰＵが前記ループ開始命
令から前記ループ繰り返し命令までの各命令を複数回繰
り返して実行した場合に、これらの各命令についてのト
レース情報が前記トレースメモリ内の同一の格納領域に
繰り返し格納されるように、アドレスの決定を行うアド
レス制御回路と、 前記アドレス制御回路が決定したアドレスに前記トレー
ス情報を格納するトレースメモリと、 を備えたことを特徴とするプログラムデバッグ装置。1. A mapping memory for storing a program to be debugged, and corresponding to each instruction of the program stored in the mapping memory, the instruction is a loop start instruction, a loop repetition instruction, a loop end instruction or another instruction. An instruction information storage memory for storing information corresponding to any of the instructions; a CPU for executing the program stored in the mapping memory and outputting trace information; and the information stored in the instruction information storage memory An address control circuit for determining an address for storing the trace information based on the loop start instruction.
Instruction to the loop repeat instruction
When executed repeatedly, the
Race information is stored in the same storage area in the trace memory.
Address that determines the address so that it is stored repeatedly
And a trace memory for storing the trace information at an address determined by the address control circuit.
て実行した前記ループ開始命令から前記ループ繰り返し
命令までの各命令のうち、最後に実行した各命令につい
てのトレース情報が前記トレースメモリに格納されるよ
うに、アドレスを制御する、ことを特徴とする請求項１
に記載のプログラムデバッグ装置。 2. The method according to claim 1, wherein the address control circuit repeats a plurality of times.
Loop execution from the executed loop start instruction
For each instruction up to the last instruction,
All trace information is stored in the trace memory.
2. The method according to claim 1, wherein the address is controlled.
A program debugging device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04325650A JP3100013B2 (en) | 1992-12-04 | 1992-12-04 | Program debug device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04325650A JP3100013B2 (en) | 1992-12-04 | 1992-12-04 | Program debug device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06175883A JPH06175883A (en) | 1994-06-24 |
| JP3100013B2 true JP3100013B2 (en) | 2000-10-16 |
Family
ID=18179195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04325650A Expired - Fee Related JP3100013B2 (en) | 1992-12-04 | 1992-12-04 | Program debug device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100013B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5024252B2 (en) * | 2008-09-24 | 2012-09-12 | 日本電気株式会社 | Trace information acquisition device, trace information acquisition program, and trace information acquisition method |
-
1992
- 1992-12-04 JP JP04325650A patent/JP3100013B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06175883A (en) | 1994-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4787061A (en) | Dual delay mode pipelined logic simulator | |
| US4780819A (en) | Emulator system utilizing a program counter and a latch coupled to an emulator memory for reducing fletch line of instructions stored in the emulator memory | |
| KR20030059339A (en) | Single-step processing | |
| US5870541A (en) | Computer system capable of outputting status data without interrupting execution of program | |
| JPH0447856B2 (en) | ||
| EP0393205A1 (en) | Pattern generator | |
| JP3100013B2 (en) | Program debug device | |
| US6012140A (en) | Processing system, processing unit, memory and compiling method | |
| JP3532350B2 (en) | Data trace device | |
| JP2876909B2 (en) | Interrupt emulator | |
| JP3366235B2 (en) | Data read control device | |
| KR100195221B1 (en) | Instruction execution number measure device in program execution | |
| JP3264665B2 (en) | Microcomputer | |
| JP3083012B2 (en) | Programmable controller | |
| JPS6153579A (en) | Tester for function of logical circuit | |
| JP2721364B2 (en) | Diagram editing device | |
| JPS6010357A (en) | Data collecting device for measuring performance of computer | |
| JP2604203B2 (en) | Debug device for one-chip digital signal processor | |
| JP2675506B2 (en) | Microprocessor device | |
| JP3098414B2 (en) | Load module storage method | |
| JPS63639A (en) | Program debugging system | |
| JPH01166144A (en) | Debugging system for firmware program | |
| JPS63131238A (en) | Logic simulator | |
| JPH0226252B2 (en) | ||
| JPS60193046A (en) | Detecting system for instruction exception |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000728 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070818 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080818 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |