JP3099953B2 - 同期回路 - Google Patents
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- JP3099953B2 JP3099953B2 JP11081607A JP8160799A JP3099953B2 JP 3099953 B2 JP3099953 B2 JP 3099953B2 JP 11081607 A JP11081607 A JP 11081607A JP 8160799 A JP8160799 A JP 8160799A JP 3099953 B2 JP3099953 B2 JP 3099953B2
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Description
【０００１】
【発明の属する技術分野】本発明は、同期回路に関し、
特に中継装置において受信側のフレーム同期に障害が発
生した場合の回復手段に関する。
特に中継装置において受信側のフレーム同期に障害が発
生した場合の回復手段に関する。
【０００２】
【従来の技術】Ｂ装置を中継とするＡ装置→Ｂ装置→Ｃ
装置の信号伝送において、Ａ装置→Ｃ装置の通信信号に
多重して、Ａ装置→Ｂ装置およびＢ装置→Ｃ装置にて個
別の信号伝送を行う場合がある。その場合、Ａ装置→Ｃ
装置の通信を妨害しないように予め定められた多重ｂｉ
ｔにＡ装置→Ｂ装置およびＢ装置→Ｃ装置の信号を多重
することになる。
装置の信号伝送において、Ａ装置→Ｃ装置の通信信号に
多重して、Ａ装置→Ｂ装置およびＢ装置→Ｃ装置にて個
別の信号伝送を行う場合がある。その場合、Ａ装置→Ｃ
装置の通信を妨害しないように予め定められた多重ｂｉ
ｔにＡ装置→Ｂ装置およびＢ装置→Ｃ装置の信号を多重
することになる。
【０００３】また、多重する信号の位相を確定する為に
は、Ｂ装置でのフレーム同期タイミングに一致するよう
にＢ装置での多重タイミングを制御する必要があり、さ
らにＡ装置→Ｂ装置の通信に障害が発生した場合にもＢ
装置→Ｃ装置の通信を継続する為に、Ｂ装置ではＦｒｅ
ｅ ｒｕｎによるタイミング生成の必要がある。
は、Ｂ装置でのフレーム同期タイミングに一致するよう
にＢ装置での多重タイミングを制御する必要があり、さ
らにＡ装置→Ｂ装置の通信に障害が発生した場合にもＢ
装置→Ｃ装置の通信を継続する為に、Ｂ装置ではＦｒｅ
ｅ ｒｕｎによるタイミング生成の必要がある。
【０００４】図７および図８は、従来のこのような同期
回路の例を示すブロック図およびタイミングチャートで
ある。
回路の例を示すブロック図およびタイミングチャートで
ある。
【０００５】図７はＢ装置の同期回路を示しており、Ａ
装置からの受信データ（ＲＸ ＤＡＴＡ）を入力し、フ
レーム同期を確立するフレーム同期回路（ＦＳＹＮＣ）
１と、フレーム同期回路１からフレームパルス（ＦＰＬ
Ｓ）を入力して、初期値にＬｏａｄされ、受信クロック
（ＲＸ ＣＬＫ）により動作するＤＲＯＰタイミング発
生器２と、受信データからＤＲＯＰタイミング発生器２
の制御により信号を分離出力する信号分離回路（ＤＲＯ
Ｐ）３と、フレーム同期回路１からのフレームパルス
（ＦＰＬＳ）またはフレーム非同期信号（ＡＳＹＮＣ）
を入力して初期値にＬｏａｄされ、電圧制御発振器（Ｖ
ＣＯ）７のクロックにより動作して受信データに信号を
多重するタイミングを生成する多重化タイミング発生器
５と、受信データに、多重化タイミング発生器５の制御
により信号を多重し、送信データをＣ装置に出力する多
重化回路４と、受信クロックとＶＣＯ７のクロックの位
相比較を行う位相比較器６と、フレーム同期が確立され
ているときには、位相比較器６からの自動位相制御電圧
（ＡＰＣ）により制御され、フレーム同期回路１からの
フレーム非同期信号（ＡＳＹＮＣ）を受けたときにはＦ
ｒｅｅ ＲｕｎとなるＶＣＯ７とを備えている。
装置からの受信データ（ＲＸ ＤＡＴＡ）を入力し、フ
レーム同期を確立するフレーム同期回路（ＦＳＹＮＣ）
１と、フレーム同期回路１からフレームパルス（ＦＰＬ
Ｓ）を入力して、初期値にＬｏａｄされ、受信クロック
（ＲＸ ＣＬＫ）により動作するＤＲＯＰタイミング発
生器２と、受信データからＤＲＯＰタイミング発生器２
の制御により信号を分離出力する信号分離回路（ＤＲＯ
Ｐ）３と、フレーム同期回路１からのフレームパルス
（ＦＰＬＳ）またはフレーム非同期信号（ＡＳＹＮＣ）
を入力して初期値にＬｏａｄされ、電圧制御発振器（Ｖ
ＣＯ）７のクロックにより動作して受信データに信号を
多重するタイミングを生成する多重化タイミング発生器
５と、受信データに、多重化タイミング発生器５の制御
により信号を多重し、送信データをＣ装置に出力する多
重化回路４と、受信クロックとＶＣＯ７のクロックの位
相比較を行う位相比較器６と、フレーム同期が確立され
ているときには、位相比較器６からの自動位相制御電圧
（ＡＰＣ）により制御され、フレーム同期回路１からの
フレーム非同期信号（ＡＳＹＮＣ）を受けたときにはＦ
ｒｅｅ ＲｕｎとなるＶＣＯ７とを備えている。
【０００６】次に、従来例におけるフレーム引き込み過
程について図８を参照して説明する。なお、図８におい
て、記号Ｆ１はＡ装置→Ｂ装置のフレーム同期用パター
ン（１フレームの先頭ｂｉｔ）を、Ｆ２はＢ装置→Ｃ装
置のフレーム同期用パターン（１フレームの先頭ｂｉ
ｔ）を、Ｄ３およびＤ４はＢ装置→Ｃ装置の伝送信号を
表している。
程について図８を参照して説明する。なお、図８におい
て、記号Ｆ１はＡ装置→Ｂ装置のフレーム同期用パター
ン（１フレームの先頭ｂｉｔ）を、Ｆ２はＢ装置→Ｃ装
置のフレーム同期用パターン（１フレームの先頭ｂｉ
ｔ）を、Ｄ３およびＤ４はＢ装置→Ｃ装置の伝送信号を
表している。
【０００７】フレーム同期回路１では、受信データ中の
フレーム先頭ｂｉｔ“Ｆ１”に一致するフレームパルス
を生成し、このフレームパルスによりＤＲＯＰタイミン
グ発生器２がＬｏａｄされ、Ｂ装置でＤＲＯＰすべき信
号に一致した位置にＤＲＯＰタイミングを生成して信号
分離回路３に出力する。信号分離回路３は、このＤＲＯ
Ｐタイミング信号を受けたとき受信データをＤＲＯＰし
て出力する。
フレーム先頭ｂｉｔ“Ｆ１”に一致するフレームパルス
を生成し、このフレームパルスによりＤＲＯＰタイミン
グ発生器２がＬｏａｄされ、Ｂ装置でＤＲＯＰすべき信
号に一致した位置にＤＲＯＰタイミングを生成して信号
分離回路３に出力する。信号分離回路３は、このＤＲＯ
Ｐタイミング信号を受けたとき受信データをＤＲＯＰし
て出力する。
【０００８】また、このフレームパルスにより多重化タ
イミング発生器５がＬｏａｄされ、ＶＣＯ７のクロック
により多重タイミングに一致した位置に信号Ｄ３、Ｄ４
を多重する。
イミング発生器５がＬｏａｄされ、ＶＣＯ７のクロック
により多重タイミングに一致した位置に信号Ｄ３、Ｄ４
を多重する。
【０００９】フレーム同期時には、ＤＲＯＰタイミング
発生器２と多重化タイミング発生器５にはフレーム同期
回路１で生成されたフレームパルスが入力され、また、
受信クロック（ＲＸ ＣＬＫ）の位相とＶＣＯ７のクロ
ック位相がそれぞれ一致するようにＶＣＯ７のクロック
が制御される為、受信データおよび送信データに対する
多重位置が正確に確定される。
発生器２と多重化タイミング発生器５にはフレーム同期
回路１で生成されたフレームパルスが入力され、また、
受信クロック（ＲＸ ＣＬＫ）の位相とＶＣＯ７のクロ
ック位相がそれぞれ一致するようにＶＣＯ７のクロック
が制御される為、受信データおよび送信データに対する
多重位置が正確に確定される。
【００１０】装置Ａからの受信に障害等が発生し、フレ
ーム同期回路１からのフレームパルス出力が不定となっ
てＶＣＯ７のクロックを正常に制御することが困難にな
ると、フレーム同期回路１から多重化タイミング発生器
５およびＶＣＯ７に対して非同期信号（ＡＳＹＮＣ）が
出力される。この非同期信号によりＶＣＯ７はＦｒｅｅ
ｒｕｎとなり、多重化タイミング発生器５は非同期信
号によりＬｏａｄされるとともに、Ｆｒｅｅ ｒｕｎと
なったＶＣＯ７のクロックにより送信データを多重し、
Ｃ装置へのデータ通信を継続する。
ーム同期回路１からのフレームパルス出力が不定となっ
てＶＣＯ７のクロックを正常に制御することが困難にな
ると、フレーム同期回路１から多重化タイミング発生器
５およびＶＣＯ７に対して非同期信号（ＡＳＹＮＣ）が
出力される。この非同期信号によりＶＣＯ７はＦｒｅｅ
ｒｕｎとなり、多重化タイミング発生器５は非同期信
号によりＬｏａｄされるとともに、Ｆｒｅｅ ｒｕｎと
なったＶＣＯ７のクロックにより送信データを多重し、
Ｃ装置へのデータ通信を継続する。
【００１１】その後、フレーム同期回路１にてフレーム
同期が確立され、フレームパルスが生成されると、ＤＲ
ＯＰタイミング発生器２および多重化タイミング発生器
５は再びフレームパルスによりＬｏａｄされるため、こ
の時点でＢ装置からＣ装置に送信される送信データに不
連続な位相飛びが発生する。
同期が確立され、フレームパルスが生成されると、ＤＲ
ＯＰタイミング発生器２および多重化タイミング発生器
５は再びフレームパルスによりＬｏａｄされるため、こ
の時点でＢ装置からＣ装置に送信される送信データに不
連続な位相飛びが発生する。
【００１２】
【発明が解決しようとする課題】このように、従来技術
においては、Ｂ装置がフレーム非同期の状態からフレー
ム同期を確立した時点で、それまでＦｒｅｅ ｒｕｎだ
ったＢ装置の多重タイミングをＡ装置からの受信信号に
一致させることになるので、フレーム同期信号によって
Ｌｏａｄされる多重タイミングに瞬間的な位相飛びが発
生し、Ｂ装置からの送信データを受信するＣ装置におけ
るフレーム同期が維持できなくなるといった問題が生ず
ることになる。
においては、Ｂ装置がフレーム非同期の状態からフレー
ム同期を確立した時点で、それまでＦｒｅｅ ｒｕｎだ
ったＢ装置の多重タイミングをＡ装置からの受信信号に
一致させることになるので、フレーム同期信号によって
Ｌｏａｄされる多重タイミングに瞬間的な位相飛びが発
生し、Ｂ装置からの送信データを受信するＣ装置におけ
るフレーム同期が維持できなくなるといった問題が生ず
ることになる。
【００１３】本発明の目的は、このような問題点に鑑
み、フレーム非同期の状態からフレーム同期が確立され
た時点でのＤＲＯＰタイミング発生器と多重化タイミン
グ発生器の間のフレーム位相差を自動位相制御電圧（Ａ
ＰＣ）としてＶＣＯに入力することにより、瞬間的な位
相飛びを生じないようにすることにある。
み、フレーム非同期の状態からフレーム同期が確立され
た時点でのＤＲＯＰタイミング発生器と多重化タイミン
グ発生器の間のフレーム位相差を自動位相制御電圧（Ａ
ＰＣ）としてＶＣＯに入力することにより、瞬間的な位
相飛びを生じないようにすることにある。
【００１４】
【課題を解決するための手段】本発明は、中継通信回路
において、Ｂ装置を中継とするＡ装置→Ｂ装置→Ｃ装置
の通信で、Ａ装置→Ｂ装置の信号に対しＢ装置→Ｃ装置
のタイミング同期およびクロック同期を行うＢ装置の同
期回路で、フレーム位相を同期させるＶＣＯ同期制御
と、クロック位相を同期させるＶＣＯ同期制御を有し、
位相状態に応じてフレーム位相を同期させるＶＣＯ同期
制御と、クロック位相を同期させるＶＣＯ同期制御を切
替えることを特徴とする。
において、Ｂ装置を中継とするＡ装置→Ｂ装置→Ｃ装置
の通信で、Ａ装置→Ｂ装置の信号に対しＢ装置→Ｃ装置
のタイミング同期およびクロック同期を行うＢ装置の同
期回路で、フレーム位相を同期させるＶＣＯ同期制御
と、クロック位相を同期させるＶＣＯ同期制御を有し、
位相状態に応じてフレーム位相を同期させるＶＣＯ同期
制御と、クロック位相を同期させるＶＣＯ同期制御を切
替えることを特徴とする。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施の形
態を示すブロック図である。
態を示すブロック図である。
【００１６】本実施の形態における同期回路は、受信デ
ータ（ＲＸ ＤＡＴＡ）を入力しフレーム同期を確立す
るフレーム同期回路（ＦＳＹＮＣ）１と、フレーム同期
回路１からフレームパルス（ＦＰＬＳ）を入力して、初
期値にＬｏａｄされ受信クロックにより動作してＤＲＯ
Ｐタイミング信号と受信位相比較信号を生成するＤＲＯ
Ｐタイミング発生器２と、受信データからＤＲＯＰタイ
ミング発生器２の制御により信号を分離出力する信号分
離回路（ＤＲＯＰ）３と、電圧制御発振器（ＶＣＯ）７
のクロックにより動作して受信データに信号を多重する
タイミング信号と送信位相比較信号を生成する多重化タ
イミング発生器５と、中継データに、多重化タイミング
発生器５の制御により信号を多重して送信データを出力
する多重化回路４と、フレーム同期が確立されていると
きには位相誤差信号によって制御され、同期不定のとき
にはフレーム同期回路１からのフレーム非同期信号（Ａ
ＳＹＮＣ）によりＦｒｅｅ ＲｕｎとなるＶＣＯ７と、
受信クロックとＶＣＯ７のクロックの位相比較を行う位
相比較器６と、ＤＲＯＰタイミング発生器２で生成する
受信位相比較信号と多重化タイミング発生器５で生成す
る送信位相比較信号の位相差を比較する位相比較器８
と、ＤＲＯＰタイミング発生器２で生成する受信位相情
報と多重化タイミング発生器５で生成する送信位相情報
により位相差が設定範囲内か範囲外かを判定する位相差
判定回路（ＰＨＡＳＥ ＤＥＴ）９と、位相差判定回路
９の判定結果により位相比較器６からの制御信号または
位相比較器８からの制御信号を選択しＶＣＯ７への自動
位相制御電圧（ＡＰＣ）を出力するセレクタ（ＳＥＬ）
１０を備える。
ータ（ＲＸ ＤＡＴＡ）を入力しフレーム同期を確立す
るフレーム同期回路（ＦＳＹＮＣ）１と、フレーム同期
回路１からフレームパルス（ＦＰＬＳ）を入力して、初
期値にＬｏａｄされ受信クロックにより動作してＤＲＯ
Ｐタイミング信号と受信位相比較信号を生成するＤＲＯ
Ｐタイミング発生器２と、受信データからＤＲＯＰタイ
ミング発生器２の制御により信号を分離出力する信号分
離回路（ＤＲＯＰ）３と、電圧制御発振器（ＶＣＯ）７
のクロックにより動作して受信データに信号を多重する
タイミング信号と送信位相比較信号を生成する多重化タ
イミング発生器５と、中継データに、多重化タイミング
発生器５の制御により信号を多重して送信データを出力
する多重化回路４と、フレーム同期が確立されていると
きには位相誤差信号によって制御され、同期不定のとき
にはフレーム同期回路１からのフレーム非同期信号（Ａ
ＳＹＮＣ）によりＦｒｅｅ ＲｕｎとなるＶＣＯ７と、
受信クロックとＶＣＯ７のクロックの位相比較を行う位
相比較器６と、ＤＲＯＰタイミング発生器２で生成する
受信位相比較信号と多重化タイミング発生器５で生成す
る送信位相比較信号の位相差を比較する位相比較器８
と、ＤＲＯＰタイミング発生器２で生成する受信位相情
報と多重化タイミング発生器５で生成する送信位相情報
により位相差が設定範囲内か範囲外かを判定する位相差
判定回路（ＰＨＡＳＥ ＤＥＴ）９と、位相差判定回路
９の判定結果により位相比較器６からの制御信号または
位相比較器８からの制御信号を選択しＶＣＯ７への自動
位相制御電圧（ＡＰＣ）を出力するセレクタ（ＳＥＬ）
１０を備える。
【００１７】次に、本発明の動作について、図２〜４の
タイミングチャートを参照して説明する。なお、タイミ
ングチャートにおいて、記号Ｆ１はＡ装置→Ｂ装置のフ
レーム同期用パターン（１フレームの先頭ｂｉｔ）を、
Ｆ２はＢ装置→Ｃ装置のフレーム同期用パターン（１フ
レームの先頭ｂｉｔ）を、Ｄ１およびＤ２はＡ装置→Ｂ
装置の伝送信号を、Ｄ３およびＤ４はＢ装置→Ｃ装置の
伝送信号を表している。また、ＸはＡ装置→Ｂ装置のフ
レーム同期用パターン欠落を表している。
タイミングチャートを参照して説明する。なお、タイミ
ングチャートにおいて、記号Ｆ１はＡ装置→Ｂ装置のフ
レーム同期用パターン（１フレームの先頭ｂｉｔ）を、
Ｆ２はＢ装置→Ｃ装置のフレーム同期用パターン（１フ
レームの先頭ｂｉｔ）を、Ｄ１およびＤ２はＡ装置→Ｂ
装置の伝送信号を、Ｄ３およびＤ４はＢ装置→Ｃ装置の
伝送信号を表している。また、ＸはＡ装置→Ｂ装置のフ
レーム同期用パターン欠落を表している。
【００１８】図２は、フレーム同期状態を示しており、
フレーム同期回路１では、受信データ（ＲＸ ＤＡＴ
Ａ）中のフレーム先頭ｂｉｔ“Ｆ１”に一致するフレー
ムパルス（ＲＸ ＦＰＬＳ）を生成し、このフレームパ
ルスによりＤＲＯＰタイミング発生器２がＬｏａｄさ
れ、ＤＲＯＰすべき信号Ｄ１、Ｄ２に一致した位置にＤ
ＲＯＰタイミング（ＤＲＯＰ ＴＩＭ）を生成して信号
分離回路３に出力するとともに、ＲＸ位相比較信号を生
成して位相比較器８および位相差判定器９へ出力する。
信号分離回路３は、ＤＲＯＰタイミング信号を受けたと
き受信データからデータＤ１、Ｄ２をＤＲＯＰして出力
する。
フレーム同期回路１では、受信データ（ＲＸ ＤＡＴ
Ａ）中のフレーム先頭ｂｉｔ“Ｆ１”に一致するフレー
ムパルス（ＲＸ ＦＰＬＳ）を生成し、このフレームパ
ルスによりＤＲＯＰタイミング発生器２がＬｏａｄさ
れ、ＤＲＯＰすべき信号Ｄ１、Ｄ２に一致した位置にＤ
ＲＯＰタイミング（ＤＲＯＰ ＴＩＭ）を生成して信号
分離回路３に出力するとともに、ＲＸ位相比較信号を生
成して位相比較器８および位相差判定器９へ出力する。
信号分離回路３は、ＤＲＯＰタイミング信号を受けたと
き受信データからデータＤ１、Ｄ２をＤＲＯＰして出力
する。
【００１９】一方、多重化タイミング発生器５は、ＶＣ
Ｏ７のクロックにより多重タイミング（ＭＵＸ ＴＩ
Ｍ）を生成し、多重タイミングに一致した位置に信号Ｄ
３、Ｄ４を挿入して多重するとともに、送信データ（Ｔ
Ｘ ＤＡＴＡ）のフレーム先頭ｂｉｔ“Ｆ２”と同期し
て立ち上がるＴＸ位相比較信号を生成して位相比較器８
および位相差判定器９へ出力する。
Ｏ７のクロックにより多重タイミング（ＭＵＸ ＴＩ
Ｍ）を生成し、多重タイミングに一致した位置に信号Ｄ
３、Ｄ４を挿入して多重するとともに、送信データ（Ｔ
Ｘ ＤＡＴＡ）のフレーム先頭ｂｉｔ“Ｆ２”と同期し
て立ち上がるＴＸ位相比較信号を生成して位相比較器８
および位相差判定器９へ出力する。
【００２０】フレーム同期時には、ＤＲＯＰタイミング
発生器２の位相と多重化タイミング発生器５の位相、受
信クロック（ＲＸ ＣＬＫ）の位相とＶＣＯ７のクロッ
ク位相がそれぞれ一致するようにＶＣＯ７のクロックが
制御される為、受信データに対する多重位置が確定され
る。
発生器２の位相と多重化タイミング発生器５の位相、受
信クロック（ＲＸ ＣＬＫ）の位相とＶＣＯ７のクロッ
ク位相がそれぞれ一致するようにＶＣＯ７のクロックが
制御される為、受信データに対する多重位置が確定され
る。
【００２１】図３は、フレーム非同期状態を示してお
り、フレーム同期回路１からのフレームパルス出力が不
定となり、ＶＣＯ７のクロックを正常に制御することが
困難になる為、フレーム同期回路１からＶＣＯ７に対し
て非同期信号（ＡＳＹＮＣ）が出力され、この非同期信
号によりＶＣＯ７がＦｒｅｅ ｒｕｎとなる。従ってこ
の場合には従来例と同様にして送信データが作成され、
後段へのデータ通信を継続する。
り、フレーム同期回路１からのフレームパルス出力が不
定となり、ＶＣＯ７のクロックを正常に制御することが
困難になる為、フレーム同期回路１からＶＣＯ７に対し
て非同期信号（ＡＳＹＮＣ）が出力され、この非同期信
号によりＶＣＯ７がＦｒｅｅ ｒｕｎとなる。従ってこ
の場合には従来例と同様にして送信データが作成され、
後段へのデータ通信を継続する。
【００２２】図４は、フレーム引き込み過程を示してお
り、フレーム同期回路１にてフレーム同期が再確立され
ると受信フレームパルスが生成され、この受信フレーム
パルスによりＬｏａｄするＤＲＯＰタイミング発生器２
の動作が確定する。
り、フレーム同期回路１にてフレーム同期が再確立され
ると受信フレームパルスが生成され、この受信フレーム
パルスによりＬｏａｄするＤＲＯＰタイミング発生器２
の動作が確定する。
【００２３】その結果、ＤＲＯＰタイミング発生器２か
らＲＸ位相比較信号が出力され、位相比較器８および位
相差判定回路９において、多重化タイミング発生器５か
ら出力されているＴＸ位相比較信号と比較される。
らＲＸ位相比較信号が出力され、位相比較器８および位
相差判定回路９において、多重化タイミング発生器５か
ら出力されているＴＸ位相比較信号と比較される。
【００２４】それまでＦｒｅｅ ｒｕｎとなっていたＶ
ＣＯ７のクロックにより動作していた多重化タイミング
発生器５とＤＲＯＰタイミング発生器２の位相はこの時
点ではまったく同期が取れていないので、位相差判定回
路９は位相同期範囲外を検出し、セレクタ１０では位相
比較器８からの制御信号によりＶＣＯ７を同期させる。
（ＶＣＯ同期第１段階）その後、多重化タイミング発生
器５とＤＲＯＰタイミング発生器２の位相が設定された
位相同期範囲内（±１／２クロック）になったことを検
出した位相差判定回路９は、セレクタ１０を切替え、位
相比較器６から出力される制御信号によりＶＣＯ７のク
ロックを制御させる。（ＶＣＯ同期第２段階）また、フ
レーム引き込み過程の第１段階で、偶然にも多重化タイ
ミング発生器５とＤＲＯＰタイミング発生器２の位相が
既に設定された位相同期範囲内となっている場合には、
第１段階のＶＣＯ同期は省略され、セレクタ１０は位相
比較器６からの制御によりＶＣＯ７のクロック同期を取
ることになる。
ＣＯ７のクロックにより動作していた多重化タイミング
発生器５とＤＲＯＰタイミング発生器２の位相はこの時
点ではまったく同期が取れていないので、位相差判定回
路９は位相同期範囲外を検出し、セレクタ１０では位相
比較器８からの制御信号によりＶＣＯ７を同期させる。
（ＶＣＯ同期第１段階）その後、多重化タイミング発生
器５とＤＲＯＰタイミング発生器２の位相が設定された
位相同期範囲内（±１／２クロック）になったことを検
出した位相差判定回路９は、セレクタ１０を切替え、位
相比較器６から出力される制御信号によりＶＣＯ７のク
ロックを制御させる。（ＶＣＯ同期第２段階）また、フ
レーム引き込み過程の第１段階で、偶然にも多重化タイ
ミング発生器５とＤＲＯＰタイミング発生器２の位相が
既に設定された位相同期範囲内となっている場合には、
第１段階のＶＣＯ同期は省略され、セレクタ１０は位相
比較器６からの制御によりＶＣＯ７のクロック同期を取
ることになる。
【００２５】本発明によれば、ＶＣＯ同期の第１段階
で、ＤＲＯＰタイミング発生器２から出力される受信位
相比較信号と多重化タイミング発生器５から出力される
送信位相比較信号の間の位相差によってＶＣＯを制御し
ているので、受信側と送信側が速やかに同期状態に復帰
し、送信側における位相飛びが解消される。
で、ＤＲＯＰタイミング発生器２から出力される受信位
相比較信号と多重化タイミング発生器５から出力される
送信位相比較信号の間の位相差によってＶＣＯを制御し
ているので、受信側と送信側が速やかに同期状態に復帰
し、送信側における位相飛びが解消される。
【００２６】図５〜６は、本発明の同期回路の第２の実
施の形態を示すブロック図およびそのタイミングチャー
トである。本実施の形態は、第１の実施の形態におい
て、信号分離回路３と多重化回路４の間にＮｂｉｔメモ
リ回路１１を置き、Ｎｂｉｔメモリ回路１１の書き込み
クロックおよび位相比較器６へ入力するクロック（受信
クロックのＮ分周）を生成する１／Ｎ分周器１２、Ｎｂ
ｉｔメモリ回路１１の読み出しクロックおよび位相比較
器６へ入力するクロック（ＶＣＯクロックのＮ分周）を
生成する１／Ｎ分周器１３を付加したものである。
施の形態を示すブロック図およびそのタイミングチャー
トである。本実施の形態は、第１の実施の形態におい
て、信号分離回路３と多重化回路４の間にＮｂｉｔメモ
リ回路１１を置き、Ｎｂｉｔメモリ回路１１の書き込み
クロックおよび位相比較器６へ入力するクロック（受信
クロックのＮ分周）を生成する１／Ｎ分周器１２、Ｎｂ
ｉｔメモリ回路１１の読み出しクロックおよび位相比較
器６へ入力するクロック（ＶＣＯクロックのＮ分周）を
生成する１／Ｎ分周器１３を付加したものである。
【００２７】その基本的な動作は第１の実施の形態と同
様であるのでその説明は省略する。本実施の形態では、
受信クロックおよびＶＣＯクロックをＮ分周し位相比較
することにより、クロック同期範囲がＮｂｉｔ幅に拡張
し、位相差判定回路９で設定される位相同期範囲がＮｂ
ｉｔに拡大し、ＶＣＯ同期１段階からＶＣＯ同期２段階
への切替点が変化する。
様であるのでその説明は省略する。本実施の形態では、
受信クロックおよびＶＣＯクロックをＮ分周し位相比較
することにより、クロック同期範囲がＮｂｉｔ幅に拡張
し、位相差判定回路９で設定される位相同期範囲がＮｂ
ｉｔに拡大し、ＶＣＯ同期１段階からＶＣＯ同期２段階
への切替点が変化する。
【００２８】また、Ｎｂｉｔメモリ１１を用いることに
より、ＶＣＯ同期２段階でのクロック同期位相の変動を
±Ｎ／２ｂｉｔまで許容させることができる。
より、ＶＣＯ同期２段階でのクロック同期位相の変動を
±Ｎ／２ｂｉｔまで許容させることができる。
【００２９】
【発明の効果】本発明は、受信データの位相と送信デー
タの位相を比較する第１の位相比較器の位相制御により
フレーム周期位相を連続的に変化させて同期させ、次に
受信クロックの位相と送信クロックの位相を比較する第
２の位相制御器による位相制御によりＶＣＯクロックと
受信クロックの位相同期を制御してｂｉｔ位置を確定
し、受信データに対する多重タイミングの位相を確定さ
せるので、瞬間的な位相状態の変化を生じることがな
く、後続装置におけるフレーム同期はずれの発生を防止
することができる。
タの位相を比較する第１の位相比較器の位相制御により
フレーム周期位相を連続的に変化させて同期させ、次に
受信クロックの位相と送信クロックの位相を比較する第
２の位相制御器による位相制御によりＶＣＯクロックと
受信クロックの位相同期を制御してｂｉｔ位置を確定
し、受信データに対する多重タイミングの位相を確定さ
せるので、瞬間的な位相状態の変化を生じることがな
く、後続装置におけるフレーム同期はずれの発生を防止
することができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】本発明の第１の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図３】本発明の第１の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図４】本発明の第１の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図５】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図６】本発明の第２の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図７】従来例を示すブロック図である。
【図８】従来例の動作を説明するためのタイムチャート
である。
である。
１ フレーム同期回路 ２ ＤＲＯＰタイミング発生器 ３ 信号分離回路 ４ 多重化回路 ５ 多重化タイミング発生器 ６，８ 位相比較器 ７ ＶＣＯ ９ 位相差判定器 １０ セレクタ １１ Ｎｂｉｔメモリ １２，１３ １／Ｎ分周器
Claims (3)
- 【請求項１】 受信データを入力しフレーム同期が確立
されているときにはフレームパルスを出力し、フレーム
同期が不定のときにはフレーム非同期信号を出力するフ
レーム同期回路と、 前記フレームパルスによって初期値にＬｏａｄされ、受
信クロックにより動作することにより、ＤＲＯＰタイミ
ング信号と受信位相比較信号を出力するＤＲＯＰタイミ
ング発生器と、 前記ＤＲＯＰタイミング信号を受けて受信データから信
号を分離出力する信号分離回路と、 電圧制御発振器のクロックにより動作し、前記受信デー
タに信号を多重するタイミング信号と送信位相比較信号
を出力する多重化タイミング発生器と、 前記受信データに、前記多重化タイミング発生器の制御
により信号を多重し、送信データを出力する多重化回路
と、 前記受信クロックと前記電圧制御発振器のクロックの位
相比較を行い、第１の制御信号を出力する第１の位相比
較器と、 前記受信位相比較信号と前記送信位相比較信号の位相比
較を行い、第２の制御信号を出力する第２の位相比較器
と、 前記受信位相比較信号と前記送信位相比較信号の位相差
を比較し、位相差が設定範囲内か範囲外かを判定する位
相差判定回路と、 前記位相差判定回路の判定結果により、前記第１の制御
信号または前記第２の制御信号を選択して前記電圧制御
発振器へ自動位相制御電圧を出力するセレクタと、 前記自動位相制御電圧により制御されるとともに、前記
フレーム同期回路からのフレーム非同期信号を受けたと
きにはＦｒｅｅ Ｒｕｎとなる前記電圧制御発振器と、 を備えていることを特徴とする同期回路。 - 【請求項２】 前記信号分離回路と前記多重化回路の間
にＮｂｉｔメモリ回路を設け、前記受信クロックをＮ分
周して前記Ｎｂｉｔメモリ回路の書き込みクロックおよ
び前記第１の位相比較器へ入力するクロックを生成する
第１の１／Ｎ 分周器と、前記ＶＣＯのクロック出力をＮ
分周して前記Ｎｂｉｔメモリ回路の読み出しクロックお
よび前記第１の位相比較器へ入力するクロックを生成す
る第２の１／Ｎ分周器を付加したことを特徴とする請求
項１記載の同期回路。 - 【請求項３】 前記セレクタは、前記前記位相差が設定
範囲外のときに前記第２の制御信号を選択することを特
徴とする請求項１記載の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11081607A JP3099953B2 (ja) | 1999-03-25 | 1999-03-25 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11081607A JP3099953B2 (ja) | 1999-03-25 | 1999-03-25 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278257A JP2000278257A (ja) | 2000-10-06 |
| JP3099953B2 true JP3099953B2 (ja) | 2000-10-16 |
Family
ID=13751017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11081607A Expired - Fee Related JP3099953B2 (ja) | 1999-03-25 | 1999-03-25 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099953B2 (ja) |
-
1999
- 1999-03-25 JP JP11081607A patent/JP3099953B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000278257A (ja) | 2000-10-06 |
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