JP3097526B2 - 電界放射型素子の製造方法 - Google Patents
電界放射型素子の製造方法Info
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Description
【0001】
【発明の属する技術分野】この発明は、電界放射型素子
の製造方法に関する。
の製造方法に関する。
【0002】
【従来の技術】近年、半導体集積回路の微細加工技術を
利用して微小な冷陰極電子源を作り、これを超微細な増
幅素子や集積回路、フラットディスプレイ等に応用する
真空マイクロデバイス技術が注目されている。真空マイ
クロデバイスの実用化には、低電圧で大きな電流を安定
に放射できる冷陰極電子源の開発が不可欠である。冷陰
極電子源には大きく分けて、電界集中を利用して先鋭な
エミッタ電極先端から電子を放出させる電界放射型と、
半導体中でアバランシェ等により高エネルギー電子を生
成してこれを外部に取り出す方式とがある。またエミッ
タ電極構造には、針状の先鋭な突起を基板に垂直方向に
形成する縦型エミッタと、基板面に沿って平面的に形成
する横型エミッタとがある。
利用して微小な冷陰極電子源を作り、これを超微細な増
幅素子や集積回路、フラットディスプレイ等に応用する
真空マイクロデバイス技術が注目されている。真空マイ
クロデバイスの実用化には、低電圧で大きな電流を安定
に放射できる冷陰極電子源の開発が不可欠である。冷陰
極電子源には大きく分けて、電界集中を利用して先鋭な
エミッタ電極先端から電子を放出させる電界放射型と、
半導体中でアバランシェ等により高エネルギー電子を生
成してこれを外部に取り出す方式とがある。またエミッ
タ電極構造には、針状の先鋭な突起を基板に垂直方向に
形成する縦型エミッタと、基板面に沿って平面的に形成
する横型エミッタとがある。
【0003】従来提案されている縦型エミッタの電界放
射型電子源の製造法として、図34に示すように、基板
に垂直側壁をもつ凹部を形成し(a)、層状均一堆積法
によって犠牲膜を堆積した後エミッタ電極材料膜を堆積
し(b)、基板及び犠牲膜を除去してエミッタを形成す
る(c)方法がある(S. Zimmerman, Abs. 3rd Int.Vac
uum Microelectronics Conf., Monterey, 1990, 1-4参
照)。この方法では、犠牲膜により逆円錐状のエミッタ
成形型を得る為には、堆積させる犠牲膜を充分厚くする
事が必要である。しかし厚い犠牲膜を1工程で堆積する
と、成膜後の冷却時に熱ストレスによってクラックが入
りやすい。このクラックにエミッタ材料が入り込むと、
所望形状のエミッタが得られず、所望性能の電界放射型
素子を得ることができない。
射型電子源の製造法として、図34に示すように、基板
に垂直側壁をもつ凹部を形成し(a)、層状均一堆積法
によって犠牲膜を堆積した後エミッタ電極材料膜を堆積
し(b)、基板及び犠牲膜を除去してエミッタを形成す
る(c)方法がある(S. Zimmerman, Abs. 3rd Int.Vac
uum Microelectronics Conf., Monterey, 1990, 1-4参
照)。この方法では、犠牲膜により逆円錐状のエミッタ
成形型を得る為には、堆積させる犠牲膜を充分厚くする
事が必要である。しかし厚い犠牲膜を1工程で堆積する
と、成膜後の冷却時に熱ストレスによってクラックが入
りやすい。このクラックにエミッタ材料が入り込むと、
所望形状のエミッタが得られず、所望性能の電界放射型
素子を得ることができない。
【0004】また図34の方法は、層状均一堆積法、即
ちステップカバレージの良好な膜堆積法で犠牲膜を堆積
する。この方法によると、図35(a)示すように、犠
牲膜に形成される凹部先端Aの曲率半径が50nm程度
と大きくなり、先鋭な先端を持つエミッタを作ることが
難しい。逆に、ステップカバレージの悪い膜堆積法を用
いると、(a)と同じ膜厚の犠牲膜を形成しても、図3
5(b)に示すように、逆円錐状のエミッタ成形型を得
ることができない。この方法でも犠牲膜をより厚くすれ
ば、図35(c)に示すように逆円錐状のエミッタ成形
型が得られるが、その先端頂角が大きくなってしまい、
またクラックの発生が一層顕著になる。
ちステップカバレージの良好な膜堆積法で犠牲膜を堆積
する。この方法によると、図35(a)示すように、犠
牲膜に形成される凹部先端Aの曲率半径が50nm程度
と大きくなり、先鋭な先端を持つエミッタを作ることが
難しい。逆に、ステップカバレージの悪い膜堆積法を用
いると、(a)と同じ膜厚の犠牲膜を形成しても、図3
5(b)に示すように、逆円錐状のエミッタ成形型を得
ることができない。この方法でも犠牲膜をより厚くすれ
ば、図35(c)に示すように逆円錐状のエミッタ成形
型が得られるが、その先端頂角が大きくなってしまい、
またクラックの発生が一層顕著になる。
【0005】別の縦型エミッタの製造法として、図36
に示すように、基板にエッチングマスクを形成し
(a)、基板を異方性エッチングによりエッチングして
凹部を形成し(b)、エミッタ電極材料膜を堆積し
(c)、不要部を除去してエミッタを完成する(d)方
法も提案されている(例えば、特開平4−61729号
公報,特開平5−225895号公報等参照)。この方
法では、形成される凹部は四角錘状となり、また基板の
結晶面のなす角度によって凹部の頂角が決定される。従
って異方性エッチングにより得られる凹部をそのままエ
ミッタ成形型として用いる場合、小さい頂角のエミッタ
を得ることはできない。また四角錘状のエミッタでは安
定な放出電流特性が得られない。更に異方性エッチング
ができる基板は、(100)面を有する単結晶シリコン
やGaAs等に限られ、エッチング法もウエットエッチ
ングになるから、設計の自由度が小さく、素子の微細化
も難しい。
に示すように、基板にエッチングマスクを形成し
(a)、基板を異方性エッチングによりエッチングして
凹部を形成し(b)、エミッタ電極材料膜を堆積し
(c)、不要部を除去してエミッタを完成する(d)方
法も提案されている(例えば、特開平4−61729号
公報,特開平5−225895号公報等参照)。この方
法では、形成される凹部は四角錘状となり、また基板の
結晶面のなす角度によって凹部の頂角が決定される。従
って異方性エッチングにより得られる凹部をそのままエ
ミッタ成形型として用いる場合、小さい頂角のエミッタ
を得ることはできない。また四角錘状のエミッタでは安
定な放出電流特性が得られない。更に異方性エッチング
ができる基板は、(100)面を有する単結晶シリコン
やGaAs等に限られ、エッチング法もウエットエッチ
ングになるから、設計の自由度が小さく、素子の微細化
も難しい。
【0006】異方性エッチングを利用する別の従来法と
して、図37に示すように、シリコン層にエッチングマ
スクを形成して異方性エッチングを行い(a)、その後
エッチングマスクを除去して熱酸化を行って酸化膜を形
成してその表面に小さい頂角の凹部を得て、エミッタ電
極膜を堆積する(b)方法が提案されている(特開平5
−174703号公報参照)。この方法は、凹部を酸化
してエミッタ成形型とすることで、先端頂角を小さくで
きるものの、酸化前の頂角は前述のように決まっている
から、任意の頂角を得ることはできない。また、上述の
方法と同様に、四角錘状のエミッタしか得られず、使用
基板も限定されていて設計自由度が低く、素子の微細化
も難しいという難点がある。
して、図37に示すように、シリコン層にエッチングマ
スクを形成して異方性エッチングを行い(a)、その後
エッチングマスクを除去して熱酸化を行って酸化膜を形
成してその表面に小さい頂角の凹部を得て、エミッタ電
極膜を堆積する(b)方法が提案されている(特開平5
−174703号公報参照)。この方法は、凹部を酸化
してエミッタ成形型とすることで、先端頂角を小さくで
きるものの、酸化前の頂角は前述のように決まっている
から、任意の頂角を得ることはできない。また、上述の
方法と同様に、四角錘状のエミッタしか得られず、使用
基板も限定されていて設計自由度が低く、素子の微細化
も難しいという難点がある。
【0007】
【発明が解決しようとする課題】以上のように犠牲膜堆
積により縦型エミッタの成形型を得る従来法では、曲率
半径の小さい先端を得ようとすると、犠牲膜にクラック
が入り易く、高い歩留まりや信頼性を得ることができな
い。また、異方性エッチングを利用してエミッタ成形型
を得る方法では、設計の自由度が限られて、先端の曲率
半径及び頂角が小さい任意形状のエミッタを得ることが
できなず、素子の微細化も難しいという難点がある。
積により縦型エミッタの成形型を得る従来法では、曲率
半径の小さい先端を得ようとすると、犠牲膜にクラック
が入り易く、高い歩留まりや信頼性を得ることができな
い。また、異方性エッチングを利用してエミッタ成形型
を得る方法では、設計の自由度が限られて、先端の曲率
半径及び頂角が小さい任意形状のエミッタを得ることが
できなず、素子の微細化も難しいという難点がある。
【0008】この発明は、上記した点に鑑みなされたも
ので、曲率及び頂角共に小さいエミッタ先端をもつ高性
能の電界放射型素子の製造方法を提供することを目的と
している。
ので、曲率及び頂角共に小さいエミッタ先端をもつ高性
能の電界放射型素子の製造方法を提供することを目的と
している。
【0009】
【課題を解決するための手段】この発明にかかる電界放
射型素子の製造方法は、第1に、基板の表面に形成され
た低融点材料層に凹部を形成する工程と、前記低融点材
料層をリフローさせて前記凹部の上部側壁に傾斜を与え
る工程と、前記凹部を覆うように犠牲膜を堆積する工程
と、前記犠牲膜上に導電膜を堆積してエミッタを形成す
る工程と、前記エミッタをその下の不要な材料をエッチ
ング除去して露出させる工程とを有することを特徴とし
ている。ここで低融点材料層は、基板とは別に基板上に
堆積したものでも良いし、基板の表面部を、不純物を高
濃度にドープして低融点材料層として変成させたもので
もよい。
射型素子の製造方法は、第1に、基板の表面に形成され
た低融点材料層に凹部を形成する工程と、前記低融点材
料層をリフローさせて前記凹部の上部側壁に傾斜を与え
る工程と、前記凹部を覆うように犠牲膜を堆積する工程
と、前記犠牲膜上に導電膜を堆積してエミッタを形成す
る工程と、前記エミッタをその下の不要な材料をエッチ
ング除去して露出させる工程とを有することを特徴とし
ている。ここで低融点材料層は、基板とは別に基板上に
堆積したものでも良いし、基板の表面部を、不純物を高
濃度にドープして低融点材料層として変成させたもので
もよい。
【0010】この発明にかかる電界放射型素子の製造方
法は、第2に、基板の表面にゲート電極となる第1の導
電膜を堆積する工程と、前記第1の導電膜が堆積された
基板上に低融点材料からなる第1の絶縁膜を堆積する工
程と、前記第1の絶縁膜に前記第1の導電膜に達する凹
部を形成する工程と、前記第1の絶縁膜をリフローさせ
て前記凹部の上部側壁に傾斜を与える工程と、前記第1
の絶縁膜をマスクとして前記第1の導電膜を選択エッチ
ングしてゲート電極をパターン形成する工程と、前記凹
部を覆うように第2の絶縁膜を堆積する工程と、前記第
2の絶縁膜上に第2の導電膜を堆積してエミッタを形成
する工程と、前記第2の絶縁膜のうち少なくとも前記エ
ミッタの先端部周囲にある部分を選択的にエッチング除
去する工程とを有することを特徴としている。
法は、第2に、基板の表面にゲート電極となる第1の導
電膜を堆積する工程と、前記第1の導電膜が堆積された
基板上に低融点材料からなる第1の絶縁膜を堆積する工
程と、前記第1の絶縁膜に前記第1の導電膜に達する凹
部を形成する工程と、前記第1の絶縁膜をリフローさせ
て前記凹部の上部側壁に傾斜を与える工程と、前記第1
の絶縁膜をマスクとして前記第1の導電膜を選択エッチ
ングしてゲート電極をパターン形成する工程と、前記凹
部を覆うように第2の絶縁膜を堆積する工程と、前記第
2の絶縁膜上に第2の導電膜を堆積してエミッタを形成
する工程と、前記第2の絶縁膜のうち少なくとも前記エ
ミッタの先端部周囲にある部分を選択的にエッチング除
去する工程とを有することを特徴としている。
【0011】この発明にかかる電界放射型素子の製造方
法は、第3に、基板の表面にゲート電極となる低融点材
料からなる第1の導電膜を堆積する工程と、前記第1の
導電膜に前記基板に達する凹部を形成する工程と、前記
第1の導電膜をリフローさせて前記凹部の上部側壁に傾
斜を与える工程と、前記凹部を覆うように絶縁膜を堆積
する工程と、前記絶縁膜上に第2の導電膜を堆積してエ
ミッタを形成する工程と、前記絶縁膜のうち少なくとも
前記エミッタの先端部周囲にある部分を選択的にエッチ
ング除去する工程とを有することを特徴としている。
法は、第3に、基板の表面にゲート電極となる低融点材
料からなる第1の導電膜を堆積する工程と、前記第1の
導電膜に前記基板に達する凹部を形成する工程と、前記
第1の導電膜をリフローさせて前記凹部の上部側壁に傾
斜を与える工程と、前記凹部を覆うように絶縁膜を堆積
する工程と、前記絶縁膜上に第2の導電膜を堆積してエ
ミッタを形成する工程と、前記絶縁膜のうち少なくとも
前記エミッタの先端部周囲にある部分を選択的にエッチ
ング除去する工程とを有することを特徴としている。
【0012】第1の発明によると、凹部が加工された低
融点材料層をリフローさせることによって、その孔の上
部側壁に傾斜が与えられる。これにより、凹部容積を小
さくすることができ、その後堆積される微小エミッタの
鋳型となる犠牲膜を薄くすることができ、成膜後の冷却
時に受ける熱ストレスが小さくなり、従ってエミッタ鋳
型にクラックが入ることが防止できる。以上により所望
形状のエミッタができ、高性能の電界放射型素子を歩留
まりよく製造することができる。また、リフローを利用
して凹部開口を順テーパ状にしているので、ステップカ
バレージの悪い膜堆積法でエミッタの成形型となる層を
形成することができ、これにより先端の曲率半径及び頂
角が小さい逆錘状のエミッタ成形型が得られ、先端の曲
率半径及び頂角の小さい円錐状エミッタを製造すること
ができる。
融点材料層をリフローさせることによって、その孔の上
部側壁に傾斜が与えられる。これにより、凹部容積を小
さくすることができ、その後堆積される微小エミッタの
鋳型となる犠牲膜を薄くすることができ、成膜後の冷却
時に受ける熱ストレスが小さくなり、従ってエミッタ鋳
型にクラックが入ることが防止できる。以上により所望
形状のエミッタができ、高性能の電界放射型素子を歩留
まりよく製造することができる。また、リフローを利用
して凹部開口を順テーパ状にしているので、ステップカ
バレージの悪い膜堆積法でエミッタの成形型となる層を
形成することができ、これにより先端の曲率半径及び頂
角が小さい逆錘状のエミッタ成形型が得られ、先端の曲
率半径及び頂角の小さい円錐状エミッタを製造すること
ができる。
【0013】第2の発明及び第3の発明は、第1の発明
の手法をより具体的にゲート電極付きの電界放射型素子
に適用したもので、第2の発明においてはエミッタ形成
のための鋳型となる第2の絶縁膜の下地が低融点材料か
らなる第1の絶縁膜により形成される。第3の発明にお
いてはエミッタ形成のため鋳型となる絶縁膜の下地がゲ
ート電極となる低融点材料からなる第1の導電膜により
形成される。いずれの場合も、エミッタとゲートが自己
整合されて、且つ先端が小さい曲率半径と頂角をもつ高
性能の微小エミッタを得ることができる。
の手法をより具体的にゲート電極付きの電界放射型素子
に適用したもので、第2の発明においてはエミッタ形成
のための鋳型となる第2の絶縁膜の下地が低融点材料か
らなる第1の絶縁膜により形成される。第3の発明にお
いてはエミッタ形成のため鋳型となる絶縁膜の下地がゲ
ート電極となる低融点材料からなる第1の導電膜により
形成される。いずれの場合も、エミッタとゲートが自己
整合されて、且つ先端が小さい曲率半径と頂角をもつ高
性能の微小エミッタを得ることができる。
【0014】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図1は、この発明の基本的な実施
例の製造工程を示している。まず図1(a)に示すよう
に、基板10の表面に低融点材料層11を堆積形成し、
この低融点材料層11に垂直側壁をもつ少なくとも一つ
の凹部12を形成する。図では一つのエミッタに対応す
る一つの凹部12を示しているが、多数のエミッタを配
列して電界放射エミッタアレイ(FEA)を形成する場
合は同様の孔が多数形成される。凹部12の形状は、ポ
イント型のエミッタを作る場合は円であり、ウェッジ型
エミッタを作る場合はストライプ状である。なお凹部1
2の側壁は厳密に垂直である必要はなく、ほぼ垂直であ
ればよい。
の実施例を説明する。図1は、この発明の基本的な実施
例の製造工程を示している。まず図1(a)に示すよう
に、基板10の表面に低融点材料層11を堆積形成し、
この低融点材料層11に垂直側壁をもつ少なくとも一つ
の凹部12を形成する。図では一つのエミッタに対応す
る一つの凹部12を示しているが、多数のエミッタを配
列して電界放射エミッタアレイ(FEA)を形成する場
合は同様の孔が多数形成される。凹部12の形状は、ポ
イント型のエミッタを作る場合は円であり、ウェッジ型
エミッタを作る場合はストライプ状である。なお凹部1
2の側壁は厳密に垂直である必要はなく、ほぼ垂直であ
ればよい。
【0015】基板10は、ガラス、石英等の絶縁基板、
Si,Ge,GaAs等の半導体基板、Al,Cu等の
導電体基板等、如何なる材料でも良い。またこれらの積
層基板でもよい。低融点材料層11は、PSG(phosph
osilicate glass ),BPSG(borophosphosilicate
glass ),AsSG(arsenosilicate glass),PGS
G(phosphogermanosilicate glass)等の低融点ガラ
ス、フリットガラス(Pb,Zn,Si,Oの化合
物)、コバール(Fe,Co,Niの合金)、ハンダ、
Si−Ge、低融点金属(Cd,In,Sn,Tl,P
b,Bi,Po,At等)等から選ばれた一層または多
層構造とする。特にその最上層を最も低融点とすること
が好ましい。以下、例として基板10がSiO2 、低融
点材料層11か低融点ガラスである場合を説明する。な
お、低融点ガラスがBPSG膜である場合、SiO2 膜
堆積と同様のCVD法を基本として、原料ガスにB2 O
3 を9.1mol %、P2 O5 を5.3mol %加えればよ
い。
Si,Ge,GaAs等の半導体基板、Al,Cu等の
導電体基板等、如何なる材料でも良い。またこれらの積
層基板でもよい。低融点材料層11は、PSG(phosph
osilicate glass ),BPSG(borophosphosilicate
glass ),AsSG(arsenosilicate glass),PGS
G(phosphogermanosilicate glass)等の低融点ガラ
ス、フリットガラス(Pb,Zn,Si,Oの化合
物)、コバール(Fe,Co,Niの合金)、ハンダ、
Si−Ge、低融点金属(Cd,In,Sn,Tl,P
b,Bi,Po,At等)等から選ばれた一層または多
層構造とする。特にその最上層を最も低融点とすること
が好ましい。以下、例として基板10がSiO2 、低融
点材料層11か低融点ガラスである場合を説明する。な
お、低融点ガラスがBPSG膜である場合、SiO2 膜
堆積と同様のCVD法を基本として、原料ガスにB2 O
3 を9.1mol %、P2 O5 を5.3mol %加えればよ
い。
【0016】凹部12の加工は、通常のリソグラフィ技
術を利用してレジストマスクを形成し、RIEやイオン
ミリングを利用する。凹部12の大きさは、必要とする
冷陰極エミッタの大きさに応じて設定される。例えば、
幅が0.1〜1μm 程度であり、深さがその1/2程度
以上、即ちアスペクト比が1/2〜1の孔を形成すれば
よい。レジストマスクを用いず、イオンミリングやレー
ザビームを用いて直接低融点材料層11に凹部12を加
工することもできる。
術を利用してレジストマスクを形成し、RIEやイオン
ミリングを利用する。凹部12の大きさは、必要とする
冷陰極エミッタの大きさに応じて設定される。例えば、
幅が0.1〜1μm 程度であり、深さがその1/2程度
以上、即ちアスペクト比が1/2〜1の孔を形成すれば
よい。レジストマスクを用いず、イオンミリングやレー
ザビームを用いて直接低融点材料層11に凹部12を加
工することもできる。
【0017】次に、凹部12が形成された低融点材料層
11を加熱してリフローさせて、図1(b)に示すよう
に凹部12の側壁上部に滑らかな傾斜を与える。例え
ば、低融点材料層11がPSGやBPSGの場合、融点
は750℃〜950℃であり、加熱炉を用いて10分〜
200分の処理でリフローさせることができる。ランプ
アニールやレーザ加熱を利用すれば、10秒〜100秒
といった短時間でのリフローが可能である。具体的に、
BPSG膜の場合のランプアニール条件を挙げれば、N
2 雰囲気中で室温から850〜1050℃まで10秒で
昇温し、その加熱状態を10〜60秒保持する。
11を加熱してリフローさせて、図1(b)に示すよう
に凹部12の側壁上部に滑らかな傾斜を与える。例え
ば、低融点材料層11がPSGやBPSGの場合、融点
は750℃〜950℃であり、加熱炉を用いて10分〜
200分の処理でリフローさせることができる。ランプ
アニールやレーザ加熱を利用すれば、10秒〜100秒
といった短時間でのリフローが可能である。具体的に、
BPSG膜の場合のランプアニール条件を挙げれば、N
2 雰囲気中で室温から850〜1050℃まで10秒で
昇温し、その加熱状態を10〜60秒保持する。
【0018】次に、図1(c)に示すように、傾斜が与
えられた凹部12を覆うように犠牲膜13を堆積する。
犠牲膜13は、好ましくは、ステップカバレージの良い
膜堆積法、例えば減圧CVD法によるシリコン酸化膜と
する。この犠牲膜13がエミッタの成形型となるもの
で、図示のように表面には鋭い先端を持つ凹部14が形
成される。リフロー処理によって実質的に凹部12の上
部開口が開いた順テーパ状になっているため、犠牲膜1
3をステップカバレージの良い膜堆積法で形成すること
により、再現性よく先端の鋭い凹部14が得られる。
えられた凹部12を覆うように犠牲膜13を堆積する。
犠牲膜13は、好ましくは、ステップカバレージの良い
膜堆積法、例えば減圧CVD法によるシリコン酸化膜と
する。この犠牲膜13がエミッタの成形型となるもの
で、図示のように表面には鋭い先端を持つ凹部14が形
成される。リフロー処理によって実質的に凹部12の上
部開口が開いた順テーパ状になっているため、犠牲膜1
3をステップカバレージの良い膜堆積法で形成すること
により、再現性よく先端の鋭い凹部14が得られる。
【0019】次いで、図1(d)に示すように、犠牲膜
13上にエミッタ電極膜(冷陰極材料膜)15を形成す
る。このエミッタ電極膜15には各種の金属材料(A
l,Cu,W,Mo,Au,Pt,Ag,Ti,Ni,
Ta,Re,Cr,Zr,Hf,Y,Bi,Sr,T
l,Pb,Ca,Sn,Ge等)やこれらの化合物から
なる導電材料を用いることができる。ただし、後に犠牲
膜13をエッチングするので、犠牲膜13とのエッチン
グ選択比が充分とれるように、犠牲膜13との材料の組
み合わせを選ぶことが必要である。
13上にエミッタ電極膜(冷陰極材料膜)15を形成す
る。このエミッタ電極膜15には各種の金属材料(A
l,Cu,W,Mo,Au,Pt,Ag,Ti,Ni,
Ta,Re,Cr,Zr,Hf,Y,Bi,Sr,T
l,Pb,Ca,Sn,Ge等)やこれらの化合物から
なる導電材料を用いることができる。ただし、後に犠牲
膜13をエッチングするので、犠牲膜13とのエッチン
グ選択比が充分とれるように、犠牲膜13との材料の組
み合わせを選ぶことが必要である。
【0020】最後に、エミッタ下の不要部分をウェット
エッチングあるいはドライエッチングにより除去する。
例えば図1(e)に示すように、基板10、低融点材料
層11及び犠牲膜13を全て除去して、先鋭なエミッタ
先端を露出させる。こうしてこの実施例によれば、先端
の曲率半径が10nm程度あるいはそれ以下の微細エミッ
タを得ることができる。
エッチングあるいはドライエッチングにより除去する。
例えば図1(e)に示すように、基板10、低融点材料
層11及び犠牲膜13を全て除去して、先鋭なエミッタ
先端を露出させる。こうしてこの実施例によれば、先端
の曲率半径が10nm程度あるいはそれ以下の微細エミッ
タを得ることができる。
【0021】図1の実施例において、エミッタ電極膜1
5に十分な機械的強度を付与するためには、不要部分を
エッチング除去する前に、例えば図2(a)に示すよう
にエミッタ電極膜15の上に接着材17を用いて(ある
いは陽極接合等により)支持基板18を貼り合わせるこ
とが好ましい。またその際、図2(b)に示すように、
エミッタ電極膜15の表面を予めSOG等の平坦化膜1
9により平坦化しておくことも有効である。また図示し
ないが、エミッタ電極15の表面をCMPで平坦化した
り、エッチバックで平坦化することも有効である。
5に十分な機械的強度を付与するためには、不要部分を
エッチング除去する前に、例えば図2(a)に示すよう
にエミッタ電極膜15の上に接着材17を用いて(ある
いは陽極接合等により)支持基板18を貼り合わせるこ
とが好ましい。またその際、図2(b)に示すように、
エミッタ電極膜15の表面を予めSOG等の平坦化膜1
9により平坦化しておくことも有効である。また図示し
ないが、エミッタ電極15の表面をCMPで平坦化した
り、エッチバックで平坦化することも有効である。
【0022】また、図1(b)の工程の後、図2(c)
に示すように、凹部12が形成された低融点材料層11
をマスクとして、下地基板10をエッチングして適当な
深さの凹部を加工しても良い。これにより、開口の側壁
の垂直部分の長さを調整することができる。また犠牲膜
13の表面に反映される凹部14の形状を微調整する事
ができる。
に示すように、凹部12が形成された低融点材料層11
をマスクとして、下地基板10をエッチングして適当な
深さの凹部を加工しても良い。これにより、開口の側壁
の垂直部分の長さを調整することができる。また犠牲膜
13の表面に反映される凹部14の形状を微調整する事
ができる。
【0023】以上のようにこの実施例によると、リフロ
ーによって凹部の側壁上部を滑らかに傾斜させて犠牲膜
を堆積して、エミッタ電極の鋳型を形成している。これ
により、先端の曲率半径が小さく且つ頂角も小さい優れ
た縦型の冷陰極エミッタを歩留まりよく得ることができ
る。
ーによって凹部の側壁上部を滑らかに傾斜させて犠牲膜
を堆積して、エミッタ電極の鋳型を形成している。これ
により、先端の曲率半径が小さく且つ頂角も小さい優れ
た縦型の冷陰極エミッタを歩留まりよく得ることができ
る。
【0024】上の実施例において、図1(c)の犠牲膜
13の堆積をステップカバレージの良くない,ノンフォ
ーマルな膜堆積法、例えばCVD法やスパッタ法等によ
り形成することもできる。そのとき得られる構造を図4
に示す。図示のように、頂角がより小さく、曲率半径も
より小さい先端を持つエミッタ成形型が得られ易いが、
反面、垂直方向の位置制御が少し難しくなる。
13の堆積をステップカバレージの良くない,ノンフォ
ーマルな膜堆積法、例えばCVD法やスパッタ法等によ
り形成することもできる。そのとき得られる構造を図4
に示す。図示のように、頂角がより小さく、曲率半径も
より小さい先端を持つエミッタ成形型が得られ易いが、
反面、垂直方向の位置制御が少し難しくなる。
【0025】なお実施例では犠牲膜としてシリコン酸化
膜を用いたが、シリコン窒化膜等の他の絶縁膜、非晶質
シリコン膜、多結晶シリコン膜等の半導体膜、Ti,M
o,Al,TiN,TiW,WSi等の導電材料膜を犠
牲膜として用いることができる。
膜を用いたが、シリコン窒化膜等の他の絶縁膜、非晶質
シリコン膜、多結晶シリコン膜等の半導体膜、Ti,M
o,Al,TiN,TiW,WSi等の導電材料膜を犠
牲膜として用いることができる。
【0026】図1の実施例では、低融点材料層11に対
して、1ステップの異方性エッチングにより垂直側壁を
もつ凹部2を形成している。この方法ではリフロー処理
を行ったとき、凹部12の側壁に適度の傾斜を与えるた
めには、低融点材料層11の底部まで流動化して孔11
の底部側壁の傾斜が緩くなり過ぎる、あるいは底部の開
口寸法が小さくなり過ぎるといった事態が生じる場合が
ある。これは、先端が鋭くとがったエミッタを得る上で
好ましくない。これを改善するには、前述のように低融
点材料層11の上部を下部より低融点にすることが一つ
の方法であるが、もう一つの方法として、凹部12の加
工を2段階で行うことも有効である。アスペクト比が高
く、層が厚い場合、リフローさせると、開口側壁の断面
が中ぶくれとなる場合もあり、2段階法はこの様な場合
にも有効である。
して、1ステップの異方性エッチングにより垂直側壁を
もつ凹部2を形成している。この方法ではリフロー処理
を行ったとき、凹部12の側壁に適度の傾斜を与えるた
めには、低融点材料層11の底部まで流動化して孔11
の底部側壁の傾斜が緩くなり過ぎる、あるいは底部の開
口寸法が小さくなり過ぎるといった事態が生じる場合が
ある。これは、先端が鋭くとがったエミッタを得る上で
好ましくない。これを改善するには、前述のように低融
点材料層11の上部を下部より低融点にすることが一つ
の方法であるが、もう一つの方法として、凹部12の加
工を2段階で行うことも有効である。アスペクト比が高
く、層が厚い場合、リフローさせると、開口側壁の断面
が中ぶくれとなる場合もあり、2段階法はこの様な場合
にも有効である。
【0027】図5は、凹部12の加工を2ステップで行
うようにした実施例の製造工程を示している。図1と対
応する部分には図1と同一符号を付して詳細な説明は省
く。図5(a)に示すように、低融点材料層11が形成
された基板にリソグラフィによりレジストマスク16を
形成した後、まず等方性エッチングを行って、低融点材
料層11を途中までエッチングする。このときサイドエ
ッチングによって低融点材料層11内の開口は横にも拡
がる。続いて異方性エッチングにより、図5(b)に示
すように残りの低融点材料層11をエッチングして基板
10の表面を露出させる。
うようにした実施例の製造工程を示している。図1と対
応する部分には図1と同一符号を付して詳細な説明は省
く。図5(a)に示すように、低融点材料層11が形成
された基板にリソグラフィによりレジストマスク16を
形成した後、まず等方性エッチングを行って、低融点材
料層11を途中までエッチングする。このときサイドエ
ッチングによって低融点材料層11内の開口は横にも拡
がる。続いて異方性エッチングにより、図5(b)に示
すように残りの低融点材料層11をエッチングして基板
10の表面を露出させる。
【0028】これにより、レジストマスク16を除去す
ると、図5(c)に示すように、上部開口が広がり、底
部が垂直側壁を保った凹部12が得られる。この状態と
して基板を加熱して低融点材料層11をリフローさせる
と、図5(d)に示すように、上部側壁に緩やかなテー
パが与えられ、底部側壁は垂直に近い状態の凹部12が
得られる。更にリフローさせると、図5(e)に示すよ
うに、テーパ部分が更に大きくなる。その後は、先の実
施例と同様に犠牲膜堆積、エミッタ電極膜堆積を行い、
不要部分をエッチング除去して先鋭な先端を有するエミ
ッタを得ることができる。
ると、図5(c)に示すように、上部開口が広がり、底
部が垂直側壁を保った凹部12が得られる。この状態と
して基板を加熱して低融点材料層11をリフローさせる
と、図5(d)に示すように、上部側壁に緩やかなテー
パが与えられ、底部側壁は垂直に近い状態の凹部12が
得られる。更にリフローさせると、図5(e)に示すよ
うに、テーパ部分が更に大きくなる。その後は、先の実
施例と同様に犠牲膜堆積、エミッタ電極膜堆積を行い、
不要部分をエッチング除去して先鋭な先端を有するエミ
ッタを得ることができる。
【0029】図6は、別の実施例の製造工程を示してい
る。図1と対応する部分には図1と同一符号を付してあ
る。先の実施例では膜堆積により低融点材料層を形成し
たのに対して、この実施例では、図6(a)に示すよう
に、基板10の表面から所定深さまでを低融点材料層1
1に変成させている。具体的には例えば、基板10とし
てシリコン酸化物等の絶縁体基板を用い、リンやボロン
等の不純物を高濃度に熱拡散またはイオン注入して得ら
れる不純物ドープ層を低融点材料層11とする。
る。図1と対応する部分には図1と同一符号を付してあ
る。先の実施例では膜堆積により低融点材料層を形成し
たのに対して、この実施例では、図6(a)に示すよう
に、基板10の表面から所定深さまでを低融点材料層1
1に変成させている。具体的には例えば、基板10とし
てシリコン酸化物等の絶縁体基板を用い、リンやボロン
等の不純物を高濃度に熱拡散またはイオン注入して得ら
れる不純物ドープ層を低融点材料層11とする。
【0030】その後図6(b)に示すように、レジスト
マスク16を形成し、先の実施例と同様に、等方性エッ
チングと異方性エッチングの2段階のエッチングによ
り、凹部12を加工する。そして図6(c)に示すよう
にレジストマスク16を除去した後、基板を加熱し低融
点材料層11をリフローさせて、図6(d)に示すよう
に凹部12に滑らかな傾斜を与える。更にリフローさせ
ると、図6(e)に示すように、テーパ部分が大きくな
る。その後は先の実施例と同様である。
マスク16を形成し、先の実施例と同様に、等方性エッ
チングと異方性エッチングの2段階のエッチングによ
り、凹部12を加工する。そして図6(c)に示すよう
にレジストマスク16を除去した後、基板を加熱し低融
点材料層11をリフローさせて、図6(d)に示すよう
に凹部12に滑らかな傾斜を与える。更にリフローさせ
ると、図6(e)に示すように、テーパ部分が大きくな
る。その後は先の実施例と同様である。
【0031】以上では、一つのエミッタにのみ着目した
実施例を説明した。実施例の方法で得られるエミッタを
複数個アレイ状に形成すれば、いわゆるFEAと呼ばれ
る電子源(電子銃)となり、種々の真空デバイスに応用
できる。通常この種の電子源は、ゲート電極がエミッタ
と組み合わされて用いられる。そこで以下の実施例で
は、ゲート電極をエミッタと自己整合的に一体形成する
場合を説明する。
実施例を説明した。実施例の方法で得られるエミッタを
複数個アレイ状に形成すれば、いわゆるFEAと呼ばれ
る電子源(電子銃)となり、種々の真空デバイスに応用
できる。通常この種の電子源は、ゲート電極がエミッタ
と組み合わされて用いられる。そこで以下の実施例で
は、ゲート電極をエミッタと自己整合的に一体形成する
場合を説明する。
【0032】図7及び図8は、エミッタ形成のための鋳
型となる絶縁膜の下地を絶縁膜により形成して、図1の
実施例の手法を応用して、ゲート電極と共にアノード電
極をもつ3極素子に適用した実施例の製造工程である。
図7(a)に示すように、基板20は、絶縁体20aに
アノード電極となる導電膜20bと絶縁膜20cが積層
された積層基板である。具体的に絶縁体20aはシリコ
ン酸化膜又はソーダライム等のガラスであり、アノード
電極20bは多結晶シリコンであり、絶縁膜20cはシ
リコン酸化膜である。
型となる絶縁膜の下地を絶縁膜により形成して、図1の
実施例の手法を応用して、ゲート電極と共にアノード電
極をもつ3極素子に適用した実施例の製造工程である。
図7(a)に示すように、基板20は、絶縁体20aに
アノード電極となる導電膜20bと絶縁膜20cが積層
された積層基板である。具体的に絶縁体20aはシリコ
ン酸化膜又はソーダライム等のガラスであり、アノード
電極20bは多結晶シリコンであり、絶縁膜20cはシ
リコン酸化膜である。
【0033】この基板20上にまず、ゲート電極となる
第1の導電膜21として、多結晶シリコン膜とWシリサ
イド膜の積層膜を堆積し、続いて第1の絶縁膜22を堆
積する。第1の絶縁膜22はPSG,BPSG等の低融
点材料層である。次いで第1の絶縁膜22に、RIE等
の異方性ドライエッチングにより、第1の導電膜21に
達する深さの垂直側壁をもつ凹部23を形成する。
第1の導電膜21として、多結晶シリコン膜とWシリサ
イド膜の積層膜を堆積し、続いて第1の絶縁膜22を堆
積する。第1の絶縁膜22はPSG,BPSG等の低融
点材料層である。次いで第1の絶縁膜22に、RIE等
の異方性ドライエッチングにより、第1の導電膜21に
達する深さの垂直側壁をもつ凹部23を形成する。
【0034】凹部23の加工法として、図6の実施例で
説明した2段階のエッチングを行うことは有効である。
次に、凹部23が形成された第1の絶縁膜22を加熱リ
フローさせて、図7(b)に示すように、凹部23の側
壁に滑らかな傾斜をもたせる。次に図7(c)に示すよ
うに、第1の絶縁膜22をマスクとして用いて、凹部2
3に露出した第1の導電膜21をドライエッチングある
いはウェットエッチングにより選択エッチングしてゲー
ト電極をパターン形成する。これによりゲート電極に
は、当初の凹部23と同径の凹部23bが形成される。
この実施例ではゲート電極下の基板表面絶縁膜20cを
もエッチングしている。
説明した2段階のエッチングを行うことは有効である。
次に、凹部23が形成された第1の絶縁膜22を加熱リ
フローさせて、図7(b)に示すように、凹部23の側
壁に滑らかな傾斜をもたせる。次に図7(c)に示すよ
うに、第1の絶縁膜22をマスクとして用いて、凹部2
3に露出した第1の導電膜21をドライエッチングある
いはウェットエッチングにより選択エッチングしてゲー
ト電極をパターン形成する。これによりゲート電極に
は、当初の凹部23と同径の凹部23bが形成される。
この実施例ではゲート電極下の基板表面絶縁膜20cを
もエッチングしている。
【0035】図7(c)における垂直側壁の高さを孔径
の約1/2以上とすると、得られるエミッタの先端部の
位置を制御し易く、鋭い先端部を得易い。絶縁膜20c
を第1の絶縁膜22に対して選択的にエッチングしない
場合には、図7(a)において第1の絶縁膜22の初期
厚を基板絶縁膜20cのエッチング量を加味した値にす
ればよい。図7(c)ではRIEを用いて基板表面絶縁
膜20cを異方性エッチングした時の形状を示したが、
ウェットエッチング等により基板表面絶縁膜20cを等
方的にエッチングしてもよい。また、第1の絶縁膜2
2、第1の導電膜21、基板表面絶縁膜20cを連続的
にエッチングした後に、第1の絶縁膜22をリフローさ
せてもよい。
の約1/2以上とすると、得られるエミッタの先端部の
位置を制御し易く、鋭い先端部を得易い。絶縁膜20c
を第1の絶縁膜22に対して選択的にエッチングしない
場合には、図7(a)において第1の絶縁膜22の初期
厚を基板絶縁膜20cのエッチング量を加味した値にす
ればよい。図7(c)ではRIEを用いて基板表面絶縁
膜20cを異方性エッチングした時の形状を示したが、
ウェットエッチング等により基板表面絶縁膜20cを等
方的にエッチングしてもよい。また、第1の絶縁膜2
2、第1の導電膜21、基板表面絶縁膜20cを連続的
にエッチングした後に、第1の絶縁膜22をリフローさ
せてもよい。
【0036】絶縁膜20cのエッチングには通常第1の
導電膜21のエッチングと異なるエッチングガスが用い
られる。このとき絶縁膜20cと、第1の絶縁膜22と
に異なる材料を用いていれば、第1の絶縁膜22との選
択比が充分大きいエッチング条件を選ぶことができる。
従って、第1の絶縁膜22をエッチングすることなく、
絶縁膜20cをエッチングすることができる。
導電膜21のエッチングと異なるエッチングガスが用い
られる。このとき絶縁膜20cと、第1の絶縁膜22と
に異なる材料を用いていれば、第1の絶縁膜22との選
択比が充分大きいエッチング条件を選ぶことができる。
従って、第1の絶縁膜22をエッチングすることなく、
絶縁膜20cをエッチングすることができる。
【0037】次に、図8(a)に示すように、第2の絶
縁膜24を堆積する。この第2の絶縁膜24は先の実施
例の犠牲膜13に相当するもので例えばシリコン酸化膜
とする。このシリコン酸化膜を先の実施例と同様の条件
で堆積することによって、先の実施例と同様にその表面
には先端が先鋭な凹部25が形成され、これがエミッタ
形成用の鋳型となる。次いでこの上に、図8(b)に示
すように、エミッタ電極膜である第2の導電膜26を堆
積する。第2の導電膜26としては例えば、スパッタ法
又はCVD法によるTiN膜と、CVD法によるW膜と
の積層膜を用いる。
縁膜24を堆積する。この第2の絶縁膜24は先の実施
例の犠牲膜13に相当するもので例えばシリコン酸化膜
とする。このシリコン酸化膜を先の実施例と同様の条件
で堆積することによって、先の実施例と同様にその表面
には先端が先鋭な凹部25が形成され、これがエミッタ
形成用の鋳型となる。次いでこの上に、図8(b)に示
すように、エミッタ電極膜である第2の導電膜26を堆
積する。第2の導電膜26としては例えば、スパッタ法
又はCVD法によるTiN膜と、CVD法によるW膜と
の積層膜を用いる。
【0038】続いて図8(c)に示すように、第2の導
電膜26を選択エッチングして、実際にエミッタ26a
として機能する部分の両側にスリット開口27を開け
る。そしてこのスリット開口27を通して、鋳型とした
用いた第2の絶縁膜24を、ゲート電極21の端面及び
アノード電極20bが露出するまでウェットエッチング
によりエッチングする。これにより、エミッタ26aか
らアノード電極20bまでの間の不要物が除去されて空
間ができる。このとき第1の絶縁膜22に対してエッチ
ング選択比の大きいエッチング法を用いることにより、
図示のように第1の絶縁膜22をエッチングすることな
く、エミッタ下の第2の絶縁膜24及びアノード上の絶
縁膜20cを横方向にもエッチングして適度に後退させ
ることができる。
電膜26を選択エッチングして、実際にエミッタ26a
として機能する部分の両側にスリット開口27を開け
る。そしてこのスリット開口27を通して、鋳型とした
用いた第2の絶縁膜24を、ゲート電極21の端面及び
アノード電極20bが露出するまでウェットエッチング
によりエッチングする。これにより、エミッタ26aか
らアノード電極20bまでの間の不要物が除去されて空
間ができる。このとき第1の絶縁膜22に対してエッチ
ング選択比の大きいエッチング法を用いることにより、
図示のように第1の絶縁膜22をエッチングすることな
く、エミッタ下の第2の絶縁膜24及びアノード上の絶
縁膜20cを横方向にもエッチングして適度に後退させ
ることができる。
【0039】例えば、絶縁膜20cと第2の絶縁膜24
がシリコン窒化膜であり、第1の絶縁膜22がPSGや
BPSGである場合、これらの絶縁膜20c及び第2の
絶縁膜24を100〜150℃に加熱したリン酸(熱リ
ン酸)によりエッチングする。この場合、ゲート電極2
1は第1の絶縁膜22により保護されているため、パー
ティクルに起因するエミッタ26aとゲート電極21と
の間の電気的ショートや電流リーク等を防止することが
できる。その結果、歩留まりが向上する。
がシリコン窒化膜であり、第1の絶縁膜22がPSGや
BPSGである場合、これらの絶縁膜20c及び第2の
絶縁膜24を100〜150℃に加熱したリン酸(熱リ
ン酸)によりエッチングする。この場合、ゲート電極2
1は第1の絶縁膜22により保護されているため、パー
ティクルに起因するエミッタ26aとゲート電極21と
の間の電気的ショートや電流リーク等を防止することが
できる。その結果、歩留まりが向上する。
【0040】図9は、図8(c)の状態を斜視図で示し
たものである。この様にして得られた3極素子を真空封
入することにより、微小な3極真空管が得られる。以上
のようにこの実施例によると、先の実施例で説明したと
同様に高性能の冷陰極エミッタが、ゲート電極とセルフ
アラインされて一体に形成された電界放射型素子が得ら
れる。エミッタ先端を囲むゲート電極21の孔23bの
大きさは、リフローさせた凹部23の底部の径により規
定される。したがって、リフローにより開口径を減少さ
せれば、最初に形成する凹部23の径に対して、ゲート
電極21とエミッタ26aの先端の間の距離を小さくす
る事ができ、ゲート電極21に印加する制御電圧を低く
してしかも、効率よく電子放出させることを可能とす
る。
たものである。この様にして得られた3極素子を真空封
入することにより、微小な3極真空管が得られる。以上
のようにこの実施例によると、先の実施例で説明したと
同様に高性能の冷陰極エミッタが、ゲート電極とセルフ
アラインされて一体に形成された電界放射型素子が得ら
れる。エミッタ先端を囲むゲート電極21の孔23bの
大きさは、リフローさせた凹部23の底部の径により規
定される。したがって、リフローにより開口径を減少さ
せれば、最初に形成する凹部23の径に対して、ゲート
電極21とエミッタ26aの先端の間の距離を小さくす
る事ができ、ゲート電極21に印加する制御電圧を低く
してしかも、効率よく電子放出させることを可能とす
る。
【0041】上の実施例において、アノード電極20b
の他の材料として、アモルファスシリコン、Wシリサイ
ド、Moシリサイド、W、Mo、Ta、Ti、Cr等を
用いることができる。またゲート電極となる第1の導電
膜21としても、多結晶シリコン、アモルファスシリコ
ン、Wシリサイド、Moシリサイド、W、Mo、Ta、
Ti、Cr等を用いることができる。更にエミッタとな
る第2の導電膜26として、先の実施例で例示したよう
な他の材料を用いることができる。更に第2の絶縁膜2
4、及び基板内の絶縁膜20cとして、シリコン窒化
膜、シリコン酸化膜とシリコン窒化膜の積層膜等を用い
ることができる。
の他の材料として、アモルファスシリコン、Wシリサイ
ド、Moシリサイド、W、Mo、Ta、Ti、Cr等を
用いることができる。またゲート電極となる第1の導電
膜21としても、多結晶シリコン、アモルファスシリコ
ン、Wシリサイド、Moシリサイド、W、Mo、Ta、
Ti、Cr等を用いることができる。更にエミッタとな
る第2の導電膜26として、先の実施例で例示したよう
な他の材料を用いることができる。更に第2の絶縁膜2
4、及び基板内の絶縁膜20cとして、シリコン窒化
膜、シリコン酸化膜とシリコン窒化膜の積層膜等を用い
ることができる。
【0042】図8(c)に示す絶縁膜24,20cのエ
ッチング工程で、絶縁膜22に対するエッチング選択比
の小さいエッチング条件を用いることも出来る。この様
なエッチング条件を設定すれば、図8(c)に対して、
図10に示すように絶縁膜22も後退させた構造が得ら
れる。
ッチング工程で、絶縁膜22に対するエッチング選択比
の小さいエッチング条件を用いることも出来る。この様
なエッチング条件を設定すれば、図8(c)に対して、
図10に示すように絶縁膜22も後退させた構造が得ら
れる。
【0043】図11及び図12は、別の実施例の製造工
程である。先の図7及び図8の実施例と対応する部分に
は、それらと同一符号を付して詳細な説明は省略する。
この実施例では、図11(a)に示すように、導電体3
0aに絶縁膜30bを形成したものを出発基板30とし
ている。この基板30上に、先の実施例と同様に、第1
の導電膜21及び第1の絶縁膜22を堆積してエッチン
グで凹部23を形成し(図11(a))、リフロー処理
により凹部23の上部側壁に緩やかな傾斜を与え(図1
2(b))、更に第1の絶縁膜22をマスクとしたエッ
チングによりゲート電極をパターン形成する(図11
(c))。
程である。先の図7及び図8の実施例と対応する部分に
は、それらと同一符号を付して詳細な説明は省略する。
この実施例では、図11(a)に示すように、導電体3
0aに絶縁膜30bを形成したものを出発基板30とし
ている。この基板30上に、先の実施例と同様に、第1
の導電膜21及び第1の絶縁膜22を堆積してエッチン
グで凹部23を形成し(図11(a))、リフロー処理
により凹部23の上部側壁に緩やかな傾斜を与え(図1
2(b))、更に第1の絶縁膜22をマスクとしたエッ
チングによりゲート電極をパターン形成する(図11
(c))。
【0044】なお、絶縁膜30bを第1の絶縁膜22に
対して選択的にエッチングしない場合には、図11
(a)における第1の絶縁膜22の初期厚を絶縁膜30
bのエッチング量を加味した値に設定すればよい。図1
1(c)では絶縁膜30bを異方性エッチングした場合
を示したが、ウェットエッチングにより絶縁膜30bを
等方的にエッチングしてもよい。また、第1の絶縁膜2
2、第1の導電体膜21、絶縁膜30bを連続的にエッ
チングした後、リフローさせてもよい。
対して選択的にエッチングしない場合には、図11
(a)における第1の絶縁膜22の初期厚を絶縁膜30
bのエッチング量を加味した値に設定すればよい。図1
1(c)では絶縁膜30bを異方性エッチングした場合
を示したが、ウェットエッチングにより絶縁膜30bを
等方的にエッチングしてもよい。また、第1の絶縁膜2
2、第1の導電体膜21、絶縁膜30bを連続的にエッ
チングした後、リフローさせてもよい。
【0045】その後第2の絶縁膜24を堆積し(図11
(d))、エミッタ電極となる第2の導電膜26を堆積
する(図12(a))ことも、同様である。この後、図
12(b)に示すように、基板30の導電体30aをエ
ッチング除去する。そして露出した絶縁膜30b及び鋳
型として用いた第2の絶縁膜24を図の下方からエッチ
ングすることにより、図12(c)に示すように、エミ
ッタ先端及びゲート電極端面を露出させる。このとき
も、絶縁膜30b及び第2の絶縁膜24のエッチング速
度を第1の絶縁膜22に比べて充分速くなるように条件
設定する。これにより、図示のように第2の絶縁膜24
の端面を適度に後退させて、エミッタ先端を露出させる
ことができる。ゲート電極21は第1の絶縁膜22によ
り保護されているため、パーティクルに起因するエミッ
タ26aとゲート電極21との間の電気的ショートや電
流リーク等を防止することができる。その結果、歩留ま
りが向上する。
(d))、エミッタ電極となる第2の導電膜26を堆積
する(図12(a))ことも、同様である。この後、図
12(b)に示すように、基板30の導電体30aをエ
ッチング除去する。そして露出した絶縁膜30b及び鋳
型として用いた第2の絶縁膜24を図の下方からエッチ
ングすることにより、図12(c)に示すように、エミ
ッタ先端及びゲート電極端面を露出させる。このとき
も、絶縁膜30b及び第2の絶縁膜24のエッチング速
度を第1の絶縁膜22に比べて充分速くなるように条件
設定する。これにより、図示のように第2の絶縁膜24
の端面を適度に後退させて、エミッタ先端を露出させる
ことができる。ゲート電極21は第1の絶縁膜22によ
り保護されているため、パーティクルに起因するエミッ
タ26aとゲート電極21との間の電気的ショートや電
流リーク等を防止することができる。その結果、歩留ま
りが向上する。
【0046】図13は、この実施例により得られるFE
Aの斜視図である。ゲート電極21の孔23bの中心に
エミッタ電極26の先端が露出した状態が得られる。こ
の様に形成されたFEAを例えば、別途用意した蛍光体
付きのアノードに対向させて真空封入すれば、フラット
パネルディスプレイが得られる。また図12(c)のエ
ッチング工程で、第1の絶縁膜22と第2の絶縁膜24
に対して等しいエッチング速度の条件設定を行うと、図
14のように第1の絶縁膜22も後退させた構造を得る
ことができる。
Aの斜視図である。ゲート電極21の孔23bの中心に
エミッタ電極26の先端が露出した状態が得られる。こ
の様に形成されたFEAを例えば、別途用意した蛍光体
付きのアノードに対向させて真空封入すれば、フラット
パネルディスプレイが得られる。また図12(c)のエ
ッチング工程で、第1の絶縁膜22と第2の絶縁膜24
に対して等しいエッチング速度の条件設定を行うと、図
14のように第1の絶縁膜22も後退させた構造を得る
ことができる。
【0047】図15及び図16は、エミッタ形成のため
の鋳型となる絶縁膜の下地にゲート電極となる低融点材
料からなる導電膜を用いて、ゲート電極と共にアノード
電極をもつ3極素子に適用した実施例の製造工程であ
る。出発基板40は、図15(a)に示すように、絶縁
体40aにアノード電極となる導電膜40bと絶縁膜4
0cを積層したものである。この基板40上に、鋳型の
下地膜として用いられ、同時にゲート電極ともなる第1
の導電膜41を堆積する。第1の導電膜41はPb,Z
n,Al,Au,Cu,Li,In等の金属、あるいは
高濃度に不純物をドープした多結晶シリコンや非晶質シ
リコン等の半導体からなる低融点材料膜である。そして
これをRIE等によりエッチングして、基板に達する垂
直側壁をもつ凹部42を形成する。
の鋳型となる絶縁膜の下地にゲート電極となる低融点材
料からなる導電膜を用いて、ゲート電極と共にアノード
電極をもつ3極素子に適用した実施例の製造工程であ
る。出発基板40は、図15(a)に示すように、絶縁
体40aにアノード電極となる導電膜40bと絶縁膜4
0cを積層したものである。この基板40上に、鋳型の
下地膜として用いられ、同時にゲート電極ともなる第1
の導電膜41を堆積する。第1の導電膜41はPb,Z
n,Al,Au,Cu,Li,In等の金属、あるいは
高濃度に不純物をドープした多結晶シリコンや非晶質シ
リコン等の半導体からなる低融点材料膜である。そして
これをRIE等によりエッチングして、基板に達する垂
直側壁をもつ凹部42を形成する。
【0048】この実施例でも、凹部42の加工法とし
て、図5で説明した2段階のエッチングを行うことは有
効である。次いで、図15(b)に示すように、第1の
導電膜41を加熱リフローさせて、凹部42の側壁上部
に緩い傾斜を与える。続いて第1の導電膜41をマスク
として、図15(c)に示すように基板40の表面の絶
縁膜40cをエッチングして導電膜40bを露出させ
る。第1の導電膜41、基板表面絶縁膜40cをRIE
等により異方性エッチングした後に、第1の導電膜41
をリフローさせてもよい。
て、図5で説明した2段階のエッチングを行うことは有
効である。次いで、図15(b)に示すように、第1の
導電膜41を加熱リフローさせて、凹部42の側壁上部
に緩い傾斜を与える。続いて第1の導電膜41をマスク
として、図15(c)に示すように基板40の表面の絶
縁膜40cをエッチングして導電膜40bを露出させ
る。第1の導電膜41、基板表面絶縁膜40cをRIE
等により異方性エッチングした後に、第1の導電膜41
をリフローさせてもよい。
【0049】次に図16(a)に示すように、ステップ
カバレージの良好な膜堆積法によって鋳型となる絶縁膜
43を堆積する。その膜厚を最適に選ぶことにより、先
の各実施例と同様に、表面に先鋭な先端をもつ凹部44
が形成される。そして図16(b)に示すように、エミ
ッタ電極となる第2の導電膜45を堆積する。
カバレージの良好な膜堆積法によって鋳型となる絶縁膜
43を堆積する。その膜厚を最適に選ぶことにより、先
の各実施例と同様に、表面に先鋭な先端をもつ凹部44
が形成される。そして図16(b)に示すように、エミ
ッタ電極となる第2の導電膜45を堆積する。
【0050】次に図8(c)と同様に、第2の導電膜4
5を選択エッチングして、図16(c)に示すようにエ
ミッタ45aの両側にスリット開口46を開ける。そし
てこのスリット開口46を通して、鋳型として用いた絶
縁膜43及び基板40の表面の絶縁膜40cをエッチン
グして、エミッタ先端部、ゲート端面及びアノード面を
露出させる。
5を選択エッチングして、図16(c)に示すようにエ
ミッタ45aの両側にスリット開口46を開ける。そし
てこのスリット開口46を通して、鋳型として用いた絶
縁膜43及び基板40の表面の絶縁膜40cをエッチン
グして、エミッタ先端部、ゲート端面及びアノード面を
露出させる。
【0051】この実施例によっても、先の実施例と同様
の高性能エミッタをもつ3極素子が得られる。特にこの
実施例の場合、鋳型の下地を導電膜41により形成して
これをゲート電極として用いているから、エミッタ先端
とゲートの間隔を極めて小さいものとすることができ
る。これにより、一層低いゲート電圧で大きな電界をエ
ミッタ先端に与えることができる。また図7及び図8の
実施例と比較すると、図16(c)の絶縁膜エッチング
工程では、エミッタやゲートの導電膜との選択比だけを
考慮すれば良く、大きな選択比が得られる。
の高性能エミッタをもつ3極素子が得られる。特にこの
実施例の場合、鋳型の下地を導電膜41により形成して
これをゲート電極として用いているから、エミッタ先端
とゲートの間隔を極めて小さいものとすることができ
る。これにより、一層低いゲート電圧で大きな電界をエ
ミッタ先端に与えることができる。また図7及び図8の
実施例と比較すると、図16(c)の絶縁膜エッチング
工程では、エミッタやゲートの導電膜との選択比だけを
考慮すれば良く、大きな選択比が得られる。
【0052】なお上の実施例では、低融点材料からなる
第1の導電膜41を一層で示したが、これを融点の異な
る材料の積層構造としても良い。例えば、低融点金属に
高不純物濃度の非晶質シリコンを積層した構造とする。
この様な構造として、第1の導電膜41の上半分のみを
加熱リフロー処理で流動化させると、図5の実施例で説
明したと同様の理由で先鋭なエミッタを作る上で好まし
い下地形状が得られる。
第1の導電膜41を一層で示したが、これを融点の異な
る材料の積層構造としても良い。例えば、低融点金属に
高不純物濃度の非晶質シリコンを積層した構造とする。
この様な構造として、第1の導電膜41の上半分のみを
加熱リフロー処理で流動化させると、図5の実施例で説
明したと同様の理由で先鋭なエミッタを作る上で好まし
い下地形状が得られる。
【0053】図17及び図18は、別の実施例の製造工
程である。先の図15及び図16の実施例と対応する部
分には、それらと同一符号を付して詳細な説明は省略す
る。この実施例では、図17(a)に示すように、導電
体50aに絶縁膜50bを形成したものを出発基板50
としている。この基板50上に、先の実施例と同様に、
ゲート電極となる低融点材料からなる第1の導電膜41
を堆積して凹部42を形成し(図17(a))、第1の
導電膜41を加熱リフローさせて凹部42の上部に滑ら
かな傾斜を与える(図17(b))。
程である。先の図15及び図16の実施例と対応する部
分には、それらと同一符号を付して詳細な説明は省略す
る。この実施例では、図17(a)に示すように、導電
体50aに絶縁膜50bを形成したものを出発基板50
としている。この基板50上に、先の実施例と同様に、
ゲート電極となる低融点材料からなる第1の導電膜41
を堆積して凹部42を形成し(図17(a))、第1の
導電膜41を加熱リフローさせて凹部42の上部に滑ら
かな傾斜を与える(図17(b))。
【0054】次いで第1の導電膜41をマスクとして基
板の絶縁膜50bをエッチングして凹部を形成する(図
17(c))。次に図17(d)に示すように、先の実
施例と同様の条件で絶縁膜43を堆積する。図示のよう
に絶縁膜43の表面には下地の形状が反映されて先鋭な
凹部44が形成される。続いてエミッタ電極となる第2
の導電膜45を堆積し(図18(a))、その後基板の
導電体50aをエッチング除去する(図18(b))。
板の絶縁膜50bをエッチングして凹部を形成する(図
17(c))。次に図17(d)に示すように、先の実
施例と同様の条件で絶縁膜43を堆積する。図示のよう
に絶縁膜43の表面には下地の形状が反映されて先鋭な
凹部44が形成される。続いてエミッタ電極となる第2
の導電膜45を堆積し(図18(a))、その後基板の
導電体50aをエッチング除去する(図18(b))。
【0055】最後に絶縁膜43のエッチングを行い、図
18(c)に示すようにエミッタ電極を露出させる。図
ではこのとき同時に基板絶縁膜50bもエッチング除去
されて、ゲート電極が露出した状態を示しているが、ゲ
ート電極を露出させることなく、エミッタ電極を露出さ
せてもよい。そのためには、絶縁膜43と50bを異種
材料として、絶縁膜43のみをエッチングできるエッチ
ング条件を用いれば良い。以上により、図13に示した
と同様のFEAが得られる。この実施例によっても、微
細で高性能のエミッタをもち、且つそのエミッタ先端に
対して微小間隔を保ってゲート電極がセルフアラインさ
れたFEAが実現できる。
18(c)に示すようにエミッタ電極を露出させる。図
ではこのとき同時に基板絶縁膜50bもエッチング除去
されて、ゲート電極が露出した状態を示しているが、ゲ
ート電極を露出させることなく、エミッタ電極を露出さ
せてもよい。そのためには、絶縁膜43と50bを異種
材料として、絶縁膜43のみをエッチングできるエッチ
ング条件を用いれば良い。以上により、図13に示した
と同様のFEAが得られる。この実施例によっても、微
細で高性能のエミッタをもち、且つそのエミッタ先端に
対して微小間隔を保ってゲート電極がセルフアラインさ
れたFEAが実現できる。
【0056】図19は、この発明の方法により得られる
素子の具体的な応用例であるフラットパネルディスプレ
イを示す。電子源はこの発明の方法を用いて作られたも
ので、絶縁基板61上にAlまたはCu等の導電膜62
と多結晶シリコン等の抵抗体膜63が形成され、その上
に微細エミッタ64がゲート電極65の開口に配列され
て構成されている。
素子の具体的な応用例であるフラットパネルディスプレ
イを示す。電子源はこの発明の方法を用いて作られたも
ので、絶縁基板61上にAlまたはCu等の導電膜62
と多結晶シリコン等の抵抗体膜63が形成され、その上
に微細エミッタ64がゲート電極65の開口に配列され
て構成されている。
【0057】この電子源に対向して、石英、ガラス等の
透明基板66にアノード電極となるITO等の透明導電
膜67と蛍光体膜68を形成した対向基板が配置され
る。なおゲート電極65、導電膜62、抵抗体膜63、
蛍光体膜68及び透明導電膜67は、例えば画素に対応
したパターンに分離されていてもよい。電子源側には、
放出ガスがエミッタ表面に再付着するのを防止するた
め、Ti,Al,Mg等からなるゲッター材71が設け
られている。
透明基板66にアノード電極となるITO等の透明導電
膜67と蛍光体膜68を形成した対向基板が配置され
る。なおゲート電極65、導電膜62、抵抗体膜63、
蛍光体膜68及び透明導電膜67は、例えば画素に対応
したパターンに分離されていてもよい。電子源側には、
放出ガスがエミッタ表面に再付着するのを防止するた
め、Ti,Al,Mg等からなるゲッター材71が設け
られている。
【0058】電子源と対向基板とは、アノード電極とな
る透明導電膜67とエミッタ64の間の距離が0.1〜
5mm程度に保たれるように、接着剤を塗布したガラス
板からなるスペーサ70を介して接合される。接着剤に
は例えば低融点ガラスが用いられる。なお、スペーサと
してガラス板等を用いることなく、エポキシ樹脂等の接
着剤中にガラスビーズ等を分散させてスペーサとするこ
ともできる。
る透明導電膜67とエミッタ64の間の距離が0.1〜
5mm程度に保たれるように、接着剤を塗布したガラス
板からなるスペーサ70を介して接合される。接着剤に
は例えば低融点ガラスが用いられる。なお、スペーサと
してガラス板等を用いることなく、エポキシ樹脂等の接
着剤中にガラスビーズ等を分散させてスペーサとするこ
ともできる。
【0059】対向基板側には予め排気管69が接続され
ている。そして基板接着後に、この排気管69を利用し
てパネル内部を10-5〜10-9Torr程度まで真空排気し
た後、バーナー等で排気口を封入する。その後アノー
ド、エミッタ、ゲートの各電極配線を取り付けて、フラ
ットパネルディスプレイが完成する。
ている。そして基板接着後に、この排気管69を利用し
てパネル内部を10-5〜10-9Torr程度まで真空排気し
た後、バーナー等で排気口を封入する。その後アノー
ド、エミッタ、ゲートの各電極配線を取り付けて、フラ
ットパネルディスプレイが完成する。
【0060】図20は、別のフラットパネル構成例であ
る。図19と対応する部分には図19と同一符号を付し
て詳細な説明は省く。この実施例では、排気管69が電
子源側に付けられている。またスペーサ70として、シ
リコン基板をエッチングにより加工したものを用いてい
る。
る。図19と対応する部分には図19と同一符号を付し
て詳細な説明は省く。この実施例では、排気管69が電
子源側に付けられている。またスペーサ70として、シ
リコン基板をエッチングにより加工したものを用いてい
る。
【0061】次に、この発明の有効性を示すデータをい
くつか説明する。まずエミッタ形状等と電界放射特性と
の関係に関するデータを説明する。図21は、用いたパ
ラメータを示している。エミッタは、Z軸を中心とする
回転対称のポイント型であり、エミッタのテーパ角が
θ、エミッタの先端曲率半径がre、エミッタとゲート
電極間距離がra、ゲート電極厚がta、ゲート電極下
の酸化膜厚がtoxである。各パラメータは、変数とし
ない場合、θ=60°、re=10nm、ra=0.4
μm 、ta=0.4μm 、tox=1μm とした。エミ
ッタの高さは、1μm 固定である。
くつか説明する。まずエミッタ形状等と電界放射特性と
の関係に関するデータを説明する。図21は、用いたパ
ラメータを示している。エミッタは、Z軸を中心とする
回転対称のポイント型であり、エミッタのテーパ角が
θ、エミッタの先端曲率半径がre、エミッタとゲート
電極間距離がra、ゲート電極厚がta、ゲート電極下
の酸化膜厚がtoxである。各パラメータは、変数とし
ない場合、θ=60°、re=10nm、ra=0.4
μm 、ta=0.4μm 、tox=1μm とした。エミ
ッタの高さは、1μm 固定である。
【0062】図22は、先端の曲率半径reをパラメー
タとして、テーパ角θとエミッタ先端に得られる最大電
界Emaxの関係を示している。テーパ角θが大きくな
ればなる程、即ちエミッタの頂角が小さくなればなる
程、最大電界Emaxが大きくなっている。また、re
=15nmよりも、re=10nmの方が3割程度、最
大電界Emaxが大きくなる。
タとして、テーパ角θとエミッタ先端に得られる最大電
界Emaxの関係を示している。テーパ角θが大きくな
ればなる程、即ちエミッタの頂角が小さくなればなる
程、最大電界Emaxが大きくなっている。また、re
=15nmよりも、re=10nmの方が3割程度、最
大電界Emaxが大きくなる。
【0063】図23は、ゲート電極厚taをパラメータ
として、エミッタ・ゲート電極間距離raと最大電界E
maxの関係を示している。エミッタ・ゲート電極間距
離raが小さい程、最大電界Emaxが大きくなること
が分かる。ゲート電極厚taが0.3μm の場合と0.
4μm の場合とでは、ほとんど有意差はない。以上の図
22及び図23のデータから、エミッタとしては頂角が
小さく且つ先端の鋭いウィスカー状のものが好ましいこ
とが分かる。
として、エミッタ・ゲート電極間距離raと最大電界E
maxの関係を示している。エミッタ・ゲート電極間距
離raが小さい程、最大電界Emaxが大きくなること
が分かる。ゲート電極厚taが0.3μm の場合と0.
4μm の場合とでは、ほとんど有意差はない。以上の図
22及び図23のデータから、エミッタとしては頂角が
小さく且つ先端の鋭いウィスカー状のものが好ましいこ
とが分かる。
【0064】図24は、より小さい範囲でのエミッタ・
ゲート電極間距離raと、最大電界Emax及びエミッ
タからの放射電流Jfnとの関係である。エミッタ・ゲ
ート間電圧は、Va=30V及びVa=40Vを選び、
エミッタ材料の仕事関数は4.5eVと仮定した。ra
=0.4μm のとき、Jfn=1.3A/cm2 の電流
を得るためには、Va=40Vとする必要がある。しか
し、ra=0.18μm にすると、Va=30Vまで下
げても、同じ放出電流が得られる。同一エミッタ・ゲー
ト間電圧であれば、距離raを小さくする程、放出電流
が増大することが分かる。
ゲート電極間距離raと、最大電界Emax及びエミッ
タからの放射電流Jfnとの関係である。エミッタ・ゲ
ート間電圧は、Va=30V及びVa=40Vを選び、
エミッタ材料の仕事関数は4.5eVと仮定した。ra
=0.4μm のとき、Jfn=1.3A/cm2 の電流
を得るためには、Va=40Vとする必要がある。しか
し、ra=0.18μm にすると、Va=30Vまで下
げても、同じ放出電流が得られる。同一エミッタ・ゲー
ト間電圧であれば、距離raを小さくする程、放出電流
が増大することが分かる。
【0065】図25及び図26は、ゲート電極とエミッ
タのz方向位置関係とエミッタ先端部の等電位線分布の
関係を示す。等電位線が密なところほど電界が強い。図
25は、ゲート電極のz方向中心位置からエミッタ先端
までの距離zgeが、zge=−0.3μm の場合である。
図26は、zge=0の場合である。
タのz方向位置関係とエミッタ先端部の等電位線分布の
関係を示す。等電位線が密なところほど電界が強い。図
25は、ゲート電極のz方向中心位置からエミッタ先端
までの距離zgeが、zge=−0.3μm の場合である。
図26は、zge=0の場合である。
【0066】図27は、上述のエミッタ・ゲート電極間
の位置関係、即ちz方向距離zgeをzge=−0.35μ
m から0.25μm まで変化させたときの、エミッタ先
端の最大電界強度Emaxの変化を示している。zge=
−0.1μm において、Emaxが極大値1.16×1
07 V/cmを示す。
の位置関係、即ちz方向距離zgeをzge=−0.35μ
m から0.25μm まで変化させたときの、エミッタ先
端の最大電界強度Emaxの変化を示している。zge=
−0.1μm において、Emaxが極大値1.16×1
07 V/cmを示す。
【0067】以上の実施例の効果を確認するため、シミ
ュレーションを行った。図28(a)は基板に形成する
凹部の形状を示す。各凹部は、1μm の深さを有する。
左の凹部は幅が0.6μm であり、中央の凹部は幅が
0.5μm であり、右の凹部は幅が0.4μm である。
アスペクト比は左から順に、1/0.6、1/0.5=
2、1/0.4=2.5となる。図28(b)は、図2
8(a)の各凹部をリフローさせた後の形状を示す。リ
フロー後の凹部上部の形状は直線で近似したテーパ形状
としている。
ュレーションを行った。図28(a)は基板に形成する
凹部の形状を示す。各凹部は、1μm の深さを有する。
左の凹部は幅が0.6μm であり、中央の凹部は幅が
0.5μm であり、右の凹部は幅が0.4μm である。
アスペクト比は左から順に、1/0.6、1/0.5=
2、1/0.4=2.5となる。図28(b)は、図2
8(a)の各凹部をリフローさせた後の形状を示す。リ
フロー後の凹部上部の形状は直線で近似したテーパ形状
としている。
【0068】図29(a)は基板に形成する凹部の他の
形状を示す。各凹部は、3μm の深さを有する。左の凹
部は幅が0.6μm であり、中央の凹部は幅が0.5μ
m であり、右の凹部は幅が0.4μm である。アスペク
ト比は左から順に、3/0.6=5、3/0.5=6、
3/0.4=7.5となる。図29(b)は、図29
(a)の各凹部をリフローさせた後の形状を示す。
形状を示す。各凹部は、3μm の深さを有する。左の凹
部は幅が0.6μm であり、中央の凹部は幅が0.5μ
m であり、右の凹部は幅が0.4μm である。アスペク
ト比は左から順に、3/0.6=5、3/0.5=6、
3/0.4=7.5となる。図29(b)は、図29
(a)の各凹部をリフローさせた後の形状を示す。
【0069】図30(a)(b)はそれぞれ図28
(a)(b)の基板上に厚さ約0.5μm のコンフォー
マルな膜を堆積した状態を、0.1μm 厚毎の等高線で
示す。基板全面に一様な厚さの膜が堆積していき、凹部
上端の角部は丸め込まれる。やがて凹部の左右側面上の
膜が互いに接するようになる。このとき、垂直側壁上の
膜は、一度に接するため間隙が一度に消滅し、左右から
合した膜の上端に下向きに尖った先端部が発生する。テ
ーパのない図30(a)では、初めて鋭い先端部が現れ
る位置は凹部上端の高さ位置であり、膜堆積を続けるに
従い先端部は上方に移動する。先端部が上方に移動する
につれて、先端部の頂角が次第に拡がる現象(鈍角化)
が生じる。
(a)(b)の基板上に厚さ約0.5μm のコンフォー
マルな膜を堆積した状態を、0.1μm 厚毎の等高線で
示す。基板全面に一様な厚さの膜が堆積していき、凹部
上端の角部は丸め込まれる。やがて凹部の左右側面上の
膜が互いに接するようになる。このとき、垂直側壁上の
膜は、一度に接するため間隙が一度に消滅し、左右から
合した膜の上端に下向きに尖った先端部が発生する。テ
ーパのない図30(a)では、初めて鋭い先端部が現れ
る位置は凹部上端の高さ位置であり、膜堆積を続けるに
従い先端部は上方に移動する。先端部が上方に移動する
につれて、先端部の頂角が次第に拡がる現象(鈍角化)
が生じる。
【0070】テーパが形成されている図30(b)の場
合、膜厚の増加と共に角部の曲率半径は次第に大きくな
り、テーパ面上の曲率半径は次第に小さくなる傾向が見
られる。但しテーパ面の幅が十分大きければ、鋭い先端
部が形成された後も、対向するテーパ面の形成する角度
以上には先端部頂角が拡がりにくく、鈍角化が抑制され
ている。厚さ0.5μm の等高線を見ると、テーパのな
い図30(a)では、凹みがかなり平坦化されているの
に対し、テーパを形成した図30(b)では、対向する
テーパ面のなす角度とほぼ等しい頂角を持つ先端部を有
する鋭い凹みが残っていることが分かる。従って、テー
パ側壁を形成した場合、小さな先端部頂角が得られる膜
厚範囲が広い。また図30(b)の例は、図30(a)
の例に比べて、凹部径が変化しても頂角の変化が少な
い。従って、図30(b)の方が凹部径の変化に対して
プロセスマージンが大きい。
合、膜厚の増加と共に角部の曲率半径は次第に大きくな
り、テーパ面上の曲率半径は次第に小さくなる傾向が見
られる。但しテーパ面の幅が十分大きければ、鋭い先端
部が形成された後も、対向するテーパ面の形成する角度
以上には先端部頂角が拡がりにくく、鈍角化が抑制され
ている。厚さ0.5μm の等高線を見ると、テーパのな
い図30(a)では、凹みがかなり平坦化されているの
に対し、テーパを形成した図30(b)では、対向する
テーパ面のなす角度とほぼ等しい頂角を持つ先端部を有
する鋭い凹みが残っていることが分かる。従って、テー
パ側壁を形成した場合、小さな先端部頂角が得られる膜
厚範囲が広い。また図30(b)の例は、図30(a)
の例に比べて、凹部径が変化しても頂角の変化が少な
い。従って、図30(b)の方が凹部径の変化に対して
プロセスマージンが大きい。
【0071】図30(b)において、初めて鋭い先端部
が現れる位置は、テーパ側壁と垂直側壁との境界の高さ
位置である。その後膜厚の増加と共に先端部の位置は上
昇する。鋭い先端部が出現した後、膜堆積を続けると、
図30(a)では急激に先端部が鈍角化するのに対し
て、図30(b)では先端部の鋭い形状を保ち続けてい
る。従って、先端部を形成したい高さ位置よりも下にテ
ーパ面下端を配置することが好ましい。ゲート電極を一
体形成する場合には、図7(b)あるいは図11(b)
に示すように、ゲート電極厚さの少なくとも上部にテー
パ面を形成することが好ましい。
が現れる位置は、テーパ側壁と垂直側壁との境界の高さ
位置である。その後膜厚の増加と共に先端部の位置は上
昇する。鋭い先端部が出現した後、膜堆積を続けると、
図30(a)では急激に先端部が鈍角化するのに対し
て、図30(b)では先端部の鋭い形状を保ち続けてい
る。従って、先端部を形成したい高さ位置よりも下にテ
ーパ面下端を配置することが好ましい。ゲート電極を一
体形成する場合には、図7(b)あるいは図11(b)
に示すように、ゲート電極厚さの少なくとも上部にテー
パ面を形成することが好ましい。
【0072】図30(b)においては、エミッタ先端の
位置は、zgeの負の範囲から、zge=0及びzgeが正の
範囲までをとることができる。一方、図30(a)の例
では、エミッタ先端の位置は、ゲート電極厚taに対し
て、zge>ta/2の範囲に制限される。従って、図3
0(a)に対して、図30(b)の方が設計の自由度が
大きい。
位置は、zgeの負の範囲から、zge=0及びzgeが正の
範囲までをとることができる。一方、図30(a)の例
では、エミッタ先端の位置は、ゲート電極厚taに対し
て、zge>ta/2の範囲に制限される。従って、図3
0(a)に対して、図30(b)の方が設計の自由度が
大きい。
【0073】図31(a)(b)はそれぞれ、図29
(a)(b)の基板に厚さ約1μm のコンフォーマルな
膜を堆積した時の様子を0.2μm 厚毎の等高線で示し
ている。全体的には図30(a)(b)と同様の傾向が
認められる。厚さ0.4μm 以上の等高線を見ると、テ
ーパのない図31(a)では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図31(b)では、
鋭い凹みが保存されていることが分かる。図31(b)
で最初に鋭い先端部が現れる位置は、図30(b)と同
様、テーパ側壁と垂直側壁との境界の高さ位置である。
なお、側壁が基板表面に立てた法線に対し、20度以
内、特に10度以内の場合には、先端部の振る舞いは垂
直側壁の場合と殆ど変わらない。従って、基板法線から
20度以内、特に10度以内の側壁は“ほぼ垂直”の側
壁ということができる。
(a)(b)の基板に厚さ約1μm のコンフォーマルな
膜を堆積した時の様子を0.2μm 厚毎の等高線で示し
ている。全体的には図30(a)(b)と同様の傾向が
認められる。厚さ0.4μm 以上の等高線を見ると、テ
ーパのない図31(a)では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図31(b)では、
鋭い凹みが保存されていることが分かる。図31(b)
で最初に鋭い先端部が現れる位置は、図30(b)と同
様、テーパ側壁と垂直側壁との境界の高さ位置である。
なお、側壁が基板表面に立てた法線に対し、20度以
内、特に10度以内の場合には、先端部の振る舞いは垂
直側壁の場合と殆ど変わらない。従って、基板法線から
20度以内、特に10度以内の側壁は“ほぼ垂直”の側
壁ということができる。
【0074】図32(a)(b)はそれぞれ、図28
(a)(b)の基板に、厚さ約1μmのノンコンフォー
マルな膜を堆積した時の様子を0.1μm 厚毎の等高線
で示している。なお、ノンコンフォーマルな膜堆積の条
件として、水平面上に厚さ1μm の膜が堆積したとき、
垂直側壁上端の上には厚さ0.9μm の膜が堆積するも
のとした。厚さ1μm の等高線を見ると、テーパのない
図32(a)では殆ど平坦化されているのに対し、テー
パを形成した図32(b)ではかなり鋭い凹みが残って
いることが分かる。図32(b)の場合、最初の鋭い先
端部位置は、テーパ側壁と垂直側壁の境界位置より上に
生じる。最初に形成される鋭い先端部は、極めて鋭いも
のとなっている。テーパのない図32(a)では、凹部
上面より上の位置で鋭い先端部が形成される。その先端
部形状は、局所的には鋭くても、広い範囲で見るとそれ
程鋭いものとなっていない。更に膜堆積を続けると、図
32(a)では急激に先端部が鈍角化するのに対し、図
32(b)では鋭い先端部形状が保たれる。図15〜図
18の実施例のように、テーパを形成したゲート電極層
上に犠牲膜を堆積する場合、ゲート電極の下半分に達す
るテーパ面を形成することが好ましい。
(a)(b)の基板に、厚さ約1μmのノンコンフォー
マルな膜を堆積した時の様子を0.1μm 厚毎の等高線
で示している。なお、ノンコンフォーマルな膜堆積の条
件として、水平面上に厚さ1μm の膜が堆積したとき、
垂直側壁上端の上には厚さ0.9μm の膜が堆積するも
のとした。厚さ1μm の等高線を見ると、テーパのない
図32(a)では殆ど平坦化されているのに対し、テー
パを形成した図32(b)ではかなり鋭い凹みが残って
いることが分かる。図32(b)の場合、最初の鋭い先
端部位置は、テーパ側壁と垂直側壁の境界位置より上に
生じる。最初に形成される鋭い先端部は、極めて鋭いも
のとなっている。テーパのない図32(a)では、凹部
上面より上の位置で鋭い先端部が形成される。その先端
部形状は、局所的には鋭くても、広い範囲で見るとそれ
程鋭いものとなっていない。更に膜堆積を続けると、図
32(a)では急激に先端部が鈍角化するのに対し、図
32(b)では鋭い先端部形状が保たれる。図15〜図
18の実施例のように、テーパを形成したゲート電極層
上に犠牲膜を堆積する場合、ゲート電極の下半分に達す
るテーパ面を形成することが好ましい。
【0075】図33(a)(b)はそれぞれ、図29
(a)(b)の基板に厚さ約2μm のノンコンフォーマ
ルな膜を堆積した状態を、0.2μm 厚毎の等高線で示
している。全体的に図32(a)(b)と同様の傾向が
認められる。厚さ0.4μm 以上の等高線を見ると、テ
ーパのない図33(a)では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図33(b)では鋭
い凹みが保存されていることが分かる。最初の鋭い先端
部が、テーパ側壁と垂直側壁の境界位置より上で生じる
ことは、図32(b)の場合と同様である。
(a)(b)の基板に厚さ約2μm のノンコンフォーマ
ルな膜を堆積した状態を、0.2μm 厚毎の等高線で示
している。全体的に図32(a)(b)と同様の傾向が
認められる。厚さ0.4μm 以上の等高線を見ると、テ
ーパのない図33(a)では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図33(b)では鋭
い凹みが保存されていることが分かる。最初の鋭い先端
部が、テーパ側壁と垂直側壁の境界位置より上で生じる
ことは、図32(b)の場合と同様である。
【0076】以上の図28〜図33のシミュレーション
結果から、リフロー処理により傾斜を与えるこの発明の
方法により、成膜する犠牲膜が薄くても、適切なエミ
ッタ型が得られること、凹部深さやマイグレーション
長が変化しても、エミッタ成形型の形状は大きく変化し
ないことが分かる。
結果から、リフロー処理により傾斜を与えるこの発明の
方法により、成膜する犠牲膜が薄くても、適切なエミ
ッタ型が得られること、凹部深さやマイグレーション
長が変化しても、エミッタ成形型の形状は大きく変化し
ないことが分かる。
【0077】
【発明の効果】以上述べたようにこの発明によれば、低
融点材料層に凹部を形成してこの低融点材料層をリフロ
ーさせ、凹部の少なくとも上部に滑らかな傾斜を与える
ことにより、微小エミッタの鋳型となる犠牲膜を堆積し
たときにクラックが入ることを効果的に防止することが
でき、先端が小さい曲率半径と頂角をもつ高性能の微小
冷陰極エミッタをもつ電界放射型素子を得ることができ
る。またこの発明によると、エミッタとゲートが自己整
合されて、且つ先端が小さい曲率半径と頂角をもつ高性
能のゲート電極付きの微小冷陰極エミッタをもつ電界放
射型素子を得ることができる。更にまた、エミッタとゲ
ート電極のz方向位置の自由度が大きくなり、エミッタ
とゲート電極のz方向位置の最適化が可能になる。
融点材料層に凹部を形成してこの低融点材料層をリフロ
ーさせ、凹部の少なくとも上部に滑らかな傾斜を与える
ことにより、微小エミッタの鋳型となる犠牲膜を堆積し
たときにクラックが入ることを効果的に防止することが
でき、先端が小さい曲率半径と頂角をもつ高性能の微小
冷陰極エミッタをもつ電界放射型素子を得ることができ
る。またこの発明によると、エミッタとゲートが自己整
合されて、且つ先端が小さい曲率半径と頂角をもつ高性
能のゲート電極付きの微小冷陰極エミッタをもつ電界放
射型素子を得ることができる。更にまた、エミッタとゲ
ート電極のz方向位置の自由度が大きくなり、エミッタ
とゲート電極のz方向位置の最適化が可能になる。
【図1】 この発明の一実施例のエミッタ製造工程を示
す。
す。
【図2】 同実施例の変形例を示す。
【図3】 同実施例の変形例を示す。
【図4】 同実施例の変形例を示す。
【図5】 他の実施例のエミッタ製造工程を示す。
【図6】 他の実施例のエミッタ製造工程を示す。
【図7】 他の実施例の電界放射型素子の製造工程を示
す。
す。
【図8】 同実施例の製造工程を示す。
【図9】 同実施例による電界放射型素子の構造を示
す。
す。
【図10】 他の実施例による電界放射型素子の構造を
示す。
示す。
【図11】 この発明の他の実施例の製造工程を示す。
【図12】 同実施例の製造工程を示す。
【図13】 同実施例による電界放射型素子構造を示
す。
す。
【図14】 他の実施例による電界放射型素子構造を示
す。
す。
【図15】 この発明の他の実施例の電界放射型素子の
製造工程を示す。
製造工程を示す。
【図16】 同実施例の製造工程を示す。
【図17】 この発明の他の実施例の製造工程を示す。
【図18】 同実施例の製造工程を示す。
【図19】 電界放射型素子のディスプレイへの応用例
を示す。
を示す。
【図20】 電界放射型素子のディスプレイへの応用例
を示す。
を示す。
【図21】 この発明の有効性を明らかにするためのデ
ータの条件を示す。
ータの条件を示す。
【図22】 最大電界強度と傾斜角の関係を示す。
【図23】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。
距離の関係を示す。
【図24】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。
距離の関係を示す。
【図25】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。
位線分布を示す。
【図26】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。
位線分布を示す。
【図27】 同じくエミッタ・ゲートの位置関係と最大
電界強度の関係を示す。
電界強度の関係を示す。
【図28】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。
ョン結果を示す。
【図29】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。
ョン結果を示す。
【図30】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。
ョン結果を示す。
【図31】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。
ョン結果を示す。
【図32】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。
ョン結果を示す。
【図33】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。
ョン結果を示す。
【図34】 従来例のエミッタ製造法を示す。
【図35】 従来例による膜堆積の様子を示す。
【図36】 従来例のエミッタ製造法を示す。
【図37】 従来例のエミッタ製造法を示す。
10…基板、11…低融点材料層、12…凹部、13…
犠牲膜、14…凹部、15…エミッタ電極膜、20…基
板、21…第1の導電膜、22…第1の絶縁膜、23…
凹部、24…第2の絶縁膜、25…凹部、26…第2の
導電膜、30…基板、40…基板、41…第1の導電
膜、42…凹部、43…絶縁膜、44…凹部、45…第
2の導電膜。
犠牲膜、14…凹部、15…エミッタ電極膜、20…基
板、21…第1の導電膜、22…第1の絶縁膜、23…
凹部、24…第2の絶縁膜、25…凹部、26…第2の
導電膜、30…基板、40…基板、41…第1の導電
膜、42…凹部、43…絶縁膜、44…凹部、45…第
2の導電膜。
フロントページの続き (56)参考文献 特開 平5−174703(JP,A) 特開 平4−71142(JP,A) 特表 平5−507580(JP,A) Steven M.Zimmerma n and Wayne T.Babi e,“A Fabrication M ethod for the Inte gration of Vacuum Microelectronic De vices”,IEEE TRANSA CTIONS ON ELECTRON DEVICES ,1991年8月,第38 巻,第10号,p.2294−2303 (58)調査した分野(Int.Cl.7,DB名) H01J 9/02 H01J 1/30
Claims (6)
- 【請求項1】 基板の表面に形成された低融点材料層に
凹部を形成する工程と、 前記低融点材料層をリフローさせて前記凹部の上部側壁
に傾斜を与える工程と、 前記凹部を覆うように犠牲膜を堆積する工程と、 前記犠牲膜上に導電膜を堆積してエミッタを形成する工
程と、 前記エミッタをその下の不要な材料をエッチング除去し
て露出させる工程とを有することを特徴とする電界放射
型素子の製造方法。 - 【請求項2】 基板の表面にゲート電極となる第1の導
電膜を堆積する工程と、 前記第1の導電膜が堆積された基板上に低融点材料から
なる第1の絶縁膜を堆積する工程と、 前記第1の絶縁膜に前記第1の導電膜に達する凹部を形
成する工程と、 前記第1の絶縁膜をリフローさせて前記凹部の上部側壁
に傾斜を与える工程と、 前記第1の絶縁膜をマスクとして前記第1の導電膜を選
択エッチングしてゲート電極をパターン形成する工程
と、 前記凹部を覆うように第2の絶縁膜を堆積する工程と、 前記第2の絶縁膜上に第2の導電膜を堆積してエミッタ
を形成する工程と、 前記第2の絶縁膜のうち少なくとも前記エミッタの先端
部周囲にある部分を選択的にエッチング除去する工程と
を有することを特徴とする電界放射型素子の製造方法。 - 【請求項3】 基板の表面にゲート電極となる低融点材
料からなる第1の導電膜を堆積する工程と、 前記第1の導電膜に前記基板に達する凹部を形成する工
程と、 前記第1の導電膜をリフローさせて前記凹部の上部側壁
に傾斜を与える工程と、 前記凹部を覆うように絶縁膜を堆積する工程と、 前記絶縁膜上に第2の導電膜を堆積してエミッタを形成
する工程と、 前記絶縁膜のうち少なくとも前記エミッタの先端部周囲
にある部分を選択的にエッチング除去する工程とを有す
ることを特徴とする電界放射型素子の製造方法。 - 【請求項4】 前記低融点材料層は、PSG又はBPS
Gからなり、850℃〜1050℃で加熱してリフロー
させることを特徴とする請求項1記載の電界放射型素子
の製造方法。 - 【請求項5】 前記低融点材料層は、最上層を最も低融
点材料とした多層構造であることを特徴とする請求項1
記載の電界放射型素子の製造方法。 - 【請求項6】 前記低融点材料層は、不純物を高濃度に
熱拡散又はイオン注入して得られる不純物ドープ層であ
ることを特徴とする請求項1記載の電界放射型素子の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29750595A JP3097526B2 (ja) | 1994-10-21 | 1995-10-20 | 電界放射型素子の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28255694 | 1994-10-21 | ||
JP6-282556 | 1994-10-21 | ||
JP29750595A JP3097526B2 (ja) | 1994-10-21 | 1995-10-20 | 電界放射型素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08212915A JPH08212915A (ja) | 1996-08-20 |
JP3097526B2 true JP3097526B2 (ja) | 2000-10-10 |
Family
ID=26554651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29750595A Expired - Fee Related JP3097526B2 (ja) | 1994-10-21 | 1995-10-20 | 電界放射型素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3097526B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5162104B2 (ja) * | 2006-05-19 | 2013-03-13 | セイコーインスツル株式会社 | 相互接続部材の製造方法 |
-
1995
- 1995-10-20 JP JP29750595A patent/JP3097526B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
Steven M.Zimmerman and Wayne T.Babie,"A Fabrication Method for the Integration of Vacuum Microelectronic Devices",IEEE TRANSACTIONS ON ELECTRON DEVICES ,1991年8月,第38巻,第10号,p.2294−2303 |
Also Published As
Publication number | Publication date |
---|---|
JPH08212915A (ja) | 1996-08-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |