JP3094759B2 - 楽音信号分配処理装置 - Google Patents
楽音信号分配処理装置Info
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- JP3094759B2 JP3094759B2 JP05283826A JP28382693A JP3094759B2 JP 3094759 B2 JP3094759 B2 JP 3094759B2 JP 05283826 A JP05283826 A JP 05283826A JP 28382693 A JP28382693 A JP 28382693A JP 3094759 B2 JP3094759 B2 JP 3094759B2
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Description
【0001】
【産業上の利用分野】この発明は、複数のチャンネルに
時分割された複数の楽音信号を複数系列の出力ラインの
中の任意のラインに選択的に出力することのできる楽音
信号分配処理装置に関する。
時分割された複数の楽音信号を複数系列の出力ラインの
中の任意のラインに選択的に出力することのできる楽音
信号分配処理装置に関する。
【0002】
【従来の技術】従来、電子楽器等で使用される楽音信号
分配処理装置は、チャンネル時分割された楽音信号を入
力し、その中の任意のチャンネルの楽音信号を合成して
複数の出力ラインの中の任意のラインから出力するもの
である。図10は、従来の楽音信号分配処理装置の概略
構成を示す図である。図10から明らかなように従来の
楽音信号分配処理装置は、8本の出力ラインL1〜L8
に対応して設けられた乗算器A1〜A8と、この乗算器
A1〜A8からの出力を累算するアキュムレータACC
1〜ACC8と、時分割チャンネルに対応した係数を乗
算器A1〜A8に与える係数レジスタA9とから構成さ
れる。
分配処理装置は、チャンネル時分割された楽音信号を入
力し、その中の任意のチャンネルの楽音信号を合成して
複数の出力ラインの中の任意のラインから出力するもの
である。図10は、従来の楽音信号分配処理装置の概略
構成を示す図である。図10から明らかなように従来の
楽音信号分配処理装置は、8本の出力ラインL1〜L8
に対応して設けられた乗算器A1〜A8と、この乗算器
A1〜A8からの出力を累算するアキュムレータACC
1〜ACC8と、時分割チャンネルに対応した係数を乗
算器A1〜A8に与える係数レジスタA9とから構成さ
れる。
【0003】係数レジスタA9は、乗算器A1〜A8に
応じた数のレジスタ領域SND1(k)〜SND8
(k)を有し、時分割チャンネルに対応した係数を時系
列的に順次乗算器A1〜A8に出力する。ここで、kは
時分割チャンネルの番号を示す。従って、レジスタ領域
SND1(1)は、第1番目のチャンネルの係数であ
り、乗算器A1に与えられるものである。
応じた数のレジスタ領域SND1(k)〜SND8
(k)を有し、時分割チャンネルに対応した係数を時系
列的に順次乗算器A1〜A8に出力する。ここで、kは
時分割チャンネルの番号を示す。従って、レジスタ領域
SND1(1)は、第1番目のチャンネルの係数であ
り、乗算器A1に与えられるものである。
【0004】例えば、図10において時分割チャンネル
数を16(k=1〜16)とし、第1番目から第4番目
のチャンネルの楽音信号を出力ラインL1から、第5番
目から第8番目のチャンネルの楽音信号を出力ラインL
2から、第9番目から第12番目のチャンネルの楽音信
号を出力ラインL3から、第13番目から第16番目の
チャンネルの楽音信号を出力ラインL4からそれぞれ出
力し、出力ラインL5〜L8からは何も出力しない場合
には、係数レジスタA9に設定される各係数は次のよう
になる。
数を16(k=1〜16)とし、第1番目から第4番目
のチャンネルの楽音信号を出力ラインL1から、第5番
目から第8番目のチャンネルの楽音信号を出力ラインL
2から、第9番目から第12番目のチャンネルの楽音信
号を出力ラインL3から、第13番目から第16番目の
チャンネルの楽音信号を出力ラインL4からそれぞれ出
力し、出力ラインL5〜L8からは何も出力しない場合
には、係数レジスタA9に設定される各係数は次のよう
になる。
【0005】出力ラインL1の出力に関係するレジスタ
領域SND1(1)〜SND1(4)には、所定の係数
が設定され、これ以外のレジスタ領域SND1(5)〜
SND1(16)には係数0が設定される。同様に、レ
ジスタ領域SND2(5)〜SND2(8)、SND3
(9)〜SND3(12)、SND4(13)〜SND
4(16)には所定の係数が設定され、これ以外のレジ
スタ領域SND2(1)〜SND2(4)、SND2
(9)〜SND2(16)、SND3(1)〜SND3
(8)、SND3(13)〜SND3(16)、SND
4(1)〜SND4(12)、SND5(1)〜SND
5(16)、SND6(1)〜SND6(16)、SN
D7(1)〜SND7(16)、SND8(1)〜SN
D8(16)には係数0が設定される。
領域SND1(1)〜SND1(4)には、所定の係数
が設定され、これ以外のレジスタ領域SND1(5)〜
SND1(16)には係数0が設定される。同様に、レ
ジスタ領域SND2(5)〜SND2(8)、SND3
(9)〜SND3(12)、SND4(13)〜SND
4(16)には所定の係数が設定され、これ以外のレジ
スタ領域SND2(1)〜SND2(4)、SND2
(9)〜SND2(16)、SND3(1)〜SND3
(8)、SND3(13)〜SND3(16)、SND
4(1)〜SND4(12)、SND5(1)〜SND
5(16)、SND6(1)〜SND6(16)、SN
D7(1)〜SND7(16)、SND8(1)〜SN
D8(16)には係数0が設定される。
【0006】
【発明が解決しようとする課題】ところが、従来の楽音
信号分配処理装置は、出力ライン毎に乗算器を設けなけ
ればならないため、出力ラインの数が多くなるとそれに
応じて乗算器の数が増加し、回路規模が大きくなるとい
う問題を有する。また、従来の楽音信号分配処理装置
は、出力ライン毎に乗算器を有するが、上述のように楽
音信号を出力しないラインにおいては、その乗算器の乗
算係数は全て0であるから、このような出力ラインに関
しては乗算器の存在自体が無意味である。また、1個の
乗算器を用いて、チャンネル時分割された楽音信号の各
チャンネルをさらに出力ライン数と同じ数のタイムスロ
ットに時分割して、従来と同様にして任意のチャンネル
の楽音信号を合成して複数の出力ラインの中の任意のラ
インから出力することが考えられる。しかしながら、こ
の場合でも、前述のように楽音信号を出力しないライン
に対応するタイムスロットの乗算係数は全て0であるか
ら、このような出力ラインに関しては、そのタイムスロ
ットの存在が無意味である。
信号分配処理装置は、出力ライン毎に乗算器を設けなけ
ればならないため、出力ラインの数が多くなるとそれに
応じて乗算器の数が増加し、回路規模が大きくなるとい
う問題を有する。また、従来の楽音信号分配処理装置
は、出力ライン毎に乗算器を有するが、上述のように楽
音信号を出力しないラインにおいては、その乗算器の乗
算係数は全て0であるから、このような出力ラインに関
しては乗算器の存在自体が無意味である。また、1個の
乗算器を用いて、チャンネル時分割された楽音信号の各
チャンネルをさらに出力ライン数と同じ数のタイムスロ
ットに時分割して、従来と同様にして任意のチャンネル
の楽音信号を合成して複数の出力ラインの中の任意のラ
インから出力することが考えられる。しかしながら、こ
の場合でも、前述のように楽音信号を出力しないライン
に対応するタイムスロットの乗算係数は全て0であるか
ら、このような出力ラインに関しては、そのタイムスロ
ットの存在が無意味である。
【0007】この発明は上述の点に鑑みてなされたもの
であり、出力ライン毎に乗算器を設けたり、出力ライン
毎にタイムスロットを設定しなくても、任意の出力ライ
ンに任意のチャンネルの楽音信号を選択的に出力するこ
とのできる楽音信号分配処理装置を提供することを目的
とする。
であり、出力ライン毎に乗算器を設けたり、出力ライン
毎にタイムスロットを設定しなくても、任意の出力ライ
ンに任意のチャンネルの楽音信号を選択的に出力するこ
とのできる楽音信号分配処理装置を提供することを目的
とする。
【0008】
【課題を解決するための手段】 この発明に係る楽音信
号分配処理装置は、複数チャンネルに時分割処理された
楽音信号を入力する楽音信号入力手段と、前記チャンネ
ルをさらに所定数L個のタイムスロットに時分割して動
作し、前記L個の中のM(ただし、Mは1以上L以下の
整数)個のタイムスロットを使用して、前記各チャンネ
ルの楽音信号に対して個別の係数を乗算してM個の系列
の楽音信号を出力する乗算手段と、この乗算手段から出
力されるM個の系列の楽音信号を、複数N(ただし、N
はMより大きい整数)個の処理系列の中の1又は複数の
系列にそれぞれ選択的に分配する分配手段とを備え、上
記乗算手段の各チャンネルのタイムスロットの数Lが、
上記系列数のMよりも大きく、L個のタイムスロットの
中の残り(L−M個)のタイムスロットは、楽音の音色
制御処理、補間処理、残響付与処理、変調処理、エフェ
クタ処理の内の少なくとも1つの処理に利用されるよう
に構成されている。さらに、この発明に係る楽音信号分
配処理装置は、上記分配手段により上記N個の処理系列
に選択的に分配された楽音信号を上記N個の処理系列の
それぞれに関して上記複数の時分割チャンネルにわたり
累算する累算手段を含んで構成されている。
号分配処理装置は、複数チャンネルに時分割処理された
楽音信号を入力する楽音信号入力手段と、前記チャンネ
ルをさらに所定数L個のタイムスロットに時分割して動
作し、前記L個の中のM(ただし、Mは1以上L以下の
整数)個のタイムスロットを使用して、前記各チャンネ
ルの楽音信号に対して個別の係数を乗算してM個の系列
の楽音信号を出力する乗算手段と、この乗算手段から出
力されるM個の系列の楽音信号を、複数N(ただし、N
はMより大きい整数)個の処理系列の中の1又は複数の
系列にそれぞれ選択的に分配する分配手段とを備え、上
記乗算手段の各チャンネルのタイムスロットの数Lが、
上記系列数のMよりも大きく、L個のタイムスロットの
中の残り(L−M個)のタイムスロットは、楽音の音色
制御処理、補間処理、残響付与処理、変調処理、エフェ
クタ処理の内の少なくとも1つの処理に利用されるよう
に構成されている。さらに、この発明に係る楽音信号分
配処理装置は、上記分配手段により上記N個の処理系列
に選択的に分配された楽音信号を上記N個の処理系列の
それぞれに関して上記複数の時分割チャンネルにわたり
累算する累算手段を含んで構成されている。
【0009】
【作用】 音源は、楽音信号の同時発音を行うために、
楽音信号を時分割処理して複数のチャンネルから出力す
る。楽音信号入力手段は、このような音源等から出力さ
れる楽音信号を入力する。乗算手段は、楽音信号の各チ
ャンネルをさらに所定数L個のタイムスロットに時分割
して動作する。そして、乗算手段はL個の中のM個のタ
イムスロットを使用して各チャンネルの楽音信号に対し
て個別の係数を乗算してM個の系列の楽音信号を出力す
る。例えば、楽音信号入力手段が16チャンネルに時分
割された楽音信号を入力している場合には、乗算手段は
各チャンネルをさらに8スロットに時分割して動作す
る。すなわち、乗算手段は楽音信号を128(16×
8)チャンネル相当で時分割処理し、その8スロットの
中の5つのタイムスロットを使用して、個別の係数を楽
音信号に乗算して、5個の系列の楽音信号を出力する。
分配手段は、乗算手段から出力されるM個の系列の楽音
信号を、複数N(ただしN>M)個の処理系列の中の1
又は複数の系列にそれぞれ選択的に分配する。すなわ
ち、乗算手段から出力される楽音信号はM個の系列であ
り、出力ライン数はそれよりも多いN個であるから分配
手段は乗算手段から出力されるM個の系列の楽音信号を
N個の処理系列のどこから出力するかを制御している。
これによって、出力ライン毎に乗算器をそれぞれ設ける
必要がないため、装置構成を簡略化することができ、ま
た、各出力ライン毎に時分割タイムスロットをそれぞれ
設定して1つの乗算器を時分割共用することがないた
め、乗算タイムスロットが無駄に費やされることもな
く、任意の出力ラインに任意のチャンネルの楽音信号を
選択的に出力することができる。また、この発明では、
乗算手段の各チャンネルのタイムスロットの数Lが、上
記系列数のMよりも大きく、L個のタイムスロットの中
の残り(L−M個)のタイムスロットは、楽音の音色制
御処理、補間処理、残響付与処理、変調処理、エフェク
タ処理の内の少なくとも1つの処理に利用されるように
なっているので、乗算手段を単なる楽音信号に対する各
出力系列毎の係数演算と分配だけでなくその他の処理に
も効率的に利用することができる。さらに、この発明で
は、分配手段によりN個の処理系列に選択的に分配され
た楽音信号をN個の処理系列のそれぞれに関して複数の
時分割チャンネルにわたり累算する累算手段を含むの
で、任意の出力ラインから任意のチャンネルの楽音信号
を同時に発音することができる。なお、上記乗算手段の
各チャンネルのタイムスロットの数Lが、上記系列数の
Mと同じであってもよい。また、上記分配手段は、上記
N個の処理系列のそれぞれに関して上記M個の系列の楽
音信号の中から1つを任意に指定する指定手段を含み、
上記N個の処理系列において、指定された楽音信号を分
配してもよい。
楽音信号を時分割処理して複数のチャンネルから出力す
る。楽音信号入力手段は、このような音源等から出力さ
れる楽音信号を入力する。乗算手段は、楽音信号の各チ
ャンネルをさらに所定数L個のタイムスロットに時分割
して動作する。そして、乗算手段はL個の中のM個のタ
イムスロットを使用して各チャンネルの楽音信号に対し
て個別の係数を乗算してM個の系列の楽音信号を出力す
る。例えば、楽音信号入力手段が16チャンネルに時分
割された楽音信号を入力している場合には、乗算手段は
各チャンネルをさらに8スロットに時分割して動作す
る。すなわち、乗算手段は楽音信号を128(16×
8)チャンネル相当で時分割処理し、その8スロットの
中の5つのタイムスロットを使用して、個別の係数を楽
音信号に乗算して、5個の系列の楽音信号を出力する。
分配手段は、乗算手段から出力されるM個の系列の楽音
信号を、複数N(ただしN>M)個の処理系列の中の1
又は複数の系列にそれぞれ選択的に分配する。すなわ
ち、乗算手段から出力される楽音信号はM個の系列であ
り、出力ライン数はそれよりも多いN個であるから分配
手段は乗算手段から出力されるM個の系列の楽音信号を
N個の処理系列のどこから出力するかを制御している。
これによって、出力ライン毎に乗算器をそれぞれ設ける
必要がないため、装置構成を簡略化することができ、ま
た、各出力ライン毎に時分割タイムスロットをそれぞれ
設定して1つの乗算器を時分割共用することがないた
め、乗算タイムスロットが無駄に費やされることもな
く、任意の出力ラインに任意のチャンネルの楽音信号を
選択的に出力することができる。また、この発明では、
乗算手段の各チャンネルのタイムスロットの数Lが、上
記系列数のMよりも大きく、L個のタイムスロットの中
の残り(L−M個)のタイムスロットは、楽音の音色制
御処理、補間処理、残響付与処理、変調処理、エフェク
タ処理の内の少なくとも1つの処理に利用されるように
なっているので、乗算手段を単なる楽音信号に対する各
出力系列毎の係数演算と分配だけでなくその他の処理に
も効率的に利用することができる。さらに、この発明で
は、分配手段によりN個の処理系列に選択的に分配され
た楽音信号をN個の処理系列のそれぞれに関して複数の
時分割チャンネルにわたり累算する累算手段を含むの
で、任意の出力ラインから任意のチャンネルの楽音信号
を同時に発音することができる。なお、上記乗算手段の
各チャンネルのタイムスロットの数Lが、上記系列数の
Mと同じであってもよい。また、上記分配手段は、上記
N個の処理系列のそれぞれに関して上記M個の系列の楽
音信号の中から1つを任意に指定する指定手段を含み、
上記N個の処理系列において、指定された楽音信号を分
配してもよい。
【0010】
【実施例】以下、この発明の実施例を添付図面に従って
詳細に説明する。図2はこの発明に係る楽音信号分配処
理装置を内蔵した音源回路を有する電子楽器のハードブ
ロックを示す図である。マイクロプロセッサユニット
(CPU)20は、この電子楽器全体の動作を制御する
ものである。このCPU20に対して、データ及びアド
レスバス28を介してROM21、RAM22、演奏入
力手段23、表示器24、パネルスイッチ25、音源回
路26及びエフェクタ27が接続されている。
詳細に説明する。図2はこの発明に係る楽音信号分配処
理装置を内蔵した音源回路を有する電子楽器のハードブ
ロックを示す図である。マイクロプロセッサユニット
(CPU)20は、この電子楽器全体の動作を制御する
ものである。このCPU20に対して、データ及びアド
レスバス28を介してROM21、RAM22、演奏入
力手段23、表示器24、パネルスイッチ25、音源回
路26及びエフェクタ27が接続されている。
【0011】ROM21はCPU20の各種プログラム
やデータを格納するものであり、リードオンリーメモリ
(ROM)で構成されている。RAM22は、演奏情報
やCPU20がプログラムを実行する際に発生する各種
データを一時的に記憶するものであり、ランダムアクセ
スメモリ(RAM)の所定のアドレス領域がそれぞれ割
り当てられ、レジスタ及びフラグとして利用される。
やデータを格納するものであり、リードオンリーメモリ
(ROM)で構成されている。RAM22は、演奏情報
やCPU20がプログラムを実行する際に発生する各種
データを一時的に記憶するものであり、ランダムアクセ
スメモリ(RAM)の所定のアドレス領域がそれぞれ割
り当てられ、レジスタ及びフラグとして利用される。
【0012】演奏入力手段23は、音楽演奏のための基
本的な操作子であり、例えば発音すべき楽音の音高を選
択するための複数の鍵を備えた鍵盤等である。また、演
奏入力手段23として、外部に設けられたMIDI装置
等からMIDI規格のデータを入力するものでもよい。
演奏入力手段23は押鍵に対応したキーオンイベント情
報やベロシティ情報、離鍵に対応したキーオフイベント
情報等を入力する。これらのキーオンイベント情報、キ
ーオフイベント情報及びベロシティ情報はMIDI規格
で表現されておりキーコードや割当てチャンネルを示す
データをも含む。演奏入力手段23の代わりにコンピュ
ータ等を接続し、所望の演奏情報を入力するようにして
もよい。
本的な操作子であり、例えば発音すべき楽音の音高を選
択するための複数の鍵を備えた鍵盤等である。また、演
奏入力手段23として、外部に設けられたMIDI装置
等からMIDI規格のデータを入力するものでもよい。
演奏入力手段23は押鍵に対応したキーオンイベント情
報やベロシティ情報、離鍵に対応したキーオフイベント
情報等を入力する。これらのキーオンイベント情報、キ
ーオフイベント情報及びベロシティ情報はMIDI規格
で表現されておりキーコードや割当てチャンネルを示す
データをも含む。演奏入力手段23の代わりにコンピュ
ータ等を接続し、所望の演奏情報を入力するようにして
もよい。
【0013】表示器24は、CPU20の制御状態、設
定データの内容等の各種の情報を表示するものであり、
液晶表示パネル(LCD)等で構成される。パネルスイ
ッチ25は、音色、音量、効果等を選択・設定・制御す
るための各種操作子(音色選択スイッチ、音量制御スイ
ッチ、効果設定スイッチ等)を含んで構成される。
定データの内容等の各種の情報を表示するものであり、
液晶表示パネル(LCD)等で構成される。パネルスイ
ッチ25は、音色、音量、効果等を選択・設定・制御す
るための各種操作子(音色選択スイッチ、音量制御スイ
ッチ、効果設定スイッチ等)を含んで構成される。
【0014】音源回路26は、複数のチャンネルで楽音
信号の同時発生が可能であり、データ及びアドレスバス
28を経由して与えられた演奏情報(MIDI規格に準
拠したデータ)を入力し、このデータに基づき楽音信号
を発生する。音源回路26は、この発明に係る楽音信号
分配処理装置を内蔵しており、任意のチャンネルの楽音
信号を合成して4本の出力ラインの中の任意のラインか
ら出力するようになっている。なお、1本の出力ライン
からは2種類の楽音信号が時分割で交互に出力されるの
で、実際には出力ラインは8本分存在することとなる。
信号の同時発生が可能であり、データ及びアドレスバス
28を経由して与えられた演奏情報(MIDI規格に準
拠したデータ)を入力し、このデータに基づき楽音信号
を発生する。音源回路26は、この発明に係る楽音信号
分配処理装置を内蔵しており、任意のチャンネルの楽音
信号を合成して4本の出力ラインの中の任意のラインか
ら出力するようになっている。なお、1本の出力ライン
からは2種類の楽音信号が時分割で交互に出力されるの
で、実際には出力ラインは8本分存在することとなる。
【0015】音源回路26における楽音信号発生方式は
いかなるものを用いてもよい。例えば、発生すべき楽音
の音高に対応して変化するアドレスデータに応じて波形
メモリに記憶した楽音波形サンプル値データを順次読み
出すメモリ読み出し方式、又は上記アドレスデータを位
相角パラメータデータとして所定の周波数変調演算を実
行して楽音波形サンプル値データを求めるFM方式、あ
るいは上記アドレスデータを位相角パラメータデータと
して所定の振幅変調演算を実行して楽音波形サンプル値
データを求めるAM方式等の公知の方式を適宜採用して
もよい。なお、この実施例では、メモリ読み出し方式に
ついて説明する。
いかなるものを用いてもよい。例えば、発生すべき楽音
の音高に対応して変化するアドレスデータに応じて波形
メモリに記憶した楽音波形サンプル値データを順次読み
出すメモリ読み出し方式、又は上記アドレスデータを位
相角パラメータデータとして所定の周波数変調演算を実
行して楽音波形サンプル値データを求めるFM方式、あ
るいは上記アドレスデータを位相角パラメータデータと
して所定の振幅変調演算を実行して楽音波形サンプル値
データを求めるAM方式等の公知の方式を適宜採用して
もよい。なお、この実施例では、メモリ読み出し方式に
ついて説明する。
【0016】エフェクタ27は、データ及びアドレスバ
ス28を介してエフェクトデータを入力し、音源回路2
6からの楽音信号に対して時分割動作により複数の効果
付与処理を行い、ステレオ(右チャンネル用及び左チャ
ンネル用)の楽音信号を出力する。D/A変換器29R
及び29Lは、エフェクタ27からのデジタルの楽音信
号をアナログ信号に変換して、サウンドシステム2AR
及び2ALに出力する。サウンドシステム2AR及び2
ALはD/A変換器29R及び29Lからのアナログの
楽音信号をアンプ及びスピーカを介して発音するもので
ある。
ス28を介してエフェクトデータを入力し、音源回路2
6からの楽音信号に対して時分割動作により複数の効果
付与処理を行い、ステレオ(右チャンネル用及び左チャ
ンネル用)の楽音信号を出力する。D/A変換器29R
及び29Lは、エフェクタ27からのデジタルの楽音信
号をアナログ信号に変換して、サウンドシステム2AR
及び2ALに出力する。サウンドシステム2AR及び2
ALはD/A変換器29R及び29Lからのアナログの
楽音信号をアンプ及びスピーカを介して発音するもので
ある。
【0017】次に、CPU20によって実行される図2
の電子楽器の処理の一例を図3及び図4に示したフロー
チャートに基づいて説明する。図3はCPU20が処理
するメインルーチンの一例を示すフローチャート図であ
る。以下、メインルーチンの処理をステップ順に説明す
る。
の電子楽器の処理の一例を図3及び図4に示したフロー
チャートに基づいて説明する。図3はCPU20が処理
するメインルーチンの一例を示すフローチャート図であ
る。以下、メインルーチンの処理をステップ順に説明す
る。
【0018】ステップ31:まず、電源が投入される
と、CPU20はROM21に格納されている制御プロ
グラムに応じた処理を開始し、RAM22内の各種レジ
スタ及びフラグ等を初期設定する。 ステップ32:演奏入力手段23から入力される演奏情
報に応じた演奏処理を行う。この演奏処理の詳細につい
ては後述する。
と、CPU20はROM21に格納されている制御プロ
グラムに応じた処理を開始し、RAM22内の各種レジ
スタ及びフラグ等を初期設定する。 ステップ32:演奏入力手段23から入力される演奏情
報に応じた演奏処理を行う。この演奏処理の詳細につい
ては後述する。
【0019】ステップ33:エディットするMIDIの
チャンネル番号をチャンネルレジスタiに格納する。 ステップ34:何をエディットするのか対応するエディ
ットモードを指定する。この実施例では、エディットモ
ードとして音色エディットモード、送出データエディッ
トモード、エフェクタエディットモード、その他のエデ
ィットモードがある。
チャンネル番号をチャンネルレジスタiに格納する。 ステップ34:何をエディットするのか対応するエディ
ットモードを指定する。この実施例では、エディットモ
ードとして音色エディットモード、送出データエディッ
トモード、エフェクタエディットモード、その他のエデ
ィットモードがある。
【0020】ステップ35:前のステップ34で指定さ
れたエディットモードが何であるかを判別し、それに応
じた処理を選択する。 ステップ36:音色エディットモードでは、チャンネル
レジスタiに対応したMIDIチャンネルの音色を選択
したり、既に作成済みの音色をエディットしたりする。
れたエディットモードが何であるかを判別し、それに応
じた処理を選択する。 ステップ36:音色エディットモードでは、チャンネル
レジスタiに対応したMIDIチャンネルの音色を選択
したり、既に作成済みの音色をエディットしたりする。
【0021】ステップ37:送出データエディットモー
ドでは、チャンネルレジスタiに対応したMIDIチャ
ンネルのセンドレベルと出力ラインを設定する。すなわ
ち、ここでは音源回路26から出力される各チャンネル
の楽音信号の5つのレベルと、音源回路26からエフェ
クタ27へ送出する出力ラインに乗せる信号を各チャン
ネルの楽音に対する5つのレベルの乗算結果の中から設
定する。 ステップ38:エフェクタ27の各種パラメータの設定
処理を行う。 ステップ39:その他のエディット処理を行う。
ドでは、チャンネルレジスタiに対応したMIDIチャ
ンネルのセンドレベルと出力ラインを設定する。すなわ
ち、ここでは音源回路26から出力される各チャンネル
の楽音信号の5つのレベルと、音源回路26からエフェ
クタ27へ送出する出力ラインに乗せる信号を各チャン
ネルの楽音に対する5つのレベルの乗算結果の中から設
定する。 ステップ38:エフェクタ27の各種パラメータの設定
処理を行う。 ステップ39:その他のエディット処理を行う。
【0022】図4は、図3の演奏処理の詳細の一例を示
すフローチャート図である。以下、この演奏処理をステ
ップ順に説明する。 ステップ41:演奏入力手段23から演奏イベントが入
力されたかどうかを判定し、演奏イベント有り(YE
S)の場合は次のステップ42に進み、そうでない(N
O)場合は図3のメインルーチンにリターンする。 ステップ42:演奏イベントがノートオンかどうかを判
定し、ノートオン(YES)の場合はステップ43〜4
7の処理を実行し、そうでない(NO)場合はステップ
48に進む。
すフローチャート図である。以下、この演奏処理をステ
ップ順に説明する。 ステップ41:演奏入力手段23から演奏イベントが入
力されたかどうかを判定し、演奏イベント有り(YE
S)の場合は次のステップ42に進み、そうでない(N
O)場合は図3のメインルーチンにリターンする。 ステップ42:演奏イベントがノートオンかどうかを判
定し、ノートオン(YES)の場合はステップ43〜4
7の処理を実行し、そうでない(NO)場合はステップ
48に進む。
【0023】ステップ43:MIDIのチャンネル番号
をMIDIチャンネルレジスタMCに格納し、ノートオ
ンに対応するノート番号(音高を示すデータ)をノート
番号レジスタNNに格納する。 ステップ44:音源回路26の発音チャンネルのいずれ
かに新規の発音割当てを行い、割り当てられた発音チャ
ンネルをアサインチャンネルレジスタACに格納する。 ステップ45:MIDIチャンネルレジスタMCのチャ
ンネルにステップ36で設定された音色でノート番号レ
ジスタNNのノートに対応した音高の楽音を発音するよ
うに音源回路26のアサインチャンネルレジスタACの
発音チャンネルに準備する。
をMIDIチャンネルレジスタMCに格納し、ノートオ
ンに対応するノート番号(音高を示すデータ)をノート
番号レジスタNNに格納する。 ステップ44:音源回路26の発音チャンネルのいずれ
かに新規の発音割当てを行い、割り当てられた発音チャ
ンネルをアサインチャンネルレジスタACに格納する。 ステップ45:MIDIチャンネルレジスタMCのチャ
ンネルにステップ36で設定された音色でノート番号レ
ジスタNNのノートに対応した音高の楽音を発音するよ
うに音源回路26のアサインチャンネルレジスタACの
発音チャンネルに準備する。
【0024】ステップ46:MIDIチャンネルレジス
タMCのチャンネルにステップ37で設定されたセンド
レベルと送出ラインのデータをアサインチャンネルレジ
スタACの発音チャンネルに準備する。 ステップ47:アサインチャンネルレジスタACの発音
チャンネルにノートオンを送出する。
タMCのチャンネルにステップ37で設定されたセンド
レベルと送出ラインのデータをアサインチャンネルレジ
スタACの発音チャンネルに準備する。 ステップ47:アサインチャンネルレジスタACの発音
チャンネルにノートオンを送出する。
【0025】ステップ48:演奏イベントがアフタタッ
チかどうかを判定し、アフタタッチ(YES)の場合は
ステップ49,4Aの処理を実行し、そうでない(N
O)場合はステップ4Bに進む。 ステップ49:MIDIのチャンネル番号をMIDIチ
ャンネルレジスタMCに格納し、アフタタッチをアフタ
タッチレジスタATに格納する。
チかどうかを判定し、アフタタッチ(YES)の場合は
ステップ49,4Aの処理を実行し、そうでない(N
O)場合はステップ4Bに進む。 ステップ49:MIDIのチャンネル番号をMIDIチ
ャンネルレジスタMCに格納し、アフタタッチをアフタ
タッチレジスタATに格納する。
【0026】ステップ4A:MIDIチャンネルレジス
タMCのチャンネルの音を発音中の発音チャンネルのパ
ラメータをアフタタッチレジスタATの値に応じて変更
する。なお、このパラメータの中にはセンドレベルSN
D1(k)及びSND2(k)を含むので、センドレベ
ルSND1(k)又はSND2(k)はアフタタッチに
応じてリアルタイムに変更されることとなる。 ステップ4B:演奏イベントがノートオン、アフタタッ
チ以外のノートオフ、ピッチベンド、エクスプレション
ペダル、サスティン等に対応するので、ここではこれら
の演奏イベントに対応したその他の処理を行う。
タMCのチャンネルの音を発音中の発音チャンネルのパ
ラメータをアフタタッチレジスタATの値に応じて変更
する。なお、このパラメータの中にはセンドレベルSN
D1(k)及びSND2(k)を含むので、センドレベ
ルSND1(k)又はSND2(k)はアフタタッチに
応じてリアルタイムに変更されることとなる。 ステップ4B:演奏イベントがノートオン、アフタタッ
チ以外のノートオフ、ピッチベンド、エクスプレション
ペダル、サスティン等に対応するので、ここではこれら
の演奏イベントに対応したその他の処理を行う。
【0027】図1は、この発明に係る楽音信号分配処理
装置を内蔵した音源回路26の詳細構成を示す図であ
る。アドレス制御部(ADR制御部)10は、CPU2
0によってパラメータの設定される各発音チャンネル独
立の制御レジスタであり、発音指示がある度にCPU2
0によって値が設定され、ノート番号レジスタNNのノ
ート番号に基づいたレートデータRDを波形アドレス発
生部(WADR発生部)11に出力する。このレートデ
ータRDは、整数部と小数部とからなるデータである。
装置を内蔵した音源回路26の詳細構成を示す図であ
る。アドレス制御部(ADR制御部)10は、CPU2
0によってパラメータの設定される各発音チャンネル独
立の制御レジスタであり、発音指示がある度にCPU2
0によって値が設定され、ノート番号レジスタNNのノ
ート番号に基づいたレートデータRDを波形アドレス発
生部(WADR発生部)11に出力する。このレートデ
ータRDは、整数部と小数部とからなるデータである。
【0028】波形アドレス発生部(WADR発生部)1
1は、ノートオンを入力することによって初期アドレス
にリセットされ、レートデータRDの大きさに応じて順
次波形メモリ12の読み出しアドレスWADR(22ビ
ット構成)を波形メモリ12に出力する。なお、波形ア
ドレス発生部11が波形メモリ12に出力するのは整数
部のデータだけであり、小数部のデータ(8ビット構
成)は補間手段13に出力する。波形アドレス発生部1
1はレートデータRDの値が小さい時はアドレスの増加
量は小さくなるため、波形メモリ12から出力される楽
音波形信号の音高は低くなり、レートデータRDが大き
い時はアドレスの増加量は大きくなるため、波形メモリ
12から出力される楽音波形信号の音高は高くなる。波
形メモリ12は、立上り部(アタック部)の波形データ
として複数周期分、その後の持続部(ループ部)の波形
データとして1周期分を記憶しており、読み出しアドレ
スWADRに対応する波形データWD(16ビット構
成)を補間手段13に出力する。
1は、ノートオンを入力することによって初期アドレス
にリセットされ、レートデータRDの大きさに応じて順
次波形メモリ12の読み出しアドレスWADR(22ビ
ット構成)を波形メモリ12に出力する。なお、波形ア
ドレス発生部11が波形メモリ12に出力するのは整数
部のデータだけであり、小数部のデータ(8ビット構
成)は補間手段13に出力する。波形アドレス発生部1
1はレートデータRDの値が小さい時はアドレスの増加
量は小さくなるため、波形メモリ12から出力される楽
音波形信号の音高は低くなり、レートデータRDが大き
い時はアドレスの増加量は大きくなるため、波形メモリ
12から出力される楽音波形信号の音高は高くなる。波
形メモリ12は、立上り部(アタック部)の波形データ
として複数周期分、その後の持続部(ループ部)の波形
データとして1周期分を記憶しており、読み出しアドレ
スWADRに対応する波形データWD(16ビット構
成)を補間手段13に出力する。
【0029】補間手段13は、波形アドレス発生部11
から波形アドレスWADRの小数部を入力し、それに応
じて波形メモリ12からの波形データWDを補間処理
し、補間処理された波形データWD0を演算手段14に
出力する。なお、補間手段13から出力される波形デー
タWD0は、16チャンネルに時分割されている。
から波形アドレスWADRの小数部を入力し、それに応
じて波形メモリ12からの波形データWDを補間処理
し、補間処理された波形データWD0を演算手段14に
出力する。なお、補間手段13から出力される波形デー
タWD0は、16チャンネルに時分割されている。
【0030】演算手段14は、補間手段13で補間処理
された波形データWD0にフィルタ処理を施すとともに
加算手段15からの乗算係数MKをさらに時分割処理で
乗算し、その乗算結果を楽音データWD2(18ビット
構成)として読み書きメモリ(RAM)1Cに出力す
る。この乗算係数MKとして、10ビット構成のセンド
レベルSND1(k)〜SND5(k)に対応する5つ
の乗算係数MK1(k)〜MK5(k)が各発音チャン
ネル毎に時分割で供給される。
された波形データWD0にフィルタ処理を施すとともに
加算手段15からの乗算係数MKをさらに時分割処理で
乗算し、その乗算結果を楽音データWD2(18ビット
構成)として読み書きメモリ(RAM)1Cに出力す
る。この乗算係数MKとして、10ビット構成のセンド
レベルSND1(k)〜SND5(k)に対応する5つ
の乗算係数MK1(k)〜MK5(k)が各発音チャン
ネル毎に時分割で供給される。
【0031】波形エンベロープ発生部17は、エンベロ
ープ制御部16によって予め設定されたパラメータに応
じた波形エンベロープ信号(14ビット構成)WEを演
奏入力手段13からのノートオン信号の入力に同期して
加算手段15に出力する。エンベロープ制御部16は、
CPU20によってパラメータの設定される各発音チャ
ンネル独立の制御レジスタであり、発音指示がある度に
CPU20によって波形エンベロープ信号WEが設定さ
れる。
ープ制御部16によって予め設定されたパラメータに応
じた波形エンベロープ信号(14ビット構成)WEを演
奏入力手段13からのノートオン信号の入力に同期して
加算手段15に出力する。エンベロープ制御部16は、
CPU20によってパラメータの設定される各発音チャ
ンネル独立の制御レジスタであり、発音指示がある度に
CPU20によって波形エンベロープ信号WEが設定さ
れる。
【0032】センドレベル発生部1Aは、CPU20に
よってパラメータの設定される各発音チャンネル独立の
制御レジスタであり、発音指示がある度にCPU20に
よって各センドレベルが設定されるものであり、第1及
び第2のセンドレベルSND1(k),SND2(k)
をLFO19に、第3、第4及び第5のセンドレベルS
ND3(k),SND4(k),SND5(k)をセレ
クタ回路1Bに出力する。
よってパラメータの設定される各発音チャンネル独立の
制御レジスタであり、発音指示がある度にCPU20に
よって各センドレベルが設定されるものであり、第1及
び第2のセンドレベルSND1(k),SND2(k)
をLFO19に、第3、第4及び第5のセンドレベルS
ND3(k),SND4(k),SND5(k)をセレ
クタ回路1Bに出力する。
【0033】低周波発生器(LFO)19は、LFO制
御部18によって予め設定されたパラメータに応じた低
周波信号(8ビット構成)LSを加算手段15に出力す
ると共に、センドレベル発生部1Aからの第1及び第2
のセンドレベルSND1(k),SND2(k)を入力
し、これらの信号に時間補間を施し、時間補間されなめ
らかに時変化するように加工された信号をセレクタ回路
1Bに出力する。LFO制御部18は、CPU20によ
ってパラメータの設定される各発音チャンネル独立の制
御レジスタであり、発音指示がある度にCPU20によ
って低周波信号LSが設定される。
御部18によって予め設定されたパラメータに応じた低
周波信号(8ビット構成)LSを加算手段15に出力す
ると共に、センドレベル発生部1Aからの第1及び第2
のセンドレベルSND1(k),SND2(k)を入力
し、これらの信号に時間補間を施し、時間補間されなめ
らかに時変化するように加工された信号をセレクタ回路
1Bに出力する。LFO制御部18は、CPU20によ
ってパラメータの設定される各発音チャンネル独立の制
御レジスタであり、発音指示がある度にCPU20によ
って低周波信号LSが設定される。
【0034】セレクタ回路1Bは、第1の時分割チャン
ネルをさらに8スロットに時分割(8分割)し、LFO
19からの第1及び第2のセンドレベルSND1,SN
D2と、センドレベル発生部1Aからの第3、第4及び
第5のセンドレベルSND3,SND4,SND5を8
分割されたスロットの中の所定のスロットに順番に割り
当てる。
ネルをさらに8スロットに時分割(8分割)し、LFO
19からの第1及び第2のセンドレベルSND1,SN
D2と、センドレベル発生部1Aからの第3、第4及び
第5のセンドレベルSND3,SND4,SND5を8
分割されたスロットの中の所定のスロットに順番に割り
当てる。
【0035】すなわち、図5のタイミングチャート図に
示すように、16に時分割されたチャンネルがさらに8
スロットに時分割されており、その中の第2番目のスロ
ットに第1のセンドレベルSND1に対応する乗算係数
MK1(k)が、第3番目のスロットに第2のセンドレ
ベルSND2に対応する乗算係数MK2(k)が、第5
番目のスロットに第3のセンドレベルSND3に対応す
る乗算係数MK3(k)が、第7番目のスロットに第4
のセンドレベルSND4に対応する乗算係数MK4
(k)が、第8番目のスロットに第5のセンドレベルS
ND5対応する乗算係数MK5(k)がそれぞれ割り当
てられるようになっている。なお、残りの第1番目、第
4番目及び第6番目のスロットは音源回路26のディジ
タルフィルタ処理に割り当てられる関係上、ここでは乗
算係数は何も割り当てられない。
示すように、16に時分割されたチャンネルがさらに8
スロットに時分割されており、その中の第2番目のスロ
ットに第1のセンドレベルSND1に対応する乗算係数
MK1(k)が、第3番目のスロットに第2のセンドレ
ベルSND2に対応する乗算係数MK2(k)が、第5
番目のスロットに第3のセンドレベルSND3に対応す
る乗算係数MK3(k)が、第7番目のスロットに第4
のセンドレベルSND4に対応する乗算係数MK4
(k)が、第8番目のスロットに第5のセンドレベルS
ND5対応する乗算係数MK5(k)がそれぞれ割り当
てられるようになっている。なお、残りの第1番目、第
4番目及び第6番目のスロットは音源回路26のディジ
タルフィルタ処理に割り当てられる関係上、ここでは乗
算係数は何も割り当てられない。
【0036】加算手段15は、波形エンベロープ発生部
17からの波形エンベロープ信号WEと、LFO19か
らの低周波信号LSと、セレクタ回路1Bで第2の時分
割処理されたセンドレベルSND1(k)〜SND5
(k)とを加算して、その加算結果を8分割されたスロ
ットの中の所定のスロットの乗算係数MKとして演算手
段14に出力する。従って、演算手段14は8分割され
たスロットの中の第2、3、5、7、8番目のスロット
に対応する時間は、出力ライン選択のためのレベル乗算
を行い、第1番目、第4番目及び第6番目のスロットに
対応する時間は、これ以外のフィルタリング処理等の乗
算を行う。
17からの波形エンベロープ信号WEと、LFO19か
らの低周波信号LSと、セレクタ回路1Bで第2の時分
割処理されたセンドレベルSND1(k)〜SND5
(k)とを加算して、その加算結果を8分割されたスロ
ットの中の所定のスロットの乗算係数MKとして演算手
段14に出力する。従って、演算手段14は8分割され
たスロットの中の第2、3、5、7、8番目のスロット
に対応する時間は、出力ライン選択のためのレベル乗算
を行い、第1番目、第4番目及び第6番目のスロットに
対応する時間は、これ以外のフィルタリング処理等の乗
算を行う。
【0037】読み書きメモリ1Cは、演算手段14から
の第2、3、5、7、8番目のスロットで出力される5
個の楽音データWD2をアドレス発生部1Bからそれに
あわせて“1”、“2”、“3”、“4”、“5”の順
に供給されるアドレスWA(3ビット構成)に応じて順
次記憶し、記憶された5個の楽音データWD2を出力ラ
イン選択手段1Eから各出力ラインL1〜L8に対応し
て供給される読出しアドレスRAに応じて任意の順番で
読出して楽音データWD3として加算手段1Fに出力す
る。出力ライン選択手段1Eは、CPU20によってパ
ラメータの設定される各発音チャンネル独立の制御レジ
スタであり、発音指示がある度にCPU20によって読
出しアドレスRAが設定される。すなわち、出力ライン
選択手段1Eから出力される読出しアドレスRAは、各
々乗算係数MK1〜MK5が乗ぜられた5つの楽音デー
タを出力ラインL1 〜L8のどこから出力するかを設定
するものであり、書込みアドレスWAと同じ3ビット構
成である。
の第2、3、5、7、8番目のスロットで出力される5
個の楽音データWD2をアドレス発生部1Bからそれに
あわせて“1”、“2”、“3”、“4”、“5”の順
に供給されるアドレスWA(3ビット構成)に応じて順
次記憶し、記憶された5個の楽音データWD2を出力ラ
イン選択手段1Eから各出力ラインL1〜L8に対応し
て供給される読出しアドレスRAに応じて任意の順番で
読出して楽音データWD3として加算手段1Fに出力す
る。出力ライン選択手段1Eは、CPU20によってパ
ラメータの設定される各発音チャンネル独立の制御レジ
スタであり、発音指示がある度にCPU20によって読
出しアドレスRAが設定される。すなわち、出力ライン
選択手段1Eから出力される読出しアドレスRAは、各
々乗算係数MK1〜MK5が乗ぜられた5つの楽音デー
タを出力ラインL1 〜L8のどこから出力するかを設定
するものであり、書込みアドレスWAと同じ3ビット構
成である。
【0038】図6は、読み書きメモリ1Cの詳細構成を
示す図である。読み書きメモリ1CはRAM61,62
とセレクタ回路63,64とから構成される。セレクタ
回路63は、ローレベル“0”端子に書込みアドレスW
Aを、ハイレベル“1”端子に読出しアドレスRAを入
力し、第1の時分割チャンネルに対応したクロックφA
Bに応じていずれか一方のアドレスをRAM61に出力
する。同様にセレクタ回路64は、ローレベル“0”端
子に読出しアドレスRAを、ハイレベル“1”端子に書
込みアドレスWAを入力し、第1の時分割チャンネルに
対応したクロックφABに応じていずれか一方のアドレ
スをRAM62に出力する。
示す図である。読み書きメモリ1CはRAM61,62
とセレクタ回路63,64とから構成される。セレクタ
回路63は、ローレベル“0”端子に書込みアドレスW
Aを、ハイレベル“1”端子に読出しアドレスRAを入
力し、第1の時分割チャンネルに対応したクロックφA
Bに応じていずれか一方のアドレスをRAM61に出力
する。同様にセレクタ回路64は、ローレベル“0”端
子に読出しアドレスRAを、ハイレベル“1”端子に書
込みアドレスWAを入力し、第1の時分割チャンネルに
対応したクロックφABに応じていずれか一方のアドレ
スをRAM62に出力する。
【0039】従って、図5のタイミングチャートのよう
に、第1の時分割チャンネルに対応したクロックφAB
がローレベル“0”の場合には、RAM61には書込み
アドレスWAが供給され、演算手段14から第2、3、
5、7、8番目のタイムスロットで出力される5個の楽
音データWD2が順次記憶される。一方、RAM62に
は読出しアドレスRAが供給され、記憶された5個の楽
音データWD2が任意の順番で読み出され加算手段1F
に出力される。逆に、図5のタイミングチャートのよう
に、第1の時分割チャンネルに対応したクロックφAB
がハイレベル“1”の場合には、RAM61には読出し
アドレスRAが供給され、演算手段14から第2、3、
5、7、8番目のタイムスロットで出力される5個の楽
音データWD2が順次記憶される。一方、RAM62に
は読出しアドレスRAが供給され、記憶された5個の楽
音データWD2が任意の順番で読み出され加算手段1F
に出力される。
に、第1の時分割チャンネルに対応したクロックφAB
がローレベル“0”の場合には、RAM61には書込み
アドレスWAが供給され、演算手段14から第2、3、
5、7、8番目のタイムスロットで出力される5個の楽
音データWD2が順次記憶される。一方、RAM62に
は読出しアドレスRAが供給され、記憶された5個の楽
音データWD2が任意の順番で読み出され加算手段1F
に出力される。逆に、図5のタイミングチャートのよう
に、第1の時分割チャンネルに対応したクロックφAB
がハイレベル“1”の場合には、RAM61には読出し
アドレスRAが供給され、演算手段14から第2、3、
5、7、8番目のタイムスロットで出力される5個の楽
音データWD2が順次記憶される。一方、RAM62に
は読出しアドレスRAが供給され、記憶された5個の楽
音データWD2が任意の順番で読み出され加算手段1F
に出力される。
【0040】演算手段14は、フィルタ演算チャンネル
タイミングに基づくフィルタ演算処理と、フィルタ出力
チャンネルタイミングに基づく係数(MK)乗算処理を
行う。図7は、この演算手段14が行うフィルタ演算処
理の内容を示すフィルタ等価回路を示す図である。この
フィルタ等価回路は、音色を制御するための2次のディ
ジタルフィルタであり、乗算器74及び76の係数Kで
カットオフ周波数を、乗算器78の係数1/Qでレゾナ
ンスを制御するものである。
タイミングに基づくフィルタ演算処理と、フィルタ出力
チャンネルタイミングに基づく係数(MK)乗算処理を
行う。図7は、この演算手段14が行うフィルタ演算処
理の内容を示すフィルタ等価回路を示す図である。この
フィルタ等価回路は、音色を制御するための2次のディ
ジタルフィルタであり、乗算器74及び76の係数Kで
カットオフ周波数を、乗算器78の係数1/Qでレゾナ
ンスを制御するものである。
【0041】図7のディジタルフィルタは、入力用レジ
スタ71、加算器72,73,79、乗算器74,7
6,78、減算器75、遅延回路(ディレイ)77,7
A、出力用レジスタ72から構成される。入力用レジス
タ71は、補間手段13の波形データWD0を入力し、
それを一時的に格納する。加算器72は、入力用レジス
タ71の波形データWD0と乗算器78の乗算信号とを
加算し、その加算信号を加算器73に出力する。加算器
73は、加算72の加算信号とディレイ7Aの遅延信号
DX2とを加算し、その加算信号を乗算器74に出力す
る。乗算器74は、加算器73の加算信号に乗算係数K
を乗じ、その乗算信号を減算器75に出力する。減算器
75は、ディレイ77の遅延信号DX1から乗算器74
の乗算信号を減算し、その減算信号を乗算器76に出力
する。乗算器76は、減算器75の減算信号に乗算係数
Kを乗じ、その乗算信号を加算器79に出力する。
スタ71、加算器72,73,79、乗算器74,7
6,78、減算器75、遅延回路(ディレイ)77,7
A、出力用レジスタ72から構成される。入力用レジス
タ71は、補間手段13の波形データWD0を入力し、
それを一時的に格納する。加算器72は、入力用レジス
タ71の波形データWD0と乗算器78の乗算信号とを
加算し、その加算信号を加算器73に出力する。加算器
73は、加算72の加算信号とディレイ7Aの遅延信号
DX2とを加算し、その加算信号を乗算器74に出力す
る。乗算器74は、加算器73の加算信号に乗算係数K
を乗じ、その乗算信号を減算器75に出力する。減算器
75は、ディレイ77の遅延信号DX1から乗算器74
の乗算信号を減算し、その減算信号を乗算器76に出力
する。乗算器76は、減算器75の減算信号に乗算係数
Kを乗じ、その乗算信号を加算器79に出力する。
【0042】ディレイ77は、減算器75の減算信号を
16チャンネル分だけ遅延させて、その遅延信号DX1
を減算器75及び乗算器78に出力する。すなわち、デ
ィレイ77は、現在処理中のチャンネルが第2チャンネ
ル2CHの場合には前回処理した第2チャンネル2CH
の値を出力する。乗算器78は、ディレイ77の遅延信
号DX1に乗算係数1/Qを乗じ、その乗算信号を加算
器72に出力する。加算器79は乗算器76の乗算信号
とディレイ7Aの遅延信号DX2とを加算し、その加算
信号を出力用レジスタ7Bに出力する。ディレイ7A
は、ディレイ77と同様に加算器79の加算信号を16
チャンネル分だけ遅延させて、その遅延信号DX2を加
算器73及び79に出力する。出力用レジスタ7Bは、
加算器79の加算信号を入力し、それをフィルタ出力W
D1として出力する。
16チャンネル分だけ遅延させて、その遅延信号DX1
を減算器75及び乗算器78に出力する。すなわち、デ
ィレイ77は、現在処理中のチャンネルが第2チャンネ
ル2CHの場合には前回処理した第2チャンネル2CH
の値を出力する。乗算器78は、ディレイ77の遅延信
号DX1に乗算係数1/Qを乗じ、その乗算信号を加算
器72に出力する。加算器79は乗算器76の乗算信号
とディレイ7Aの遅延信号DX2とを加算し、その加算
信号を出力用レジスタ7Bに出力する。ディレイ7A
は、ディレイ77と同様に加算器79の加算信号を16
チャンネル分だけ遅延させて、その遅延信号DX2を加
算器73及び79に出力する。出力用レジスタ7Bは、
加算器79の加算信号を入力し、それをフィルタ出力W
D1として出力する。
【0043】図8は、図1の演算手段14の詳細構成を
示す図である。この演算手段14は、時分割乗算器81
と加算器82と、これらに供給される信号を選択するセ
レクタ83〜86と、各信号を一時的に格納するレジス
タ群87〜8Hとから構成される。ここで、レジスタ8
A及び8Dは1スロットタイミング分の遅延を行う一般
的なディレイであり、レジスタ87、8A、8B、8
C、8E及び8Fは、16チャンネル分だけ遅延させる
ディレイレジスタである。レジスタ88、8Gは図5の
波形データWD0のチャンネルタイミングで行われたフ
ィルタ処理演算の出力をこのチャンネルタイミングの第
7番目のスロットで加算器82から取り込み、その直後
の第1〜8番目のスロットにおいて、フィルタ出力WD
1としてセレクタ83に出力する。レジスタ8Hは、図
1の読み書きメモリ1Cを演算手段の出力取込手段と見
なして別の名前で呼んでいるものであり、このメモリと
実質同一である。
示す図である。この演算手段14は、時分割乗算器81
と加算器82と、これらに供給される信号を選択するセ
レクタ83〜86と、各信号を一時的に格納するレジス
タ群87〜8Hとから構成される。ここで、レジスタ8
A及び8Dは1スロットタイミング分の遅延を行う一般
的なディレイであり、レジスタ87、8A、8B、8
C、8E及び8Fは、16チャンネル分だけ遅延させる
ディレイレジスタである。レジスタ88、8Gは図5の
波形データWD0のチャンネルタイミングで行われたフ
ィルタ処理演算の出力をこのチャンネルタイミングの第
7番目のスロットで加算器82から取り込み、その直後
の第1〜8番目のスロットにおいて、フィルタ出力WD
1としてセレクタ83に出力する。レジスタ8Hは、図
1の読み書きメモリ1Cを演算手段の出力取込手段と見
なして別の名前で呼んでいるものであり、このメモリと
実質同一である。
【0044】時分割乗算器81は、8分割されたスロッ
トの中の第2、3、5、7、8番目のスロットに対応す
る時間は、出力ライン選択のためのレベル乗算を行い、
第1番目、第4番目及び第6番目のスロットに対応する
時間は、これ以外のフィルタリング処理のための乗算を
行う。加算器82は、8分割されたスロットの中の第
2、3、5、7番目のスロットに対応する時間は、フィ
ルタリング処理のための加算を行う。
トの中の第2、3、5、7、8番目のスロットに対応す
る時間は、出力ライン選択のためのレベル乗算を行い、
第1番目、第4番目及び第6番目のスロットに対応する
時間は、これ以外のフィルタリング処理のための乗算を
行う。加算器82は、8分割されたスロットの中の第
2、3、5、7番目のスロットに対応する時間は、フィ
ルタリング処理のための加算を行う。
【0045】セレクタ83は、時分割乗算器81で乗算
処理される信号、すなわち、レジスタ87からの16チ
ャンネル分前の遅延信号DX1、レジスタ88からの1
チャンネル分前のフィルタ処理演算の結果であるフィル
タ出力WD1又はレジスタ8Dからの現チャンネル内に
おける1スロットタイミング分前の遅延信号D2を1ス
ロットタイミング毎に選択して時分割乗算器81に出力
する。セレクタ84は、時分割乗算器81の乗算係数、
すなわち、レゾナンスを示す係数1/Q、カットオフ周
波数を示す係数K、又は出力ライン選択のための乗算係
数MKを1スロットタイミング毎に選択して時分割乗算
器81に出力する。フィルタ処理演算は波形データWD
0のチャンネルタイミングで行われ、一方乗算係数MK
の乗算はフィルタ出力WD1のチャンネルタイミングで
行われるため、乗算係数MKはレゾナンスを示す係数1
/Q及びカットオフ周波数を示す係数Kに対し1チャン
ネルタイミング遅れた係数になっている。
処理される信号、すなわち、レジスタ87からの16チ
ャンネル分前の遅延信号DX1、レジスタ88からの1
チャンネル分前のフィルタ処理演算の結果であるフィル
タ出力WD1又はレジスタ8Dからの現チャンネル内に
おける1スロットタイミング分前の遅延信号D2を1ス
ロットタイミング毎に選択して時分割乗算器81に出力
する。セレクタ84は、時分割乗算器81の乗算係数、
すなわち、レゾナンスを示す係数1/Q、カットオフ周
波数を示す係数K、又は出力ライン選択のための乗算係
数MKを1スロットタイミング毎に選択して時分割乗算
器81に出力する。フィルタ処理演算は波形データWD
0のチャンネルタイミングで行われ、一方乗算係数MK
の乗算はフィルタ出力WD1のチャンネルタイミングで
行われるため、乗算係数MKはレゾナンスを示す係数1
/Q及びカットオフ周波数を示す係数Kに対し1チャン
ネルタイミング遅れた係数になっている。
【0046】セレクタ85は、加算器82で加算処理さ
れる信号、すなわち、レジスタ8Aからの現チャンネル
内における1スロットタイミング分前の遅延信号D1又
はレジスタ8Dからの現チャンネル内における1スロッ
トタイミング分前の遅延信号D2を1スロットタイミン
グ毎に選択して加算器82に出力する。セレクタ86
は、加算器82で加算処理される信号、すなわち、レジ
スタ8Bからの16チャンネル分前の遅延信号DX1、
レジスタ8Cからの16チャンネル分前の遅延信号DX
2又はレジスタ89からの現チャンネル内における波形
信号WD0を1スロットタイミング毎に選択して加算器
82に出力する。
れる信号、すなわち、レジスタ8Aからの現チャンネル
内における1スロットタイミング分前の遅延信号D1又
はレジスタ8Dからの現チャンネル内における1スロッ
トタイミング分前の遅延信号D2を1スロットタイミン
グ毎に選択して加算器82に出力する。セレクタ86
は、加算器82で加算処理される信号、すなわち、レジ
スタ8Bからの16チャンネル分前の遅延信号DX1、
レジスタ8Cからの16チャンネル分前の遅延信号DX
2又はレジスタ89からの現チャンネル内における波形
信号WD0を1スロットタイミング毎に選択して加算器
82に出力する。
【0047】図5のタイミングチャート図における波形
データWD0とフィルタ出力WD1との間には、演算手
段14中の時分割乗算器81と加算器82が、それぞ
れ、1チャンネルタイミング中で行う演算の内容を示す
タイミングチャートの拡大図が示されている。フィルタ
出力チャンネルタイミングはフィルタ演算チャンネルタ
イミングに対して1チャンネル分遅れたタイミングにな
っている。乗算器81がフィルタ演算処理に使用される
のは、スロット1、4、6のタイミングであり、フィル
タ演算に使われない残りのスロット2、3、5、7、8
のタイミングが、係数乗算処理(フィルタ出力WD1×
MK)に使用される。
データWD0とフィルタ出力WD1との間には、演算手
段14中の時分割乗算器81と加算器82が、それぞ
れ、1チャンネルタイミング中で行う演算の内容を示す
タイミングチャートの拡大図が示されている。フィルタ
出力チャンネルタイミングはフィルタ演算チャンネルタ
イミングに対して1チャンネル分遅れたタイミングにな
っている。乗算器81がフィルタ演算処理に使用される
のは、スロット1、4、6のタイミングであり、フィル
タ演算に使われない残りのスロット2、3、5、7、8
のタイミングが、係数乗算処理(フィルタ出力WD1×
MK)に使用される。
【0048】フィルタ演算処理や係数乗算処理は、次の
順番で行われる。スロット1のタイミングでは、セレク
タ83はレジスタ87の遅延信号DX1を、セレクタ8
4は係数1/Qを選択するので、時分割乗算器81は、
遅延信号DX1に係数1/Qを乗じ、その乗算信号(D
X1/Q)をレジスタ8Aに書き込む。従って、次のタ
イミングでは、乗算信号(DX1/Q)は遅延信号D1
として加算器82に入力するようになる。このタイミン
グでは加算器82は動作しない。
順番で行われる。スロット1のタイミングでは、セレク
タ83はレジスタ87の遅延信号DX1を、セレクタ8
4は係数1/Qを選択するので、時分割乗算器81は、
遅延信号DX1に係数1/Qを乗じ、その乗算信号(D
X1/Q)をレジスタ8Aに書き込む。従って、次のタ
イミングでは、乗算信号(DX1/Q)は遅延信号D1
として加算器82に入力するようになる。このタイミン
グでは加算器82は動作しない。
【0049】スロット2のタイミングでは、セレクタ8
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK1)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK1を乗
じ、その乗算信号WD2(=WD1×MK1)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8A
の1スロットタイミング分前の遅延信号D1(=DX1
/Q)を、セレクタ86はレジスタ89からの現チャン
ネル内における波形信号WD0を選択するので、加算器
82は、遅延信号D1と波形信号WD0とを加算し、そ
の加算信号(D1+WD0)をレジスタ8Dに書き込
む。
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK1)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK1を乗
じ、その乗算信号WD2(=WD1×MK1)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8A
の1スロットタイミング分前の遅延信号D1(=DX1
/Q)を、セレクタ86はレジスタ89からの現チャン
ネル内における波形信号WD0を選択するので、加算器
82は、遅延信号D1と波形信号WD0とを加算し、そ
の加算信号(D1+WD0)をレジスタ8Dに書き込
む。
【0050】スロット3のタイミングでは、セレクタ8
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK2)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK2を乗
じ、その乗算信号WD2(=WD1×MK2)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8D
の1スロットタイミング分前の遅延信号D2(=D1+
WD0)を、セレクタ86はレジスタ8Cからの16チ
ャンネル分前の遅延信号DX2を選択するので、加算器
82は、遅延信号D2と遅延信号DX2とを加算し、そ
の加算信号(D2+DX2)をレジスタ8Dに書き込
む。
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK2)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK2を乗
じ、その乗算信号WD2(=WD1×MK2)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8D
の1スロットタイミング分前の遅延信号D2(=D1+
WD0)を、セレクタ86はレジスタ8Cからの16チ
ャンネル分前の遅延信号DX2を選択するので、加算器
82は、遅延信号D2と遅延信号DX2とを加算し、そ
の加算信号(D2+DX2)をレジスタ8Dに書き込
む。
【0051】スロット4のタイミングでは、セレクタ8
3はレジスタ8Dの遅延信号D2(=D2+DX2)
を、セレクタ84は係数Kを選択するので、時分割乗算
器81は、遅延信号D2に係数Kを乗じ、その乗算信号
(D2×K)をレジスタ8Aに書き込む。従って、次の
タイミングでは、乗算信号(D2×K)は遅延信号D1
として加算器82に入力するようになる。このタイミン
グでは加算器82は動作しない。
3はレジスタ8Dの遅延信号D2(=D2+DX2)
を、セレクタ84は係数Kを選択するので、時分割乗算
器81は、遅延信号D2に係数Kを乗じ、その乗算信号
(D2×K)をレジスタ8Aに書き込む。従って、次の
タイミングでは、乗算信号(D2×K)は遅延信号D1
として加算器82に入力するようになる。このタイミン
グでは加算器82は動作しない。
【0052】スロット5のタイミングでは、セレクタ8
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK3)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK3を乗
じ、その乗算信号WD2=(WD1×MK3)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8D
の1スロットタイミング分前の遅延信号D1(=D2×
K)を、セレクタ86はレジスタ8Bからの16チャン
ネル分前の遅延信号DX1を選択するので、加算器82
は、遅延信号D1と遅延信号DX1とを加算し、その加
算信号(D1+DX1)をレジスタ8D及び8Eに書き
込む。
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK3)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK3を乗
じ、その乗算信号WD2=(WD1×MK3)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8D
の1スロットタイミング分前の遅延信号D1(=D2×
K)を、セレクタ86はレジスタ8Bからの16チャン
ネル分前の遅延信号DX1を選択するので、加算器82
は、遅延信号D1と遅延信号DX1とを加算し、その加
算信号(D1+DX1)をレジスタ8D及び8Eに書き
込む。
【0053】スロット6のタイミングでは、セレクタ8
3はレジスタ8Dの遅延信号D2(=D1+DX1)
を、セレクタ84は係数Kを選択するので、時分割乗算
器81は、遅延信号D2に係数Kを乗じ、その乗算信号
(D2×K)をレジスタ8Aに書き込む。従って、次の
タイミングでは、乗算信号(D2×K)は遅延信号D1
として加算器82に入力するようになる。このタイミン
グでは加算器82は動作しない。
3はレジスタ8Dの遅延信号D2(=D1+DX1)
を、セレクタ84は係数Kを選択するので、時分割乗算
器81は、遅延信号D2に係数Kを乗じ、その乗算信号
(D2×K)をレジスタ8Aに書き込む。従って、次の
タイミングでは、乗算信号(D2×K)は遅延信号D1
として加算器82に入力するようになる。このタイミン
グでは加算器82は動作しない。
【0054】スロット7のタイミングでは、セレクタ8
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK4)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK4を乗
じ、その乗算信号WD2=(WD1×MK4)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8D
の1スロットタイミング分前の遅延信号D1(=D2×
K)を、セレクタ86はレジスタ8Cからの16チャン
ネル分前の遅延信号DX2を選択するので、加算器82
は、遅延信号D1と遅延信号DX2とを加算し、その加
算信号(D1+DX2)をレジスタ8F及び8Gに書き
込む。
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK4)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK4を乗
じ、その乗算信号WD2=(WD1×MK4)をレジス
タ8Hに書き込む。一方、セレクタ85はレジスタ8D
の1スロットタイミング分前の遅延信号D1(=D2×
K)を、セレクタ86はレジスタ8Cからの16チャン
ネル分前の遅延信号DX2を選択するので、加算器82
は、遅延信号D1と遅延信号DX2とを加算し、その加
算信号(D1+DX2)をレジスタ8F及び8Gに書き
込む。
【0055】スロット8のタイミングでは、セレクタ8
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK5)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK5を乗
じ、その乗算信号WD2=(WD1×MK5)をレジス
タ8Hに書き込む。このタイミングでは加算器82は動
作しない。
3はレジスタ88のフィルタ出力WD1を、セレクタ8
4は乗算係数MK(MK5)を選択するので、時分割乗
算器81は、フィルタ出力WD1に乗算係数MK5を乗
じ、その乗算信号WD2=(WD1×MK5)をレジス
タ8Hに書き込む。このタイミングでは加算器82は動
作しない。
【0056】上述のように、スロット2、3、5、7、
8のタイミングで、それぞれMK1(k)〜MK5
(k)の乗算結果WD2が、順次、読み書きメモリ1C
に供給される。アドレス発生器1Dでは、その5つのス
ロットに同期して、“1”、“2”、“3”、“4”、
“5”の値を持つ書込みアドレスWA(3ビット)を読
み書きメモリ1Cに供給し、乗算結果は書込みアドレス
WAで指定された領域にそれぞれ書き込まれる。この書
込みのチャンネルタイミングは、図5に示されるフィル
タ出力WD1のチャンネルタイミングと同じである。
8のタイミングで、それぞれMK1(k)〜MK5
(k)の乗算結果WD2が、順次、読み書きメモリ1C
に供給される。アドレス発生器1Dでは、その5つのス
ロットに同期して、“1”、“2”、“3”、“4”、
“5”の値を持つ書込みアドレスWA(3ビット)を読
み書きメモリ1Cに供給し、乗算結果は書込みアドレス
WAで指定された領域にそれぞれ書き込まれる。この書
込みのチャンネルタイミングは、図5に示されるフィル
タ出力WD1のチャンネルタイミングと同じである。
【0057】読み書きメモリ1Cは、図6に示されるよ
うな構成であり、AとBの2つのRAM61,62を持
っている。読み書きメモリ1Cには図5のタイムチャー
ト図中に示される制御クロックφABが入力しており、
このクロックのレベルによりAとBのRAM61,62
は、クロックφABが“1”の時、A(RAM61)が
読出し用でB(RAM62)が書込み用になり、クロッ
クφABが“0”の時、A(RAM61)が書込み用で
B(RAM62)が読出し用になる。図5のタイムチャ
ート図中のクロックφABに従うと、1〜16の発音チ
ャンネルのうち、偶数チャンネルはAのRAM61に書
き込まれ、奇数チャンネルはBのRAM62に書き込ま
れる。
うな構成であり、AとBの2つのRAM61,62を持
っている。読み書きメモリ1Cには図5のタイムチャー
ト図中に示される制御クロックφABが入力しており、
このクロックのレベルによりAとBのRAM61,62
は、クロックφABが“1”の時、A(RAM61)が
読出し用でB(RAM62)が書込み用になり、クロッ
クφABが“0”の時、A(RAM61)が書込み用で
B(RAM62)が読出し用になる。図5のタイムチャ
ート図中のクロックφABに従うと、1〜16の発音チ
ャンネルのうち、偶数チャンネルはAのRAM61に書
き込まれ、奇数チャンネルはBのRAM62に書き込ま
れる。
【0058】フィルタ出力チャンネルタイミングで読み
書きメモリ1Cに書き込まれた乗算結果WD2は、それ
より1チャンネルタイミングだけ遅れた波形データWD
3のチャンネルタイミングにて読み書きメモリ1Cから
読み出される。その際の読出しアドレスRAは、出力ラ
イン選択手段1Eより供給される。出力ライン選択手段
1Eは、CPU20によって各発音チャンネルの各スロ
ット毎に3ビットのデータを任意に設定可能なレジスタ
を含んでおり、設定された3ビットのデータを読み出し
アドレスとして各スロット毎に読み書きメモリ1Cに供
給する。各チャンネルタイミング内の8つのスロット
は、それぞれが出力ラインL1〜L8に対応しており、
出力ライン選択手段1Eには、各出力ライン毎に任意の
読み出しアドレスが設定される。前述したとおり、読み
書きメモリの“1”〜“5”のアドレスには、それぞ
れ、フィルタ出力WD1に乗算係数MK1〜MK5を乗
じた結果が記憶されているので、各出力ライン毎に5つ
の乗算結果の内の1つが任意に選択され、波形データW
D3として読み書きメモリ1Cから出力される。また、
設定されるアドレスは“1”〜“5”以外の値、例え
ば、“0”も設定可能であり、その値が設定された場
合、それは「無選択」を意味し、読み書きメモリからは
ゼロの値が出力される。
書きメモリ1Cに書き込まれた乗算結果WD2は、それ
より1チャンネルタイミングだけ遅れた波形データWD
3のチャンネルタイミングにて読み書きメモリ1Cから
読み出される。その際の読出しアドレスRAは、出力ラ
イン選択手段1Eより供給される。出力ライン選択手段
1Eは、CPU20によって各発音チャンネルの各スロ
ット毎に3ビットのデータを任意に設定可能なレジスタ
を含んでおり、設定された3ビットのデータを読み出し
アドレスとして各スロット毎に読み書きメモリ1Cに供
給する。各チャンネルタイミング内の8つのスロット
は、それぞれが出力ラインL1〜L8に対応しており、
出力ライン選択手段1Eには、各出力ライン毎に任意の
読み出しアドレスが設定される。前述したとおり、読み
書きメモリの“1”〜“5”のアドレスには、それぞ
れ、フィルタ出力WD1に乗算係数MK1〜MK5を乗
じた結果が記憶されているので、各出力ライン毎に5つ
の乗算結果の内の1つが任意に選択され、波形データW
D3として読み書きメモリ1Cから出力される。また、
設定されるアドレスは“1”〜“5”以外の値、例え
ば、“0”も設定可能であり、その値が設定された場
合、それは「無選択」を意味し、読み書きメモリからは
ゼロの値が出力される。
【0059】各チャンネル(kチャンネルとする)のス
ロット1〜スロット8で選択され読み書きメモリ1Cか
ら出力される波形データWD3(L1(k)〜L8
(k)とする)は、加算手段1Fの一方の入力に供給さ
れる。加算手段1F、シフトレジスタ1G及びゲート1
Hは、全体として累算手段を構成している。シフトレジ
スタ1Gは、8本の出力ラインに対応した8段構成の2
3ビットシフトレジスタであり、各スロットのタイミン
グ毎に1段ずつシフトされる。シフトレジスタ1Gから
は、波形データWD3の各チャンネルのスロット1〜ス
ロット8に同期して出力ラインL1〜L8の累算値が出
力される。ゲート1Hには、図5のタイムチャート図に
示されるGATE信号が供給され、波形データWD3の
第1チャンネル1CHのデータが供給されるタイミング
で、ゲート1Hは「閉」の状態になる。この時、加算手
段1Fからは波形データWD3、すなわちL1(1)〜
L8(1)がそのまま出力され、8段のシフトレジスタ
に順次取り込まれる。続く波形データWD3の第2チャ
ンネル2CH以降のタイミングでは、ゲート1Hは
「開」の状態であり、加算手段1Fにおいてシフトレジ
スタ1Gの最終段から出力された波形データWD5と読
み書きメモリ1Cから供給される波形データWD3が順
次加算され波形データWD4としてシフトレジスタ1G
の初段に取り込まれる。まず、第2チャンネル2CHの
タイミングでは、L1(1)−(2)〜L8(1)−
(2)がシフトレジスタ1Gに順次取り込まれ、第3チ
ャンネル3CHのタイミングではL1(1)−(3)〜
L8(1)−(3)というように、波形データWD3の
各チャンネルの出力が第1チャンネル1CHから第16
チャンネル16CHまで順次累算されシフトレジスタ1
Gに取り込まれる。波形データWD3の第16チャンネ
ル16CHのタイミングで第1チャンネル1CHから第
16チャンネル16CHにわたる波形データの出力ライ
ン毎の累算が完了し、最終的な累算結果L1(1)−
(16)〜L8(1)−(16)が、順次、シフトレジ
スタ1Gに取り込まれる。ここで、Ll(1)−(k)
の表記は、l番目の出力ラインLlの波形データWD3
の第1チャンネルから第kチャンネルまての累算値を表
すものである。
ロット1〜スロット8で選択され読み書きメモリ1Cか
ら出力される波形データWD3(L1(k)〜L8
(k)とする)は、加算手段1Fの一方の入力に供給さ
れる。加算手段1F、シフトレジスタ1G及びゲート1
Hは、全体として累算手段を構成している。シフトレジ
スタ1Gは、8本の出力ラインに対応した8段構成の2
3ビットシフトレジスタであり、各スロットのタイミン
グ毎に1段ずつシフトされる。シフトレジスタ1Gから
は、波形データWD3の各チャンネルのスロット1〜ス
ロット8に同期して出力ラインL1〜L8の累算値が出
力される。ゲート1Hには、図5のタイムチャート図に
示されるGATE信号が供給され、波形データWD3の
第1チャンネル1CHのデータが供給されるタイミング
で、ゲート1Hは「閉」の状態になる。この時、加算手
段1Fからは波形データWD3、すなわちL1(1)〜
L8(1)がそのまま出力され、8段のシフトレジスタ
に順次取り込まれる。続く波形データWD3の第2チャ
ンネル2CH以降のタイミングでは、ゲート1Hは
「開」の状態であり、加算手段1Fにおいてシフトレジ
スタ1Gの最終段から出力された波形データWD5と読
み書きメモリ1Cから供給される波形データWD3が順
次加算され波形データWD4としてシフトレジスタ1G
の初段に取り込まれる。まず、第2チャンネル2CHの
タイミングでは、L1(1)−(2)〜L8(1)−
(2)がシフトレジスタ1Gに順次取り込まれ、第3チ
ャンネル3CHのタイミングではL1(1)−(3)〜
L8(1)−(3)というように、波形データWD3の
各チャンネルの出力が第1チャンネル1CHから第16
チャンネル16CHまで順次累算されシフトレジスタ1
Gに取り込まれる。波形データWD3の第16チャンネ
ル16CHのタイミングで第1チャンネル1CHから第
16チャンネル16CHにわたる波形データの出力ライ
ン毎の累算が完了し、最終的な累算結果L1(1)−
(16)〜L8(1)−(16)が、順次、シフトレジ
スタ1Gに取り込まれる。ここで、Ll(1)−(k)
の表記は、l番目の出力ラインLlの波形データWD3
の第1チャンネルから第kチャンネルまての累算値を表
すものである。
【0060】図5のタイミングチャート図に見られるよ
うに、全チャンネルにわたる最終的な累算結果L1
(1)−(16)〜L8(1)−(16)は、続く波形
データWD3の第1チャンネル1CHのタイミングで、
シフトレジスタ1Gより23ビットの波形データWD5
として出力され、図5のタイミングチャート図に示され
るラッチパルスLP1、LP2、LP3、LP4によっ
てパラレル−シリアル変換器(P/S)1J、1K、1
L、1Mにそれぞれ取り込まれる。パラレル−シリアル
変換器1Jは、取り込んだデータを、まず、出力ライン
L1の23ビットデータ、次に、出力ラインL5の23
ビットデータの順で、シリアルデータに変換して出力ラ
インL1/L5に出力する。他のパラレル−シリアル変
換器1K、1L、1Mも同様で、パラレル−シリアル変
換器1Kからは出力ラインL2とL6の累算結果がシリ
アルデータとして出力ラインL2/L6に出力され、パ
ラレル−シリアル変換器1Lからは出力ラインL3とL
7の累算結果がシリアルデータとして出力ラインL3/
L7に出力され、パラレル−シリアル変換器1Mからは
出力ラインL4とL8の累算結果がシリアルデータとし
て出力ラインL4/L8に出力される。このパラレル−
シリアル変換出力動作は、ラッチパルスLP1〜LP5
が入力する毎に、すなわち波形データWD3の第1〜第
16チャンネル1CH〜16CHが一巡する度に実行さ
れる。
うに、全チャンネルにわたる最終的な累算結果L1
(1)−(16)〜L8(1)−(16)は、続く波形
データWD3の第1チャンネル1CHのタイミングで、
シフトレジスタ1Gより23ビットの波形データWD5
として出力され、図5のタイミングチャート図に示され
るラッチパルスLP1、LP2、LP3、LP4によっ
てパラレル−シリアル変換器(P/S)1J、1K、1
L、1Mにそれぞれ取り込まれる。パラレル−シリアル
変換器1Jは、取り込んだデータを、まず、出力ライン
L1の23ビットデータ、次に、出力ラインL5の23
ビットデータの順で、シリアルデータに変換して出力ラ
インL1/L5に出力する。他のパラレル−シリアル変
換器1K、1L、1Mも同様で、パラレル−シリアル変
換器1Kからは出力ラインL2とL6の累算結果がシリ
アルデータとして出力ラインL2/L6に出力され、パ
ラレル−シリアル変換器1Lからは出力ラインL3とL
7の累算結果がシリアルデータとして出力ラインL3/
L7に出力され、パラレル−シリアル変換器1Mからは
出力ラインL4とL8の累算結果がシリアルデータとし
て出力ラインL4/L8に出力される。このパラレル−
シリアル変換出力動作は、ラッチパルスLP1〜LP5
が入力する毎に、すなわち波形データWD3の第1〜第
16チャンネル1CH〜16CHが一巡する度に実行さ
れる。
【0061】パラレル−シリアル変換器(P/S)1J
は、シフトレジスタ1Gから出力される楽音データWD
5の第1番目のチャンネル及び第5番目のチャンネルの
データをラッチパルスLP1の立ち下がり時点でラッチ
し、ラッチされた第1番目のチャンネル及び第5番目の
チャンネルの楽音データWD5をシリアルデータに変換
して交互に時分割で出力する。すなわち、シフトレジス
タ1Gからは23ビット構成の楽音データWD5がパラ
レルに出力されるので、パラレル−シリアル変換器1J
はその中の第1番目のチャンネル及び第5番目のチャン
ネルのデータをラッチし、まず第1番目のチャンネルの
23ビットのシリアルデータ、次に第5チャンネルの2
3ビットのシリアルデータという具合に順次、時分割で
出力する。他のパラレル−シリアル変換機(P/S)1
K〜1Mも同様に各々ラッチした最終的な累算結果のデ
ータをシリアルデータに変換して出力する。
は、シフトレジスタ1Gから出力される楽音データWD
5の第1番目のチャンネル及び第5番目のチャンネルの
データをラッチパルスLP1の立ち下がり時点でラッチ
し、ラッチされた第1番目のチャンネル及び第5番目の
チャンネルの楽音データWD5をシリアルデータに変換
して交互に時分割で出力する。すなわち、シフトレジス
タ1Gからは23ビット構成の楽音データWD5がパラ
レルに出力されるので、パラレル−シリアル変換器1J
はその中の第1番目のチャンネル及び第5番目のチャン
ネルのデータをラッチし、まず第1番目のチャンネルの
23ビットのシリアルデータ、次に第5チャンネルの2
3ビットのシリアルデータという具合に順次、時分割で
出力する。他のパラレル−シリアル変換機(P/S)1
K〜1Mも同様に各々ラッチした最終的な累算結果のデ
ータをシリアルデータに変換して出力する。
【0062】図9は、図2のエフェクタ27の詳細構成
を示す図である。エフェクタ27は、時分割マルチミキ
サ71、時分割効果演算部72及び制御レジスタ73か
らなる。時分割効果演算部72は、制御部より時分割で
供給される複数本のマイクロプログラムに基づいて、共
通の演算回路を用いて、入力波形データに対し時分割で
残響、コーラス、フランジャ等の複数の異なる効果処理
を行い、それぞれ効果処理済波形データを出力する。時
分割マルチミキサ71は、以下に説明する入力ミキシン
グとドライウエットミキシングと出力ミキシングの、3
種類のミキシング処理を時分割で行う。時分割マルチミ
キサ71は、入力ミキシング処理では、音現回路26の
各出力ラインL1/L5〜L4/L8からシリアルで供
給され、再びシリアルデータに変換された出力ラインL
1〜L8の波形データWD5と、各効果処理の出力デー
タとをCPU20により指示された混合比でミキシング
し、各効果処理の入力波形データとして時分割効果演算
部72に供給する。ドライウエットミキシング処理で
は、各効果処理の入力波形データ(ドライ波形と呼ばれ
る)と処理済波形(ウエット波形と呼ばれる)をCPU
20により指示された混合比で混合して各効果処理の出
力波形データを生成する。出力ミキシング処理では、出
力ラインL1〜L8の楽音データWD5と各効果処理の
出力波形データとをCPU20により指示された混合比
でミキシングをして、エフェクタ27の最終的なステレ
オLR出力を形成する。
を示す図である。エフェクタ27は、時分割マルチミキ
サ71、時分割効果演算部72及び制御レジスタ73か
らなる。時分割効果演算部72は、制御部より時分割で
供給される複数本のマイクロプログラムに基づいて、共
通の演算回路を用いて、入力波形データに対し時分割で
残響、コーラス、フランジャ等の複数の異なる効果処理
を行い、それぞれ効果処理済波形データを出力する。時
分割マルチミキサ71は、以下に説明する入力ミキシン
グとドライウエットミキシングと出力ミキシングの、3
種類のミキシング処理を時分割で行う。時分割マルチミ
キサ71は、入力ミキシング処理では、音現回路26の
各出力ラインL1/L5〜L4/L8からシリアルで供
給され、再びシリアルデータに変換された出力ラインL
1〜L8の波形データWD5と、各効果処理の出力デー
タとをCPU20により指示された混合比でミキシング
し、各効果処理の入力波形データとして時分割効果演算
部72に供給する。ドライウエットミキシング処理で
は、各効果処理の入力波形データ(ドライ波形と呼ばれ
る)と処理済波形(ウエット波形と呼ばれる)をCPU
20により指示された混合比で混合して各効果処理の出
力波形データを生成する。出力ミキシング処理では、出
力ラインL1〜L8の楽音データWD5と各効果処理の
出力波形データとをCPU20により指示された混合比
でミキシングをして、エフェクタ27の最終的なステレ
オLR出力を形成する。
【0063】時分割効果演算部72は、時分割マルチミ
キサ71でミキシング処理された楽音データに時分割で
複数の効果付与処理を行い、効果付与された楽音データ
を再び時分割マルチミキサ71に出力する。従って、時
分割マルチミキサ71と時分割効果演算部72が協働す
ることによって、複数の入力のそれぞれに異なる効果を
付与したり、また異なる効果の付与された楽音データか
らにミキシング処理することによってより複雑な効果を
付与することが可能となる。制御レジスタ73は、上述
した時分割マルチミキサ71における各ミキシング処理
の混合比及び時分割効果演算部72の効果の種類の選択
や各効果の態様を制御する制御パラメータを記憶してい
る。制御レジスタ73内の制御パラメータはCPU20
によって適宜変更設定される。
キサ71でミキシング処理された楽音データに時分割で
複数の効果付与処理を行い、効果付与された楽音データ
を再び時分割マルチミキサ71に出力する。従って、時
分割マルチミキサ71と時分割効果演算部72が協働す
ることによって、複数の入力のそれぞれに異なる効果を
付与したり、また異なる効果の付与された楽音データか
らにミキシング処理することによってより複雑な効果を
付与することが可能となる。制御レジスタ73は、上述
した時分割マルチミキサ71における各ミキシング処理
の混合比及び時分割効果演算部72の効果の種類の選択
や各効果の態様を制御する制御パラメータを記憶してい
る。制御レジスタ73内の制御パラメータはCPU20
によって適宜変更設定される。
【0064】上述の実施例では、出力ライン8本に対し
て5個の演算手段14を設ける場合について説明した
が、a個の出力ラインに対してb個(但しa>b)の乗
算手段を設けて、複数の乗算手段で時分割処理を行い、
任意の出力ラインから任意のチャンネルの楽音信号を出
力するようにしてもよい。上述の実施例では、第1の時
分割チャンネルを8個のスロットに分割し、その中の5
個にセンドレベルSND1〜SND5を乗算する場合に
ついて説明したが、これ以外の数のスロットやセンドレ
ベルをとるようにしてもよい。
て5個の演算手段14を設ける場合について説明した
が、a個の出力ラインに対してb個(但しa>b)の乗
算手段を設けて、複数の乗算手段で時分割処理を行い、
任意の出力ラインから任意のチャンネルの楽音信号を出
力するようにしてもよい。上述の実施例では、第1の時
分割チャンネルを8個のスロットに分割し、その中の5
個にセンドレベルSND1〜SND5を乗算する場合に
ついて説明したが、これ以外の数のスロットやセンドレ
ベルをとるようにしてもよい。
【0065】なお、本実施例では乗算器のタイムスロッ
トを部分的にフィルタ演算にまわすために複数の出力ラ
インのためのレベル乗算の数を減らしていたが、そうい
う事情は本発明の必須要件ではない。例えば、他の処理
に回さなくとも各チャンネル当たり4回しか乗算が出来
ない場合に、5つ以上の出力ラインに出力したい時と
か、タイムスロットは充分にあったが、本実施例で示し
たようなディジタルフィルタ処理や波形補間処理、残響
付与処理等にどんどんスロットを回していった結果、ス
ロットが足らなくなった場合等に、広く適用する事が出
来る。また、本発明は、楽音を形成する音源に対する適
用だけでなく、単なるディジタルフィルタ、リバース回
路、ディジタルレコーダ、ディジタルミキサ等で、複数
時分割チャンネル動作による複数の時分割出力が得ら
れ、それを複数の出力ラインに出力している機器一般
に、広く適用可能である。
トを部分的にフィルタ演算にまわすために複数の出力ラ
インのためのレベル乗算の数を減らしていたが、そうい
う事情は本発明の必須要件ではない。例えば、他の処理
に回さなくとも各チャンネル当たり4回しか乗算が出来
ない場合に、5つ以上の出力ラインに出力したい時と
か、タイムスロットは充分にあったが、本実施例で示し
たようなディジタルフィルタ処理や波形補間処理、残響
付与処理等にどんどんスロットを回していった結果、ス
ロットが足らなくなった場合等に、広く適用する事が出
来る。また、本発明は、楽音を形成する音源に対する適
用だけでなく、単なるディジタルフィルタ、リバース回
路、ディジタルレコーダ、ディジタルミキサ等で、複数
時分割チャンネル動作による複数の時分割出力が得ら
れ、それを複数の出力ラインに出力している機器一般
に、広く適用可能である。
【0066】
【発明の効果】 以上のように、この発明によれば、複
数の各出力系列毎に乗算手段をそれぞれ設ける必要がな
いため、装置構成を簡略化することができ、また、各出
力系列毎に時分割タイムスロットをそれぞれ設定して1
つの乗算手段を時分割共用することがないため、乗算タ
イムスロットが無駄に費やされることもなく、任意の出
力系列に任意のチャンネルの楽音信号を出力することが
できるという効果を奏するとともに、乗算手段の各チャ
ンネルのタイムスロットの数Lが、上記出力系列数のM
よりも大きく、L個のタイムスロットの中の残り(L−
M個)のタイムスロットは、楽音の音色制御処理、補間
処理、残響付与処理、変調処理、エフェクタ処理の内の
少なくとも1つの処理に利用されるようになっているの
で、乗算手段を単なる楽音信号に対する各出力系列毎の
係数演算と分配だけでなくその他の処理にも効率的に利
用することができる、という優れた効果を奏する。
数の各出力系列毎に乗算手段をそれぞれ設ける必要がな
いため、装置構成を簡略化することができ、また、各出
力系列毎に時分割タイムスロットをそれぞれ設定して1
つの乗算手段を時分割共用することがないため、乗算タ
イムスロットが無駄に費やされることもなく、任意の出
力系列に任意のチャンネルの楽音信号を出力することが
できるという効果を奏するとともに、乗算手段の各チャ
ンネルのタイムスロットの数Lが、上記出力系列数のM
よりも大きく、L個のタイムスロットの中の残り(L−
M個)のタイムスロットは、楽音の音色制御処理、補間
処理、残響付与処理、変調処理、エフェクタ処理の内の
少なくとも1つの処理に利用されるようになっているの
で、乗算手段を単なる楽音信号に対する各出力系列毎の
係数演算と分配だけでなくその他の処理にも効率的に利
用することができる、という優れた効果を奏する。
【図1】 この発明に係る楽音信号分配処理装置を内蔵
した音源回路の詳細構成を示す図である。
した音源回路の詳細構成を示す図である。
【図2】 この発明に係る楽音信号分配処理装置を内蔵
した音源回路を有する電子楽器のハードブロックを示す
図である。
した音源回路を有する電子楽器のハードブロックを示す
図である。
【図3】 図2のCPUが処理するメインルーチンの一
例を示すフローチャート図である。
例を示すフローチャート図である。
【図4】 図3の演奏処理の詳細の一例を示すフローチ
ャート図である。
ャート図である。
【図5】 この発明の実施例の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図6】 図1の読み書きメモリの詳細構成を示す図で
ある。
ある。
【図7】 図1の演算手段が行うフィルタ演算処理の内
容を示すフィルタ等価回路を示す図である
容を示すフィルタ等価回路を示す図である
【図8】 図1の演算手段の詳細構成を示す図である。
【図9】 図2のエフェクタの詳細構成を示す図であ
る。
る。
【図10】 従来の楽音信号分配処理装置の概略構成を
示す図である。
示す図である。
10…アドレス制御部、11…波形アドレス発生部、1
2…波形メモリ、13…補間手段、14…演算手段、1
5…加算手段、16…エンベロープ制御手段、17…波
形エンベロープ発生部、18…LFO制御部、19…低
周波発生器、1A…センドレベル発生部、1B…セレク
タ回路、1C…読み書きメモリ、1D…アドレス発生
器、1E…出力ライン選択手段、1F…加算手段、1G
…シフトレジスタ、1H…ゲート回路、1J,1K,1
L,1M…パラレル−シリアル変換器
2…波形メモリ、13…補間手段、14…演算手段、1
5…加算手段、16…エンベロープ制御手段、17…波
形エンベロープ発生部、18…LFO制御部、19…低
周波発生器、1A…センドレベル発生部、1B…セレク
タ回路、1C…読み書きメモリ、1D…アドレス発生
器、1E…出力ライン選択手段、1F…加算手段、1G
…シフトレジスタ、1H…ゲート回路、1J,1K,1
L,1M…パラレル−シリアル変換器
Claims (3)
- 【請求項1】 複数チャンネルに時分割処理された楽音
信号を入力する楽音信号入力手段と、 前記チャンネルをさらに所定数L個のタイムスロットに
時分割して動作し、前記L個の中のM(ただし、Mは1
以上L以下の整数)個のタイムスロットを使用して、前
記各チャンネルの楽音信号に対して個別の係数を乗算し
てM個の系列の楽音信号を出力する乗算手段と、 この乗算手段から出力されるM個の系列の楽音信号を、
複数N(ただし、NはMより大きい整数)個の処理系列
の中の1又は複数の系列にそれぞれ選択的に分配する分
配手段とを備え、上記乗算手段の各チャンネルのタイム
スロットの数Lが、上記系列数のMよりも大きく、L個
のタイムスロットの中の残り(L−M個)のタイムスロ
ットは、楽音の音色制御処理、補間処理、残響付与処
理、変調処理、エフェクタ処理の内の少なくとも1つの
処理に利用されることを特徴とする楽音信号分配処理装
置。 - 【請求項2】 更に、上記分配手段により上記N個の処
理系列に選択的に分配された楽音信号を上記N個の処理
系列のそれぞれに関して上記複数の時分割チャンネルに
わたり累算する累算手段を含むことを特徴とする請求項
1に記載の楽音信号分配装置。 - 【請求項3】 前記分配手段は、各チャンネル毎独立に
各楽音信号をどの処理系列に分配するかを設定可能であ
ることを特徴とする請求項1又は2に記載の楽音信号分
配装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05283826A JP3094759B2 (ja) | 1993-10-19 | 1993-10-19 | 楽音信号分配処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05283826A JP3094759B2 (ja) | 1993-10-19 | 1993-10-19 | 楽音信号分配処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07114377A JPH07114377A (ja) | 1995-05-02 |
JP3094759B2 true JP3094759B2 (ja) | 2000-10-03 |
Family
ID=17670660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05283826A Expired - Fee Related JP3094759B2 (ja) | 1993-10-19 | 1993-10-19 | 楽音信号分配処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3094759B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5534389B2 (ja) * | 2009-03-31 | 2014-06-25 | ヤマハ株式会社 | 楽音生成装置 |
-
1993
- 1993-10-19 JP JP05283826A patent/JP3094759B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07114377A (ja) | 1995-05-02 |
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