JP3093218B2 - デジタル画像処理装置 - Google Patents
デジタル画像処理装置Info
- Publication number
- JP3093218B2 JP3093218B2 JP01204165A JP20416589A JP3093218B2 JP 3093218 B2 JP3093218 B2 JP 3093218B2 JP 01204165 A JP01204165 A JP 01204165A JP 20416589 A JP20416589 A JP 20416589A JP 3093218 B2 JP3093218 B2 JP 3093218B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- image
- memory
- mosaic
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，デジタル複写機等に適用される直列的に入
力するデジタル画像データに対し，所定の処理加工を施
してモザイク画像を形成するデジタル画像処理装置に関
し，特に大容量のフレームメモリや複雑な演算によるこ
となく，リアルタイムでモザイク画像を形成することが
できるように,3系統のラインメモリを設け，これらに対
する書込／読出操作を交互に切替えることによりデータ
処理に時間的余裕度を持たせ，更に前記メモリより主走
査方向及び含走査方向に夫々所定間隔ごとにサンプルさ
れた画素のデータによって単位ブロック内の画像データ
を代表させることによりモザイク画像を形成するデジタ
ル画像処理装置に関する。
力するデジタル画像データに対し，所定の処理加工を施
してモザイク画像を形成するデジタル画像処理装置に関
し，特に大容量のフレームメモリや複雑な演算によるこ
となく，リアルタイムでモザイク画像を形成することが
できるように,3系統のラインメモリを設け，これらに対
する書込／読出操作を交互に切替えることによりデータ
処理に時間的余裕度を持たせ，更に前記メモリより主走
査方向及び含走査方向に夫々所定間隔ごとにサンプルさ
れた画素のデータによって単位ブロック内の画像データ
を代表させることによりモザイク画像を形成するデジタ
ル画像処理装置に関する。
最近はデジタルカラー複写機，デジタルカラー印刷機
等の電子画像記録手段においては，原稿像を用紙上に極
めて忠実に再現しようとする要請のほかに画像データに
一定の処理加工を施し，独特の美観を醸成しようとする
要請が高まりつつあり，その代表的なものの一つとして
モザイク画像処理を挙げることができる。
等の電子画像記録手段においては，原稿像を用紙上に極
めて忠実に再現しようとする要請のほかに画像データに
一定の処理加工を施し，独特の美観を醸成しようとする
要請が高まりつつあり，その代表的なものの一つとして
モザイク画像処理を挙げることができる。
従来，モザイク画像を形成する方法としては，原稿像
を一定寸法の多数の矩形状領域（以下「単位ブロック」
と記す）に分割して該ブロック内に代表点を定め，この
代表点の色彩・濃度により単位ブロックの全面積のそれ
を置換するものが一般的であった。
を一定寸法の多数の矩形状領域（以下「単位ブロック」
と記す）に分割して該ブロック内に代表点を定め，この
代表点の色彩・濃度により単位ブロックの全面積のそれ
を置換するものが一般的であった。
従来の製版用トータルスキャナやDTP（Data Top Publ
ishing）等のモザイク機能（モザイク画像を形成する機
能）では，全原稿像の画像データを大規模のフレームメ
モリ（２次元的画像メモリ）内に一旦貯蔵し，内蔵のCP
Uによる複雑な演算を経て，各単位ブロック内の代表点
を正確に定めていた。このため装置も大型化して高価と
なり，更にデータに対するリアルタイム処理が不可能と
なる問題点があった。
ishing）等のモザイク機能（モザイク画像を形成する機
能）では，全原稿像の画像データを大規模のフレームメ
モリ（２次元的画像メモリ）内に一旦貯蔵し，内蔵のCP
Uによる複雑な演算を経て，各単位ブロック内の代表点
を正確に定めていた。このため装置も大型化して高価と
なり，更にデータに対するリアルタイム処理が不可能と
なる問題点があった。
本発明は，上記に鑑みてなされたものであって，装置
の大型化及びコストアップを回避し，各単位ブロック内
の代表点を平均化し，データに対するリアルタイム処理
を実現することを目的とする。
の大型化及びコストアップを回避し，各単位ブロック内
の代表点を平均化し，データに対するリアルタイム処理
を実現することを目的とする。
本発明は上記の目的を達成するため、デジタル画像情
報に対し，所定の処理加工を施してモザイク画像を形成
するデジタル画像処理装置において,3本のラインメモリ
と，ラインメモリのトグル動作の切り換えタイミングを
変化させる手段と，ラインメモリの読み出しデータを、
主走査方向および副走査方向に所定の数おきにそれぞれ
サンプリングして単位ブロックを形成し、単位ブロック
に含まれる読み出しデータをサンプリングデータに置換
することにより平均化する手段とを備えたデジタル画像
処理装置を提供するものである。
報に対し，所定の処理加工を施してモザイク画像を形成
するデジタル画像処理装置において,3本のラインメモリ
と，ラインメモリのトグル動作の切り換えタイミングを
変化させる手段と，ラインメモリの読み出しデータを、
主走査方向および副走査方向に所定の数おきにそれぞれ
サンプリングして単位ブロックを形成し、単位ブロック
に含まれる読み出しデータをサンプリングデータに置換
することにより平均化する手段とを備えたデジタル画像
処理装置を提供するものである。
また、上記の他にモザイク画像領域を指定する領域発
生手段を付加したデジタル画像処理装置を提供するもの
である。
生手段を付加したデジタル画像処理装置を提供するもの
である。
〔作用〕 本発明によるデジタル画像処理装置は，逐次入力する
デジタル画像データを交互に１ライン分ずつ貯蔵する３
系統のメモリに対する書込／読出操作を交互に切り替え
ことを通して，主走査方向にはＮ画素おきに，また副走
査方向にはＭ画素おきに画像データを抽出し，該抽出さ
れた画像データにより，前記Ｍ×Ｎ画素を含む矩形状領
域内の全画像データを置換して，これを所定タイミング
で画像記録部へ転送する。
デジタル画像データを交互に１ライン分ずつ貯蔵する３
系統のメモリに対する書込／読出操作を交互に切り替え
ことを通して，主走査方向にはＮ画素おきに，また副走
査方向にはＭ画素おきに画像データを抽出し，該抽出さ
れた画像データにより，前記Ｍ×Ｎ画素を含む矩形状領
域内の全画像データを置換して，これを所定タイミング
で画像記録部へ転送する。
また，全画像面内に任意に設定された矩形状領域内に
おいて，モザイク機能を作動／解除する。
おいて，モザイク機能を作動／解除する。
以下，本発明によるデジタル画像処理を図面に基づい
て詳細に説明する。
て詳細に説明する。
第１図は本装置の構造を説明するブロック図で，原稿
像を走査しながらデジタルデータとして読み取る画像読
取部１と，前記画像データに所定の処理・加工を施す画
像処理部２と，該画像処理部２より供給される画像デー
タを転写紙上にプリントする画像記録部３とにより電子
画像プリント手段が構成されるている。
像を走査しながらデジタルデータとして読み取る画像読
取部１と，前記画像データに所定の処理・加工を施す画
像処理部２と，該画像処理部２より供給される画像デー
タを転写紙上にプリントする画像記録部３とにより電子
画像プリント手段が構成されるている。
上記画像処理部２においてラインメモリを３本使用し
てモザイク処理を実行するものであるが，最初にライン
メモリを２本使用する場合について説明する。
てモザイク処理を実行するものであるが，最初にライン
メモリを２本使用する場合について説明する。
第２図は画像処理部（本発明の要部）の構成の一例を
示すブロック図で,301及び302は夫々第１及び第２系統
用メモリで，夫々に主走査方向の１ライン分の画像デー
タを貯蔵する機能をもち，一方に画像データを書き込み
中は，他の一方からは同データの読出しが行われる。即
ち，第1,第２系統用メモリ301及び302は交互に交換しな
がら書込み及び読出しの機能を果たす。101,102は夫々
第1,第２系統用の入力レジスタで，入力する画像データ
を１ライン分ずつ一時貯蔵し，夫々第1,第２系統用メモ
リ301,302へ出力する。201は画素クロック（以下「CL
K」と記す）に応答して第1,第２系統用メモリ301,302の
書込みアドレスを計数する書込アドレスカウンタ，同様
に202は読出しアドレスを計数する読出アドレスカウン
タである。103,104は夫々第1,第２系統用書込アドレス
バッファ,105,106は夫々第1,第２系統用の読出アドレス
バッファ,401は第1,第２系統用出力レジスタ107,108の
動作を制御する出力レジスタ制御部である。また,107,1
08は夫々第1,第２系統用出力レジスタ,109は107,108よ
りの読出値の何れか一方を選択して次工程（この場合は
第１図に示す画像記録部３）へ供給するセレクタであ
る。また,402は画像処理部全体の動作を制御するメモリ
制御部である。
示すブロック図で,301及び302は夫々第１及び第２系統
用メモリで，夫々に主走査方向の１ライン分の画像デー
タを貯蔵する機能をもち，一方に画像データを書き込み
中は，他の一方からは同データの読出しが行われる。即
ち，第1,第２系統用メモリ301及び302は交互に交換しな
がら書込み及び読出しの機能を果たす。101,102は夫々
第1,第２系統用の入力レジスタで，入力する画像データ
を１ライン分ずつ一時貯蔵し，夫々第1,第２系統用メモ
リ301,302へ出力する。201は画素クロック（以下「CL
K」と記す）に応答して第1,第２系統用メモリ301,302の
書込みアドレスを計数する書込アドレスカウンタ，同様
に202は読出しアドレスを計数する読出アドレスカウン
タである。103,104は夫々第1,第２系統用書込アドレス
バッファ,105,106は夫々第1,第２系統用の読出アドレス
バッファ,401は第1,第２系統用出力レジスタ107,108の
動作を制御する出力レジスタ制御部である。また,107,1
08は夫々第1,第２系統用出力レジスタ,109は107,108よ
りの読出値の何れか一方を選択して次工程（この場合は
第１図に示す画像記録部３）へ供給するセレクタであ
る。また,402は画像処理部全体の動作を制御するメモリ
制御部である。
第２図の構成において，最初にモザイク機能を解除し
た場合（通常の画像記録の場合）の動作を説明する。
た場合（通常の画像記録の場合）の動作を説明する。
読出アドレスカウンタ202の出力はそのまま第1,第２
系統用読出アドレスバッファ105,106へ入力する。前述
した通り，第１系統用メモリ301へデータの書込み進行
中の場合は，第２系統用メモリ302より既に貯蔵されて
いるデータの読出しが行われ，またその機能は所定期間
ごとに交換するので，以下これら両系統の動作を並行的
に説明する。
系統用読出アドレスバッファ105,106へ入力する。前述
した通り，第１系統用メモリ301へデータの書込み進行
中の場合は，第２系統用メモリ302より既に貯蔵されて
いるデータの読出しが行われ，またその機能は所定期間
ごとに交換するので，以下これら両系統の動作を並行的
に説明する。
原画像は１ライン分ずつ画像読取部（第１図の１）に
よりデジタルデータとして読取られ，入力レジスタ101
（102）を経由してメモリ301（302）に順次貯蔵され
る。１画素分のデータが貯蔵されるごとに書込アドレス
カウンタ201は１カウントし，書込アドレスバッファ103
（104）を経由して計数値（読出アドレス）をメモリ301
（302）へ送り,301（302）の書込アドレスは１番地ずつ
前進する。
よりデジタルデータとして読取られ，入力レジスタ101
（102）を経由してメモリ301（302）に順次貯蔵され
る。１画素分のデータが貯蔵されるごとに書込アドレス
カウンタ201は１カウントし，書込アドレスバッファ103
（104）を経由して計数値（読出アドレス）をメモリ301
（302）へ送り,301（302）の書込アドレスは１番地ずつ
前進する。
これと並行してメモリ302（301）では，データの読出
しが行われる。すなわち，読出アドレスカウンタ202
は，書込アドレスカウンタ201と同様に,CLKパルスに応
答してカウント動作を繰り返し，その計数値は，読出バ
ッファ502（機能停止中）をそのまま通過し，読出アド
レスバッファ106（105）を経由してメモリ302（301）へ
伝達される。従って，メモリ302（301）の読出アドレス
は１番地ずつ前進する。これにより，メモリ302（301）
へのデータ書込みと並行して，メモリ302（301）よりの
データ読出しが行われる。
しが行われる。すなわち，読出アドレスカウンタ202
は，書込アドレスカウンタ201と同様に,CLKパルスに応
答してカウント動作を繰り返し，その計数値は，読出バ
ッファ502（機能停止中）をそのまま通過し，読出アド
レスバッファ106（105）を経由してメモリ302（301）へ
伝達される。従って，メモリ302（301）の読出アドレス
は１番地ずつ前進する。これにより，メモリ302（301）
へのデータ書込みと並行して，メモリ302（301）よりの
データ読出しが行われる。
メモリ302（301）より１画素分ずつ読みだされたデー
タは出力レジスタ108（107）を経由し，更にセレクタ10
9を経由して次工程（画像記録部３）へ向けて出力され
る。セレクタ109はメモリ302（301）からデータが読出
されているときは出力レジスタ108（107）を選択する。
１ライン分のデータの読出が終了すると，セレクタ109
は切り替り，出力レジスタ107（108）を選択する。
タは出力レジスタ108（107）を経由し，更にセレクタ10
9を経由して次工程（画像記録部３）へ向けて出力され
る。セレクタ109はメモリ302（301）からデータが読出
されているときは出力レジスタ108（107）を選択する。
１ライン分のデータの読出が終了すると，セレクタ109
は切り替り，出力レジスタ107（108）を選択する。
上述の全動作はメモリ制御部402より各部へ向けて出
力される制御信号により制御される。
力される制御信号により制御される。
次に，第２図の構成により,N×Ｍ画素を単位ブロック
とする第３図に示すような格子状のパターンを得ようと
する場合は，出力レジスタ制御部401よりの指令によ
り，出力レジスタ108（107）はＮ回に１度ずつデータを
取り込み，その後はこのデータをＮ回繰り返してセレク
タ109へ送出する。１ライン分のデータ処理が完了して
も，メモリ301（302）の書込／読出操作の切替は行わ
ず,Mライン分のデータが302（301）より繰り返し読出さ
れ，次工程（画像記録部３）へ送出される。
とする第３図に示すような格子状のパターンを得ようと
する場合は，出力レジスタ制御部401よりの指令によ
り，出力レジスタ108（107）はＮ回に１度ずつデータを
取り込み，その後はこのデータをＮ回繰り返してセレク
タ109へ送出する。１ライン分のデータ処理が完了して
も，メモリ301（302）の書込／読出操作の切替は行わ
ず,Mライン分のデータが302（301）より繰り返し読出さ
れ，次工程（画像記録部３）へ送出される。
また，出力レジスタ108及び107よりのデータ出力のタ
イミングを適当にずらすことにより，第４図に示すモザ
イクパターンを形成することができる。
イミングを適当にずらすことにより，第４図に示すモザ
イクパターンを形成することができる。
前述した２通りのモザイク機能においては，原画像デ
ータを主走査方向にＮ画素おきに，副走査方向にＭ画素
おきに，夫々画像データをサンプルし，該データにより
単位ブロック内の全画像データを置換するものであるか
ら，装置も簡潔化・経済化し，リアルタイム画像処理が
可能となる。この点は大規模のフレームメモリに貯蔵さ
れた２次元的画像データについて，単位ブロック内の代
表点を厳密に算出する従来の方法に較べ，顕著な改善と
いうことができる。他面，本発明の構成では代表点の決
定する操作に厳密性が欠ける欠点はあるが，多くの場
合，単位ブロック内の画素データの間には比較的強い相
互関係があるので，本発明の構成によっても略々満足な
結果が得られる。
ータを主走査方向にＮ画素おきに，副走査方向にＭ画素
おきに，夫々画像データをサンプルし，該データにより
単位ブロック内の全画像データを置換するものであるか
ら，装置も簡潔化・経済化し，リアルタイム画像処理が
可能となる。この点は大規模のフレームメモリに貯蔵さ
れた２次元的画像データについて，単位ブロック内の代
表点を厳密に算出する従来の方法に較べ，顕著な改善と
いうことができる。他面，本発明の構成では代表点の決
定する操作に厳密性が欠ける欠点はあるが，多くの場
合，単位ブロック内の画素データの間には比較的強い相
互関係があるので，本発明の構成によっても略々満足な
結果が得られる。
次に，前記回路を発展させた回路（第５図及び第６
図）について説明する。401は，除算レジスタであり,40
2〜403は加算器であり,101は，平均化処理におけるアド
レスのずれを補正するライトアドレスレジスタ,201はラ
イトアドレスカウンタ,202はリードアドレスカウンタで
あり,102は１系統用ライトアドレスバッファ,103は２系
統用ライトアドレスバッファ,104は３系統用ライトアド
レスバッファであり,105は１系統用平均化リードアドレ
スバッファ,106は２系統用平均化リードアドレスバッフ
ァ,107は３系統用平均化リードアドレスバッファであ
り,108は１系統用リードアドレスバッファ,109は２系統
用リードアドレスバッファであり,301は１系統用メモ
リ,302は２系統用メモリ,303は３系統用メモリであり,5
00は前記１系統用メモリ301と２系統用メモリ302とのト
グル動作が切り替わると同時に切り替わり，前記リード
アドレスカウンタ202において読みだしていない方のメ
モリを選択するセレクタであり,110〜11nは出力レジス
タ群を構成し,501はセレクタ,405は平均化レジスタであ
る。
図）について説明する。401は，除算レジスタであり,40
2〜403は加算器であり,101は，平均化処理におけるアド
レスのずれを補正するライトアドレスレジスタ,201はラ
イトアドレスカウンタ,202はリードアドレスカウンタで
あり,102は１系統用ライトアドレスバッファ,103は２系
統用ライトアドレスバッファ,104は３系統用ライトアド
レスバッファであり,105は１系統用平均化リードアドレ
スバッファ,106は２系統用平均化リードアドレスバッフ
ァ,107は３系統用平均化リードアドレスバッファであ
り,108は１系統用リードアドレスバッファ,109は２系統
用リードアドレスバッファであり,301は１系統用メモ
リ,302は２系統用メモリ,303は３系統用メモリであり,5
00は前記１系統用メモリ301と２系統用メモリ302とのト
グル動作が切り替わると同時に切り替わり，前記リード
アドレスカウンタ202において読みだしていない方のメ
モリを選択するセレクタであり,110〜11nは出力レジス
タ群を構成し,501はセレクタ,405は平均化レジスタであ
る。
以上の構成において，第７図はライン方向のタイミン
グチャートであり，第８図は画像クロック方向のタイミ
ングチャートであり，ここではモザイクサイズが４×４
の場合を示している。
グチャートであり，第８図は画像クロック方向のタイミ
ングチャートであり，ここではモザイクサイズが４×４
の場合を示している。
更に，第７図中において，（１）に対応するタイミン
グチャートが通常のトグル動作を意味し，（２）に対応
するタイミングチャートがモザイクを形成するための動
作を意味する。また，このとき，第３図に示すモザイク
パターンを形成する。
グチャートが通常のトグル動作を意味し，（２）に対応
するタイミングチャートがモザイクを形成するための動
作を意味する。また，このとき，第３図に示すモザイク
パターンを形成する。
以下その動作を詳細に説明する。
１ライン目（奇数ライン） 入力画像データは，除算レジスタ401によってモザイ
クサイズに応じて除算される。この除算レジスタ401の
出力が加算器404に入力されて，該加算器404から除算レ
ジスタ401の出力がそのまま出力され,3系統用メモリに
入力される。このデータが１個格納される毎にライトア
ドレスカウンタ201はカウント動作を行い，ライトアド
レスレジスタ101,3系統用ライトアドレスバッファ104を
経由して３系統用メモリ303にアドレスを送る。そのと
き，リードアドレスカウンタ202は，ライトアドレスカ
ウンタ201と同様にカウント動作を行い,2系統用リード
アドレスバッファ109〔１系統用リードアドレスバッフ
ァ108〕を経由して２系統用メモリ302〔１系統用メモリ
301〕の中からメモリデータを読みだす。上記２系統用
メモリ302〔１系統用メモリ301〕の中から読み出された
データは出力レジスタ111〔110〕に入力され，セレクタ
501を経由してレジスタ112,113・・・11nへとシフトし
て行く。ここで,N個のデータを取り込む毎に平均化レジ
スタ405はセレクタ501,出力レジスタ112,113・・・11n
のデータの内のＮ個分のデータで平均化を行う。従っ
て，この動作により平均化レジスタ405の出力はＮ回毎
に変化することとなり，画素方向のモザイク形成を行
う。
クサイズに応じて除算される。この除算レジスタ401の
出力が加算器404に入力されて，該加算器404から除算レ
ジスタ401の出力がそのまま出力され,3系統用メモリに
入力される。このデータが１個格納される毎にライトア
ドレスカウンタ201はカウント動作を行い，ライトアド
レスレジスタ101,3系統用ライトアドレスバッファ104を
経由して３系統用メモリ303にアドレスを送る。そのと
き，リードアドレスカウンタ202は，ライトアドレスカ
ウンタ201と同様にカウント動作を行い,2系統用リード
アドレスバッファ109〔１系統用リードアドレスバッフ
ァ108〕を経由して２系統用メモリ302〔１系統用メモリ
301〕の中からメモリデータを読みだす。上記２系統用
メモリ302〔１系統用メモリ301〕の中から読み出された
データは出力レジスタ111〔110〕に入力され，セレクタ
501を経由してレジスタ112,113・・・11nへとシフトし
て行く。ここで,N個のデータを取り込む毎に平均化レジ
スタ405はセレクタ501,出力レジスタ112,113・・・11n
のデータの内のＮ個分のデータで平均化を行う。従っ
て，この動作により平均化レジスタ405の出力はＮ回毎
に変化することとなり，画素方向のモザイク形成を行
う。
２ライン目（偶数ライン） 入力画像データが除算レジスタ401によりモザイクサ
イズに応じて除算される。該除算レジスタ401の出力が
加算器402〔403〕に入力される。該加算器402〔403〕の
もう一方の入力には１ライン目で書き込んだ３系統用メ
モリ303をライトアドレスカウンタ201のアドレスにより
３系統用平均化リードアドレスバッファ107を経由して
読み出す。加算器402〔403〕で加算された出力が１系統
用メモリ301〔２系統用メモリ302〕に入力される。ま
た，データが１個格納される毎にライトアドレスカウン
タ201は，カウント動作を行い，ライトアドレスレジス
タ101,1系統用ライトアドレスバッファ102〔２系統用ラ
イトアドレスバッファ103〕を経由して３系統用メモリ3
03にアドレスを送る。
イズに応じて除算される。該除算レジスタ401の出力が
加算器402〔403〕に入力される。該加算器402〔403〕の
もう一方の入力には１ライン目で書き込んだ３系統用メ
モリ303をライトアドレスカウンタ201のアドレスにより
３系統用平均化リードアドレスバッファ107を経由して
読み出す。加算器402〔403〕で加算された出力が１系統
用メモリ301〔２系統用メモリ302〕に入力される。ま
た，データが１個格納される毎にライトアドレスカウン
タ201は，カウント動作を行い，ライトアドレスレジス
タ101,1系統用ライトアドレスバッファ102〔２系統用ラ
イトアドレスバッファ103〕を経由して３系統用メモリ3
03にアドレスを送る。
それ以降の２系統用メモリ302〔１系統用メモリ301〕
の読み出し動作は上記した１ライン目と同じであるた
め，その説明は省略する。
の読み出し動作は上記した１ライン目と同じであるた
め，その説明は省略する。
３ライン目（１ライン目以外の奇数ライン） この場合にあっては,1ライン目の動作と概略相似的で
あるため,1ライン目の動作と異なる部分のみを説明す
る。
あるため,1ライン目の動作と異なる部分のみを説明す
る。
加算器404の入力は，除算レジスタ401の出力と前ライ
ンで書き込んだ１系統用メモリ301〔２系統用メモリ30
2〕をライトアドレスカウンタ201のアドレスにより１系
統用平均化リードアドレスバッファ105〔２系統用平均
化リードアドレスバッファ106〕を経由して読み出す。
この加算器404はこの入力の加算処理を実行する。加算
器404の処理以外は上記した１ライン目の動作と同じで
ある。
ンで書き込んだ１系統用メモリ301〔２系統用メモリ30
2〕をライトアドレスカウンタ201のアドレスにより１系
統用平均化リードアドレスバッファ105〔２系統用平均
化リードアドレスバッファ106〕を経由して読み出す。
この加算器404はこの入力の加算処理を実行する。加算
器404の処理以外は上記した１ライン目の動作と同じで
ある。
以降，上記とを交互に繰り返し,Mライン分の操
作（但し,Mは偶数）が終了するまで行う。
作（但し,Mは偶数）が終了するまで行う。
上記のＭライン分の動作が終了すると,1系統用メ
モリ301と２系統用メモリ302の動作を入れ換えることに
よりライン方向のモザイク形成を実行する。
モリ301と２系統用メモリ302の動作を入れ換えることに
よりライン方向のモザイク形成を実行する。
上記の動作によりＮ×Ｍのブロックのモザイク画像を
形成することが可能となり，第３図に示すようなモザイ
ク形状を形成する。
形成することが可能となり，第３図に示すようなモザイ
ク形状を形成する。
更に，平均化レジスタ405の処理タイミングを１系統
用メモリ301と２系統用メモリ302の読み出し時によって
別々にすることにより第４図に示すようなモザイク形状
を容易に形成することが可能となる。
用メモリ301と２系統用メモリ302の読み出し時によって
別々にすることにより第４図に示すようなモザイク形状
を容易に形成することが可能となる。
次に，前記発明を更に改良し，その機能を拡張した実
施例について説明する。即ち，第９図に示すように，原
稿画像内に設定された矩形状領域（モザイク領域）にモ
ザイク画像を形成し，残余の領域（ノーマル領域）に通
常の態様で画像を記録しようとするものである。本発明
の実施例は第５図，第６図の回路構成に対し第10図の回
路を付加し，第５図，第６図の回路は第10図の回路から
出力される領域信号により制御される。
施例について説明する。即ち，第９図に示すように，原
稿画像内に設定された矩形状領域（モザイク領域）にモ
ザイク画像を形成し，残余の領域（ノーマル領域）に通
常の態様で画像を記録しようとするものである。本発明
の実施例は第５図，第６図の回路構成に対し第10図の回
路を付加し，第５図，第６図の回路は第10図の回路から
出力される領域信号により制御される。
ここで，第11図A,Bは，ライン方向のタイミングチャ
ートであり，第12図は画素クロック方向のタイミングチ
ャートであり，ここではモザイクサイズが４×４の場合
である。また，第11図の（１）に対応するところが，通
常のトグル動作で，（２）に対応するところが，モザイ
クを形成するための動作であり，このとき，第３図に示
すモザイクパターンを形成する。
ートであり，第12図は画素クロック方向のタイミングチ
ャートであり，ここではモザイクサイズが４×４の場合
である。また，第11図の（１）に対応するところが，通
常のトグル動作で，（２）に対応するところが，モザイ
クを形成するための動作であり，このとき，第３図に示
すモザイクパターンを形成する。
第10図は領域信号発生回路の１構成を例示する回路図
である。603〜606は比較器で，便宜上,P端子及びＱ端子
の入力を夫々Ｐ及びＱにより表示すれば,P＞ＱならＬ
を,P＜ＱならＨを夫々出力する。607はNAND回路,608はO
R回路であり，また,609は排他的論理和回路で，周知の
通り，片側の入力がH,残る片側の入力がＬの場合に限り
Ｈを出力し，それ以外の入力に対しては常にＬを出力す
る。203はライン同期信号（LSYNC）を計数する副方向ア
ドレスカウンタである。
である。603〜606は比較器で，便宜上,P端子及びＱ端子
の入力を夫々Ｐ及びＱにより表示すれば,P＞ＱならＬ
を,P＜ＱならＨを夫々出力する。607はNAND回路,608はO
R回路であり，また,609は排他的論理和回路で，周知の
通り，片側の入力がH,残る片側の入力がＬの場合に限り
Ｈを出力し，それ以外の入力に対しては常にＬを出力す
る。203はライン同期信号（LSYNC）を計数する副方向ア
ドレスカウンタである。
ここで，画像データの主走査方向（画像クロック方
向）のアドレスをx,同副走査方向（ラインクロック方
向）のアドレスをｙとすることにする。これに対応し
て，第９図に示すモザイク領域のｘ方向のスタートアド
レスをx,同エンドアドレスをx2により表示し，また,y方
向のスタートアドレスをy1,同エンドアドレスをy2によ
り表示することとする。また，現に読出中の主走査方向
及び副走査方向のアドレスを夫々ｘ及びｙにより表す。
従って,xは第10または第11図の読出アドレスカウンタ20
2の計数値であり,yは前述の副走査方向アドレスカウン
タ203の計数値である。
向）のアドレスをx,同副走査方向（ラインクロック方
向）のアドレスをｙとすることにする。これに対応し
て，第９図に示すモザイク領域のｘ方向のスタートアド
レスをx,同エンドアドレスをx2により表示し，また,y方
向のスタートアドレスをy1,同エンドアドレスをy2によ
り表示することとする。また，現に読出中の主走査方向
及び副走査方向のアドレスを夫々ｘ及びｙにより表す。
従って,xは第10または第11図の読出アドレスカウンタ20
2の計数値であり,yは前述の副走査方向アドレスカウン
タ203の計数値である。
第10図の構成から明らかな通り， x1＜ｘ＜x2,y1＜ｙ＜y2 の場合（x,yが共に第９図のモザイク領域における場
合）に限り,NAND回路607はＨを出力し，他の場合の出力
はＬとなる。また，第10図において,MODE1,2はモード信
号を完成する１ビットの指令信号（装置使用者により選
択される）である。この回路構成から明らかな通り， MODE1＝L,MODE2＝Ｌ の場合には，第９図に示す通りの態様で画像記録が行わ
れる。
合）に限り,NAND回路607はＨを出力し，他の場合の出力
はＬとなる。また，第10図において,MODE1,2はモード信
号を完成する１ビットの指令信号（装置使用者により選
択される）である。この回路構成から明らかな通り， MODE1＝L,MODE2＝Ｌ の場合には，第９図に示す通りの態様で画像記録が行わ
れる。
MODE1＝L,MODE2＝Ｈ の場合には，第９図のモザイク領域とノーマル領域とは
入れ替る。更に， MODE1＝H,MODE2＝Ｈ の場合には,x1,x2,y1,y2の値を如向に設定しても領域・
信号は常にＬになり，従って全面にわたりモザイク処理
は行われず，通常の態様で画像記録が行われる。
入れ替る。更に， MODE1＝H,MODE2＝Ｈ の場合には,x1,x2,y1,y2の値を如向に設定しても領域・
信号は常にＬになり，従って全面にわたりモザイク処理
は行われず，通常の態様で画像記録が行われる。
最後に MODE1＝H,MODE2＝Ｌ の場合には,NAND回路607の出力値にかかわらず，領域信
号はＨとなる。すなわち，仮にx1,x2,y1,y2の値を設定
しなくても，全面にわたりモザイク処理が行われる。
号はＨとなる。すなわち，仮にx1,x2,y1,y2の値を設定
しなくても，全面にわたりモザイク処理が行われる。
このように簡単な回路構成を負荷するのみで，画像記
録態様に種々のバラエティを持たせることができる。
録態様に種々のバラエティを持たせることができる。
なお，前述の諸実施例の説明を通じ，本発明に係るデ
ジタル画像処理装置の動作を，第１図に示すブロック図
を基礎にして，説明してきたが，この装置に入力する画
像データは原稿面より読み取られた直後のものに限られ
るものでなく，データベース等に収納されていたもので
もよく，またファクシミリ装置のように遠隔の地から伝
送されてきたものであってもよい。すなわち，本発明の
ディジタル画像処理装置は電子画像記録手段全般に広く
適用可能である。
ジタル画像処理装置の動作を，第１図に示すブロック図
を基礎にして，説明してきたが，この装置に入力する画
像データは原稿面より読み取られた直後のものに限られ
るものでなく，データベース等に収納されていたもので
もよく，またファクシミリ装置のように遠隔の地から伝
送されてきたものであってもよい。すなわち，本発明の
ディジタル画像処理装置は電子画像記録手段全般に広く
適用可能である。
上記の如く，本発明によりデジタル画像処理装置は，
主走査方向及び副走査方向の夫々一定画像間隔ごとに画
像データをサンプルし，該サンプルされた画像データに
より，単位ブロック内の全画素のデータを置換したこと
になる。
主走査方向及び副走査方向の夫々一定画像間隔ごとに画
像データをサンプルし，該サンプルされた画像データに
より，単位ブロック内の全画素のデータを置換したこと
になる。
このため，大規模なフレームメモリは不要となり，ま
た，画像データに対するリアルタイム処理，が可能とな
る。また,3系統に対する書込／読出操作を交互に切替え
る方法であるため，データ処理に時間的余裕が得られ，
次の数ラインの繰返し記録操作の準備は事前に容易に完
整することがすることができる。
た，画像データに対するリアルタイム処理，が可能とな
る。また,3系統に対する書込／読出操作を交互に切替え
る方法であるため，データ処理に時間的余裕が得られ，
次の数ラインの繰返し記録操作の準備は事前に容易に完
整することがすることができる。
以上説明した通り，本発明によるデジタル画像処理装
置によれば，デジタル画像情報に対し，所定の処理加工
を施してモザイク画像を形成するデジタル画像処理装置
において,3本のラインメモリと，該ラインメモリのトグ
ル動作の切り換えタイミングを変化させる手段と，前記
ラインメモリの読み出しデータを平均化する手段と備え
たため，装置の大型化及びコストアップを回避し，各単
位ブロック内の代表点を平均化し，データに対するリア
ルタイム処理を実現することができる。
置によれば，デジタル画像情報に対し，所定の処理加工
を施してモザイク画像を形成するデジタル画像処理装置
において,3本のラインメモリと，該ラインメモリのトグ
ル動作の切り換えタイミングを変化させる手段と，前記
ラインメモリの読み出しデータを平均化する手段と備え
たため，装置の大型化及びコストアップを回避し，各単
位ブロック内の代表点を平均化し，データに対するリア
ルタイム処理を実現することができる。
第１図は本発明のディジタル画像処理装置の構成を示す
ブロック図であり，第２図は第１図の画像処理部の構成
の一例を示すブロック図であり，第３図は格子状のモザ
イクパターンを示す説明図であり，第４図は第３図のモ
ザイクパターンの一変形例を示す説明図であり，第５図
及び第６図は第１図の画像処理部の他の構成を示す説明
図であり，第７図は第５図及び第６図に示した回路構成
のライン方向のタイミングチャートであり，第８図は第
５図及び第６図に示した回路構成の画素クロック方向の
タイミングチャートであり，第９図はモザイク機能を所
定のタイミングで作動／解除する構成の一例を示す説明
図であり，第10図は領域信号発生回路の構成を示す説明
図であり，第11図は第10図に示した領域信号発生回路を
付加した第５図及び第６図に示した回路構成のライン方
向のタイミングチャートであり，第12図は第10図に示し
た領域信号発生回路を付加した第５図及び第６図に示し
た回路構成の画素クロック方向のタイミングチャートで
ある。 符号の説明 １……画像読み取り部、２……画像処理部 ３……画像記録部、11n……出力レジスタ 101……ライトアドレスレジスタ 102……１系統用ライトアドレスバッファ 103……２系統用ライトアドレスバッファ 104……３系統用ライトアドレスバッファ 105……１系統用平均化リードアドレスバッファ 106……２系統用平均化リードアドレスバッファ 107……３系統用平均化リードアドレスバッファ 108……１系統用リードアドレスバッファ 109……２系統用リードアドレスバッファ 110,111,112,113……出力レジスタ 201……ライトアドレスカウンタ 202……リードアドレスカウンタ 203……副走査方向アドレスカウンタ 301……１系統用メモリ 302……２系統用メモリ 303……３系統用メモリ 401……除算レジスタ 402,403,404……加算器 405……平均化レジスタ 500,501……セレクタ
ブロック図であり，第２図は第１図の画像処理部の構成
の一例を示すブロック図であり，第３図は格子状のモザ
イクパターンを示す説明図であり，第４図は第３図のモ
ザイクパターンの一変形例を示す説明図であり，第５図
及び第６図は第１図の画像処理部の他の構成を示す説明
図であり，第７図は第５図及び第６図に示した回路構成
のライン方向のタイミングチャートであり，第８図は第
５図及び第６図に示した回路構成の画素クロック方向の
タイミングチャートであり，第９図はモザイク機能を所
定のタイミングで作動／解除する構成の一例を示す説明
図であり，第10図は領域信号発生回路の構成を示す説明
図であり，第11図は第10図に示した領域信号発生回路を
付加した第５図及び第６図に示した回路構成のライン方
向のタイミングチャートであり，第12図は第10図に示し
た領域信号発生回路を付加した第５図及び第６図に示し
た回路構成の画素クロック方向のタイミングチャートで
ある。 符号の説明 １……画像読み取り部、２……画像処理部 ３……画像記録部、11n……出力レジスタ 101……ライトアドレスレジスタ 102……１系統用ライトアドレスバッファ 103……２系統用ライトアドレスバッファ 104……３系統用ライトアドレスバッファ 105……１系統用平均化リードアドレスバッファ 106……２系統用平均化リードアドレスバッファ 107……３系統用平均化リードアドレスバッファ 108……１系統用リードアドレスバッファ 109……２系統用リードアドレスバッファ 110,111,112,113……出力レジスタ 201……ライトアドレスカウンタ 202……リードアドレスカウンタ 203……副走査方向アドレスカウンタ 301……１系統用メモリ 302……２系統用メモリ 303……３系統用メモリ 401……除算レジスタ 402,403,404……加算器 405……平均化レジスタ 500,501……セレクタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/38 - 1/393 H04N 1/21 G06T 1/00
Claims (2)
- 【請求項１】デジタル画像情報に対し，所定の処理加工
を施してモザイク画像を形成するデジタル画像処理装置
において， ３本のラインメモリと， 前記ラインメモリのトグル動作の切り換えタイミングを
変化させる手段と， 前記ラインメモリの読み出しデータを、主走査方向およ
び副走査方向に所定の数おきにそれぞれサンプリングし
て単位ブロックを形成し、前記単位ブロックに含まれる
読み出しデータをサンプリングデータに置換することに
より平均化する手段とを備えたことを特徴とするデジタ
ル画像処理装置。 - 【請求項２】デジタル画像情報に対し，所定の処理加工
を施してモザイク画像を形成するデジタル画像処理装置
において， ３本のラインメモリと， 前記ラインメモリのトグル動作の切り換えタイミングを
変化させる手段と， 前記ラインメモリの読み出しデータを、主走査方向およ
び副走査方向に所定の数おきにそれぞれサンプリングし
て単位ブロックを形成し、前記単位ブロックに含まれる
読み出しデータをサンプリングデータに置換することに
より平均化する手段と， 前記モザイク画像領域を指定する領域発生手段とを備え
たことを特徴とするデジタル画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01204165A JP3093218B2 (ja) | 1989-08-07 | 1989-08-07 | デジタル画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01204165A JP3093218B2 (ja) | 1989-08-07 | 1989-08-07 | デジタル画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0368266A JPH0368266A (ja) | 1991-03-25 |
| JP3093218B2 true JP3093218B2 (ja) | 2000-10-03 |
Family
ID=16485913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01204165A Expired - Fee Related JP3093218B2 (ja) | 1989-08-07 | 1989-08-07 | デジタル画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093218B2 (ja) |
-
1989
- 1989-08-07 JP JP01204165A patent/JP3093218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0368266A (ja) | 1991-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3183691B2 (ja) | 画像合成装置 | |
| EP1143696B1 (en) | Image processing apparatus, image processing circuit, and image processing method | |
| JP3093218B2 (ja) | デジタル画像処理装置 | |
| US5764370A (en) | Enlargement and reduction apparatus for an image forming apparatus | |
| JP2925198B2 (ja) | メモリ駆動装置 | |
| EP1163640B1 (en) | Bit string conversion device and method | |
| JP2934061B2 (ja) | モザイク処理装置 | |
| JP2952270B2 (ja) | 画像変換装置 | |
| JPH0365873A (ja) | デジタル画像処理装置 | |
| JP2803588B2 (ja) | 画像処理装置 | |
| JP3611384B2 (ja) | 画像印字装置 | |
| JPS6260358A (ja) | 記録補正回路 | |
| JPH11120341A (ja) | ディジタル画像形成装置 | |
| JP3698196B2 (ja) | 画像処理装置及び画像入力装置 | |
| JP3594760B2 (ja) | 画像印字装置 | |
| JP2904829B2 (ja) | 合成画像形成装置 | |
| JPH0779421B2 (ja) | 画像出力インタ−フエ−ス装置 | |
| JP3685589B2 (ja) | 画像印字装置 | |
| JP3530211B2 (ja) | 画像形成装置 | |
| JP4142813B2 (ja) | 画像記録装置及び画像記録方法 | |
| JP3607308B2 (ja) | 画像処理装置 | |
| JPH0787323A (ja) | 画像処理装置 | |
| JPH0863594A (ja) | ディジタル画像処理用のメモリ制御装置 | |
| JPH05145733A (ja) | 装飾機能付デジタル複写装置 | |
| JPS634749B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |