JP3091771B2 - エミッタ短絡構造を有する半導体素子 - Google Patents
エミッタ短絡構造を有する半導体素子Info
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラ形３端子半導
体素子において、アノードエミッタとベースとの間にバ
ッファ層を介在させたエミッタ短絡構造を有する半導体
素子に関する。
体素子において、アノードエミッタとベースとの間にバ
ッファ層を介在させたエミッタ短絡構造を有する半導体
素子に関する。
【０００２】
【従来の技術】静電誘導サイリスタ（ＳＩＴｈ）、ゲー
トターンオフサイリスタ（ＧＴＯ）、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）、及びＭＯＳ制御サイリ
スタ（ＭＣＴ）などのバイポーラ形の３端子半導体素子
は、ターンオフ時の電流波形に見られる裾引き現象、い
わゆるテール電流があって、無視できない損失発生源に
なると共に、ターンオフ時間が大きくなる要因となって
いる。
トターンオフサイリスタ（ＧＴＯ）、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）、及びＭＯＳ制御サイリ
スタ（ＭＣＴ）などのバイポーラ形の３端子半導体素子
は、ターンオフ時の電流波形に見られる裾引き現象、い
わゆるテール電流があって、無視できない損失発生源に
なると共に、ターンオフ時間が大きくなる要因となって
いる。
【０００３】このテール電流による発生損失や、ターン
オフ時間の増大はバイポーラ形の３端子半導体素子の高
周波インバータなどへの適用において、その取扱い可能
な電力量、及び動作周波数等を制限する要因となってい
る。
オフ時間の増大はバイポーラ形の３端子半導体素子の高
周波インバータなどへの適用において、その取扱い可能
な電力量、及び動作周波数等を制限する要因となってい
る。
【０００４】テール電流の低減方法の１つとして、エミ
ッタとバッファを短絡する構造がある。この方法はｐ形
ゲートのＳＩＴｈやＧＴＯの場合にはアノードエミッタ
短絡構造と称され、原理的に過剰キャリアの注入量抑制
と、注出（引き出し）の高速化が可能という短絡効果を
有するのが特徴である。
ッタとバッファを短絡する構造がある。この方法はｐ形
ゲートのＳＩＴｈやＧＴＯの場合にはアノードエミッタ
短絡構造と称され、原理的に過剰キャリアの注入量抑制
と、注出（引き出し）の高速化が可能という短絡効果を
有するのが特徴である。
【０００５】素子への適用において上記短絡効果を強く
するとターンオフ特性は向上するが、反面ターンオン特
性が低下するというトレードオフの傾向にあるため、実
際には短絡構造の適正化が重要となるが、本発明はこの
短絡構造の改善に関するものである。
するとターンオフ特性は向上するが、反面ターンオン特
性が低下するというトレードオフの傾向にあるため、実
際には短絡構造の適正化が重要となるが、本発明はこの
短絡構造の改善に関するものである。
【０００６】バッファ付半導体素子の短絡構造は、短絡
領域の不純物密度がバッファと同じか又はそれ以上であ
って、その配置は素子の単位区画（例えば長さ３mm、幅
0.5mmの寸法を有する）内に、数ヶ所以下にする方法が
用いられ、短絡領域の間隔は大きい。
領域の不純物密度がバッファと同じか又はそれ以上であ
って、その配置は素子の単位区画（例えば長さ３mm、幅
0.5mmの寸法を有する）内に、数ヶ所以下にする方法が
用いられ、短絡領域の間隔は大きい。
【０００７】図１１はアノードエミッタ短絡構造を有す
る静電誘導（ＳＩ）サイリスタの従来例の１区画分の断
面構造図であり、図１２及び図１３はそれぞれ図１１の
II〜II' 線及びIII 〜III'線に沿った部分断面図であ
る。２はｎ形高抵抗領域、３はｐ形低抵抗領域、４はｐ
形領域、５はｎ形領域、６はｎ形低抵抗領域、７はｎ形
低抵抗からなる短絡領域、８はｎ形中抵抗領域（バッフ
ァ層）であり、２〜８はすべてシリコン半導体領域であ
る。
る静電誘導（ＳＩ）サイリスタの従来例の１区画分の断
面構造図であり、図１２及び図１３はそれぞれ図１１の
II〜II' 線及びIII 〜III'線に沿った部分断面図であ
る。２はｎ形高抵抗領域、３はｐ形低抵抗領域、４はｐ
形領域、５はｎ形領域、６はｎ形低抵抗領域、７はｎ形
低抵抗からなる短絡領域、８はｎ形中抵抗領域（バッフ
ァ層）であり、２〜８はすべてシリコン半導体領域であ
る。
【０００８】ｎ形高抵抗領域２の層とｎ形領域５の層の
境界部には、図１２に示すような格子状のｐ形領域４が
ゲート部として埋め込まれており、この格子状のｐ形領
域４に囲まれたｎ形高抵抗領域２の部分をチャンネルと
称し、負荷電流は主としてこのチャンネル部を流れる。
ｎ形領域５の層の上部にはｎ形低抵抗領域６の層が重ね
られて、その上面にカソード電極１０が設けられてい
る。
境界部には、図１２に示すような格子状のｐ形領域４が
ゲート部として埋め込まれており、この格子状のｐ形領
域４に囲まれたｎ形高抵抗領域２の部分をチャンネルと
称し、負荷電流は主としてこのチャンネル部を流れる。
ｎ形領域５の層の上部にはｎ形低抵抗領域６の層が重ね
られて、その上面にカソード電極１０が設けられてい
る。
【０００９】ｎ形高抵抗領域２の層の下部にはｎ形中抵
抗領域８の層が設けられ、その下部の中央部分にはｐ形
低抵抗領域３の層がｐｎ接合を形成するごとく重ねられ
ると共に、周辺部分には図３に示すごとくｎ形低抵抗領
域が設けられて短絡領域７を構成しており、これらｐ形
低抵抗領域３と短絡領域７とからなる層の下面にアノー
ド電極９が設けられて、短絡領域７がｎ形中抵抗領域８
の層とアノード電極９とを短絡するごとく構成されてい
る。短絡領域７の不純物密度は、バッファのｎ形中抵抗
領域８の不純物密度と同じか、それ以上である。
抗領域８の層が設けられ、その下部の中央部分にはｐ形
低抵抗領域３の層がｐｎ接合を形成するごとく重ねられ
ると共に、周辺部分には図３に示すごとくｎ形低抵抗領
域が設けられて短絡領域７を構成しており、これらｐ形
低抵抗領域３と短絡領域７とからなる層の下面にアノー
ド電極９が設けられて、短絡領域７がｎ形中抵抗領域８
の層とアノード電極９とを短絡するごとく構成されてい
る。短絡領域７の不純物密度は、バッファのｎ形中抵抗
領域８の不純物密度と同じか、それ以上である。
【００１０】更に、ｎ形領域５とｎ形低抵抗領域６の両
層の周辺部は取り除かれ、格子状のｐ形領域４の周辺部
が露出せしめられており、この露出面にゲート電極１１
が設けられている。このように構成された多数の区画が
単一の半導体基板内に配設されて、ＳＩサイリスタを形
成している。このような各１区画は例えば幅約0.5 mm、
長さ約３mm程度の非常に小さいものであり、半導体基板
上に整然とこの区画が配設される。
層の周辺部は取り除かれ、格子状のｐ形領域４の周辺部
が露出せしめられており、この露出面にゲート電極１１
が設けられている。このように構成された多数の区画が
単一の半導体基板内に配設されて、ＳＩサイリスタを形
成している。このような各１区画は例えば幅約0.5 mm、
長さ約３mm程度の非常に小さいものであり、半導体基板
上に整然とこの区画が配設される。
【００１１】アノード短絡構造のＳＩサイリスタは、ｎ
形高抵抗領域２とｎ形中抵抗領域８の過剰な伝導電子
が、短絡領域７を経てアノード電極９へ流れる程度、い
わば短絡抵抗によってターンオン，ターンオフ及びオン
特性が変化する。このような短絡抵抗の面内分布を均一
化するには、更に短絡領域の間隔を小さくする方法が考
えられるが、短絡領域の不純物密度が高いために実施は
むずかしい。
形高抵抗領域２とｎ形中抵抗領域８の過剰な伝導電子
が、短絡領域７を経てアノード電極９へ流れる程度、い
わば短絡抵抗によってターンオン，ターンオフ及びオン
特性が変化する。このような短絡抵抗の面内分布を均一
化するには、更に短絡領域の間隔を小さくする方法が考
えられるが、短絡領域の不純物密度が高いために実施は
むずかしい。
【００１２】ターンオン時及びオン状態においては、短
絡抵抗が小さいほどｎ形中抵抗領域８とｎ形高抵抗領域
２に蓄積される伝導電子は少なくなるために、ｐ形低抵
抗領域３からｎ形中抵抗領域８及びｎ形高抵抗領域２に
注入される正孔は減少し、特性面ではターンオン時間が
長くなり、またオン電圧は高くなる。従って、短絡抵抗
を大きくした方がオン特性は良くなる。
絡抵抗が小さいほどｎ形中抵抗領域８とｎ形高抵抗領域
２に蓄積される伝導電子は少なくなるために、ｐ形低抵
抗領域３からｎ形中抵抗領域８及びｎ形高抵抗領域２に
注入される正孔は減少し、特性面ではターンオン時間が
長くなり、またオン電圧は高くなる。従って、短絡抵抗
を大きくした方がオン特性は良くなる。
【００１３】ターンオフ過程においては、ｎ形低抵抗領
域６からの伝導電子注入が止まり、ｐ形領域４とｎ形高
抵抗領域２の接合を起点として空乏層が形成された後
に、なおｎ形高抵抗領域２とｎ形中抵抗領域８の空乏化
しない部分にはキャリアが蓄積されており、これがテー
ル電流源となる。テール期間開始時の蓄積キャリアは短
絡抵抗が小さいほど少なく、従ってピークテール電流は
小さい。
域６からの伝導電子注入が止まり、ｐ形領域４とｎ形高
抵抗領域２の接合を起点として空乏層が形成された後
に、なおｎ形高抵抗領域２とｎ形中抵抗領域８の空乏化
しない部分にはキャリアが蓄積されており、これがテー
ル電流源となる。テール期間開始時の蓄積キャリアは短
絡抵抗が小さいほど少なく、従ってピークテール電流は
小さい。
【００１４】蓄積された伝導電子はテール期間において
短絡抵抗が小さいほど早くアノード電極９へ流出し、ひ
いては蓄積された正孔にはｐ形低抵抗領域３へ流出する
成分ができることから、テール電流の減衰は早くなる。
すなわち、ターンオン時間を短かくしかつオン電圧を低
くしながら、テール電流を小さくしかつテール電流の減
衰を早くするためには、短絡構造ひいては短絡抵抗の適
正化が重要となるが、従来の短絡構造には次の欠点があ
った。
短絡抵抗が小さいほど早くアノード電極９へ流出し、ひ
いては蓄積された正孔にはｐ形低抵抗領域３へ流出する
成分ができることから、テール電流の減衰は早くなる。
すなわち、ターンオン時間を短かくしかつオン電圧を低
くしながら、テール電流を小さくしかつテール電流の減
衰を早くするためには、短絡構造ひいては短絡抵抗の適
正化が重要となるが、従来の短絡構造には次の欠点があ
った。
【００１５】(1) 半導体基板としてｎ形高抵抗のもの
（ｎ形高抵抗領域２に相当）を用いて素子を製造する場
合には、フォトリソグラフ工程でｐ形領域４の格子状と
短絡領域の均等な関係を保つために、表面と裏面とのパ
ターン合わせを要するが、精度よく合わせることは困難
で、前述のチャンネルから短絡領域７までの平面距離が
不正確となり、はなはだしい場合にはチャンネルと短絡
領域とが重なるようなこともあり、短絡抵抗を正確に制
御することが困難である。
（ｎ形高抵抗領域２に相当）を用いて素子を製造する場
合には、フォトリソグラフ工程でｐ形領域４の格子状と
短絡領域の均等な関係を保つために、表面と裏面とのパ
ターン合わせを要するが、精度よく合わせることは困難
で、前述のチャンネルから短絡領域７までの平面距離が
不正確となり、はなはだしい場合にはチャンネルと短絡
領域とが重なるようなこともあり、短絡抵抗を正確に制
御することが困難である。
【００１６】(2) ＳＩサイリスタを構成する多数の区画
の配置には関係なく、ｎ形中抵抗領域８の層とアノード
電極９との間の単位面積当りの短絡抵抗を均一になるよ
うにしておくことが望ましい。その方法として短絡領域
の間隔が小さくなるように分散配置することが考えられ
る。しかしオン特性を損なわない程度の短絡抵抗を得る
のは、短絡領域の不純物密度が高いために、実施はむず
かしい。
の配置には関係なく、ｎ形中抵抗領域８の層とアノード
電極９との間の単位面積当りの短絡抵抗を均一になるよ
うにしておくことが望ましい。その方法として短絡領域
の間隔が小さくなるように分散配置することが考えられ
る。しかしオン特性を損なわない程度の短絡抵抗を得る
のは、短絡領域の不純物密度が高いために、実施はむず
かしい。
【００１７】
【発明が解決しようとする課題】従って、本発明の目的
は静電誘導サイリスタ（ＳＩＴｈ）、ゲートターンオフ
サイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）及びＭＯＳ制御サイリスタ（ＭＣＴ）
等のバイポーラ形の３端子半導体素子において、アノー
ドエミッタとベースとの間にバッファ層を介在させたエ
ミッタ短絡構造の適正化を図ることによりターンオン特
性とターンオフ特性との間のトレードオフ関係を改善し
た、アノードエミッタ短絡構造を有する半導体素子を提
供することである。
は静電誘導サイリスタ（ＳＩＴｈ）、ゲートターンオフ
サイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）及びＭＯＳ制御サイリスタ（ＭＣＴ）
等のバイポーラ形の３端子半導体素子において、アノー
ドエミッタとベースとの間にバッファ層を介在させたエ
ミッタ短絡構造の適正化を図ることによりターンオン特
性とターンオフ特性との間のトレードオフ関係を改善し
た、アノードエミッタ短絡構造を有する半導体素子を提
供することである。
【００１８】
【課題を解決するための手段】従って、本発明の構成は
下記に示す通りである。即ち、本発明は第１の導電形の
高抵抗領域とエミッタを形成する第２の導電形の低抵抗
領域との間にバッファを形成する第１の導電形の中抵抗
領域を有する３端子半導体素子において、前記エミッタ
と並列に、前記バッファよりも低不純物密度であって、
不純物密度の範囲が1011〜1015cm-3の第１の導電形の短
絡領域を設け、かつ前記短絡領域の間隔を500 μｍ以下
となし、そして前記エミッタと前記短絡領域とに第１の
電極が接続されたことを特徴とするエミッタ短絡構造を
有する半導体素子としての構成を有するものであり、或
いはまた、前記第１の電極から前記バッファに至る間の
短絡抵抗が素子単位面積当り0.5 Ω・cm2 以上になされ
たことを特徴とするエミッタ短絡構造を有する半導体素
子としての構成を有するものであり、或いはまた、前記
３端子半導体素子が、静電誘導サイリスタ、ゲートター
ンオフサイリスタ、絶縁ゲートバイポーラトランジスタ
若しくはＭＯＳ制御サイリスタの内のいずれか１つの半
導体素子からなることを特徴とするエミッタ短絡構造を
有する半導体素子としての構成を有するものであり、或
いはまた、前記３端子半導体素子の少なくとも前記エミ
ッタ短絡領域がキャリアライフタイム制御され、かつ、
高抵抗化されたことを特徴とするエミッタ短絡構造を有
する半導体素子としての構造を有するものである。
下記に示す通りである。即ち、本発明は第１の導電形の
高抵抗領域とエミッタを形成する第２の導電形の低抵抗
領域との間にバッファを形成する第１の導電形の中抵抗
領域を有する３端子半導体素子において、前記エミッタ
と並列に、前記バッファよりも低不純物密度であって、
不純物密度の範囲が1011〜1015cm-3の第１の導電形の短
絡領域を設け、かつ前記短絡領域の間隔を500 μｍ以下
となし、そして前記エミッタと前記短絡領域とに第１の
電極が接続されたことを特徴とするエミッタ短絡構造を
有する半導体素子としての構成を有するものであり、或
いはまた、前記第１の電極から前記バッファに至る間の
短絡抵抗が素子単位面積当り0.5 Ω・cm2 以上になされ
たことを特徴とするエミッタ短絡構造を有する半導体素
子としての構成を有するものであり、或いはまた、前記
３端子半導体素子が、静電誘導サイリスタ、ゲートター
ンオフサイリスタ、絶縁ゲートバイポーラトランジスタ
若しくはＭＯＳ制御サイリスタの内のいずれか１つの半
導体素子からなることを特徴とするエミッタ短絡構造を
有する半導体素子としての構成を有するものであり、或
いはまた、前記３端子半導体素子の少なくとも前記エミ
ッタ短絡領域がキャリアライフタイム制御され、かつ、
高抵抗化されたことを特徴とするエミッタ短絡構造を有
する半導体素子としての構造を有するものである。
【００１９】
【実施例】以下、本発明の構成を具体的な実験結果に基
づく数値を用いて説明する。
づく数値を用いて説明する。
【００２０】短絡領域は不純物密度をバッファのそれよ
りも低い1011〜1015cm-3とすることで、１つの短絡領域
の短絡抵抗を従来よりも高くする。そして短絡領域の個
数が従来よりも多くなるように分散配置することによ
り、短絡領域の間隔を低減する。
りも低い1011〜1015cm-3とすることで、１つの短絡領域
の短絡抵抗を従来よりも高くする。そして短絡領域の個
数が従来よりも多くなるように分散配置することによ
り、短絡領域の間隔を低減する。
【００２１】短絡領域の不純物密度と間隔が素子特性に
与える効果を調べる下記の実験１を行った結果、素子の
単位面積当りの短絡抵抗とスイッチング損失について図
５に示される関係を得た。これより短絡抵抗が小さくな
るのに伴ってターンオフ損失はほぼ比例して減少し、タ
ーンオン損失は反比例して増大することがわかる。そし
て0.5 Ω・cm2 以下ではターンオン損失の増大が著しい
ことから短絡抵抗は0.5 Ω・cm2 以上が適する。
与える効果を調べる下記の実験１を行った結果、素子の
単位面積当りの短絡抵抗とスイッチング損失について図
５に示される関係を得た。これより短絡抵抗が小さくな
るのに伴ってターンオフ損失はほぼ比例して減少し、タ
ーンオン損失は反比例して増大することがわかる。そし
て0.5 Ω・cm2 以下ではターンオン損失の増大が著しい
ことから短絡抵抗は0.5 Ω・cm2 以上が適する。
【００２２】更に下記の実験２において実験１と同様な
素子に対してライフタイム制御を行い、ターンオン損失
とターンオフ損失の関係を調べて図１０に示される結果
を得た。これより金拡散でライフタイム制御を行うこと
によりターンオン損失とターンオフ損失のトレードオフ
がさらに改善されることがわかる。
素子に対してライフタイム制御を行い、ターンオン損失
とターンオフ損失の関係を調べて図１０に示される結果
を得た。これより金拡散でライフタイム制御を行うこと
によりターンオン損失とターンオフ損失のトレードオフ
がさらに改善されることがわかる。
【００２３】
【実験１】本発明の基礎となった実験に用いたＳＩサイ
リスタの１区画分の基本構造を図１に、そして図１のII
I 〜III'線に沿った部分断面図を図２と図３に示す。な
お図１乃至図３中の符号は図１１で示したものと同じで
ある。図４はバッファと短絡領域の不純物密度分布を示
し、符号Ａ，Ｂ，Ｃは図１中のものと対応している。
リスタの１区画分の基本構造を図１に、そして図１のII
I 〜III'線に沿った部分断面図を図２と図３に示す。な
お図１乃至図３中の符号は図１１で示したものと同じで
ある。図４はバッファと短絡領域の不純物密度分布を示
し、符号Ａ，Ｂ，Ｃは図１中のものと対応している。
【００２４】実験素子の主要構造は下記の通りである。
【００２５】チップ寸法は７mm×７mmであり、
【００２６】１区画の寸法は0.3 mm×３mmであり、
【００２７】チャンネルの長手方向は１区画の短辺に平
行である。
行である。
【００２８】短絡領域の間隔はｗ＋Ｗ＝20〜500 μｍ、
【００２９】短絡領域の幅は約10μｍ、
【００３０】バッファの厚さは約20μｍ、
【００３１】短絡領域の厚さは約10μｍ、
【００３２】短絡抵抗は１つの短絡について図１のバッ
ファ層の抵抗ｒC と短絡領域の抵抗ｒA を計算で求め、
更に素子単位面積当りの短絡個数が並列接続された場合
の抵抗ＲS を求める。前記実験条件ではｒA がｒC より
も大きい。このような抵抗は容易に計算できることから
短絡構造の設計と素子特性の関係を検討するのに実用的
である。ここで抵抗ＲS について求める。１個の短絡領
域の面積を図２よりＳ（cm2 ）とする。素子面積の短絡
数ｎはｎ＝１／Ｓ（１／cm2 ）となる。従って素子単位
面積当りの短絡抵抗ＲS は次式で表わせる。即ち、ＲS
＝（ｒC ＋ｒA ）／ｎ＝（ｒC ＋ｒA ）Ｓ（Ω・cm2 ）
となる。
ファ層の抵抗ｒC と短絡領域の抵抗ｒA を計算で求め、
更に素子単位面積当りの短絡個数が並列接続された場合
の抵抗ＲS を求める。前記実験条件ではｒA がｒC より
も大きい。このような抵抗は容易に計算できることから
短絡構造の設計と素子特性の関係を検討するのに実用的
である。ここで抵抗ＲS について求める。１個の短絡領
域の面積を図２よりＳ（cm2 ）とする。素子面積の短絡
数ｎはｎ＝１／Ｓ（１／cm2 ）となる。従って素子単位
面積当りの短絡抵抗ＲS は次式で表わせる。即ち、ＲS
＝（ｒC ＋ｒA ）／ｎ＝（ｒC ＋ｒA ）Ｓ（Ω・cm2 ）
となる。
【００３３】以上の方法で、短絡領域の間隔を従来より
も小さくする方向での試作を行い、短絡抵抗と素子のオ
ン電圧及びスイッチング特性等との関係を調べた。
も小さくする方向での試作を行い、短絡抵抗と素子のオ
ン電圧及びスイッチング特性等との関係を調べた。
【００３４】短絡抵抗が異なる試作素子のスイッチング
波形例を図６乃至図８に示す。このようなスイッチング
波形から求めたターンオン損失及びターンオフ損失と短
絡抵抗との関係を図５に示す。これよりターンオフ損失
は短絡抵抗と正比例の関係にあり、ターンオン損失は短
絡抵抗とは反比例する関係にあることがわかる。
波形例を図６乃至図８に示す。このようなスイッチング
波形から求めたターンオン損失及びターンオフ損失と短
絡抵抗との関係を図５に示す。これよりターンオフ損失
は短絡抵抗と正比例の関係にあり、ターンオン損失は短
絡抵抗とは反比例する関係にあることがわかる。
【００３５】短絡領域の不純物密度を低くして、かつ短
絡領域の間隔を微細化した短絡構造のＳＩサイリスタの
試作結果から、短絡抵抗を指標にして、ターンオン及び
ターンオフ損失の比率を調節することがよい。
絡領域の間隔を微細化した短絡構造のＳＩサイリスタの
試作結果から、短絡抵抗を指標にして、ターンオン及び
ターンオフ損失の比率を調節することがよい。
【００３６】短絡抵抗が小さすぎるとターンオン時間が
長くなり、ひいては損失が増大することから、短絡抵抗
は0.5 Ω・cm2 以上が実用に適する。
長くなり、ひいては損失が増大することから、短絡抵抗
は0.5 Ω・cm2 以上が実用に適する。
【実験２】
【００３７】実験１で使用したＳＩサイリスタにライフ
タイム制御を実施する。
タイム制御を実施する。
【００３８】図１に示されるＳＩサイリスタのIII 〜II
I'面側から金拡散を行う。拡散温度は最高で850 ℃とし
た。
I'面側から金拡散を行う。拡散温度は最高で850 ℃とし
た。
【００３９】短絡抵抗が2.3 Ω・cm2 の素子に、更に金
拡散を所定の条件にて行った場合のスイッチング波形例
を図９に示す。このようなスイッチング波形から求めた
ターンオン損失とターンオフ損失を用いて、これらの損
失間のトレードオフ関係を調べたのを図１０に示す。パ
ラメータは金拡散温度である。
拡散を所定の条件にて行った場合のスイッチング波形例
を図９に示す。このようなスイッチング波形から求めた
ターンオン損失とターンオフ損失を用いて、これらの損
失間のトレードオフ関係を調べたのを図１０に示す。パ
ラメータは金拡散温度である。
【００４０】 短絡領域の不純物密度を低くして、か
つ短絡領域の間隔を小さくした素子に対して、更に金拡
散によるライフタイム制御を行うことは、ターンオン特
性とターンオフ特性のトレードオフの改善に有効であ
る。
つ短絡領域の間隔を小さくした素子に対して、更に金拡
散によるライフタイム制御を行うことは、ターンオン特
性とターンオフ特性のトレードオフの改善に有効であ
る。
【００４１】 金拡散後の短絡領域の抵抗率は、金拡
散前のそれに比較して増大することが拡がり抵抗測定の
結果からわかる。このような短絡抵抗増大により素子の
ターンオンが容易になることは、短絡抵抗での発生電圧
による正孔の注入が促進されること、及び図５の関係か
ら明らかである。一方、キャリアのライフタイムが小さ
くなると、ターンオフ特性が改善されることは良く知ら
れている。以上の２つの効果が相まってターンオンとタ
ーンオフとのトレードオフ関係が改善される。
散前のそれに比較して増大することが拡がり抵抗測定の
結果からわかる。このような短絡抵抗増大により素子の
ターンオンが容易になることは、短絡抵抗での発生電圧
による正孔の注入が促進されること、及び図５の関係か
ら明らかである。一方、キャリアのライフタイムが小さ
くなると、ターンオフ特性が改善されることは良く知ら
れている。以上の２つの効果が相まってターンオンとタ
ーンオフとのトレードオフ関係が改善される。
【００４２】なお上記で示した製作条件は、素子の目標
特性に応じて、実験１と実験２で示した中から適したも
のを選定することができる。更にライフタイム制御方法
として、プロトン照射等の放射線を使用することも可能
である。
特性に応じて、実験１と実験２で示した中から適したも
のを選定することができる。更にライフタイム制御方法
として、プロトン照射等の放射線を使用することも可能
である。
【００４３】
【発明の効果】本発明によれば、微細な単位素子を多数
並列集積した大面積半導体素子の面内特性分布の均一化
が図れることにより、素子全体の特性改善に有効な方法
を提供できる。また短絡構造の設計において、計算の容
易な短絡抵抗を指標とすることにより、素子のオン及び
オフ特性間のバランスを調整する方法を提供できる。更
にライフタイム制御を実施することにより、ターンオン
特性とターンオフ特性間のトレードオフを改善するのに
有効な方法を提供できる。
並列集積した大面積半導体素子の面内特性分布の均一化
が図れることにより、素子全体の特性改善に有効な方法
を提供できる。また短絡構造の設計において、計算の容
易な短絡抵抗を指標とすることにより、素子のオン及び
オフ特性間のバランスを調整する方法を提供できる。更
にライフタイム制御を実施することにより、ターンオン
特性とターンオフ特性間のトレードオフを改善するのに
有効な方法を提供できる。
【図１】静電誘導サイリスタ１区画分の断面構造図であ
り、本発明の短絡構造の説明図である。
り、本発明の短絡構造の説明図である。
【図２】図１の短絡領域の平面配置図である。
【図３】図１の短絡領域の平面配置図である。
【図４】本発明の短絡構造の不純物密度分布図であり、
横軸は図１の断面構造図に対応する。
横軸は図１の断面構造図に対応する。
【図５】本発明の短絡構造の短絡領域の抵抗と素子のス
イッチング損失の関係を表わす実験結果である。
イッチング損失の関係を表わす実験結果である。
【図６】図５の実験の代表素子のスイッチング波形図で
ある。
ある。
【図７】図５の実験の代表素子のスイッチング波形図で
ある。
ある。
【図８】図５の実験の代表素子のスイッチング波形図で
ある。
ある。
【図９】本発明の短絡構造素子でキャリアライフタイム
制御に金（Ａｕ）拡散を実施した一例のスイッチング波
形である。
制御に金（Ａｕ）拡散を実施した一例のスイッチング波
形である。
【図１０】ターンオン損失とターンオフ損失のトレード
オフ関係をライフタイム制御をパラメータで示した図で
ある。
オフ関係をライフタイム制御をパラメータで示した図で
ある。
【図１１】従来の短絡構造を説明する断面構造図であ
る。
る。
【図１２】図１１のｐ形領域の平面配置図である。
【図１３】図１１の短絡領域の平面配置図である。
２ ｎ形高抵抗領域 ３ ｐ形低抵抗領域 ４ ｐ形領域 ５ ｎ形領域 ６ ｎ形低抵抗領域 ７ 短絡領域 ８ ｎ形中抵抗領域 ９ アノード電極 １０ カソード電極 １１ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/744 H01L 29/78 H01L 29/80
Claims (4)
- 【請求項１】 第１の導電形の高抵抗領域とエミッタを
形成する第２の導電形の低抵抗領域との間にバッファを
形成する第１の導電形の中抵抗領域を有する３端子半導
体素子において、前記エミッタと並列に、前記バッファ
よりも低不純物密度であって、不純物密度の範囲が1011
〜1015cm-3の第１の導電形の短絡領域を設け、かつ前記
短絡領域の間隔を500 μｍ以下となし、そして前記エミ
ッタと前記短絡領域とに第１の電極が接続されたことを
特徴とするエミッタ短絡構造を有する半導体素子。 - 【請求項２】 前記第１の電極から前記バッファに至る
間の短絡抵抗が素子単位面積当り0.5 Ω・cm2 以上にな
されたことを特徴とする前記請求項１記載のエミッタ短
絡構造を有する半導体素子。 - 【請求項３】 前記３端子半導体素子が、静電誘導サイ
リスタ、ゲートターンオフサイリスタ、絶縁ゲートバイ
ポーラトランジスタ若しくはＭＯＳ制御サイリスタの内
のいずれか１つの半導体素子からなることを特徴とする
前記請求項１若しくは前記請求項２の内、いずれか１項
記載のエミッタ短絡構造を有する半導体素子。 - 【請求項４】 前記３端子半導体素子の少なくとも前記
エミッタ短絡領域がキャリアライフタイム制御され、か
つ、高抵抗化されたことを特徴とする前記請求項１乃至
３の内、いずれか１項記載のエミッタ短絡構造を有する
半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03025629A JP3091771B2 (ja) | 1991-01-24 | 1991-01-24 | エミッタ短絡構造を有する半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03025629A JP3091771B2 (ja) | 1991-01-24 | 1991-01-24 | エミッタ短絡構造を有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04240775A JPH04240775A (ja) | 1992-08-28 |
| JP3091771B2 true JP3091771B2 (ja) | 2000-09-25 |
Family
ID=12171161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03025629A Expired - Lifetime JP3091771B2 (ja) | 1991-01-24 | 1991-01-24 | エミッタ短絡構造を有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091771B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354031A (ja) | 2004-05-13 | 2005-12-22 | Mitsubishi Electric Corp | 半導体装置 |
| EP2184781A1 (en) * | 2008-11-05 | 2010-05-12 | ABB Technology AG | Reverse-conducting semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0288169A (ja) * | 1988-09-24 | 1990-03-28 | Toyoda Mach Works Ltd | 数値制御研削盤 |
-
1991
- 1991-01-24 JP JP03025629A patent/JP3091771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04240775A (ja) | 1992-08-28 |
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