JP3091317B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図６，図７） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例（図１〜図５） ・発明の効果(Table of Contents) ・ Industrial application fields ・ Prior art (FIGS. 6 and 7) ・ Problems to be solved by the invention ・ Means for solving the problems ・ Functions ・ Examples (FIGS. 1 to 5) ) ·The invention's effect
【０００２】[0002]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しく言えば、論理ゲートを構成す
る、複数のトランジスタと、該トランジスタの入力端子
と、高電位電源用の電源配線と、低電位電源用の電源配
線とが基体内及び該基体上に形成された半導体装置及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a plurality of transistors constituting a logic gate, input terminals of the transistors, and power supply wiring for a high potential power supply. The present invention relates to a semiconductor device in which a power supply wiring for a low-potential power supply is formed in and on a base, and a method of manufacturing the same.
【０００３】[0003]
【従来の技術】否定的論理和ゲート（以下、ＮＯＲゲー
トと称する。）を主体とするカスタムＬＳＩにおいて
は、未使用の入力端子は、ノイズによる入力端子の電圧
の変動を防止するため、配線により低電位電源（以下、
ＶSSと称する。）に接続する必要がある。2. Description of the Related Art In a custom LSI mainly including a NOR gate (hereinafter, referred to as a NOR gate), unused input terminals are connected by wiring in order to prevent fluctuations in the input terminal voltage due to noise. Low-potential power supply (hereinafter,
Called V SS . ) Must be connected.
【０００４】ところで、ＮＯＲゲートの未使用の入力端
子を配線によりＶSS用の電源配線に接続する方法とし
て、論理回路の設計者が回路上で行う方法があるが、ロ
ークリップ用のセルを用いてＮＯＲゲートの未使用の入
力端子をＶSS用の電源配線に接続するため、余分なセル
が必要となる。このため、論理回路のゲート数が増え、
かつ配線性も悪くなるという問題がある。[0004] As a method of connecting to the power supply line for V SS by wiring the input terminals of the unused NOR gates, but the designer of the logic circuit and a method that performs in the circuit, using the cell for low-clip for connecting the input terminals of the unused NOR gate to the power supply line for V SS Te requires extra cells. For this reason, the number of gates of the logic circuit increases,
In addition, there is a problem that the wiring property is deteriorated.
【０００５】この問題を解決するため、ＮＯＲゲートの
未使用の入力端子のＶSS用の電源配線への配線接続を、
ロークリップ用のセルを用いずに、自動配置配線により
自動的に行わせる方法がある。To solve this problem, the wiring connection to the power supply line for the V SS input terminals of unused NOR gate,
There is a method of automatically performing wiring by automatic placement and routing without using a cell for a low clip.
【０００６】図７（ｃ）は、従来例のＮＯＲゲートの部
分回路図、図６（ａ）は図７（ｃ）に示すＮＯＲゲート
Ｌ１の形成された半導体装置の平面図で、配線接続は自
動配置配線により行われたものである。更に、図７
（ｂ）は図６（ａ）の等価回路図である。なお、図６
（ａ）においてＮＯＲゲートＬ１のみ示しているが、Ｎ
ＯＲゲートＬ２，Ｌ３においてもＮＯＲゲートＬ１と同
様な平面配置を有するため、ＮＯＲゲートＬ１について
代表して説明する。FIG. 7 (c) is a partial circuit diagram of a conventional NOR gate, and FIG. 6 (a) is a plan view of a semiconductor device having the NOR gate L1 shown in FIG. 7 (c). This is performed by automatic placement and routing. Further, FIG.
FIG. 7B is an equivalent circuit diagram of FIG. FIG.
Although only the NOR gate L1 is shown in FIG.
Since the OR gates L2 and L3 also have the same planar arrangement as the NOR gate L1, the NOR gate L1 will be described as a representative.
【０００７】図７（ｃ）において、Ｌ１〜Ｌ３はそれぞ
れ４つの入力端子及び１つの出力端子を有するＮＯＲゲ
ート、ＶＩＮは１つの入力端子及び１つの出力端子を有
するインバータで、ＮＯＲゲートＬ２，Ｌ３の出力端子
及びインバータＶＩＮの出力端子がＮＯＲゲートＬ１の
入力端子と接続されている。Ｓ１〜Ｓ３はＮＯＲゲート
Ｌ１の４つの入力端子のうち、ＮＯＲゲートＬ２，Ｌ３
の出力端子及びインバータＶＩＮの出力端子からの信号
を入力する信号ラインである。Ｚ１〜Ｚ３は、ＮＯＲゲ
ートＬ１〜Ｌ３の入力端子のうち信号ラインと接続され
た入力端子以外の未使用の入力端子を低電位に固定する
スタック用セルであり、これにより、未使用の入力端子
の電圧変動を防止して論理ゲートの誤動作を防止する。In FIG. 7C, L1 to L3 are NOR gates each having four input terminals and one output terminal, VIN is an inverter having one input terminal and one output terminal, and NOR gates L2 and L3 And the output terminal of the inverter VIN are connected to the input terminal of the NOR gate L1. S1 to S3 are NOR gates L2 and L3 among the four input terminals of NOR gate L1.
And a signal line for inputting a signal from the output terminal of the inverter VIN and the output terminal of the inverter VIN. Z1 to Z3 are stack cells for fixing unused input terminals other than the input terminals connected to the signal lines among the input terminals of the NOR gates L1 to L3 to a low potential. To prevent the logic gate from malfunctioning.
【０００８】また、図６（ａ），図７（ｂ）において、
ＭＯＳＴ１〜ＭＯＳＴ４は、それぞれ隣接して形成され
た、ＮＯＲゲートＬ１を構成する４つの絶縁ゲート型電
界効果トランジスタで、それぞれゲート電極に相当する
４つの入力電極１ａ〜１ｄと、各入力電極１ａ〜１ｄの
両側に形成されたソース電極／ドレイン電極３ａ／３
ｂ，３ｃ／３ｂ，３ｃ／３ｄ，３ｅ／３ｄとを有する。
また、各入力電極１ａ〜１ｄの一方の端部には信号ライ
ン接続部２ａ〜２ｄを有し、論理ゲートの入力端子にな
る。なお、ドレイン電極３ｂはＭＯＳＴ１，２の共通の
ドレイン電極となっており、ドレイン電極３ｄはＭＯＳ
Ｔ３，４の共通のドレイン電極となっている。また、ソ
ース電極３ｃはＭＯＳＴ２，３の共通のソース電極とな
っている。In FIGS. 6 (a) and 7 (b),
MOST1 to MOST4 are four insulated gate field effect transistors which are formed adjacent to each other and constitute the NOR gate L1, and have four input electrodes 1a to 1d each corresponding to a gate electrode and each of the input electrodes 1a to 1d. Source / drain electrodes 3a / 3 formed on both sides of
b, 3c / 3b, 3c / 3d, and 3e / 3d.
In addition, one end of each of the input electrodes 1a to 1d has signal line connection portions 2a to 2d, and serves as an input terminal of a logic gate. The drain electrode 3b is a common drain electrode of the MOSTs 1 and 2, and the drain electrode 3d is a MOS electrode.
This is a common drain electrode for T3 and T4. The source electrode 3c is a common source electrode of the MOSTs 2 and 3.
【０００９】更に、ＭＯＳＴ５は、ＭＯＳＴ４に隣接す
る絶縁ゲート型電界効果トランジスタで、ゲート電極１
ｅを挟んで、ソース電極３ｆ／ドレイン電極３ｇを有
し、ゲート電極１ｅとソース電極３ｆとがショートさ
れ、ＭＯＳＴ１〜ＭＯＳＴ４のドレイン電極３ｂ及び３
ｄと高電位電源（以下、ＶDDと称する。）に接続される
電源配線Ｈ２とを接続するためのバッファとなる。The MOST 5 is an insulated gate type field effect transistor adjacent to the MOST 4 and has a gate electrode 1.
e, a source electrode 3f / drain electrode 3g is provided, the gate electrode 1e and the source electrode 3f are short-circuited, and the drain electrodes 3b and 3
It serves as a buffer for connecting d to a power supply line H2 connected to a high-potential power supply (hereinafter referred to as VDD ).
【００１０】ＭＯＳＴ１〜ＭＯＳＴ５は互いに次のよう
に配線接続されている。即ち、４つの入力電極１ａ〜１
ｃは信号ライン接続部２ａ〜２ｃ上の層間絶縁膜の開口
部４ｂ，４ｄ，４ｆを介して各信号ラインＳ１〜Ｓ３に
接続され、更に、信号ラインＳ１〜Ｓ３に接続されない
未使用の入力電極１ｄは信号ライン接続部２ｄ及びスタ
ック用セルＺ１を構成する配線Ｈ４，Ｈ５を介してＶss
に接続される電源配線Ｈ１に接続されている。The MOST1 to MOST5 are interconnected as follows. That is, the four input electrodes 1a to 1
c is an unused input electrode that is connected to each of the signal lines S1 to S3 via openings 4b, 4d, and 4f of the interlayer insulating film on the signal line connection portions 2a to 2c, and is not connected to the signal lines S1 to S3. 1d is V ss via the signal line connection 2d and the wirings H4 and H5 constituting the stack cell Z1.
Is connected to a power supply wiring H1 connected to the power supply line H1.
【００１１】また、ＭＯＳＴ１〜ＭＯＳＴ４の各ソース
電極３ａ，３ｃ，３ｅは、電源配線Ｈ１に接続され、各
ドレイン電極３ｂ，３ｄはゲート／ソースがショートさ
れたＭＯＳＴ５のソース電極３ｆに配線Ｈ３により接続
されている。更に、ＭＯＳＴ５のドレイン電極３ｇは電
源配線Ｈ２に接続されている。The source electrodes 3a, 3c and 3e of the MOST1 to MOST4 are connected to the power supply wiring H1, and the drain electrodes 3b and 3d are connected to the source electrode 3f of the MOST5 whose gate / source is short-circuited by the wiring H3. Have been. Further, the drain electrode 3g of the MOST5 is connected to the power supply line H2.
【００１２】なお、ＭＯＳＴ７，ＭＯＳＴ８は、それぞ
れ隣接して形成された他のＮＯＲゲートを構成する４つ
の絶縁ゲート型電界効果トランジスタのうちの２つの絶
縁ゲート型電界効果トランジスタで、各々のゲート電極
１ｇ，１ｈ，ソース電極／ドレイン電極（以下、Ｓ／Ｄ
電極と称する。）３ｊ〜３ｌは、ＭＯＳＴ１〜ＭＯＳＴ
４と同じ様な寸法及び構成を有する。また、ＭＯＳＴ６
はＭＯＳＴ７に隣接する絶縁ゲート型電界効果トランジ
スタで、ゲート電極１ｆ，Ｓ／Ｄ電極３ｈ，３ｉはＭＯ
ＳＴ５と同じ様な寸法及び構成を有する。MOST7 and MOST8 are two insulated gate type field effect transistors among four insulated gate type field effect transistors constituting another NOR gate formed adjacent to each other, and each gate electrode 1g , 1h, source electrode / drain electrode (hereinafter referred to as S / D
It is called an electrode. ) 3j-3l are MOST1-MOST
It has the same dimensions and configuration as 4. MOST6
Is an insulated gate field effect transistor adjacent to the MOST 7, and the gate electrode 1f, the S / D electrodes 3h and 3i are MO
It has the same dimensions and configuration as ST5.
【００１３】更に、これらのＭＯＳＴ６〜ＭＯＳＴ８は
上記のＭＯＳＴ１〜ＭＯＳＴ５と鏡対照となるように形
成されているが、すべて未使用であり、信号ライン，電
源配線Ｈ１及び電源配線Ｈ２のどこにも接続されていな
い。これらのＭＯＳＴ６〜ＭＯＳＴ８は図７（ｂ）には
示さない。Further, these MOST6 to MOST8 are formed so as to be mirror-contrast with the above MOST1 to MOST5, but are all unused and are connected to any of the signal line, the power supply wiring H1 and the power supply wiring H2. Not. These MOST6 to MOST8 are not shown in FIG.
【００１４】[0014]
【発明が解決しようとする課題】ところで、上記のＮＯ
ＲゲートＬ１の未使用の入力電極１ｄを自動配置配線す
る場合には、図６（ａ）に示すように、スタック用セル
を設け、他の配線Ｈ３と接触しないよう迂回して電源配
線Ｈ１に接続される。このため、論理回路の設計者が回
路上で行う場合のように論理ゲート数は増えないが、配
線が長くなる場合があり、配線性が悪くなるという問題
がある。However, the above-mentioned NO
When the unused input electrode 1d of the R gate L1 is to be automatically arranged and wired, as shown in FIG. 6A, a stack cell is provided and bypassed so as not to contact another wiring H3 to the power supply wiring H1. Connected. For this reason, the number of logic gates does not increase as in the case where the designer of the logic circuit performs on the circuit, but there is a problem that the wiring may be long and the wiring property is deteriorated.
【００１５】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、論理回路のゲート数を増やさ
ず、かつ配線性も悪化させずに回路配線、特に自動配置
配線が可能な半導体装置及びその製造方法の提供を目的
とする。The present invention has been made in view of the problems of the prior art, and enables circuit wiring, particularly automatic placement and wiring, without increasing the number of gates of the logic circuit and without deteriorating the wiring property. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same.
【００１６】[0016]
【課題を解決するための手段】上記課題は、第１に、論
理ゲートを構成する、複数のトランジスタと、前記論理
ゲートの入力端子となる該トランジスタの入力電極と、
信号ライン及び電源配線とが基体内及び該基体上に形成
された半導体装置において、前記複数の入力電極は、信
号ラインに接続される第１の入力電極と、信号ラインに
接続されない第２の入力電極とからなり、かつ前記第１
及び第２の入力電極は信号ライン接続部と電源配線接続
部とを有し、かつ前記電源配線は層間絶縁膜を挟んで前
記電源配線接続部と交差するように形成され、かつ前記
信号ラインは前記第１の入力電極の信号ライン接続部に
接続され、前記電源配線は前記層間絶縁膜に形成された
開口部を介して前記第２の入力電極の電源配線接続部に
接続されていることを特徴とする半導体装置によって達
成され、第２に、論理ゲートの入力端子となり、かつそ
れぞれ信号ライン接続部と電源配線接続部とが設けられ
た入力電極を有する複数のトランジスタを形成する工程
と、前記複数の入力電極を被覆して層間絶縁膜を形成す
る工程と、前記複数の入力電極のうちの所定の入力電極
において信号ライン接続部上、及び残りの入力電極の電
源配線接続部上の層間絶縁膜にそれぞれ第１の開口部及
び第２の開口部を形成する工程と、前記第１の開口部を
介して前記所定の入力電極の信号ライン接続部と接続す
る信号ラインを形成する工程と、前記第２の開口部を介
して前記残りの入力電極の電源配線接続部と接続する電
源配線を形成する工程とを有する半導体装置の製造方法
によって達成される。The first object of the present invention is to provide a logic gate comprising: a plurality of transistors; an input electrode of the transistor serving as an input terminal of the logic gate;
In a semiconductor device in which a signal line and a power supply line are formed in and on a base, the plurality of input electrodes are a first input electrode connected to the signal line and a second input not connected to the signal line. An electrode, and the first
And the second input electrode has a signal line connection portion and a power supply line connection portion, and the power supply line is formed to intersect the power supply line connection portion with an interlayer insulating film interposed therebetween, and the signal line is The power supply line is connected to a signal line connection portion of the first input electrode, and the power supply line is connected to a power supply line connection portion of the second input electrode via an opening formed in the interlayer insulating film. Secondly, forming a plurality of transistors each having an input electrode serving as an input terminal of a logic gate and having a signal line connection portion and a power supply line connection portion provided by the semiconductor device; Forming an interlayer insulating film by covering a plurality of input electrodes; and forming a predetermined input electrode of the plurality of input electrodes on a signal line connection portion and on a power supply wiring connection portion of the remaining input electrodes. Forming a first opening and a second opening in the inter-insulation film, respectively, and forming a signal line connected to the signal line connection of the predetermined input electrode through the first opening. And forming a power supply line connected to the power supply line connection portion of the remaining input electrode through the second opening.
【００１７】[0017]
【作 用】本発明の半導体装置及びその製造方法によれ
ば、論理ゲートの入力端子であるトランジスタの入力電
極に信号ライン接続部のほか電源配線接続部を設けて、
電源配線接続部を電源配線と交差させ、信号ラインと接
続されない第２の入力電極の電源配線接続部と電源配線
とに挟まれる層間絶縁膜に形成された開口部を介して電
源配線接続部と電源配線とを直接接続しているので、電
源配線接続部と電源配線とを接続するための特別な配線
が必要でなくなる。According to the semiconductor device and the method of manufacturing the same of the present invention, in addition to the signal line connection, the power supply wiring connection is provided on the input electrode of the transistor which is the input terminal of the logic gate.
The power supply wiring connection portion intersects with the power supply wiring, and is connected to the power supply wiring connection portion through an opening formed in the interlayer insulating film sandwiched between the power supply wiring connection portion of the second input electrode not connected to the signal line and the power supply wiring. Since the power supply wiring is directly connected, a special wiring for connecting the power supply wiring connection portion and the power supply wiring is not required.
【００１８】このため、論理回路のゲート数を増やさ
ず、かつ配線性も悪化させずに配線接続を行うことが可
能となる。なお、第１及び第２の入力電極において、信
号ライン接続部と電源配線接続部との間を一定の長さに
することにより、同じ大きさで、かつ隣接してトランジ
スタを形成するような場合等、信号ライン接続部と電源
配線接続部との間の位置関係や、それぞれのトランジス
タの信号ライン接続部間及び電源配線接続部間の相互の
位置関係が単純になる。このため、設計上、そのような
トランジスタの入力電極の電源配線接続部と電源配線と
の接続を行う場合、従来の場合と異なり、配線接続は容
易になる。これにより、特に自動配置配線を行い易くな
る。Therefore, it is possible to perform wiring connection without increasing the number of gates of the logic circuit and without deteriorating the wiring property. In the case where a transistor is formed to have the same size and to be adjacent to each other by providing a fixed length between the signal line connection portion and the power supply line connection portion in the first and second input electrodes. For example, the positional relationship between the signal line connection portion and the power supply wiring connection portion, and the mutual positional relationship between the signal line connection portion and the power supply wiring connection portion of each transistor are simplified. For this reason, when connecting the power supply wiring connection portion of the input electrode of such a transistor to the power supply wiring in design, unlike the conventional case, the wiring connection is facilitated. Thereby, it becomes particularly easy to perform automatic placement and routing.
【００１９】[0019]
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。図２（ｃ）は、本発明の実施例のＮＯ
Ｒゲートの部分回路図である。図中符号Ｌ11〜Ｌ13はそ
れぞれ４つの入力端子及び１つの出力端子を有するＮＯ
Ｒゲート、ＶＩＮは１つの入力端子及び１つの出力端子
を有するインバータで、ＮＯＲゲートＬ12，Ｌ13の出力
端子及びインバータＶＩＮの出力端子がＮＯＲゲートＬ
11の入力端子と接続されている。Ｓ11〜Ｓ13はＮＯＲゲ
ートＬ11の４つの入力端子のうち、ＮＯＲゲートＬ12，
Ｌ13の出力端子及びインバータＶＩＮの出力端子からの
信号を入力する信号ラインである。Ｚ11〜Ｚ13は、ＮＯ
ＲゲートＬ11〜Ｌ13の入力端子のうち信号ラインと接続
された入力端子以外の未使用の入力端子を低電位に固定
する電位固定部であり、これにより、未使用の入力端子
の電圧変動を防止して論理ゲートの誤動作を防止する。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 2 (c) shows the NO of the embodiment of the present invention.
It is a partial circuit diagram of an R gate. Symbols L11 to L13 in the figure are NOs each having four input terminals and one output terminal.
An R gate and VIN are inverters having one input terminal and one output terminal. The output terminals of NOR gates L12 and L13 and the output terminal of inverter VIN are NOR gate L.
Connected to 11 input terminals. S11 to S13 are the NOR gates L12, NOR4 of the four input terminals of the NOR gate L11.
This is a signal line for inputting signals from the output terminal of L13 and the output terminal of the inverter VIN. Z11 to Z13 are NO
A potential fixing unit for fixing unused input terminals other than the input terminals connected to the signal lines among the input terminals of the R gates L11 to L13 to a low potential, thereby preventing voltage fluctuation of the unused input terminals. To prevent malfunction of the logic gate.
【００２０】また、図１（ａ）は、図２（ｃ）に示すＮ
ＯＲゲートＬ11の形成された半導体装置の平面図で、配
線接続は予め自動配置配線により行われたものである。
更に、図２（ｂ）は、図１（ａ）の等価回路図である。
なお、図１（ａ）においてＮＯＲゲートＬ11のみ示して
いるが、ＮＯＲゲートＬ12，Ｌ13においてもＮＯＲゲー
トＬ11と同様な平面配置を有するため、以下、ＮＯＲゲ
ートＬ11について代表して説明する。FIG. 1 (a) shows the N shown in FIG. 2 (c).
In the plan view of the semiconductor device in which the OR gate L11 is formed, wiring connection is previously performed by automatic placement and routing.
FIG. 2B is an equivalent circuit diagram of FIG.
Although only the NOR gate L11 is shown in FIG. 1A, the NOR gates L12 and L13 also have the same planar arrangement as the NOR gate L11, and therefore, the NOR gate L11 will be described below as a representative.
【００２１】図１（ａ），図２（ｂ）において、ＭＯＳ
Ｔ11〜ＭＯＳＴ14は、それぞれ隣接して形成された、Ｎ
ＯＲゲートＬ11を構成する４つの絶縁ゲート型電界効果
トランジスタで、それぞれゲート電極に相当する帯状の
４つの入力電極、即ち、信号ラインと接続されている第
１の入力電極11ａ〜11ｃ及び信号ラインと接続されてい
ない第２の入力端子11ｄを有する。そして、第１の入力
電極11ａ〜11ｃ及び第２の入力電極11ｄには、それぞれ
一方の端部にＮＯＲゲートＬ11の入力端子になる信号ラ
イン接続部12ａ〜12ｄが形成され、かつ、他方の端部に
電源配線接続部15ａ〜15ｄが形成されている。更に、信
号ライン接続部12ａ〜12ｄと電源配線接続部15ａ〜15ｄ
との間は同じ長さに揃えられ、信号ライン接続部12ａ〜
12ｄ同士及び電源配線接続部15ａ〜15ｄ同士がともに一
直線上に並んでいる。In FIGS. 1A and 2B, the MOS
T11 to MOST14 are formed adjacent to each other.
Four insulated gate field effect transistors constituting the OR gate L11, each of which has four strip-shaped input electrodes corresponding to a gate electrode, that is, first input electrodes 11a to 11c connected to a signal line and a signal line. It has a second input terminal 11d that is not connected. The first input electrodes 11a to 11c and the second input electrode 11d have signal line connection portions 12a to 12d to be input terminals of the NOR gate L11 at one end, respectively, and have the other end. The power line connection portions 15a to 15d are formed in the portions. Further, the signal line connection parts 12a to 12d and the power supply wiring connection parts 15a to 15d
Are aligned to the same length, and the signal line connection portions 12a to
Both 12d and the power supply wiring connection portions 15a to 15d are aligned on a straight line.
【００２２】また、各入力電極11ａ〜11ｄの両側には入
力電極11ａ〜11ｄに沿って、帯状のソース電極／ドレイ
ン電極13ａ／13ｂ，13ｃ／13ｂ，13ｃ／13ｄ，13ｅ／13
ｄを有する。なお、ドレイン電極13ｂはＭＯＳＴ11及び
ＭＯＳＴ12の共通のドレイン電極となっており、ドレイ
ン電極13ｄはＭＯＳＴ13及びＭＯＳＴ14の共通のドレイ
ン電極となっている。また、ソース電極13ｃはＭＯＳＴ
12及びＭＯＳＴ13の共通のソース電極となっている。On both sides of each of the input electrodes 11a to 11d, along the input electrodes 11a to 11d, strip-shaped source / drain electrodes 13a / 13b, 13c / 13b, 13c / 13d, 13e / 13.
d. The drain electrode 13b is a common drain electrode of the MOST11 and the MOST12, and the drain electrode 13d is a common drain electrode of the MOST13 and the MOST14. The source electrode 13c is MOST
12 and a common source electrode of MOST13.
【００２３】更に、ＭＯＳＴ15は、ＭＯＳＴ14に隣接す
る絶縁ゲート型電界効果トランジスタで、ゲート電極11
ｅを挟んで、ソース電極13ｆ／ドレイン電極13ｇを有す
る。ゲート電極11ｅとソース電極13ｆとはショートさ
れ、ＭＯＳＴ11〜ＭＯＳＴ14のドレイン電極13ｂ及び13
ｄとＶDDに接続される電源配線Ｈ12とを接続するための
バッファとなる。The MOST 15 is an insulated gate type field effect transistor adjacent to the MOST 14 and has a gate electrode 11.
e, a source electrode 13f / drain electrode 13g is provided. The gate electrode 11e and the source electrode 13f are short-circuited, and the drain electrodes 13b and 13 of MOST11 to MOST14 are shorted.
It serves as a buffer for connecting d to the power supply line H12 connected to VDD .
【００２４】また、Ｈ11はＶSSと接続される電源配線
で、同じ長さに揃えられて一直線上に並ぶ電源配線接続
部15ａ〜15ｄと交差し、かつソース電極／ドレイン電極
13ａ／13ｂ，13ｃ／13ｂ，13ｃ／13ｄ，13ｅ／13ｄの一
部と交差するように形成されている。Ｈ12はＶDDと接続
される電源配線で、前記電源配線Ｈ11と並行し、かつＭ
ＯＳＴ15のソース電極13ｆ／ドレイン電極13ｇの一部と
交差するように形成されている。H11 is a power supply line connected to V SS , and intersects with the power supply line connection portions 15a to 15d aligned in the same length and aligned in a straight line, and has a source electrode / drain electrode.
13a / 13b, 13c / 13b, 13c / 13d, and 13e / 13d. H12 is a power supply line connected to V DD , parallel to the power supply line H11 and
The OST 15 is formed so as to cross a part of the source electrode 13f / drain electrode 13g.
【００２５】上記のようなＭＯＳＴ11〜ＭＯＳＴ15は互
いに次のように配線接続され、ＮＯＲゲートＬ11を構成
している。即ち、３つの第１の入力電極11ａ〜11ｃは信
号ライン接続部12ａ〜12ｃ上の層間絶縁膜の開口部14
ｂ，14ｄ，14ｆを介して各信号ラインＳ11〜Ｓ13に接続
され、更に、信号ラインＳ11〜Ｓ13に接続されない未使
用の第２の入力電極11ｄは電源配線接続部15ｄ上の層間
絶縁膜の開口部14ｈを介して電源配線Ｈ11に接続され
る。なお、この電源配線接続部15ｄが図２（ｃ）の電位
固定部Ｚ11に対応する。図示しないが、ＮＯＲゲートＬ
12, Ｌ13についても未使用の第２の入力電極の電源配線
接続部が図２（ｃ）の電位固定部Ｚ12，Ｚ13に対応す
る。The above-mentioned MOST11 to MOST15 are interconnected as follows and constitute a NOR gate L11. That is, the three first input electrodes 11a to 11c are connected to the openings 14 of the interlayer insulating film on the signal line connection portions 12a to 12c.
b, 14d, and 14f, each of which is connected to each of the signal lines S11 to S13, and the unused second input electrode 11d that is not connected to the signal lines S11 to S13 is an opening of the interlayer insulating film on the power supply wiring connection portion 15d. It is connected to the power supply wiring H11 via the section 14h. Note that the power supply wiring connection portion 15d corresponds to the potential fixing portion Z11 in FIG. Although not shown, the NOR gate L
The power supply wiring connection portions of the unused second input electrodes 12 and 13 also correspond to the potential fixing portions Z12 and Z13 in FIG. 2C.
【００２６】また、ＭＯＳＴ11〜ＭＯＳＴ14の各ソース
電極13ａ，13ｃ，13ｅは電源配線Ｈ11に接続され、各ド
レイン電極13ｂ，13ｄはゲート／ソースがショートされ
たＭＯＳＴ15のソース電極13ｆに配線Ｈ13により接続さ
れている。更に、ＭＯＳＴ15のドレイン電極13ｇは電源
配線Ｈ12に接続されている。The source electrodes 13a, 13c and 13e of the MOST11 to MOST14 are connected to the power supply wiring H11, and the drain electrodes 13b and 13d are connected to the source electrode 13f of the MOST15 whose gate / source is short-circuited by the wiring H13. ing. Further, the drain electrode 13g of the MOST 15 is connected to the power supply line H12.
【００２７】なお、ＭＯＳＴ17，ＭＯＳＴ18は、それぞ
れ隣接して形成された他のＮＯＲゲートを構成する４つ
の絶縁ゲート型電界効果トランジスタのうちの２つの絶
縁ゲート型電界効果トランジスタで、各々のゲート電極
11ｇ，11ｈ，Ｓ／Ｄ電極13ｊ〜13ｌは、ＭＯＳＴ11〜Ｍ
ＯＳＴ14と同じ様な寸法及び構成を有する。また、ＭＯ
ＳＴ11〜ＭＯＳＴ14の一直線上に並んだ信号ライン接続
部12ａ〜12ｄの並びの延長上にゲート電極11ｇ，11ｈの
信号ライン接続部12ｅ，12ｆが一直線上に並び、かつ一
直線上に並んだ電源配線接続部15ａ〜15ｄの並びの延長
上にゲート電極11ｇ，11ｈの電源配線接続部15ｅ，15ｆ
が一直線上に並んでいる。また、ＭＯＳＴ16はＭＯＳＴ
17に隣接する絶縁ゲート型電界効果トランジスタで、ゲ
ート電極11ｆ，Ｓ／Ｄ電極13ｈ，13ｉはＭＯＳＴ15と同
じ様な寸法及び構成を有する。そして、電源配線Ｈ11
は、電源配線接続部15ｅ，15ｆ及びＳ／Ｄ電極13ｊ，13
ｋ，13ｌの一部と交差するように形成され、電源配線Ｈ
12は、前記電源配線Ｈ11と並行し、かつＭＯＳＴ15のソ
ース電極13ｆ／ドレイン電極13ｇの一部と交差するよう
に形成されている。MOST17 and MOST18 are two insulated gate type field effect transistors among four insulated gate type field effect transistors constituting another NOR gate formed adjacent to each other.
11g, 11h, S / D electrodes 13j-13l are MOST11-M
It has the same dimensions and configuration as OST14. Also, MO
The signal line connection portions 12e and 12f of the gate electrodes 11g and 11h are arranged in a straight line on the extension of the arrangement of the signal line connection portions 12a to 12d arranged in a straight line in ST11 to MOST14, and the power supply wiring connections are arranged in a straight line. On the extension of the arrangement of the parts 15a to 15d, the power supply wiring connection parts 15e and 15f of the gate electrodes 11g and 11h are provided.
Are aligned. MOST16 is MOST
In the insulated gate field effect transistor adjacent to 17, the gate electrode 11f and the S / D electrodes 13h and 13i have the same size and configuration as the MOST15. Then, the power supply wiring H11
Are the power supply wiring connection parts 15e, 15f and the S / D electrodes 13j, 13
k, 13l and a part of the power supply wiring H
Reference numeral 12 is formed so as to be parallel to the power supply line H11 and to cross a part of the source electrode 13f / drain electrode 13g of the MOST15.
【００２８】更に、これらのＭＯＳＴ16〜ＭＯＳＴ18は
上記のＭＯＳＴ11〜ＭＯＳＴ15と鏡対照となるように形
成されているが、すべて未使用であり、電源配線接続部
15ｅ，15ｆ上の層間絶縁膜の開口部14ｍ，14ｎを介して
直接電源配線Ｈ11に接続されている。これらのＭＯＳＴ
16〜ＭＯＳＴ18は図２（ｂ）には示さない。Further, these MOST16 to MOST18 are formed so as to be mirror-contrast with the above-mentioned MOST11 to MOST15, but are all unused, and
It is directly connected to the power supply wiring H11 through openings 14m and 14n of the interlayer insulating film on 15e and 15f. These MOST
16 to MOST18 are not shown in FIG.
【００２９】以上のように、本発明の実施例のＮＯＲゲ
ートによれば、ＮＯＲゲートＬ１の各入力電極11ａ〜11
ｄ及び他のＮＯＲゲートの各入力電極11ｇ，11ｈにおい
て、信号ライン接続部12ａ〜12ｆと電源配線接続部15ａ
〜15ｆとの間は一定の長さを有し、また信号ライン接続
部12ａ〜12ｆと電源配線接続部15ａ〜15ｆとがそれぞれ
一直線上に並ぶように配置しているので、信号ライン接
続部12ａ〜12ｆと電源配線接続部15ａ〜15ｆとの間の位
置関係や、信号ライン接続部12ａ〜12ｆ間及び電源配線
接続部15ａ〜15ｆ間の相互の位置関係が単純になる。こ
のため、設計上、各入力電極11ａ〜11ｄ，11ｇ，11ｈの
電源配線接続部15ａ〜15ｆと電源配線Ｈ11との接続を行
う場合、従来の場合と異なり、配線接続は容易になる。
これにより、特に自動配置配線を行い易くなる。As described above, according to the NOR gate of the embodiment of the present invention, each of the input electrodes 11a to 11a of the NOR gate L1.
d and the input electrodes 11g and 11h of the other NOR gates, the signal line connection parts 12a to 12f and the power supply wiring connection part 15a
15f have a fixed length, and the signal line connection portions 12a to 12f and the power supply wiring connection portions 15a to 15f are arranged so as to be aligned with each other. 12f and the power supply wiring connection parts 15a to 15f, and the mutual positional relation between the signal line connection parts 12a to 12f and the power supply wiring connection parts 15a to 15f are simplified. For this reason, when the power supply wiring connection portions 15a to 15f of the input electrodes 11a to 11d, 11g, and 11h are connected to the power supply wiring H11 in terms of design, wiring connection is facilitated, unlike the conventional case.
Thereby, it becomes particularly easy to perform automatic placement and routing.
【００３０】次に、上記のＮＯＲゲートの製造方法につ
いて図１，図３〜図５を参照しながら説明する。図３〜
図５において、図３（ａ），（ｄ），図４（ｇ），
（ｊ），図５（ｍ）は図１（ｂ）のＡ−Ａ線断面図であ
り、図３（ｂ），（ｅ），図４（ｈ），（ｋ），図５
（ｎ）は図１（ｂ）のＢ−Ｂ線断面図であり、図３
（ｃ），（ｆ），図４（ｉ），（ｌ），図５（ｏ）は図
１（ｂ）のＣ−Ｃ線断面図である。Next, a method of manufacturing the above NOR gate will be described with reference to FIGS. FIG. 3-
In FIG. 5, FIGS. 3 (a), (d), 4 (g),
(J) and FIG. 5 (m) are cross-sectional views taken along the line AA of FIG. 1 (b), and FIG. 3 (b), (e), FIG. 4 (h), (k) and FIG.
FIG. 3 (n) is a sectional view taken along the line BB of FIG.
(C), (f), FIGS. 4 (i), (l), and FIG. 5 (o) are cross-sectional views taken along line CC of FIG. 1 (b).
【００３１】まず、図３（ａ）〜（ｃ）に示すように、
熱酸化によりシリコン基板（基体）３１の表面にシリコ
ン酸化膜からなるフィールド絶縁膜３２を選択的に形成
する。続いて、フィールド絶縁膜３２に囲まれた領域で
あって、ゲート電極を形成すべき領域のシリコン基板３
１上にシリコン酸化膜からなるゲート絶縁膜３３を形成
する。First, as shown in FIGS. 3 (a) to 3 (c),
A field insulating film 32 made of a silicon oxide film is selectively formed on the surface of a silicon substrate (base) 31 by thermal oxidation. Subsequently, the silicon substrate 3 in a region surrounded by the field insulating film 32 and in which a gate electrode is to be formed.
A gate insulating film 33 made of a silicon oxide film is formed on the substrate 1.
【００３２】次いで、図３（ｄ）〜（ｆ）に示すよう
に、化学気相成長法（以下、ＣＶＤ法と称する。）によ
りポリシリコン膜を形成した後、予め自動配置配線によ
り決定された配線接続に基づいて、ポリシリコンシリコ
ン膜をパターニングし、４つの隣接するＭＯＳＴ11〜Ｍ
ＯＳＴ14の入力電極であり、かつ論理ゲートの入力端子
となる４つのゲート電極11ａ〜11ｄをゲート絶縁膜３３
上に選択的に形成する。このとき、図１（ａ）に示すよ
うに、各ゲート電極11ａ〜11ｄは同じ長さを有するよう
に、またその両端部領域の信号ライン接続部12ａ〜12ｄ
と電源配線接続部15ａ〜15ｄとがそれぞれ一直線上に並
ぶように形成する。なお、４つのゲート電極11ａ〜11ｄ
のうち、ゲート電極11ａ〜11ｃは信号ラインと接続され
る第１の入力電極となり、ゲート電極11ｄは信号ライン
と接続されない未使用の第２の入力電極となる。Next, as shown in FIGS. 3D to 3F, after a polysilicon film is formed by a chemical vapor deposition method (hereinafter, referred to as a CVD method), it is determined in advance by automatic arrangement and wiring. The polysilicon silicon film is patterned based on the wiring connection, and the four adjacent MOSTs 11 to M
The four gate electrodes 11a to 11d, which are the input electrodes of the OST 14 and the input terminals of the logic gate, are connected to the gate insulating film 33.
Formed selectively on top. At this time, as shown in FIG. 1A, the gate electrodes 11a to 11d have the same length, and the signal line connection portions 12a to 12d at both end regions thereof.
And the power supply wiring connection portions 15a to 15d are formed so as to be aligned in a straight line. The four gate electrodes 11a to 11d
Among them, the gate electrodes 11a to 11c become the first input electrodes connected to the signal lines, and the gate electrodes 11d become the unused second input electrodes not connected to the signal lines.
【００３３】次に、図４（ｇ）〜（ｉ）に示すように、
ゲート電極11ａ〜11ｄを被覆してシリコン酸化膜からな
る層間絶縁膜３４をＣＶＤ法により形成する。次いで、
図４（ｊ）〜（ｌ），図１（ａ）に示すように、第１の
入力電極11ａ〜11ｃの信号ライン接続部12ａ〜12ｃ上の
層間絶縁膜３４に開口部14ａ〜14ｃを形成するととも
に、第２の入力電極11ｄの電源配線接続部15ｄ上の層間
絶縁膜３４に開口部14ｈを形成する。このとき、第１の
入力電極11ａ〜11ｃの電源配線接続部15ａ〜15ｃ上の層
間絶縁膜３４及び第２の入力電極11ｄの信号ライン接続
部12ｄ上の層間絶縁膜３４には開口部を形成しない。ま
た、未使用のＭＯＳＴ７，８のゲート電極11ｇ，11ｈの
電源配線接続部15ｅ，15ｆ上の層間絶縁膜３４にも開口
部14ｍ，14ｎを形成する。なお、このとき、図１（ａ）
に示すように、開口部14ｅ，14ｇ，14ｉ，14ｊ〜14ｌも
同時に形成する。Next, as shown in FIGS. 4 (g) to 4 (i),
An interlayer insulating film 34 made of a silicon oxide film is formed by a CVD method so as to cover the gate electrodes 11a to 11d. Then
As shown in FIGS. 4 (j) to (l) and FIG. 1 (a), openings 14a to 14c are formed in the interlayer insulating film 34 on the signal line connecting portions 12a to 12c of the first input electrodes 11a to 11c. At the same time, an opening 14h is formed in the interlayer insulating film 34 on the power supply wiring connection 15d of the second input electrode 11d. At this time, openings are formed in the interlayer insulating film 34 on the power supply wiring connecting portions 15a to 15c of the first input electrodes 11a to 11c and the interlayer insulating film 34 on the signal line connecting portion 12d of the second input electrode 11d. do not do. Openings 14m and 14n are also formed in the interlayer insulating film 34 on the power supply wiring connection portions 15e and 15f of the unused gate electrodes 11g and 11h of the MOSTs 7 and 8. At this time, FIG.
The openings 14e, 14g, 14i, 14j to 14l are also formed at the same time.
【００３４】次に、図５（ｍ）〜（ｏ），図１（ａ）に
示すように、ＣＶＤ法によりアルミニウム膜を形成した
後、予め自動配置配線により決定されている配線接続に
基づいてアルミニウム膜をパターニングし、信号ライン
Ｓ11〜Ｓ13，電源配線Ｈ11，電源配線Ｈ12及び配線Ｈ13
を形成する。このとき、電源配線Ｈ11は一直線上に並ん
だ電源配線接続部15ａ〜15ｆ及びソース電極／ドレイン
電極13ａ／13ｂ，13ｃ／13ｂ，13ｃ／13ｄ，13ｅ／13ｄ
の一部と交差するように形成し、電源配線Ｈ12は、前記
電源配線Ｈ11と並行し、かつＭＯＳＴ15のソース電極13
ｆ／ドレイン電極13ｇの一部と交差するように形成す
る。これにより、電源配線Ｈ11は開口部14ｈ，14ｍ，14
ｎを介して電源配線接続部15ｄ〜15ｆと接続する。ま
た、信号ラインＳ11〜Ｓ13は開口部14ａ〜14ｃを介して
信号ライン接続部12ａ〜12ｃと接続する。なお、このと
き、図１（ａ）に示すように、電源配線Ｈ11は開口部14
ａ，14ｅ，14ｉを介してソース電極と接続し、電源配線
Ｈ12は開口部14ｌを介してドレイン電極13ｇと接続す
る。また、配線Ｈ13は開口部14ｃ，14ｇを介してドレイ
ン電極13ｂ，13ｄと接続し、開口部14ｊを介してソース
電極13ｆと接続し、開口部14ｋを介してゲート電極11ｅ
と接続する。Next, as shown in FIGS. 5 (m) to 5 (o) and FIG. 1 (a), after an aluminum film is formed by the CVD method, the aluminum film is formed on the basis of wiring connection determined in advance by automatic placement and wiring. The aluminum film is patterned, and the signal lines S11 to S13, the power wiring H11, the power wiring H12 and the wiring H13 are formed.
To form At this time, the power supply line H11 is connected to the power supply line connection portions 15a to 15f and the source / drain electrodes 13a / 13b, 13c / 13b, 13c / 13d, and 13e / 13d.
The power supply line H12 is formed so as to intersect a part of the source electrode 13 of the MOST 15 in parallel with the power supply line H11.
It is formed so as to intersect with a part of the f / drain electrode 13g. As a result, the power supply wiring H11 is connected to the openings 14h, 14m, 14h.
n, and are connected to the power supply wiring connection parts 15d to 15f. The signal lines S11 to S13 are connected to the signal line connection parts 12a to 12c through the openings 14a to 14c. At this time, as shown in FIG.
The source line H12 is connected to the source electrode via a, 14e and 14i, and the power supply line H12 is connected to the drain electrode 13g via the opening 141. The wiring H13 is connected to the drain electrodes 13b and 13d via the openings 14c and 14g, connected to the source electrode 13f via the opening 14j, and connected to the gate electrode 11e via the opening 14k.
Connect with
【００３５】その後、図示しないカバー絶縁膜等を形成
すると半導体装置が完成する。以上のように、本発明の
実施例のＮＯＲゲートの製造方法によれば、ＮＯＲゲー
トＬ11の入力端子となるＭＯＳＴ11〜ＭＯＳＴ14や他の
ＮＯＲゲートのＭＯＳＴ17，ＭＯＳＴ18の入力電極11ａ
〜11ｄ，11ｇ，11ｈに信号ライン接続部12ａ〜12ｆのほ
か電源配線接続部15ａ〜15ｆを設けて、電源配線接続部
15ａ〜15ｆを電源配線Ｈ11と交差させ、層間絶縁膜に形
成された開口部14ｄ，14ｍ，14ｎを介して信号ラインＳ
１〜Ｓ３に接続されていない第２の入力電極11ｄ，11
ｇ，11ｈの電源配線接続部15ｄ，15ｇ，15ｈと電源配線
Ｈ11とを直接接続しているので、従来のように、電源配
線接続部15ｄ，15ｇ，15ｈと電源配線Ｈ11とを接続する
ための特別な配線が必要でなくなる。Thereafter, when a cover insulating film (not shown) is formed, the semiconductor device is completed. As described above, according to the NOR gate manufacturing method of the embodiment of the present invention, the input electrodes 11a of the MOST11 to MOST14 serving as the input terminals of the NOR gate L11 and the MOST17 and MOST18 of the other NOR gates.
11d, 11g, and 11h are provided with power line connection portions 15a to 15f in addition to the signal line connection portions 12a to 12f.
15a to 15f intersect with the power supply wiring H11, and the signal lines S through openings 14d, 14m, and 14n formed in the interlayer insulating film.
Second input electrodes 11d and 11 not connected to 1 to S3
Since the power supply wiring connection portions 15d, 15g, and 15h of g and 11h are directly connected to the power supply wiring H11, the power supply wiring connection portions 15d, 15g, and 15h are connected to the power supply wiring H11 as in the related art. No special wiring is required.
【００３６】このため、論理回路のゲート数を増やさ
ず、かつ配線性も悪化させずに配線接続を行うことが可
能となる。なお、上記実施例では、トランジスタとして
絶縁ゲート型電界効果トランジスタを用いているが、Ｍ
ＥＳＦＥＴその他の接合型電界効果トランジスタやバイ
ポーラトランジスタを用いてもよい。Therefore, it is possible to perform wiring connection without increasing the number of gates of the logic circuit and without deteriorating the wiring property. In the above embodiment, an insulated gate field effect transistor is used as a transistor.
An ESFET or another junction field effect transistor or a bipolar transistor may be used.
【００３７】[0037]
【発明の効果】以上のように、本発明の半導体装置及び
その製造方法によれば、論理ゲートの入力端子であるト
ランジスタの入力電極に信号ライン接続部のほか電源配
線接続部を設けて、電源配線と交差させ、層間絶縁膜に
形成された開口部を介して信号ラインに接続されない第
２の入力電極の電源配線接続部と電源配線とを直接接続
しているので、論理回路のゲート数を増やさず、かつ配
線性も悪化させずに配線接続を行うことが可能となる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, the power supply wiring connection is provided in addition to the signal line connection to the input electrode of the transistor which is the input terminal of the logic gate. Since the power supply wiring and the power supply wiring of the second input electrode not connected to the signal line are directly connected to the power supply wiring through the opening formed in the interlayer insulating film, the number of gates of the logic circuit is reduced. Wiring connection can be performed without increasing the number and without deteriorating the wiring property.
【００３８】なお、第１及び第２の入力電極において、
信号ライン接続部と電源配線接続部との間を一定の長さ
にすることにより、入力電極の電源配線接続部間等の相
互の配置が単純になるため、入力電極の電源配線接続部
と電源配線との間の配線接続は容易になり、特に自動配
置配線を行い易くなる。In the first and second input electrodes,
By making the length between the signal line connection part and the power supply wiring connection part a fixed length, the mutual arrangement between the power supply wiring connection parts of the input electrodes and the like becomes simple. Wiring connection with wiring is facilitated, and in particular, automatic placement and wiring is facilitated.
【図１】本発明の実施例のＮＯＲゲートについて説明す
る図（その１）である。FIG. 1 is a diagram (part 1) for explaining a NOR gate according to an embodiment of the present invention;
【図２】本発明の実施例のＮＯＲゲートについて説明す
る図（その２）である。FIG. 2 is a diagram (part 2) for explaining a NOR gate according to the embodiment of the present invention;
【図３】本発明の実施例のＮＯＲゲートの作成方法につ
いて説明する断面図（その１）である。FIG. 3 is a cross-sectional view (part 1) for describing a method of manufacturing a NOR gate according to an embodiment of the present invention.
【図４】本発明の実施例のＮＯＲゲートの作成方法につ
いて説明する断面図（その２）である。FIG. 4 is a cross-sectional view (part 2) for explaining a method of manufacturing the NOR gate according to the embodiment of the present invention;
【図５】本発明の実施例のＮＯＲゲートの作成方法につ
いて説明する断面図（その３）である。FIG. 5 is a cross-sectional view (part 3) for explaining a method of manufacturing the NOR gate according to the embodiment of the present invention;
【図６】従来例のＮＯＲゲートについて説明する図（そ
の１）である。FIG. 6 is a diagram (part 1) for explaining a conventional NOR gate;
【図７】従来例のＮＯＲゲートについて説明する図（そ
の２）である。FIG. 7 is a diagram (part 2) for explaining a conventional NOR gate;
11ａ〜11ｃ ゲート電極（第１の入力電極）、 11ｄ，11ｇ，11ｈ ゲート電極（第２の入力電極）、 11ｅ，11ｆ ゲート電極、 12ａ〜12ｆ 信号ライン接続部、 13ａ，13ｃ，13ｅ，13ｆ ソース電極、 13ｂ，13ｄ，13ｇ ドレイン電極、 13ｈ〜13ｌ Ｓ／Ｄ電極、 14ａ〜14ｎ 開口部、 15ａ〜15ｆ 電源配線接続部（電位固定部）、 ３１ シリコン基板（基体）、 ３２ フィールド絶縁膜、 ３３ ゲート絶縁膜、 ３４ 層間絶縁膜、 Ｈ11，Ｈ12 電源配線、 Ｈ13 配線、 ＭＯＳＴ11〜ＭＯＳＴ18 絶縁ゲート型電界効果トラン
ジスタ、 Ｓ11〜Ｓ13 信号ライン、 Ｚ11〜Ｚ13 電位固定部。11a to 11c Gate electrode (first input electrode), 11d, 11g, 11h Gate electrode (second input electrode), 11e, 11f Gate electrode, 12a to 12f Signal line connection, 13a, 13c, 13e, 13f Source Electrode, 13b, 13d, 13g drain electrode, 13h to 13l S / D electrode, 14a to 14n opening, 15a to 15f power supply wiring connection (potential fixing part), 31 silicon substrate (base), 32 field insulating film, 33 Gate insulating film, 34 interlayer insulating film, H11, H12 power supply wiring, H13 wiring, MOST11 to MOST18 insulated gate field effect transistor, S11 to S13 signal line, Z11 to Z13 potential fixing unit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int. Cl. 7 , DB name) H01L 21/82 H01L 21/822 H01L 27/04
Claims (2)
スタと、前記論理ゲートの入力端子となる該トランジス
タの入力電極と、信号ライン及び電源配線とが基体内及
び該基体上に形成された半導体装置において、 前記複数の入力電極は、信号ラインに接続される第１の
入力電極と、信号ラインに接続されない第２の入力電極
とからなり、かつ前記第１及び第２の入力電極は信号ラ
イン接続部と電源配線接続部とを有し、かつ前記電源配
線は層間絶縁膜を挟んで前記電源配線接続部と交差する
ように形成され、かつ前記信号ラインは前記第１の入力
電極の信号ライン接続部に接続され、前記電源配線は前
記層間絶縁膜に形成された開口部を介して前記第２の入
力電極の電源配線接続部に接続されていることを特徴と
する半導体装置。1. A semiconductor device in which a plurality of transistors constituting a logic gate, an input electrode of the transistor serving as an input terminal of the logic gate, a signal line and a power supply line are formed in and on the base. In the above, the plurality of input electrodes include a first input electrode connected to a signal line and a second input electrode not connected to a signal line, and the first and second input electrodes are connected to a signal line. And a power supply line connection portion, wherein the power supply line is formed to intersect the power supply line connection portion with an interlayer insulating film interposed therebetween, and the signal line is connected to the signal line connection of the first input electrode. A semiconductor device, wherein the power supply wiring is connected to a power supply wiring connection part of the second input electrode via an opening formed in the interlayer insulating film.
ぞれ信号ライン接続部と電源配線接続部とが設けられた
入力電極を有する複数のトランジスタを形成する工程
と、 前記複数の入力電極を被覆して層間絶縁膜を形成する工
程と、 前記複数の入力電極のうちの所定の入力電極において信
号ライン接続部上、及び残りの入力電極の電源配線接続
部上の層間絶縁膜にそれぞれ第１の開口部及び第２の開
口部を形成する工程と、 前記第１の開口部を介して前記所定の入力電極の信号ラ
イン接続部と接続する信号ラインを形成する工程と、 前記第２の開口部を介して前記残りの入力電極の電源配
線接続部と接続する電源配線を形成する工程とを有する
半導体装置の製造方法。2. A step of forming a plurality of transistors each having an input electrode serving as an input terminal of a logic gate and having a signal line connection portion and a power supply line connection portion, respectively, and covering the plurality of input electrodes. A step of forming an interlayer insulating film; a first opening in each of the interlayer insulating films on a signal line connection portion and on a power supply wiring connection portion of the remaining input electrodes at a predetermined input electrode of the plurality of input electrodes; Forming a signal line connected to the signal line connecting portion of the predetermined input electrode through the first opening; and forming the signal line through the second opening. Forming a power supply line connected to the power supply line connection portion of the remaining input electrodes by performing the above steps.
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