JP3089408B2 - ワンチップ・マイクロコンピュータのリセット信号制御回路 - Google Patents
ワンチップ・マイクロコンピュータのリセット信号制御回路Info
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Description
クロコンピュータのリセット信号制御回路に関する。
と保存、数値の計算、他の装置の制御計測などに広く用
いられ、記憶装置、中央処理演算装置(Central Proces
sing Unit ;以下、CPUという)、周辺回路、入出力
(I/O;Input Output)ポートなどで構成される。こ
のようなマイクロコンピュータは、半導体技術の発達に
伴い、1つの半導体チップで構成することが可能にな
り、ワンチップ・マイクロコンピュータと呼ばれる。
ピュータの構成を示す。記憶装置1、CPU2、周辺回
路3及び入出力ポート4は、アドレスバス及びデータバ
スにそれぞれ接続され、アドレス信号及びデータ信号を
相互に入出力することが可能になっている。さらに、図
3には、クロック信号を発振させるためのクロック発振
回路5と、内部リセット信号 RST_INの制御に必要なタ
イマ10とが示されている。
力発振信号XIN 及び発振イネーブル信号OSC があり、出
力信号としては出力発振信号XOUTがある。入力発振信号
XIN は、ワンチップ・マイクロコンピュータ外部の印刷
回路基板などに実装される(populated )修正振動子な
どの発振手段より出力されて、ワンチップ・マイクロコ
ンピュータ内部に入力される発振信号である。クロック
発振回路5は、入力発振信号XIN の周波数及び振幅に同
期して、出力発振信号XOUTを発振する。
ロコンピュータ内部のクロック発振回路5より外部に出
力される発振信号であり、タイマ10の入力端子CLK に
入力される信号としても使用される。発振イネーブル信
号OSC は、クロック発振回路5の発振動作を制御するた
めの信号であり、発振イネーブル信号OSC の活性化は、
後述するように、CPU2より出力される低電力消費モ
ード信号STP 、外部リセット信号 RST_EX又は外部イン
タラプト信号/INTRPによって決定される。
信号STP は、ワンチップ・マイクロコンピュータ内部の
各回路及び装置をほとんど動作させずに消費電力を低減
する、いわゆる低電力消費モード(power saving mode
)に切り換える信号であり、ハイレベルに活性化され
る。次に、クロック発振回路5の発振動作について説明
する。
に入力されると共に、ローレベルに活性化される外部イ
ンタラプト信号/INTRPがインバータ11で反転された後
にORゲート7に入力されて、2つの信号は論理和演算
される。ORゲート7からの出力信号は、ORゲート8
に入力される。一方、CPU2から出力される低電力消
費モード信号STP がインバータ9で反転された後、OR
ゲート8に入力される。ORゲート8では、ORゲート
7からの出力信号とインバータ9からの出力信号とが論
理和演算される。このORゲート8からの出力信号が、
クロック発振回路5の発振動作を制御する発振イネーブ
ル信号OSC である。ハイレベルの発振イネーブル信号OS
C により、クロック発振回路5が発振動作を行う。
れる発振イネーブル信号OSC をハイレベルに活性化させ
るためには、CPU2より出力される低電力消費モード
信号STP 又は外部インタラプト信号/INTRPのうちのいず
れか1つの信号がローレベルであるか、外部リセット信
号 RST_EXがハイレベルでなければならない。即ち、低
電力消費モードではない場合、低電力消費モードであっ
て外部インタラプト信号/INTRPが発生する場合、又は外
部リセット信号 RST_EXを発生させて、ワンチップ・マ
イクロコンピュータ内部をリセットさせる場合に、クロ
ック発振回路5が発振動作を行う。
出力される出力発振信号XOUTが入力端子CLK に入力さ
れ、タイマ10の動作開始信号には、外部インタラプト
信号/INTRPがインバータ11で反転されて用いられる。
動作開始信号は、タイマ10の入力端子START から入力
される。ローレベルに活性化された外部インタラプト信
号/INTRPがインバータ11を介してハイレベルの動作開
始信号としてタイマ10に入力されると、タイマ10は
動作を開始して、ハイレベルの信号を出力する。この出
力信号はORゲート6に入力されることにより、内部リ
セット信号 RST_INが活性化される。タイマ10は、所
定時間の経過後、信号の出力を停止し、内部リセット信
号 RST_INをローレベルに非活性化させる。
が活性化される場合に、内部リセット信号 RST_INが活
性化される。内部リセット信号 RST_INは、CPU2、
周辺回路3及び入出力ポート4に入力される。CPU
2、周辺回路3及び入出力ポート4は、内部リセット信
号 RST_INが入力されることにより、リセット、いわゆ
る初期化される。
れた内部リセット信号 RST_INは、タイマ10からの出
力信号及び外部リセット信号 RST_EXがローレベルとな
ることにより、ローレベルに非活性化される。図4は、
図3に示した従来のワンチップ・マイクロコンピュータ
の内部リセット信号制御における各信号のタイミングチ
ャートである。
、(II)は出力発振信号XOUT、(III )は外部インタ
ラプト信号/INTRP、(IV)は内部リセット信号 RST_IN
である。図4(I )の低電力消費モード信号STP がロー
レベルのときは、クロック発振回路5で発振動作が行わ
れるため、図4(II)の出力発振信号XOUTは通常の発振
信号である。
号STP がハイレベル(低電力消費モード)のときは、ク
ロック発振回路5では発振動作が行われないため、図4
(II)の出力発振信号XOUTはローレベルである。図4
(I )の低電力消費モード信号STP がハイレベルの状態
で、図4(III )の外部インタラプト信号/INTRPがロー
レベルに活性化されると、タイマ10からハイレベルの
信号が出力されて、図4(IV)の内部リセット信号 RST
_INがハイレベルになる。この状態で、タイマ10に設
定されている内部リセット信号 RST_INの活性化時間t
3の経過後は、タイマ10からの出力信号がローレベル
となり、内部リセット信号 RST_INは、再びローレベル
に非活性化される。活性化時間t3は、外部インタラプ
ト信号/INTRPがローレベルに活性化された時点から、ク
ロック発振回路5の発振動作が安定になり、安定化した
出力発振信号XOUTが確実に出力される時点までの時間で
ある。
れる活性化時間t3は、外部の修正振動子等の発振手段
の周波数、供給電圧、配線(routing )などを考慮して
決定される。ワンチップ・マイクロコンピュータを印刷
回路基板に実装するとき、CPU2と外部の発振手段と
の距離は、可能な限り最短距離を維持しなければならな
い。しかし、実際の配線において、周辺部品の位置を考
慮することによって発振手段とCPU2との距離が遠く
なり、配線が長くなるか、大変に複雑になる場合が多
い。このように、発振手段とCPU2との間の長い配線
や複雑な配線は、発振手段より励磁発振を誘発させるた
め、発振手段の正常な動作は期待できない。
5の出力発振信号XOUTが十分に安定化されるまで、内部
リセット信号 RST_INの活性化時間t3を持続させるも
のであり、最適化されていない外部構成を予想し、クロ
ック発振回路5の出力発振信号XOUTの安定化に要求され
る絶対時間に多少の余裕時間(発振安定化時間t2)を
付加するようにして、内部リセット信号 RST_INの安定
した活性化時間t3を保障する。
では、安定した内部リセット信号 RST_INの出力時点を
保障するため、クロック発振回路5からの安定化した出
力発振信号XOUTに必要な絶対時間に付加される発振安定
化時間t2は、ワンチップ・マイクロコンピュータの動
作開始までの時間を大きく増加させる。
数のトランジスタが必要である。これにより、ワンチッ
プ・マイクロコンピュータ上でタイマ10が占める面積
は非常に大きくなるため、ワンチップ・マイクロコンピ
ュータの全体の面積を増加させる原因となる。本発明
は、かかる問題を解決するためになされたもので、クロ
ック発振回路の出力発振信号が安定化される時間と内部
リセット信号の活性化時間とを最適化させて、ワンチッ
プ・マイクロコンピュータの動作開始までの時間を短縮
させると共に、ワンチップ・マイクロコンピュータの面
積を減少させることができるワンチップ・マイクロコン
ピュータのリセット信号制御回路を提供することを目的
とする。
るため、請求項1に記載の発明は、ワンチップ・マイク
ロコンピュータの内部リセット信号の発生を制御するワ
ンチップ・マイクロコンピュータのリセット信号制御回
路において、低電力消費モード信号及び外部インタラプ
ト信号の状態によって、外部から入力される発振信号に
応じたクロック信号を発振させる動作を制御するクロッ
ク発振手段と、該クロック発振手段からのクロック信号
の電圧レベルを検出し、該検出した電圧レベルに応じた
信号を出力する検出手段と、前記クロック発振手段から
発振される安定化されたクロック信号の電圧レベルを基
準電圧レベルとし、前記基準電圧レベルと前記検出手段
からの出力信号の電圧レベルとを比較して、前記検出手
段からの出力信号の電圧レベルが前記基準電圧レベル未
満である場合には、活性化された前記内部リセット信号
を発生し、前記出力信号の電圧レベルが前記基準電圧レ
ベル以上である場合には、前記内部リセット信号を停止
する比較手段と、次の外部インタラプト信号が発生する
まで現在の内部リセット信号の値を維持し続けるよう
に、前記外部インタラプト信号をラッチして前記比較手
段に出力するラッチ回路と、を包含する構成とする。
る。図1は、本発明に係るワンチップ・マイクロコンピ
ュータのリセット信号制御回路の一実施形態の回路図で
ある。尚、ワンチップ・マイクロコンピュータは、図示
しないが、図3に示す従来のワンチップ・マイクロコン
ピュータと同様に、記憶装置、中央処理演算装置(Cent
ral Processing Unit ;以下、CPUという)、周辺回
路、入出力(I/O;Input Output)ポート等で構成さ
れ、これらの記憶装置、CPU、周辺回路及び入出力ポ
ート等はアドレスバス及びデータバスにそれぞれ接続さ
れ、アドレス信号及びデータ信号を相互に入出力するこ
とが可能になっている。
RPによってイネーブル可能で、外部から入力される発振
信号である入力発振信号XIN に応じたクロック信号を発
振させるクロック発振手段であるクロック発振回路5
と、該クロック発振回路5からのクロック信号の電圧レ
ベルを検出し、該検出した電圧レベルに応じた信号を出
力する検出手段と、所定の基準電圧レベルと前記検出手
段からの出力信号の電圧レベルとを比較する比較手段で
ある比較器15と、前記外部インタラプト信号/INTRPを
ラッチして、前記比較器15に出力するラッチ回路14
を含んで構成され、前記比較器15は、前記外部インタ
ラプト信号/INTRPに基づくラッチ回路14の出力によっ
てイネーブルされ、前記出力信号の電圧レベルが前記基
準電圧レベル未満である場合には、活性化された内部リ
セット信号 RST_INを発生し、前記出力信号の電圧レベ
ルが前記基準電圧レベル以上である場合には、前記内部
リセット信号 RST_INを停止する。
号を整流し、直流信号に変換する整流器13である。ま
た、前記基準電圧レベルは、例えば、前記クロック発振
回路5から発振される安定化されたクロック信号の電圧
レベルに略相当する値に設定する。クロック発振回路5
は、ゲート端子が接続されたPMOSトランジスタ16
とNMOSトランジスタ17とで構成されるCMOSイ
ンバータと、PMOSトランジスタ18と、トランスミ
ッション・ゲート19とを備える。
振信号XIN 及び発振イネーブル信号OSC があり、出力信
号には出力発振信号XOUTがある。これらの入力発振信号
XIN 、発振イネーブル信号OSC 及び出力発振信号XOUT
は、図3に示す従来のワンチップ・マイクロコンピュー
タにおける入力発振信号XIN 、発振イネーブル信号OSC
及び出力発振信号XOUTと同様の信号である。即ち、入力
発振信号XIN は、修正振動子などの発振手段より出力さ
れて、ワンチップ・マイクロコンピュータ内部に入力さ
れる発振信号であり、出力発振信号XOUTは、クロック発
振回路5より外部に出力される発振信号であって、整流
器13に入力されるクロック信号としても使用される信
号であり、発振イネーブル信号OSC は、クロック発振回
路5の発振動作を制御するための信号である。発振イネ
ーブル信号OSC の活性化は、CPU(図示せず)より出
力される低電力消費モード信号STP 、外部リセット信号
RST_EX又は外部インタラプト信号/INTRPによって決定
される。また、低電力消費モード信号STP は、ワンチッ
プ・マイクロコンピュータ内部の各回路及び装置をほと
んど動作させずに消費電力を低減する、いわゆる低電力
消費モード(power saving mode )に切り換える信号で
あり、ハイレベルに活性化される。
振回路5のCMOSインバータを構成するPMOSトラ
ンジスタ16及びNMOSトランジスタ17のゲート端
子に入力される。このCMOSインバータからの出力信
号は、出力発振信号XOUTとして出力されるとともに、ト
ランスミッション・ゲート19を通して入力発振信号XI
N の入力端にフィードバックされる。この入力端は、P
MOSトランジスタ18を通して電源電圧端子VDD に連
結されている。
Sトランジスタ18とは、入力される発振イネーブル信
号OSC によって制御される。このとき、トランスミッシ
ョン・ゲート19はハイレベルの発振イネーブル信号OS
C によってターンオンされるように構成されているた
め、トランスミッション・ゲート19とPMOSトラン
ジスタ18とは交互に動作をする。
ルのときは、トランスミッション・ゲート19がターン
オンされ、入力発振信号XIN によってCMOSインバー
タの発振動作が行われて、所定周波数の出力発振信号XO
UTが発振する。しかし、発振イネーブル信号OSC がロー
レベルのときは、PMOSトランジスタ18がターンオ
ンされ、CMOSインバータには常に電源電圧端子VDD
によるハイレベル信号が入力されるため、出力発振信号
XOUTは常にローレベルとなって発振は行われない。
いて説明する。本実施形態のクロック発振回路5の発振
動作は、図3に示す従来のクロック発振回路5と同様で
ある。即ち、外部リセット信号 RST_EX及びローレベル
に活性化される外部インタラプト信号/INTRPがインバー
タ11で反転された後にORゲート7に入力されて論理
和演算された後、ORゲート8に入力される。一方、イ
ンバータ9で反転された低電力消費モード信号STP がO
Rゲート8に入力され、ORゲート8では、ORゲート
7からの出力信号とインバータ9からの出力信号とが論
理和演算される。このORゲート8からの出力信号が発
振イネーブル信号OSC である。このハイレベルの発振イ
ネーブル信号OSC により、クロック発振回路5が発振動
作を行う。
れる発振イネーブル信号OSC をハイレベルに活性化させ
るためには、CPU(図示せず)より出力される低電力
消費モード信号STP 又は外部インタラプト信号/INTRPの
うちのいずれか1つの信号がローレベルであるか、外部
リセット信号 RST_EXがハイレベルでなければならな
い。即ち、低電力消費モードではない場合、低電力消費
モードであって外部インタラプト信号/INTRPが発生する
場合、又は外部リセット信号 RST_EXを発生させて、ワ
ンチップ・マイクロコンピュータ内部をリセットさせる
場合に、クロック発振回路5が発振動作を行う。
の内部リセット信号制御部12には、クロック発振回路
5より発振される出力発振信号XOUTと外部インタラプト
信号/INTRPの反転された信号とが入力される。出力発振
信号XOUTは整流器13によって整流され、直流信号に変
換される。この直流信号は比較器15に入力され、入力
端子からの基準電圧VREFと比較される。
力発振信号XOUTを整流したときに発生する直流信号の電
圧レベルと略一致されるように設定される。比較器15
は、整流器13から出力される直流信号の電圧レベルが
基準電圧VREFレベル以上である場合はローレベルの信号
を出力し、基準電圧VREFレベル未満である場合には、ハ
イレベルの信号を出力する。
信号XOUTの振幅が安定化されたレベルに達すると、整流
器13からもそれに準じる高い電圧レベルの直流信号が
出力されるようになり、比較器15からの出力信号はロ
ーレベルになる。外部インタラプト信号/INTRPは、イン
バータ11によって反転され、ラッチ回路14でラッチ
されて、比較器15に出力される。比較器15は、ラッ
チ回路14にラッチされている外部インタラプト信号/I
NTRPの反転信号がハイレベルの場合に活性化されて、信
号を発生する。外部インタラプト信号/INTRPの反転信号
をラッチ回路14を通して比較器15に出力する理由
は、次の外部インタラプト信号/INTRPが発生するまで、
現在の内部リセット信号 RST_INの値を維持し続けるよ
うにし、ノイズの発生等による誤動作を抑制するためで
ある。
非活性化され、低電力消費モード信号STP がハイレベル
に活性化されている低電力消費モードでは、ORゲート
8の出力信号はローレベルになり、クロック発振回路5
の発振動作は行われない。この状態で、外部インタラプ
ト信号/INTRPがローレベルに活性化されると、インバー
タ11によってハイレベルに反転され、ラッチ回路14
とORゲート7に入力される。これにより、ORゲート
8からハイレベルの発振イネーブル信号OSC が出力され
て、クロック発振回路5を発振動作させると同時に、ラ
ッチ回路14にも入力されて比較器15を活性化させ
る。
13に出力される出力発振信号XOUTの電圧はまだ安定し
たレベルに達していないため、整流器13より出力され
る信号の電圧も基準電圧VREFより低い状態である。従っ
て、比較器15からはハイレベルの信号の出力が持続さ
れ、ORゲート6からはハイレベルに活性化された内部
リセット信号 RST_INが出力される。
出力発振信号XOUTが安定した振幅レベルに達すると、整
流器13からは、それに準じる電圧レベル(基準電圧レ
ベルVREF以上)の直流信号が出力されるようになる。こ
の直流信号により、比較器15の出力信号がローレベル
に変換され、内部リセット信号 RST_INがローレベルに
非活性化される。
ロコンピュータのリセット信号制御回路の各信号のタイ
ミングチャートである。図2の(I )は低電力消費モー
ド信号STP であり、(II)は出力発振信号XOUT、(III
)は外部インタラプト信号/INTRP、(IV)は整流器1
3の出力信号、(V )は比較器15の出力信号である。
ローレベルの時は、クロック発振回路5で通常の発振動
作が行われるため、図2(II)の出力発振信号XOUTは通
常の発振信号である。しかし、図2(I )の低電力消費
モード信号STP がハイレベルの時、即ち、低電力消費モ
ード時は、クロック発振回路5で発振動作が行われない
ため、図2(II)の出力発振信号XOUTはローレベルであ
る。
の外部インタラプト信号/INTRPがローレベルに活性化さ
れると、図2(V )の比較器15の出力信号がハイレベ
ルになる。この後、クロック発振回路5からの出力発振
信号XOUTの振幅レベルが高くなると、図2(IV)の整流
器13の出力信号の電圧レベルが上昇する。整流器13
の出力信号の電圧レベルが基準電圧VREFレベル以上にな
ると、図2(V )の比較器15の出力信号がローレベル
になり、ORゲート6からの内部リセット信号RST_IN
もローレベルになる。
よってハイレベルに活性化された比較器15の出力信号
が再度ローレベルになるまでの活性化時間t3は、クロ
ック発振回路5からの出力発振信号XOUTが安定した出力
発振信号XOUTに達するまでの時間に最適化される。従っ
て、従来の活性化時間のように、クロック発振回路5の
出力発振信号XOUTが安定するまでの発振安定化時間は含
まれない。
・マイクロコンピュータのリセット信号制御回路は、出
力発振信号の安定化時間を効率的に検出して、出力発振
信号が安定になる時間と内部リセット信号の活性化時間
とを最適化させるので、ワンチップ・マイクロコンピュ
ータの動作開始までの時間を短縮させることができる。
較器とを用いてリセット信号制御回路を構成するので、
ワンチップ・マイクロコンピュータの面積を縮小するこ
とができる。また、入力された外部インタラプト信号の
論理値が、次の外部インタラプト信号の入力時まで維持
され続けるので、ノイズの発生による誤動作を抑制する
ことができる。
タのリセット信号制御回路の一実施形態の構成図。
成図。
Claims (1)
- 【請求項1】ワンチップ・マイクロコンピュータの内部
リセット信号の発生を制御するワンチップ・マイクロコ
ンピュータのリセット信号制御回路において、低電力消費モード信号及び 外部インタラプト信号の状態
によって、外部から入力される発振信号に応じたクロッ
ク信号を発振させる動作を制御するクロック発振手段
と、 該クロック発振手段からのクロック信号の電圧レベルを
検出し、該検出した電圧レベルに応じた信号を出力する
検出手段と、前記クロック発振手段から発振される安定化されたクロ
ック信号の電圧レベルを基準電圧レベルとし、前記 基準
電圧レベルと前記検出手段からの出力信号の電圧レベル
とを比較して、前記検出手段からの出力信号の電圧レベ
ルが前記基準電圧レベル未満である場合には、活性化さ
れた前記内部リセット信号を発生し、前記出力信号の電
圧レベルが前記基準電圧レベル以上である場合には、前
記内部リセット信号を停止する比較手段と、 次の外部インタラプト信号が発生するまで現在の内部リ
セット信号の値を維持し続けるように、前記外部インタ
ラプト信号をラッチして前記比較手段に出力するラッチ
回路と、 を包含する ことを特徴とするワンチップ・マイクロコン
ピュータのリセット信号制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR62178/1997 | 1997-11-22 | ||
KR1019970062178A KR100248153B1 (ko) | 1997-11-22 | 1997-11-22 | 원칩 마이크로 컴퓨터의 리셋신호 제어회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11242534A JPH11242534A (ja) | 1999-09-07 |
JP3089408B2 true JP3089408B2 (ja) | 2000-09-18 |
Family
ID=19525369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10328997A Expired - Fee Related JP3089408B2 (ja) | 1997-11-22 | 1998-11-19 | ワンチップ・マイクロコンピュータのリセット信号制御回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6275951B1 (ja) |
JP (1) | JP3089408B2 (ja) |
KR (1) | KR100248153B1 (ja) |
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- 1998-11-19 JP JP10328997A patent/JP3089408B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6275951B1 (en) | 2001-08-14 |
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S631 | Written request for registration of reclamation of domicile |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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