JP3088298B2 - 電源on/offシーケンス回路 - Google Patents
電源on/offシーケンス回路Info
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Description
シーケンス回路に関し、特に、ノートパソコン用電源に
関する。
30733号公報に記載された動作式電源装置がある。
この装置のブロック図を図4に示す。
ラインに接続され、相互に連動して作動する一対のスイ
ッチ部10a,10bを有する。第1リレースイッチ1
1は、連動スイッチ10と並列に接続されている。第2
リレースイッチ12は、連動スイッチ10の一方のスイ
ッチ部10aに直列に接続されている。第1電源部13
は、連動スイッチ10と他方のスイッチ部10bおよび
第1リレースイッチ11にそれぞれ直列に接続されてい
る。第2電源部14は、第2リレースイッチ12に直列
に接続されている。第1リレースイッチ制御部15は、
第2電源部14の出力に設けられて、第1リレースイッ
チ11の開閉を制御するものである。第2リレースイッ
チ制御部16は、第1電源部13の出力側に設けられ
て、第2リレースイッチ12の開閉を制御するものであ
る。
スイッチ10を投入すると、直ちに第1電源部13を通
じて出力が立ち上がりONとなる。続いて、出力が
ONとなったことによって、第2リレースイッチ制御部
16が駆動し、第2リレースイッチ12が閉じてONと
なり、第2電源部14を通じて出力が立ち上がりON
となる。なお、出力がONとなった後、第1リレース
イッチ制御部15が駆動し、第1リレースイッチ11が
閉じてONとなっている。次に、連動スイッチ10をO
FFにすると、直ちに出力がOFFになる。続いて、出
力がOFFとなったことによって、第1リレースイッ
チ制御部15が作動して、第2リレースイッチ12が開
いてOFFになっている。
ンス動作式電源装置におけるタイムチャートである。電
源スイッチONの場合は、出力が先に立ち上がってか
ら出力がONとなり、電源スイッチOFFの場合は、
出力が先に立ち上がってから出力がOFFとなって
いる。
ースイッチを用いて電源ON/OFFシーケンスを実現
している。従って、リレースイッチ制御部が必要であ
り、回路構成が複雑で、コストアップになる。
ンスにおいて、リレースイッチ制御部を必要としない簡
単な回路で実現することにある。
力を供給する第1および第2の電源と、負荷回路と第1
の電源との間に設けられた第1のFETと、負荷回路と
第2の電源との間に設けられた第2のFETと、第1お
よび第2のFETをオン状態にするための電圧を供給す
る第3の電源と、第1のFETのゲート・ソース間に設
けられた第1のコンデンサと、第2のFETのゲート・
ソース間に設けられた第2のコンデンサと、第1のFE
Tのゲートと第3の電源との間に並列に設けられたダイ
オードおよび第1の抵抗と、ダイオードと第3の電源と
の間に設けられた第2の抵抗と、第2のFETのゲート
と第3の電源との間に設けられた第3の抵抗とを備え、
第3の電源が第1および第2のFETをオン状態にする
ための電圧を供給している場合には、第2の抵抗および
第1のコンデンサからなる時定数は、第3の抵抗および
第2のコンデンサからなる時定数よりも小さく、第3の
電源が電圧を供給していない場合には、第1の抵抗およ
び第1のコンデンサからなる時定数は、第3の抵抗およ
び第2のコンデンサからなる時定数よりも大きくなるよ
うに、第1または第2の抵抗と第1および第2のコンデ
ンサとが選択されていることを特徴とする電源ON/O
FFシーケンス回路である。
N/OFF制御信号によって制御するようにすれば良
い。
−チャンネルMOSFETを用いて送出するようにすれ
ば良い。
回路を実現するために、電源ON/OFF制御信号と第
1のFETとの間に、遅延時間を決定する時定数が電源
ON時と電源OFF時とで異なる第1遅延回路と、電源
ON/OFF制御信号と第2のFETとの間に、第2遅
延回路とを設けるようにすれば良い。
電源を、ノートパソコンの電源として使用すれば最適で
ある。
は、電源ONするときには5VをONしてから3.3V
をONし、電源OFFするときには、3.3VをOFF
してから5VをOFFする。具体的には、電源ONする
ときに5Vが早く立ち上がるように、3.3Vを遅延さ
せる手段と、電源OFFするとき5Vが3.3Vよりも
遅くたち下がるように保持させる手段を有する。
面を参照して詳細に説明する。
ンス回路の構成を示すブロック図である。この回路は、
5V電圧源である第1電源1と、3.3V電圧源である
第2電源2とがあり、第1電源1と負荷回路5との間に
第1スイッチ3を、第2電源2と負荷回路5との間に第
2スイッチ5を設けて、それぞれのスイッチをON/O
FFすることにより、負荷回路5への電源供給をON/
OFFしている。また、電源をON/OFFするための
電源ON/OFF制御信号6と第1スイッチ3,第2ス
イッチ4との間には、電源ON/OFFシーケンスが守
られるように第1遅延回路7,第2遅延回路8が接続さ
れる構成になっている。
御信号6から第1スイッチ3と第2スイッチ4とをON
するための信号が出力され、5Vを先にONしてから
3.3VをONさせるために、第2遅延回路8で第2ス
イッチ4に加わる電圧を遅延させている。また、電源O
FFするときは、電源ON/OFF制御信号6から第1
スイッチ3と、第2スイッチ4とをOFFするための信
号が出力され、3.3Vを先にOFFしてから5VをO
FFさせるために、第1遅延回路7で第1スイッチ3に
加わっている電圧を一定時間保持させている。
から出力される信号を、第1遅延回路7と第2遅延回路
8とでシーケンスに合うようにしてあげれば、電源ON
/OFFシーケンスは容易に実現できることになる。
OFF回路図である。図1の第1電源1がVCC5−
1,第2電源2がVCC3−2,第1スイッチ3がFE
T1−3,第2スイッチ4がFET2−4,負荷回路5
がZ−5,電源ON/OFF制御信号がVPP−6,第
1遅延回路7と第2遅延回路8が点線で示されている。
この回路構成は、5V電圧源である5V電源VCC5−
1と3.3V電圧源である3.3V電源VCC3−2が
あり、5V電源VCC5−1,3.3V電源VCC3−
2と負荷回路Z−6との間にはN−チャンネルMOSF
ETによりスイッチを設けて5V電源用はスイッチFE
T1−3を、3.3V電源用にはスイッチFET2−4
をON/OFFすることにより負荷回路Z−5の電源供
給をON/OFFしている。また、電源をON/OFF
するための電源ON/OFF制御信号VPP−6とスイ
ッチFET1−3との間には、ゲート抵抗R1,ゲート
・ソース間コンデンサC1,ゲート・ソース間抵抗R
3,ゲート放電抵抗R5,ダイオードD1で構成される
第1遅延回路7(点線の枠内)があり、スイッチFET
2との間にはゲート抵抗R2,ゲート・ソース間コンデ
ンサC2,ゲート・ソース間抵抗R4で構成される第2
遅延回路8(点線の枠内)が接続されている。
する。
OFF制御信号VPP−6には電源ONの時12Vで、
電源OFFの時0Vである。5VをON/OFFするた
めには、5V用FETであるスイッチFET1−3を、
3.3VをON/OFFするには3.3V用FETであ
るスイッチFET2−4をON/OFFしなければなら
ない。電源ONするとき、5VがONする時間は、ゲー
ト抵抗R2とゲート・ソース間抵抗R4とゲート・ソー
ス間コンデンサC2により決定される。電源OFFする
とき、3.3VがOFFする時間は、ONするときと同
様に、ゲート抵抗R2とゲート・ソース間抵抗R4とゲ
ート・ソース間コンデンサC2により決定するが、5V
がOFFする時間は、ゲート・ソース間抵抗R3とゲー
ト・ソース間コンデンサC1とゲート放電用抵抗R1と
により決定される。
じ抵抗値,容量のものを使用した場合、5Vを先に立ち
上げるようにするには、5V用のゲート抵抗R1を3.
3Vのゲート抵抗R2より小さくすればよい。また、
3.3Vを先に立ち上げようとするには、3.3V用ゲ
ート抵抗R2を5Vのゲート放電用抵抗R5より小さく
すればよい。
2,R3=R4となる。
ことと、5Vの第1遅延回路7にはダイオードD1があ
ることからスイッチに加えられる電圧がそれぞれ異なる
ことを考慮する必要がある。
FFシーケンス回路を構成した場合を考察してみる。 5V側 スイッチ FET1→4VでON,2VでOFF ゲート抵抗 R1=10kΩ ゲート・ソース間抵抗 R3=200kΩ ゲート・ソース間コンデンサC1=0.1μF ゲート放電抵抗 R5=200kΩ ダイオード D1→VF=0.6V 3.3V側 スイッチ FET2→4VでON,2VでOFF ゲート抵抗 R2=33kΩ ゲート・ソース間抵抗 R4=200kΩ ゲート・ソース間コンデンサC2=0.1μF 電源をONするとき、スイッチFET1およびスイッチ
FET2がONする時間を求めると、 V:スイッチのゲート・ソース間に加わる電圧[V] E:電源ON/OFF制御信号VPPと負荷回路間の等
価電圧[V] C:ゲート・ソース間コンデンサ容量[μF] R:等価ゲート抵抗[Ω] ton=−C・R・loge(V/E)[s]・・・・・・・・・・(1) 等価ゲート抵抗Rは、 Rg :ゲート抵抗 Rgs:ゲート・ソース間抵抗 R=Rg・Rgs/(Rg+Rgs)[Ω]・・・・・・・・・・・(2) 電源ON/OFF制御信号VPPと負荷回路間の等価電
圧は、 E’ :電源ON時の電源ON/OFF制御信号VPP
の電圧[V] VCC:スイッチからの出力電圧[V] E=VCC+(E’−VCC)・Rgs/(Rg+Rgs) −VCC・Rg/(Rg+Rgs)[V]・・・・・・・・・・(3) スイッチのゲート・ソース間に加わる電圧は、Von:
スイッチがONする電圧[V] V=VCC+Von−VCC・Rg/(Rg+Rgs)[V]・・・(4) スイッチがOFFなので、スイッチからの出力電圧は、
VCC=0Vである。よって、(3),(4)式は、 E=E’・Rgs/(Rg+Rgs)[V}・・・・・・・・・・・(5) V=Von[V]・・・・・・・・・・・・・・・・・・・・・・・(6) (1)式に(2),(5),(6)式を代入すると、
めると、電源ON/OFF制御信号VPPとスイッチF
ET1との間にダイオードD1が接続されているため、
E’は、E’=VPP−VF[V]となる。また、ゲー
ト放電抵抗R5は、ゲート抵抗R1に比べて10倍以上
大きいためゲート放電抵抗R5を無視すると、
様に、
ら3.3VがONすることになる。電源をOFFすると
き、スイッチFET1とスイッチFET2がONする時
間を求めると、 toff=−C・R・loge(V/E)[s]・・・・・・・・・・(9) スイッチのゲート・ソース間に加わる電圧は、 Voff:スイッチがOFFする電圧[V] V=VCC+Voff−VCC・Rg/(Rg+Rgs)[V]・・・(10) (9)式に(2),(3),(10)式を代入すると、
求めると、
続されているためゲート・ソース間コンデンサの放電に
は、ゲート抵抗R1ではなく、ゲート放電用抵抗R5を
経由して電流が流れる。また、電源ON/OFF制御信
号VPPとスイッチFET1との間にダイオードD1が
接続されているため、E’=VPP−VF[V]とな
り、
同様に、
してから5VがOFFすることになる。よって、図3の
ような電源ON/OFFシーケンスが守られていること
がわかる。
Fシーケンス回路におけるタイムチャートである。電源
スイッチONの場合は、第1スイッチからの出力電圧が
先に立ち上がってから第2スイッチからの出力電圧がO
Nとなり、電源スイッチOFFの場合は、第2スイッチ
からの出力電圧が先に立ち上がってから第2スイッチか
らの出力電圧がOFFとなる。
を制御する制御回路が無く、遅延回路のみで実現してい
る。従って、簡単な回路で構成されているためコスト的
に安価になるという効果がある。
ルMOSFETを使用している。従って、スイッチでの
損出が少なく、電磁式リレースイッチのようなON/O
FF回路の制限やON/OFF時のチャタリング発生が
ない。
上がりをスロースターとしているため、負荷にコンデン
サなどの静電容量が接続されても電源ON時に発生する
突入電流を抑えることができる。
スイッチ回路を制御するための制御回路が不要であるた
め、スイッチ回路構成の簡易化が図れる。
タイムチャートである。
ートである。
Claims (5)
- 【請求項1】負荷回路に電力を供給する第1および第2
の電源と、 前記負荷回路と前記第1の電源との間に設けられた第1
のFETと、 前記負荷回路と前記第2の電源との間に設けられた第2
のFETと、 前記第1および第2のFETをオン状態にするための電
圧を供給する第3の電源と、 前記第1のFETのゲート・ソース間に設けられた第1
のコンデンサと、 前記第2のFETのゲート・ソース間に設けられた第2
のコンデンサと、 前記第1のFETのゲートと前記第3の電源との間に並
列に設けられたダイオードおよび第1の抵抗と、 前記ダイオードと前記第3の電源との間に設けられた第
2の抵抗と、 前記第2のFETのゲートと前記第3の電源との間に設
けられた第3の抵抗とを備え、 前記第3の電源が前記第1および第2のFETをオン状
態にするための電圧を供給している場合には、前記第2
の抵抗および前記第1のコンデンサからなる時定数は、
前記第3の抵抗および前記第2のコンデンサからなる時
定数よりも小さく、 前記第3の電源が電圧を供給していない場合には、前記
第1の抵抗および前記第1のコンデンサからなる時定数
は、前記第3の抵抗および前記第2のコンデンサからな
る時定数よりも大きくなるように、前記第1または第2
の抵抗と前記第1および第2のコンデンサとが選択され
ている ことを特徴とする電源ON/OFFシーケンス回
路。 - 【請求項2】前記第1および第2のFETを、電源ON
/OFF制御信号によって制御することを特徴とする、
請求項1に記載の電源ON/OFFシーケンス回路。 - 【請求項3】前記電源ON/OFF制御信号を、N−チ
ャネルMOSFETを用いて送出することを特徴とす
る、請求項2に記載の電源ON−OFFシーケンス回
路。 - 【請求項4】前記電源ON/OFFシーケンス回路を実
現するために、前記電源ON/OFF制御信号と前記第
1のFETとの間に、遅延時間を決定する時定数が電源
ON時と電源OFF時とで異なる第1遅延回路を設けた
ことを特徴とする、請求項2または3に記載の電源ON
/OFFシーケンス回路。 - 【請求項5】前記電源ON/OFFシーケンス回路を実
現するために、前記電源ON/OFF制御信号と前記第
2のFETとの間に、第2遅延回路を設けたことを特徴
とする、請求項2〜4のいずれかに記載の電源ON/O
FFシーケンス回路。
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JP08215615A JP3088298B2 (ja) | 1996-08-15 | 1996-08-15 | 電源on/offシーケンス回路 |
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JP08215615A Expired - Fee Related JP3088298B2 (ja) | 1996-08-15 | 1996-08-15 | 電源on/offシーケンス回路 |
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KR101123716B1 (ko) | 2005-09-16 | 2012-03-15 | 삼성전자주식회사 | 디스플레이장치 및 그 제어방법 |
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1996
- 1996-08-15 JP JP08215615A patent/JP3088298B2/ja not_active Expired - Fee Related
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