JP3087843B2 - 電子線直接描画方法および装置ならびに記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はステップアンドリピ
ート描画法により半導体等のデバイスパターンを試料上
（ウェーハ）に直接描画する電子線描画方法に関し、特
に半導体等のチップ内に複数個の描画データがある場合
の電子線を電気的に偏向できる領域（フィールド）に区
切って描画する電子線直接描画（以下電子線直描と称す
る）方法および装置ならびに記録媒体に関する。

【０００２】

【従来技術】半導体集積回路、特にカスタムＬＳＩで
は、顧客に応じて多種多様のロジックが要求され、ま
た、受注から製品納入までの期間を出来るだけ短くする
こと（短ＴＡＴ化）が求められている。しかし、従来の
ステッパ露光では、マスクを作製する必要があり、その
作製時間に多大な時間を要していたため短ＴＡＴ化は難
しかった。またマスクを作製するため、コストも増大し
てしまう問題があった。そこでマスクを必要としない電
子線直描技術が注目されている。しかし、電子線直描で
はマスクを必要としない代わりに、予めＣＡＤ等を用
い、描画データを作製しなければならない。また、その
データを電子線直描装置で認識できる形式に変換する作
業（データ変換）が必要である。データ変換には、汎用
ワークステーション等が用いられている。変換時間は、
マシンの性能やデータ量によって異なるが、この作業に
よってタイムロスが発生してしまう。この描画データ作
製、データ変換作業を製造を受注してから後に行うと短
ＴＡＴ化は難しくなる。そのため、予め描画データを作
製してデータ変換までを終了させておくことが望まし
い。しかし、顧客によって描画データは異なる為、予め
描画データの作製からデータ変換までを行うことは難し
い。そこで、元々ひとつの描画データであったものを、
Ｔｒセル部、周辺回路部などの部品ごとにデータを作製
しておく。そして、それらのＴｒセル部、周辺回路部を
複数のパーツ用意しておき、それらを組み合わせて、必
要とするＬＳＩを描画する方法がある。これにより、描
画データ作製、及び、データ変換作業を予め行う事がで
きるので短ＴＡＴ化が可能となる。具体例を図６に示
す。まず、図６（ａ）に示すＴｒセル部の描画データ１
がある。それに対して図６（ｂ）、（ｃ）および（ｄ）
に示す周辺回路部の描画データ２、３、および４を予め
用意しておき、データ変換作業を行っておく。この周辺
回路部の描画データ２、３、４を任意に選択する事で複
数の製品を短ＴＡＴで描画可能となる。そのため、カス
タムＬＳＩを電子線直描を用い描画する場合は、チップ
内に複数の描画データが存在する事となる。次にこの様
なＬＳＩを描画する動作を説明する。

【０００３】まず、従来のチップ内に複数個の描画デー
タをステップアンドリピート方式（以下Ｓ＆Ｒ法と称す
る）で描画する動作を図７を用いて説明する。電子線直
描では、ビームを安定して電気的に偏向できる距離には
限界があるため、チップ（描画データ）７１をビームを
安定に偏向できる大きさのフィールド７２に分け、その
フィールド７２を繋ぎあわせて描画を行っている。その
場合、ビーム直下（ビーム偏向量ゼロ地点）にステージ
でフィールド中心位置７３を移動７４、７５させ、その
位置でステージを停止する。そしてその位置で電気的に
電子ビーム７６を偏向させフィールド内のパターンを描
画する。この動作を繰り返し、各フィールド内パターン
の描画を行っている。

【０００４】次に、描画データのフィールド区分け方法
を説明する。

【０００５】図８は電子線直描装置の従来例のブロック
図を示している。電子線直描装置８０はメモリ８３と装
置本体８４と描画制御部８５から成っている。まず、Ｃ
ＡＤ等を用い作製された描画データ８１を電子線直描装
置８０が認識できる形式に変換する。そして、変換した
描画データ８２が電子線直描装置のメモリ８３に転送さ
れ、格納される。次に描画制御部８５は描画時にメモリ
８３に格納されている描画データ８２を読み出し、描画
データ８２をフィールドに区分けする。この時、区分け
は描画データの大きさしか認識していない。そのため描
画データを任意のフィールドに区切り、Ｓ＆Ｒ動作をし
ながら描画を行う。チップ内に描画データが複数ある場
合においても、この描画動作は同じである。その一例と
して描画データが２つの場合のフィールド区分け動作を
図９に示す。描画データ８１は、図９（ｂ）に示す描画
データ１（Ｔｒセル部）と図９（ｃ）に示す描画データ
２（周辺回路部）であり、各描画データの大きさは異な
っている。そして、各描画データは、図９（ｄ）および
（ｅ）に示すように試料上で重なり合い、一つのチップ
を形成する。まず、図９（ａ）のメモリ８３のメモリ
１、２に描画データ１、２が格納される。最初に、描画
データ１をメモリ１から読み出し、描画制御部８５で図
９（ｂ）に示すように、フィールドＡ、Ｂ〜Ｄに区切
る。次に描画データ２をメモリから読み出し、図９
（ｃ）に示すように、フィールドｅ、ｆ〜ｍに区切る。
そして、描画データ１、２は、上記したＳ＆Ｒ描画動作
によって描画が行われる。フィールド区分け動作はこの
ように描画データ単位で行われるため、図９（ｅ）に示
すように、描画データ１のフィールドＡ、Ｂ〜Ｄと、描
画データ２内のフィールドｅ、ｆ〜ｍの試料上での位置
は、フィールドの一部分だけが重なった状態となる。

【０００６】次に、フィールドの大きさを決定する方法
を説明する。フィールドの大きさは、電子線を電気的に
偏向した時に生じる、偏向歪みがパターンに影響しない
程度に最大偏向振り幅で決定される。図１０は、フィー
ルド内の偏向歪みを示す図である。点線で示した図１０
（ａ）は、理想のフィールド形状である。それに対し図
１０（ｂ）は、ビーム偏向調整前の実際のフィールド形
状である。偏向歪調整前の実際のフィールド形状は、図
１０（ａ）の理想フィールド形状と比較し最大で０．０
６５μｍ（Ａ点の位置）の偏向歪みがある。しかし、最
大で０．０６５μｍあるとすると、パターン接続不良が
生じてしまうため、描画前に偏向歪み調整を行う。その
方法は、まず、図１０（ｄ）に示すように幾つかのフィ
ールドを隣接するように並べ、各フィールド境界部の接
続ずれ量（偏向歪み量）を測定する。そして、その歪み
に対して、一定の補正式で歪み量を近似する。近似した
値より、近似補正係数を生成し、その補正係数に基いて
歪補正を行いフィールド境界部の接続調整を行ってい
る。しかし、３次以上の歪みや、歪みを測定した時の測
定誤差等のため補正残りが生じるため、図１０（ｃ）に
示すように、偏向歪み調整後においても最大で０．０３
１μｍ（Ｂ点）の偏向歪みが残る事となる。しかし、補
正前と比較し、フィールド境界における接続ずれは非常
に小さくなるように補正する事ができる。実際に０．２
０μｍのパターン同士を接続した場合を図１１に示す。
図１１（ａ）に示すように、０．０６５μｍのずれがあ
ると描画レジストパターンは図１１（ｃ）に示すように
断線に近い描画不良が生じてしまうが、図１１（ｂ）に
示すように、０．０３１μｍのずれ量では、図１１
（ｄ）に示すように、そのような描画不良はなくなる。
以上のフィールド接続補正は、フィールド最外周（ビー
ムを最も偏向した位置）で調整しているが、フィールド
内部でも同様に歪みは残っている。その例を図１２に示
す。図１２は、フィールド内部を２５ブロックに分割
し、フィールド内の各位置における歪み量を測定したも
のである。この場合、フィールド最外周では０．０３１
μｍ（Ｂ点）の接続ずれがあったが、フィールド内部で
の接続ずれ量は、最大で０．０２８μｍ（Ｃ点）であ
る。このようにフィールド内部でも同様の偏向歪みが残
る理由は、上記した偏向歪み補正時の補正残りと、ビー
ム偏向量を制御するアンプの性能によるものである。ア
ンプ性能の一例を図１３に示す。この場合には、ビーム
の偏向量や偏向方向によって０．０１μｍ程度の誤差が
ある。このように、フィールド内部においても、偏向歪
みが生じている。

【０００７】

【発明が解決しようとする課題】カスタムＬＳＩを電子
線描画する場合は、従来技術で説明したようにチップ内
に複数の描画データがある。このチップをＳ＆Ｒ方式に
よって描画する場合の課題を説明する。

【０００８】図９で示したようなチップ内に描画データ
１、２がある場合には、各描画データ単位でフィールド
に区分けられていた。そのため、図１４に示すように、
チップ内で一部分だけ重なるフィールドが生じてしま
う。一部分が重なるフィールドは幾つかあるが、その一
つに描画データ１のフィールドＡと、描画データ２のフ
ィールドｅがある。このフィールドＡとｅを電子線描画
する時に生じる問題を以下に説明する。

【０００９】従来技術の図１２で示したように、偏向歪
み調整後においてもフィールド内部では、０．０２８μ
ｍの歪みがある。この場合の、フィールド内パターン描
画ずれ量は、最大で０．０２８μｍである。図１１で示
した０．２０μｍのパターン同士を接続した時、０．０
３１μｍの接続ずれでもレジストパターンに断線等の描
画不良は生じない事を説明した。つまり、一つのフィー
ルド内部のパターン同士では描画不良は生じない。しか
し、今回描画しようとするチップでは、一部分が重なっ
たフィールドが生じている。重なっているフィールドＡ
とｅの拡大図を図１５に示す。この時フィールドＡのＤ
点では、図１５（ａ）に示すように、０．０２８μｍの
偏向歪みがある。一方、フィールドｅのＥ点では、図１
５（ｂ）に示すように、０．０２４μｍの偏向歪みがあ
る。このような歪みを持つフィールドＡとｅの一部分が
重なり、フィールドＡ内のパターンとフィールドｅ内の
パターンが、図１４で示すように試料上で接続される。
そして図１５（ｃ）のようにフィールドＡ、ｅの一部分
が重なった状態となると、フィールドＡのＤ点とフィー
ルドｅのＥ点では、試料上で逆方向に歪みが発生してい
る個所が発生したため、Ｄ点のずれ量（０．０２８μ
ｍ）とＥ点のずれ量（０．０２４μｍ）が足し合わされ
たずれ量が生じる。この時の接続ずれ量は、最大で０．
０５２μｍ（Ｆ点）となってしまうため、フィールドＡ
内のパターンとフィールドＢ内のパターンの接続部で描
画不良が発生してしまう事となる。

【００１０】実際の描画パターンを図１６に示す。この
図はフィールドＡ、Ｂ、ｅ、ｈの拡大図である。フィー
ルドＡとＢ、及び、フィールドｅとｈは同じ描画データ
であるため隣接しているが、フィールドＡとｅ、Ｂとｈ
は一部分だけ重なった状態であるため、パターン接続部
での接続ずれが増大してしまい、描画不良が生じてしま
う。

【００１１】本発明の目的は、異なるサイズの描画デー
タが複数ある場合において、パターンの接続ずれによる
描画不良を引き起こさない電子線直描方法および装置な
らびに前記方法を実行するためのプログラムを記録する
ための記録媒体に関する。

【００１２】

【課題を解決するための手段】本発明の電子線直接描画
方法は、チップ上にパターンを電子線直接描画するため
に予め作成された複数の描画データを、電子線直接描画
するための認識可能な形式にデータ変換する段階と、前
記チップを複数のフィールドに区分けする段階と、前記
複数の描画データの内の任意の描画データを前記複数の
フィールドに合わせて分割する描画データ分割段階と、
前記任意の描画データの分割された描画データをチップ
上にステップアンドリピート法を用いて描画する電子線
描画段階と、前記任意の描画データを前記複数の描画デ
ータの内の他の描画データに置き換えて前記複数の描画
データの数だけ前記描画データ分割段階と前記電子線描
画段階とを繰り返す段階とを有する。

【００１３】このような段階で構成することによって、
異なる描画データ間で一部分だけ重なるフィールドがな
くなり、全てのフィールドは隣接した状態となるので、
パターン接続部のずれによって描画不良を起すことがな
い。

【００１４】前記描画データを複数のフィールドに合わ
せて分割する描画データ分割段階は、前記チップサイズ
を認識し、前記チップサイズを複数のフィールドに区分
けして、区分けされた複数のフィールドの前記チップ内
座標情報を認識する段階と、前記複数の描画データを前
記認識された各フィールドのチップ内座標情報と同一形
状の複数のフィールドに分割する段階とを有するもので
あってもよい。

【００１５】本発明の電子線直接描画装置は、チップ上
にパターンを描画するための認識可能な形式に変換され
た複数の描画データを入力して記憶するメモリと、描画
データにより電子線を前記チップ上に露光して描画する
装置本体と、記録媒体と、前記記録媒体に格納されたプ
ログラムにより、前記チップを複数のフィールドに区分
けしたのち、前記メモリに記憶されている複数の描画デ
ータを読出し、読出された複数の描画データの内の任意
の描画データを前記複数のフィールドに合わせて分割す
る描画データ分割段階と、前記任意の描画データの分割
された描画データをチップ上にステップアンドリピート
法を用いて描画する電子線描画段階とを、前記任意の描
画データを前記複数の描画データの内の他の描画データ
に置き換えて前記複数の描画データ数のだけ繰り返して
前記チップ上に直接描画させる描画制御部とを有する。

【００１６】前記描画制御部は、前記チップのサイズを
入力し、前記チップサイズを複数のフィールドに区分け
し、区分けされたフィールドの前記チップ内座標情報を
認識し、前記複数の描画データを前記認識された各フィ
ールドのチップ内座標と同一形状の複数のフィールドに
分割するものであってもよい。

【００１７】本発明の記録媒体は、チップ上にパターン
を電子線直接描画するための制御プログラムを記録した
記録媒体であって、認識可能な形式に変換された複数の
描画データを前記チップ単位で電子線偏向領域である同
一形状の複数のフィールドに分割する手順と、前記それ
ぞれの描画データ単位に、前記区分けされたフィールド
毎にステップアンドリピート法を用いて前記チップ上に
前記描画データにより電子線を露光して直接描画する手
順とを実行させるためのプログラムを記録する。

【００１８】前記プログラムは、前記描画データを複数
のフィールドに合わせて分割する手順は、前記チップサ
イズを認識し、前記チップサイズを複数のフィールドに
区分けして、区分けされた複数のフィールドの前記チッ
プ内座標情報を認識する手順と、前記複数の描画データ
を前記認識された各フィールドのチップ内座標と同一形
状の複数のフィールドに分割する手順とを有するものを
含む。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２０】図１は本発明の電子線直描方法の第１実施
形態のフローチャート、図２（ａ）は図１のステップＳ
２で区分けされたチップのフィールドを示す図、図２
（ｂ）は同図（ａ）のフィールドと描画データ１を示す
図、同図（ｃ）は同じくフィールドと描画データ２を示
す図、図３は同じくフィールドと描画データ１、２の関
係を示す図である。

【００２１】図１の電子線直描方法は、まず、ＣＡＤ等
を用いてあらかじめ作製された描画データ１および２を
電子線直描するための認識可能な形式にデータ変換する
（ステップＳ１）。

【００２２】次に、図２（ａ）に示すように、チップの
サイズ３を電子線直描のための電子線偏向領域であるフ
ィールドＦ１、Ｆ２、…、Ｆ９に区切る（ステップＳ
２）。

【００２３】次に、描画データ１を図２（ｂ）に示すよ
うに、同図（ａ）のフィールドＦ１、Ｆ２、…、Ｆ９に
合わせて描画データＡ１、Ａ２、…、Ａ９に分割する
（ステップＳ３）。

【００２４】続いて、分割された描画データＡ１、Ａ
２、…、Ａ９を試料上にＳ＆Ｒ法によって描画する（ス
テップＳ４）。ここで、各フィールドＦ１、Ｆ２、…、
Ｆ９では、描画データ１の各領域Ａ１、Ａ２、…、Ａ９
が描画される。

【００２５】次に、描画データ２を図２（ｃ）に示すよ
うに、フィールドＦ１、Ｆ２、…、Ｆ９に合わせて描画
データＢ１、Ｂ２、…、Ｂ９に分割する（ステップＳ
５）。

【００２６】続いて、分割された描画データＢ１、Ｂ
２、…、Ｂ９を試料上にＳ＆Ｒ法によって描画する（ス
テップＳ５）。ここで各フィールドＦ１、Ｆ２、…、Ｆ
９では描画データ２の各領域Ｂ１、Ｂ２、…、Ｂ９が描
画される。

【００２７】このようにして図３に示すように試料上に
描画データ１と２が描画されるが、各領域ａ、ｂ、…、
ｉでは１点からの電子線偏向露光が行われるのみで、電
子線偏向領域が重なり合う部分がないので描画データ１
と２のパターン接続部で大きな接続ずれが発生するおそ
れがなく、良好な描画を行うことができる。

【００２８】図４は本発明の電子線直描方法の第２実施
形態のフローチャートである。

【００２９】図４の電子線直描方法は図１のステップＳ
２、Ｓ３およびＳ５に代ってステップＳ１２、Ｓ１３お
よびステップＳ１５が用いられる他は図１の電子線直描
方法と全く同様である。

【００３０】すなわち、ステップＳ１２において、図２
（ａ）に示すチップサイズ３の座標を認識しておき、こ
れをフィールドＦ１、Ｆ２、…、Ｆ９に区切ってその座
標を認識する。

【００３１】次に、描画データ１を図２（ｂ）に示すよ
うにステップＳ１２でチップ３をフィールドＦ１、Ｆ
２、…、Ｆ９に区分けした座標を用いて領域Ａ１、Ａ
２、…、Ａ９に区切る（ステップＳ１３）。描画データ
Ａ１、Ａ２、…、Ａ９はステップＳ１４で試料上の描画
に使用される。

【００３２】続いて、ステップＳ１５で、描画データ２
を図２（ｃ）に示すように、フィールドＦ１、Ｆ２、
…、Ｆ９に区分けした座標を用いて領域Ｂ１、Ｂ２、
…、Ｂ９に区切る。描画データＢ１、Ｂ２、…、Ｂ９は
ステップＳ１６で試料上の描画に使用される。

【００３３】この電子線直描方法では、チップ内のフィ
ールド分割の座標を用いて描画データの領域分割を行っ
ており、第１実施形態の場合同様に複数の描画データ間
でパターンの接続ずれを発生するおそれがなく、良好な
描画が得られる。

【００３４】図５（ａ）は図４の電子線直描方法が適用
された電子線直描装置の一実施例のブロック図、同図
（ｂ）は同図（ａ）の描画制御部１５の処理を説明する
図である。

【００３５】図５（ａ）の電子線直描装置１０はメモリ
１３と装置本体１４と描画制御部１５とから構成されて
いる。

【００３６】メモリ１３は電子線直描に使用される描画
データを格納するためのものであって、あらかじめＣＡ
Ｄ等によって作製された描画データ１１が、不図示の装
置により、電子線直描装置１０に認識可能な形式にデー
タ変換１２された描画データ１と２とが転送され、それ
ぞれメモリ１と２に格納されている。

【００３７】装置本体１４は描画に使用するデータを受
けてこれを用い、電子線を試料上に露光して直描を行
う。描画制御部１５はチップサイズ３を入力してチップ
内座標を認識しておき、電子線直描をするために前述の
図２（ａ）に示すフィールドＦ１、Ｆ２、…、Ｆ９に区
切り、区切った位置座標を図５（ｂ）に示すように、メ
モリ１３中のメモリ３に格納する。描画制御部１５は記
録媒体１６を具備していて、記録媒体１６に記録されて
いる制御プログラムを用いてメモリ１３から描画データ
１、２とチップ３の各フィールドの座標を読み出して描
画動作を行う。

【００３８】まず、描画データ１をメモリ１から読み出
し、チップ内の区切り位置座標をメモリ３から読み出し
て、描画データ１を図２（ｂ）に示すようにフィールド
Ｆ１、Ｆ２、…、Ｆ９に対応した領域Ａ１、Ａ２、…、
Ａ９に分割し、この描画データＡ１、Ａ２、…、Ａ９を
用いて装置本体１４に試料上に順次、描画をさせる。続
いて描画データ２をメモリ２から読み出して、図２
（ｃ）に示すように領域Ｂ１、Ｂ２、…、Ｂ９に分割
し、描画データＢ１、Ｂ２、…、Ｂ９を用いて装置本体
１４に試料上に順次描画をさせる。

【００３９】この電子線直描装置では、試料上に図３に
示すように、チップ３単位に分割された描画データ１、
２による直描が行なえるので、描画データ同志の間のパ
ターン接続部に大きなずれが発生して切断するおそれが
なく良好な描画が得られ、描画データを事前にＴｒ部と
周辺回路部とに分けて作製しておき、顧客の要望に応え
て速やかにデバイスを完成することができる。

【００４０】本実施例では描画データが２個であるが、
２個を超えるｎ個であってもよく、また、チップを分割
したフィールドが９個であるが、９個を超えるＮ個であ
ってもよいことは言をまたない。

【００４１】

【発明の効果】以上説明したように本発明は、チップを
複数に区切ったフィールドによって描画データを区切る
ことにより、複数個の描画データによって試料に電子線
描画を行っても、異なる描画データ同士のフィールド境
界でのパターン接続のずれが大きくなって切断する等の
おそれがなく良好な描画が行なえるので、カスタムＬＳ
Ｉなどのデバイスで予めＴｒ部と周辺回路部のように複
数の描画データをあらかじめ作製しておいて組み合わせ
により迅速に生産し、短ＴＡＴ化に貢献するという効果
がある。

【図面の簡単な説明】

【図１】本発明の電子線直描方法の第１実施形態のフロ
ーチャートである。

【図２】（ａ）は図１のステップＳ２で区分けされたチ
ップのフィールドを示す図、（ｂ）は（ａ）のフィール
ドと描画データ１を示す図、（ｃ）は同じくフィールド
と描画データ２を示す図である。

【図３】図２（ａ）、（ｂ）のフィールドと描画データ
１および２を示す図である。

【図４】本発明の電子線直描方法の第２実施形態のフロ
ーチャートである。

【図５】（ａ）は図４の電子線直描方法が適用された電
子線直描装置の一実施例のブロック図、（ｂ）は（ａ）
の描画制御部１５の処理を説明する図である。

【図６】電子線直描に使用される描画データの例を示す
図であって、（ａ）はＴｒ部の描画データ、（ｂ）、
（ｃ）および（ｄ）は周辺回路部の描画データである。

【図７】Ｓ＆Ｒ法による電子線直描方法を説明する斜視
図である。

【図８】電子線直描装置の従来例のブロック図である。

【図９】（ａ）は２個の描画データを描画する場合の図
８の電子線直描装置のブロック図であり、（ｂ）はフィ
ールドに区切りされた描画データ１を示す図、（ｃ）は
同じく描画データ２を示す図であり、（ｄ）は描画デー
タ１と２が試料上に描画された状態を示す図であり、
（ｅ）は（ｂ）と（ｃ）のフィールドの重なりを示す図
である。

【図１０】電子線偏光によるフィールドの歪を説明する
図であって、（ａ）は理想フィールド形状を示し、
（ｂ）は偏向歪調整前の形状を示し、（ｃ）は偏向歪調
整後の形状を示し、（ｄ）は４個のフィールドを隣接し
て並べた状態を示す図である。

【図１１】（ａ）および（ｂ）は描画データのパターン
同志の接続状態を示す図であり、（ｃ）および（ｄ）は
それぞれ（ａ）および（ｂ）の描画レジストパターンを
示す図である。

【図１２】２５箇に分割されたフィールドの偏向歪を示
す図である。

【図１３】図１２のフィールド内部の偏向歪の原因とな
るビーム偏向量制御アンプの性能を説明する図である。

【図１４】電子線直描装置の従来例によるチップ内の描
画データのフィールドの重なりを示す図である。

【図１５】フィールドの偏向歪を示す図であって、
（ａ）はフィールドＡを示し、（ｂ）はフィールドｅを
示し、（ｃ）はフィールドＡとｅの重なりによる歪みの
増加を示す。

【図１６】異る描画データのパターン接続部で描画不良
を生ずる状況を示す図である。

【符号の説明】

３ チップサイズ １１、１２ 描画データ １３ メモリ １４ 装置本体 １５ 描画制御部 １６ 記録媒体

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 チップ上にパターンを電子線直接描画す
   るために予め作成された複数の描画データを、電子線直
   接描画するための認識可能な形式にデータ変換する段階
   と、前記チップを 複数のフィールドに区分けする段階と、前記複数の描画データの内の任意の描画データを前記複
   数のフィールドに合わせて分割する描画データ分割段階
   と、 前記任意の描画データの分割された 描画データをチップ
   上にステップアンドリピート法を用いて描画する電子線
   描画段階と、 前記任意の描画データを前記複数の描画データの内の他
   の描画データに置き換えて前記複数の描画データの数だ
   け前記描画データ分割段階と前記電子線描画段階とを繰
   り返す段階とを有することを特徴とする電子線直接描画
   方法。
2. 【請求項２】 前記描画データを複数のフィールドに合
   わせて分割する描画データ分割段階は、 前記チップサイズを認識し、前記チップサイズを複数の
   フィールドに区分けして、区分けされた複数のフィール
   ドの前記チップ内座標情報を認識する段階と、 前記複数の描画データを前記認識された各フィールドの
   チップ内座標情報と同一形状の複数のフィールドに分割
   する段階とを有する請求項１記載の電子線直接描画方
   法。
3. 【請求項３】 チップ上にパターンを描画するための認
   識可能な形式に変換された複数の描画データを入力して
   記憶するメモリと、 描画データにより電子線を前記チップ上に露光して描画
   する装置本体と、 記録媒体と、 前記記録媒体に格納されたプログラムにより、前記チッ
   プを複数のフィールドに区分けしたのち、前記メモリに
   記憶されている複数の描画データを読出し、読出された複数の描画データの内の任意の描画データを
   前記複数のフィールドに合わせて分割する描画データ分
   割段階と 、前記任意の描画データの分割された描画デー
   タをチップ上にステップアンドリピート法を用いて描画
   する電子線描画段階とを前記任意の描画データを前記複
   数の描画データの内の他の描画データに 置き換えて前記
   複数の描画データの数だけ繰り返して前記チップ上に直
   接描画させる描画制御部とを有することを特徴とする電
   子線直接描画装置。
4. 【請求項４】 前記描画制御部は、前記チップのサイズ
   を入力し、前記チップサイズを複数のフィールドに区分
   けし、区分けされたフィールドの前記チップ内の座標情
   報を認識し、 前記複数の描画データと前記認識された各フィールドの
   チップ内座標と同一形状の複数のフィールドに分割する
   請求項３記載の電子線直接描画装置。
5. 【請求項５】 チップ上にパターンを電子線直接描画す
   るための制御プログラムを記録した記録媒体であって、 認識可能な形式に変換された複数の描画データを前記チ
   ップ単位で電子線偏向領域である同一形状の複数のフィ
   ールドに分割する手順と、前記それぞれの描画データ単位 に、前記区分けされたフ
   ィールド毎にステップアンドリピート法を用いて前記チ
   ップ上に前記描画データにより電子線を露光して直接描
   画する手順とを実行させるためのプログラムを記録した
   記録媒体。
6. 【請求項６】 前記プログラムは、 前記描画データを複数のフィールドに合わせて分割する
   手順は、 前記チップサイズを認識し、前記チップサイズを複数の
   フィールドに区分けして、区分けされた複数のフィール
   ドの前記チップ内座標情報を認識する手順と、 前記複数の描画データを前記認識された各フィールドの
   チップ内座標と同一形状の複数のフィールドに分割する
   手順とを有する請求項５記載の記録媒体。