JP3085423B2 - Semiconductor logic circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体論理回路に係り、
特に、バイポーラ形トランジスタと電界効果形トランジ
スタが混在する論理回路の高速化，高集積化及び低電力
化に好適な回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor logic circuit,
In particular, the present invention relates to a circuit suitable for high-speed, high-integration, and low-power logic circuits in which bipolar transistors and field-effect transistors coexist.

【０００２】[0002]

【従来の技術】最近、半導体論理回路の高速化，高集積
化及び低消費電力化を図るために、電界効果形トランジ
スタとバイポーラ形トランジスタを併用した回路が多数
提案されている。この中で特に、特願平2−131287 号明
細書に記載の回路では、電源電圧が直接電界効果形トラ
ンジスタにかからないようにし、特に、今後、電界効果
形トランジスタを微細化すると、耐圧の点から電界効果
形トランジスタの信頼性が低下するという問題を解決し
ている。また、本回路では、高速サイクル駆動時でも、
本回路の出力信号振幅が本回路を駆動するのに必要な入
力信号振幅より小さくならないため、本回路で本回路と
同形式の回路を直接駆動することができるという長所も
ある。2. Description of the Related Art Recently, in order to achieve high speed, high integration and low power consumption of a semiconductor logic circuit, many circuits using both a field effect transistor and a bipolar transistor have been proposed. In particular, in the circuit described in Japanese Patent Application No. 2-131287, the power supply voltage should not be directly applied to the field-effect transistor. This solves the problem that the reliability of the field effect transistor is reduced. Also, in this circuit, even during high-speed cycle driving,
Since the output signal amplitude of the present circuit does not become smaller than the input signal amplitude necessary for driving the present circuit, there is an advantage that the present circuit can directly drive a circuit of the same type as the present circuit.

【０００３】しかし、本回路は、負荷を駆動するバイポ
ーラ形トランジスタの過剰ベース電荷を引き抜く手段を
もたなかったため、過渡的に貫通電流が流れ、本回路の
低消費電力化にも限界があった。However, since this circuit has no means for extracting the excess base charge of the bipolar transistor driving the load, a through current flows transiently, and there is a limit to the reduction in power consumption of this circuit. .

【０００４】[0004]

【発明が解決しようとする課題】上記従来例を図３に示
す。本回路はインバータ回路である。最初に、本回路の
動作を簡単に説明する。まず、本回路の入力ＩＮに高レ
ベルの信号（＝ＶＣＣ−ＶＢＥ（ここで、ＶＢＥはＰＮ
Ｐバイポーラ形トランジスタＱＨのオフセット電圧））
を入力すると、Ｐチャネル電界効果形トランジスタＭＰ
がオフし、Ｎチャネル電界効果形トランジスタＭＮがオ
ンする。よって、ＰＮＰバイポーラ形トランジスタＱＨ
がオフし、ＮＰＮバイポーラ形トランジスタＱＬがオン
し、出力ＯＵＴは、低レベルの信号を出力する。次に、
本回路の入力ＩＮに低レベルの信号（＝ＶＥＥ＋ＶＢＥ
（ここで、ＶＢＥはＮＰＮバイポーラ形トランジスタＱ
Ｌのオフセット電圧））を入力すると、ＭＰがオンし、
ＭＮがオフする。よって、ＱＨがオンし、ＱＬがオフ
し、出力ＯＵＴは、高レベルの信号を出力する。すなわ
ち、本回路は、インバータ動作する。ここで、本回路で
は、電流源Ｉにより、ＱＨ，ＱＬにベース電流を供給
し、ＱＨ，ＱＬに常にオフセット電圧を発生させてい
る。このように常にオフセット電圧が発生していると、
以下に述べるような二つの利点がある。FIG. 3 shows the above conventional example. This circuit is an inverter circuit. First, the operation of the circuit will be briefly described. First, a high-level signal (= VCC-VBE (where VBE is PN) is input to the input IN of this circuit.
Offset voltage of P bipolar transistor QH))
Input, a P-channel field-effect transistor MP
Is turned off, and the N-channel field effect transistor MN is turned on. Therefore, the PNP bipolar transistor QH
Is turned off, the NPN bipolar transistor QL is turned on, and the output OUT outputs a low level signal. next,
A low-level signal (= VEE + VBE) is applied to the input IN of this circuit.
(Where VBE is an NPN bipolar transistor Q
Inputting L offset voltage)) turns on MP,
MN turns off. Therefore, QH is turned on, QL is turned off, and the output OUT outputs a high-level signal. That is, this circuit operates as an inverter. Here, in this circuit, a base current is supplied to QH and QL by the current source I, and an offset voltage is constantly generated in QH and QL. If the offset voltage is always generated,
There are two advantages as described below.

【０００５】まず、第１の利点は、本回路では、電源電
圧が、直接電界効果形トランジスタにかかっていない点
である。すなわち、入力ＩＮに高レベルの信号を入力し
た場合は、ＭＰがオフし、ＭＮがオンする。この時、既
に述べたように、ＰＮＰバイポーラ形トランジスタとＮ
ＰＮバイポーラ形トランジスタにオフセット電圧が発生
しているので、ＭＰにかかる電圧は、電源電圧よりオフ
セット電圧分だけ小さくなっている。すなわち、ＭＰに
かかる電圧は、ＶＣＣ−ＶＥＥ−２×ＶＢＥとなる。ま
た、同様に、入力ＩＮに低レベルの信号を入力した場合
は、ＭＰがオンし、ＭＮがオフするが、この時、ＭＮに
かかる電圧は、電源電圧よりＰＮＰバイポーラ形トラン
ジスタとＮＰＮバイポーラ形トランジスタのオフセット
電圧分だけ小さくなっている。すなわち、ＭＮにかかる
電圧は、ＶＣＣ−ＶＥＥ−２×ＶＢＥとなる。よって、
耐圧の点から電界効果形トランジスタの信頼性が低下す
るという問題を解決することができる。First, the first advantage is that, in the present circuit, the power supply voltage is not directly applied to the field effect transistor. That is, when a high-level signal is input to the input IN, MP turns off and MN turns on. At this time, as described above, the PNP bipolar transistor and the N
Since an offset voltage is generated in the PN bipolar transistor, the voltage applied to MP is smaller than the power supply voltage by the offset voltage. That is, the voltage applied to MP is VCC-VEE-2 × VBE. Similarly, when a low level signal is input to the input IN, MP is turned on and MN is turned off. At this time, the voltage applied to MN is higher than the power supply voltage by the PNP bipolar transistor and the NPN bipolar transistor. The offset voltage. That is, the voltage applied to the MN is VCC-VEE-2 × VBE. Therefore,
It is possible to solve the problem that the reliability of the field effect transistor is reduced in terms of the withstand voltage.

【０００６】次に、第２の利点は、本回路では、本回路
の出力信号振幅を、本回路に必要な入力信号振幅よりも
大きくできる点である。以下、この理由を述べる。本回
路の入力ＩＮの高レベルは、ＭＰを完全にオフさせるた
めに、ＶＣＣ−ＶＢＥ−VTH（ＶＢＥ：ＱＨのオフセッ
ト電圧，ＶＴＨ：ＭＰのしきい値電圧の絶対値）より高
くなければならない。なぜならば、ＭＰが完全にオフし
ないと、ＱＨとＱＬを介して、ＶＣＣからＶＥＥへ貫通
電流が流れるからである。同様に、入力ＩＮの低レベル
は、ＭＮを完全にオフさせるために、ＶＥＥ＋ＶＢＥ＋
ＶＴＨ（ＶＢＥ：ＱＬのオフセット電圧，ＶＴＨ：ＭＮ
のしきい値電圧の絶対値）より低くなければならない。
なぜならば、ＭＮが完全にオフしないと、ＱＨとＱＬを
介して、ＶＣＣからＶＥＥへ貫通電流が流れるからであ
る。以上より、入力の高レベルＨ及び入力の低レベルＬ
は、A second advantage is that, in the present circuit, the output signal amplitude of the present circuit can be made larger than the input signal amplitude required for the present circuit. Hereinafter, the reason will be described. The high level of the input IN of this circuit must be higher than VCC-VBE-VTH (VBE: offset voltage of QH, VTH: absolute value of threshold voltage of MP) in order to completely turn off MP. This is because if the MP is not completely turned off, a through current flows from VCC to VEE via QH and QL. Similarly, the low level of input IN causes VEE + VBE + to turn off MN completely.
VTH (VBE: QL offset voltage, VTH: MN
Absolute value of the threshold voltage).
This is because if the MN is not completely turned off, a through current flows from VCC to VEE via QH and QL. From the above, the input high level H and the input low level L
Is

【０００７】[0007]

【数１】 Ｈ＞ＶＣＣ−ＶＢＥ−ＶＴＨ …（数１）H> VCC-VBE-VTH (Equation 1)

【０００８】[0008]

【数２】 Ｌ＜ＶＥＥ＋ＶＢＥ＋ＶＴＨ …（数２） を満足しなければならない。L <VEE + VBE + VTH (Equation 2) must be satisfied.

【０００９】一方、本回路の入力ＩＮに高レベルの信号
を入力すると、出力ＯＵＴは、低レベルの信号を出力す
る。しかし、既に述べたように、ＱＬには、ＶＢＥなる
オフセット電圧が存在するため、出力の低レベルは、Ｖ
ＥＥ＋ＶＢＥとなる。また、入力ＩＮに低レベルの信号
を入力すると、出力ＯＵＴは、高レベルの信号を出力す
る。しかし、ＱＨには、ＶＢＥなるオフセット電圧が存
在するため、出力の高レベルは、ＶＣＣ−ＶＢＥとな
る。すなわち、出力の高レベルＨ及び出力の低レベルＬ
は、On the other hand, when a high-level signal is input to the input IN of the circuit, the output OUT outputs a low-level signal. However, as described above, since the QL has an offset voltage of VBE, the low level of the output is
EE + VBE. When a low-level signal is input to the input IN, the output OUT outputs a high-level signal. However, since QH has an offset voltage of VBE, the high level of the output is VCC-VBE. That is, the output high level H and the output low level L
Is

【００１０】[0010]

【数３】 Ｈ≒ＶＣＣ−ＶＢＥ …（数３）H ≒ VCC-VBE (Equation 3)

【００１１】[0011]

【数４】 Ｌ≒ＶＥＥ＋ＶＢＥ …（数４） となる。L４VEE + VBE (Equation 4)

【００１２】ここで、（数１），（数３）式より、出力
の高レベルＨは、必要な入力の高レベルＨより常に高く
なり、同様に、（数２），（数４）式より、出力の低レ
ベルＬは、必要な入力の低レベルＬより常に低くなるこ
とがわかる。すなわち、本回路の出力信号振幅は、本回
路に必要な入力信号振幅よりも大きくなっている。よっ
て、本回路で本回路と同形式の回路を直接駆動すること
ができるという利点を有している。Here, from the equations (1) and (3), the high level H of the output is always higher than the high level H of the required input, and similarly, the equations (2) and (4) Thus, it can be seen that the low level L of the output is always lower than the low level L of the required input. That is, the output signal amplitude of the present circuit is larger than the input signal amplitude required for the present circuit. Therefore, the present circuit has an advantage that a circuit of the same type as the present circuit can be directly driven.

【００１３】しかし、本願の発明者等は、本回路が負荷
を駆動するバイポーラ形トランジスタ（ＱＨ及びＱＬ）
の過剰ベース電荷を引き抜く手段を有していないため、
過渡的に貫通電流が流れ、本回路の低消費電力化にも限
界があるという新たな問題点を見出した。以下ではこの
問題点について説明する。However, the inventors of the present application have made it clear that the present circuit drives bipolar loads (QH and QL).
Because there is no means to extract the excess base charge of
A new problem has been found that a short-circuit current flows transiently, and there is a limit in reducing the power consumption of this circuit. Hereinafter, this problem will be described.

【００１４】図３に示す回路で、上記過渡的な貫通電流
は、入力ＩＮに入力される信号のレベルが高レベルから
低レベルに、または低レベルから高レベルに切り換わっ
た時に流れる。そこで、まず、入力ＩＮに入力される信
号のレベルが高レベルから低レベルに切り換わる場合を
説明する。In the circuit shown in FIG. 3, the transient through current flows when the level of the signal input to the input IN switches from a high level to a low level or from a low level to a high level. Therefore, first, a case where the level of the signal input to the input IN switches from a high level to a low level will be described.

【００１５】まず、本回路の入力ＩＮに高レベルの信号
を入力すると、Ｐチャネル電界効果形トランジスタＭＰ
がオフし、Ｎチャネル電界効果形トランジスタＭＮがオ
ンする。よって、ＰＮＰバイポーラ形トランジスタＱＨ
がオフし、ＮＰＮバイポーラ形トランジスタＱＬがオン
し、出力ＯＵＴは、低レベルの信号を出力することは既
に述べた。ここで、着目すべき点は、オンしているＮＰ
Ｎバイポーラ形トランジスタＱＬのベースには、過剰ベ
ース電荷が蓄積している点である。一般に、バイポーラ
形トランジスタのベースに過剰ベース電荷が蓄積してい
るとそのトランジスタはオンし、過剰ベース電荷が蓄積
していないとそのトランジスタはオフしている。First, when a high-level signal is input to the input IN of the circuit, the P-channel field-effect transistor MP
Is turned off, and the N-channel field effect transistor MN is turned on. Therefore, the PNP bipolar transistor QH
Is turned off, the NPN bipolar transistor QL is turned on, and the output OUT outputs a low-level signal, as described above. Here, the point to be noted is that the NP
Excessive base charge is accumulated at the base of the N bipolar transistor QL. Generally, when excess base charge is accumulated at the base of a bipolar transistor, the transistor is turned on, and when no excess base charge is accumulated, the transistor is turned off.

【００１６】この状態で、次に、本回路の入力ＩＮに低
レベルの信号を入力すると、ＭＰがオンし、ＭＮがオフ
する。よって、ＱＨがオフからオンに切り換わり、ＱＬ
がオンからオフに切り換わり、出力ＯＵＴは低レベルか
ら高レベルに切り換わる。ここで、ＱＨのベースにはＭ
Ｐを介して急速に過剰ベース電荷が注入されるので、Ｑ
Ｈがオフからオンに切り換わる時間は極めて短い。一
方、ＱＬのベースに蓄積している過剰ベース電荷は、こ
れを引き抜くための回路的なパスが存在しないため、ト
ランジスタ内で再結合し、消滅するまで無くならない。
従って、ＱＬがオンからオフに切り換わる時間は、ＱＨ
がオフからオンに切り換わる時間に比較してかなり長く
なってしまう。このため、ＱＨとＱＬが同時にオンして
いる期間が存在し、これが過渡的な貫通電流が流れる原
因となる。In this state, when a low-level signal is input to the input IN of this circuit, MP is turned on and MN is turned off. Therefore, QH switches from off to on, and QL
Switches from on to off, and the output OUT switches from low to high. Here, QH is based on M
Since the excess base charge is rapidly injected through P, Q
The time when H switches from off to on is very short. On the other hand, the excess base charge stored in the base of the QL does not disappear until it is recombined in the transistor and disappears because there is no circuit path for extracting the excess base charge.
Therefore, the time when QL switches from on to off is QH
Is considerably longer than the time for switching from off to on. For this reason, there is a period during which QH and QL are simultaneously turned on, which causes a transient through current to flow.

【００１７】さらに、ここで、入力ＩＮに入力される信
号のレベルが低レベルから再び高レベルに切り換わる
と、ＭＰが再びオフし、ＭＮが再びオンする。よって、
ＱＨがオンからオフに切り換わり、ＱＬがオフからオン
に切り換わり、出力ＯＵＴは高レベルから低レベルに切
り換わる。ここで、ＱＬのベースにはＭＮを介して急速
に過剰ベース電荷が注入されるので、ＱＬがオフからオ
ンに切り換わる時間は極めて短い。一方、ＱＨのベース
に蓄積している過剰ベース電荷は、これを引き抜くため
の回路的なパスが存在しないため、トランジスタ内で再
結合し、消滅するまで無くならない。従って、ＱＨがオ
ンからオフに切り換わる時間は、ＱＬがオフからオンに
切り換わる時間に比較してかなり長くなってしまう。こ
のため、ＱＨとＱＬが同時にオンしている期間が存在
し、これも過渡的な貫通電流が流れる原因となる。本発
明者は、特開平３−２３６６２７号公報、特開平３−２
５２２１９号公報、特開平４−５３３１１号公報等を参
照したが、この貫通電流を十分に低減する対策を見出せ
なかった。Further, when the level of the signal input to the input IN switches from the low level to the high level again, MP is turned off again, and MN is turned on again. Therefore,
QH switches from on to off, QL switches from off to on, and the output OUT switches from high level to low level. Here, since the excess base charge is rapidly injected into the base of the QL via the MN, the time when the QL switches from off to on is extremely short. On the other hand, the excess base charge accumulated in the base of the QH does not disappear until it recombines in the transistor and disappears because there is no circuit path for extracting the charge. Therefore, the time when QH switches from on to off is considerably longer than the time when QL switches from off to on. For this reason, there is a period during which QH and QL are simultaneously turned on, which also causes a transient through current to flow . Departure
The lighter is disclosed in Japanese Patent Application Laid-Open Nos. 3-236627 and 3-2.
No. 52219, JP-A-4-53311 and the like.
We found a measure to sufficiently reduce this through current.
Did not .

【００１８】本発明の目的は、半導体論理回路におい
て、過渡的に流れる貫通電流を小さくし、低消費電力化
に適した回路を提供することにある。An object of the present invention is to provide a circuit which is suitable for low power consumption in a semiconductor logic circuit by reducing a transient current flowing therethrough.

【００１９】[0019]

【課題を解決するための手段】上記目的は、例えば、図
３に示す半導体回路において、すなわち、エミッタを第
１の電圧源に、コレクタを出力端子に接続したＰＮＰバ
イポーラ形トランジスタと、エミッタを第２の電圧源
に、上記コレクタを出力端子に接続したＮＰＮバイポー
ラ形トランジスタと、ソースを上記ＰＮＰバイポーラ形
トランジスタのベースに、ドレインを上記出力端子に、
ゲートを入力端子に接続した電界効果形トランジスタ
と、ソースを上記ＮＰＮバイポーラ形トランジスタのベ
ースに、ドレインを上記出力端子に、ゲートを上記入力
端子に接続した電界効果形トランジスタとを有し、か
つ、上記両バイポーラ形トランジスタのベースに電流を
供給する手段を有する半導体論理回路において、上記Ｐ
ＮＰバイポーラ形トランジスタの過剰ベース電荷を引き
抜く手段、及び、上記ＮＰＮバイポーラ形トランジスタ
の過剰ベース電荷を引き抜く手段を設けることにより達
成される。The above object is achieved, for example, in a semiconductor circuit shown in FIG. 3, that is, a PNP bipolar transistor having an emitter connected to a first voltage source, a collector connected to an output terminal, and an emitter connected to a first voltage source. An NPN bipolar transistor having the collector connected to the output terminal, a source connected to the base of the PNP bipolar transistor, a drain connected to the output terminal,
A field-effect transistor having a gate connected to the input terminal, a source connected to the base of the NPN bipolar transistor, a drain connected to the output terminal, and a gate connected to the input terminal; and In a semiconductor logic circuit having means for supplying a current to a base of the bipolar transistor,
This is achieved by providing means for extracting the excess base charge of the NP bipolar transistor, and means for extracting the excess base charge of the NPN bipolar transistor.

【００２０】ここで、上記ＰＮＰバイポーラ形トランジ
スタの過剰ベース電荷を引き抜く手段は、例えば、図４
のように、上記ＰＮＰバイポーラ形トランジスタのベー
スと上記第１の電圧源との間に第１のダイオードと電界
効果形トランジスタとを直列接続することにより、ま
た、上記ＮＰＮバイポーラ形トランジスタの過剰ベース
電荷を引き抜く手段は、上記ＮＰＮバイポーラ形トラン
ジスタのベースと第２の電圧源との間に第２のダイオー
ドと電界効果形トランジスタとを直列接続することによ
り、または、上記ＰＮＰバイポーラ形トランジスタの過
剰ベース電荷を引き抜く手段は、例えば、図１０のよう
に、上記ＰＮＰバイポーラ形トランジスタのベースと上
記第１の電圧源との間に上記第１のダイオードと抵抗素
子とを直列接続することにより、また、上記ＮＰＮバイ
ポーラ形トランジスタの過剰ベース電荷を引き抜く手段
は、上記ＮＰＮバイポーラ形トランジスタの上記ベース
と第２の電圧源との間に上記第２のダイオードと抵抗素
子とを直列接続することにより、上記ベース電荷を引き
抜くことができる。Here, the means for extracting the excess base charge of the PNP bipolar transistor is described in, for example, FIG.
By connecting a first diode and a field effect transistor in series between the base of the PNP bipolar transistor and the first voltage source, the excess base charge of the NPN bipolar transistor The means for extracting the NPN bipolar transistor includes connecting a second diode and a field effect transistor in series between the base of the NPN bipolar transistor and a second voltage source, or connecting the excess base charge of the PNP bipolar transistor. For example, as shown in FIG. 10, the first diode and the resistance element are connected in series between the base of the PNP bipolar transistor and the first voltage source, as shown in FIG. The means for extracting the excess base charge of the NPN bipolar transistor is provided by the above-described NPN bipolar transistor. By series connection with the second diode and the resistor element between the base and the second voltage source over La transistors, it can be pulled out the base charge.

【００２１】また、上記第１のダイオードは、例えば図
１または図１０のように、上記PNPバイポーラ形トラン
ジスタで構成され、上記ＰＮＰバイポーラ形トランジス
タのエミッタをアノードとし、ベースとコレクタを接続
しこれをカソードとしたダイオードに、上記第２のダイ
オードは上記ＮＰＮバイポーラ形トランジスタで構成さ
れ、この上記ＮＰＮバイポーラ形トランジスタのエミッ
タをカソードとし、ベースとコレクタを接続しこれをア
ノードとしたダイオードにすればよい。The first diode is composed of the PNP bipolar transistor, for example, as shown in FIG. 1 or FIG. 10, the emitter of the PNP bipolar transistor is used as the anode, and the base and collector are connected to each other. In addition to the diode serving as the cathode, the second diode is constituted by the NPN bipolar transistor, and the emitter of the NPN bipolar transistor may be a cathode, the base and the collector may be connected, and the diode may be used as the anode.

【００２２】また、上記電界効果形トランジスタにデプ
レッション形のトランジスタを用いてもよい。Further, a depression type transistor may be used as the field effect transistor.

【００２３】さらに、また、上記バイポーラ形トランジ
スタのベースに電流を供給する手段は、電界効果形トラ
ンジスタにデプレッション形のトランジスタを用いるこ
とより、バイポーラ形トランジスタのベースに電流を供
給するようにしてもよい。Further, the means for supplying a current to the base of the bipolar transistor may supply a current to the base of the bipolar transistor by using a depression-type transistor for the field-effect transistor. .

【００２４】[0024]

【作用】上記のように、負荷を駆動する上記バイポーラ
形トランジスタの過剰ベース電荷を引き抜く手段を設け
ると、バイポーラ形トランジスタがオンからオフに切り
換わる時間を短くできるので、負荷を駆動する上記バイ
ポーラ形トランジスタが同時にオンしている期間を短く
でき、過渡的に流れる貫通電流を極めて小さくできる。As described above, when the means for extracting the excess base charge of the bipolar transistor for driving the load is provided, the time when the bipolar transistor switches from on to off can be shortened. The period during which the transistors are simultaneously turned on can be shortened, and the through current that flows transiently can be extremely reduced.

【００２５】ここで、上記ＰＮＰバイポーラ形トランジ
スタの過剰ベース電荷を引き抜く手段は、例えば図４の
ように、ＰＮＰバイポーラ形トランジスタのベースと第
１の電圧源との間に第１のダイオードと電界効果形トラ
ンジスタとを直列接続することにより、また、上記ＮＰ
Ｎバイポーラ形トランジスタの過剰ベース電荷を引き抜
く手段は、上記ＮＰＮバイポーラ形トランジスタのベー
スと第２の電圧源との間に第２のダイオードと電界効果
形トランジスタとを直列接続することにより、または、
上記ＰＮＰバイポーラ形トランジスタの過剰ベース電荷
を引き抜く手段は、例えば、図１０のように、ＰＮＰバ
イポーラ形トランジスタのベースと第１の電圧源との間
に第１のダイオードと抵抗素子とを直列接続することに
より、また、上記ＮＰＮバイポーラ形トランジスタの過
剰ベース電荷を引き抜く手段は、ＮＰＮバイポーラ形ト
ランジスタのベースと第２の電圧源との間に第２のダイ
オードと抵抗素子とを直列接続することにより、上記ベ
ース電荷を引き抜くようにすると、過剰ベース電荷の引
き抜きすぎを防止できる。Here, the means for extracting the excess base charge of the PNP bipolar transistor is, for example, as shown in FIG. 4, provided between the base of the PNP bipolar transistor and the first voltage source by a first diode and an electric field effect. By connecting the transistor in series, the above-mentioned NP
The means for extracting the excess base charge of the N bipolar transistor may be provided by connecting a second diode and a field effect transistor in series between the base of the NPN bipolar transistor and a second voltage source, or
The means for extracting the excess base charge of the PNP bipolar transistor includes, for example, connecting a first diode and a resistance element in series between the base of the PNP bipolar transistor and a first voltage source as shown in FIG. In addition, the means for extracting the excess base charge of the NPN bipolar transistor is provided by connecting a second diode and a resistor in series between the base of the NPN bipolar transistor and a second voltage source. By extracting the base charges, excessive extraction of the excess base charges can be prevented.

【００２６】以下、このことを図４を用いて説明する。
今、入力に入力される信号のレベルが高レベルから低レ
ベルに切り換わる場合を説明する。入力信号のレベルが
高レベルから低レベルに切り換わると、ＭＰがオンし、
ＭＮがオフする。よって、ＱＨがオフからオンに切り換
わり、ＱＬがオンからオフに切り換わり、出力は低レベ
ルから高レベルに切り換わる。ここで、ＱＨのベースに
はＭＰを介して急速に過剰ベース電荷が注入されるの
で、ＱＨがオフからオンに切り換わる時間は極めて短
い。一方、ＱＬのベースに蓄積している過剰ベース電荷
は、出力が低レベルから高レベルに切り換わり、ＭＬが
オフからオン切り換わるので、ＭＬ，ＱＮを介して急速
に引き抜かれる。よって、ＱＬがオンからオフに切り換
わる時間も極めて短い。従って、ＱＨとＱＬが同時にオ
ンしている期間が短くなり、過渡的に流れる貫通電流を
極めて小さくできる。Hereinafter, this will be described with reference to FIG.
Now, a case where the level of a signal input to the input switches from a high level to a low level will be described. When the level of the input signal switches from the high level to the low level, MP turns on,
MN turns off. Therefore, QH switches from off to on, QL switches from on to off, and the output switches from a low level to a high level. Here, since the excess base charge is rapidly injected into the base of the QH via the MP, the time when the QH switches from off to on is extremely short. On the other hand, the excess base charge stored in the base of the QL is rapidly extracted via the ML and QN because the output switches from a low level to a high level and the ML switches from off to on. Therefore, the time when QL switches from on to off is extremely short. Therefore, the period during which QH and QL are turned on at the same time is shortened, and the transient current flowing through can be extremely reduced.

【００２７】さらに、ここで、ダイオードＱＮは過剰ベ
ース電荷の引き抜きすぎを防止している。すなわち、ダ
イオードＱＮがないと、ＱＬのベース電位はＶＥＥまで
低下し、ＱＬにオフセット電圧が発生しなくなってしま
う。これは、ＱＬにベース電流を供給し、ＱＬに常にオ
フセット電圧を発生させるために設けた電流源Ｉの電流
が、ＱＬのベースに流れず、ＭＬを介してＶＥＥへ流れ
込んでしまうからである。このように、ＱＬの過剰ベー
ス電荷を引き抜きすぎ、ＱＬにオフセット電圧が発生し
なくなってしまうと、図３の回路の利点、すなわち、電
源電圧が直接電界効果形トランジスタにかからないとい
う利点、及び、本回路で本回路と同形式の回路を直接駆
動することができるという利点を失ってしまう。しか
し、ダイオードＱＮを設けると、ＱＬのベース電位はＶ
ＥＥよりＱＮのオフセット電圧分だけ高い電位までしか
低下せず、ＱＬにもオフセット電圧が発生する。Further, here, the diode QN prevents excessive extraction of the base charge. That is, without the diode QN, the base potential of QL drops to VEE, and no offset voltage is generated in QL. This is because the current of the current source I provided to supply the base current to the QL and always generate the offset voltage to the QL does not flow to the base of the QL but flows to the VEE via the ML. As described above, if the excess base charge of the QL is extracted too much and no offset voltage is generated in the QL, the advantage of the circuit of FIG. 3, that is, the advantage that the power supply voltage is not directly applied to the field effect transistor, and The advantage that the circuit can directly drive a circuit of the same type as the present circuit is lost. However, when the diode QN is provided, the base potential of QL becomes V
The voltage drops only to a potential higher than EE by the offset voltage of QN, and an offset voltage is also generated in QL.

【００２８】また、上記第１のダイオードを、例えば図
１または図１０のように、ＰＮＰバイポーラ形トランジ
スタで構成され、このＰＮＰバイポーラ形トランジスタ
のエミッタをアノードとし、ベースとコレクタを接続し
これをカソードとしたダイオードに、上記第２のダイオ
ードをＮＰＮバイポーラ形トランジスタで構成され、こ
のＮＰＮバイポーラ形トランジスタのエミッタをカソー
ドとし、ベースとコレクタを接続しこれをアノードとし
たダイオードにすると、ＱＰのオフセット電圧とＱＨの
オフセット電圧及びＱＮのオフセット電圧とＱＬのオフ
セット電圧を精度よく一致させることができる。The first diode is composed of a PNP bipolar transistor, for example, as shown in FIG. 1 or FIG. 10, the emitter of the PNP bipolar transistor is used as an anode, a base and a collector are connected, and this is connected to a cathode. The second diode is constituted by an NPN bipolar transistor, and the emitter of the NPN bipolar transistor is used as a cathode, the base and the collector are connected to each other, and the diode is used as an anode. The offset voltage of QH, the offset voltage of QN, and the offset voltage of QL can be accurately matched.

【００２９】また、上記電界効果形トランジスタを、例
えば図１５のように、デプレッション形のトランジスタ
（ＭＰＤ及びＭＮＤ）にすると、電界効果形トランジス
タのオン抵抗が小さくできる。よって、ＱＨ及びＱＬが
オフからオンに切り換わる時間が短くなり、高速化に適
した回路を実現できる。When the field effect transistor is a depletion type transistor (MPD and MND) as shown in FIG. 15, for example, the on-resistance of the field effect transistor can be reduced. Therefore, the time during which QH and QL are switched from off to on is reduced, and a circuit suitable for high speed operation can be realized.

【００３０】さらに、また、上記バイポーラ形トランジ
スタのベースに電流を供給する手段は、例えば図１７の
ように、電界効果形トランジスタにデプレッション形の
トランジスタ（ＭＰＤ及びＭＮＤ）を用いることより、
バイポーラ形トランジスタのベースに電流を供給するよ
うにすると、ベースに電流を供給するために余分な素子
を設ける必要が無くなり、高集積化に適した回路を実現
できる。Further, the means for supplying a current to the base of the bipolar transistor is realized by using a depletion type transistor (MPD and MND) as a field effect transistor as shown in FIG.
When a current is supplied to the base of a bipolar transistor, it is not necessary to provide an extra element for supplying a current to the base, and a circuit suitable for high integration can be realized.

【００３１】[0031]

【実施例】図４は、本発明の第１の実施例を示す回路図
である。本回路はインバータ回路である。最初に、本回
路の動作を簡単に説明する。まず、本回路の入力ＩＮに
高レベルの信号（＝ＶＣＣ−ＶＢＥ（ここで、ＶＢＥは
ＰＮＰバイポーラ形トランジスタＱＨのオフセット電
圧））を入力すると、Ｐチャネル電界効果形トランジス
タＭＰがオフし、Ｎチャネル電界効果形トランジスタＭ
Ｎがオンする。よって、ＰＮＰバイポーラ形トランジス
タＱＨがオフし、ＮＰＮバイポーラ形トランジスタＱＬ
がオンし、出力ＯＵＴは、低レベルの信号を出力する。
次に、本回路の入力ＩＮに低レベルの信号（＝ＶＥＥ＋
ＶＢＥ（ここで、ＶＢＥはＮＰＮバイポーラ形トランジ
スタＱＬのオフセット電圧））を入力すると、ＭＰがオ
ンし、ＭＮがオフする。よって、ＱＨがオンし、ＱＬが
オフし、出力ＯＵＴは、高レベルの信号を出力する。す
なわち、本回路は、インバータ動作する。また、本回路
では、電流源Ｉにより、ＱＨ，ＱＬにベース電流を供給
しているので、ＱＨ，ＱＬには、常にオフセット電圧が
発生している。このため、本回路では、電源電圧が、直
接電界効果形トランジスタにかかっていない。また、本
回路の出力信号振幅は、本回路に必要な入力信号振幅よ
りも大きくなっているので、本回路で本回路と同形式の
回路を直接駆動することができる。FIG. 4 is a circuit diagram showing a first embodiment of the present invention. This circuit is an inverter circuit. First, the operation of the circuit will be briefly described. First, when a high-level signal (= VCC-VBE (where VBE is the offset voltage of the PNP bipolar transistor QH)) is input to the input IN of the circuit, the P-channel field-effect transistor MP is turned off, and the N-channel is turned off. Field-effect transistor M
N turns on. Therefore, the PNP bipolar transistor QH turns off and the NPN bipolar transistor QL
Is turned on, and the output OUT outputs a low-level signal.
Next, a low level signal (= VEE +
When VBE (where VBE is the offset voltage of the NPN bipolar transistor QL) is input, MP is turned on and MN is turned off. Therefore, QH is turned on, QL is turned off, and the output OUT outputs a high-level signal. That is, this circuit operates as an inverter. Further, in this circuit, since the base current is supplied to QH and QL by the current source I, an offset voltage is constantly generated in QH and QL. Therefore, in this circuit, the power supply voltage is not directly applied to the field effect transistor. Further, since the output signal amplitude of the present circuit is larger than the input signal amplitude required for the present circuit, the present circuit can directly drive a circuit of the same type as the present circuit.

【００３２】ここで、本回路では、本発明に従い、ＰＮ
Ｐバイポーラ形トランジスタＱＨの過剰ベース電荷を引
き抜く手段、及び、上記ＮＰＮバイポーラ形トランジス
タＱＬの過剰ベース電荷を引き抜く手段を設けている。
なお、本例では、ＰＮＰバイポーラ形トランジスタＱＨ
の過剰ベース電荷を引き抜く手段は、ＰＮＰバイポーラ
形トランジスタＱＨのベースと第１の電圧源ＶＣＣとの
間に第１のダイオードＱＰと電界効果形トランジスタＭ
Ｈとを直列接続することにより、また、NPNバイポーラ
形トランジスタＱＬの過剰ベース電荷を引き抜く手段
は、ＮＰＮバイポーラ形トランジスタＱＬのベースと第
２の電圧源ＶＥＥとの間に第２のダイオードＱＮと電界
効果形トランジスタＭＬとを直列接続することにより、
過剰ベース電荷を引き抜くようにしている。Here, in this circuit, according to the present invention, PN
Means are provided for extracting the excess base charge of the P bipolar transistor QH and means for extracting the excess base charge of the NPN bipolar transistor QL.
In this example, the PNP bipolar transistor QH
The means for extracting the excess base charge of the first transistor QP includes a first diode QP and a field effect transistor M between the base of the PNP bipolar transistor QH and the first voltage source VCC.
H and the means for extracting the excess base charge of the NPN bipolar transistor QL comprise a second diode QN and an electric field between the base of the NPN bipolar transistor QL and the second voltage source VEE. By connecting the effect type transistor ML in series,
Excessive base charge is extracted.

【００３３】今、入力（ＩＮ）に入力される信号のレベ
ルが高レベルから低レベルに切り換わる場合を説明す
る。入力信号のレベルが高レベルから低レベルに切り換
わると、ＭＰがオンし、ＭＮがオフする。よって、ＱＨ
がオフからオンに切り換わり、ＱＬがオンからオフに切
り換わり、出力ＯＵＴは低レベルから高レベルに切り換
わる。ここで、ＱＨのベースにはＭＰを介して急速に過
剰ベース電荷が注入されるので、ＱＨがオフからオンに
切り換わる時間は極めて短い。一方、ＱＬのベースに蓄
積している過剰ベース電荷は、出力ＯＵＴが低レベルか
ら高レベルに切り換わり、ＭＬがオフからオンに切り換
わるので、ＭＬ，ＱＮを介して急速に引き抜かれる。よ
って、ＱＬがオンからオフに切り換わる時間も極めて短
い。従って、ＱＨとＱＬが同時にオンしている期間が短
くなり、過渡的に流れる貫通電流を極めて小さくでき
る。Now, the case where the level of the signal input to the input (IN) switches from a high level to a low level will be described. When the level of the input signal switches from the high level to the low level, MP turns on and MN turns off. Therefore, QH
Switches from off to on, QL switches from on to off, and the output OUT switches from low to high. Here, since the excess base charge is rapidly injected into the base of the QH via the MP, the time when the QH switches from off to on is extremely short. On the other hand, the excess base charge accumulated in the base of QL is rapidly extracted via ML and QN because the output OUT switches from low level to high level and ML switches from off to on. Therefore, the time when QL switches from on to off is extremely short. Therefore, the period during which QH and QL are turned on at the same time is shortened, and the transient current flowing through can be extremely reduced.

【００３４】さらに、ここで、ダイオードＱＮは過剰ベ
ース電荷の引き抜きすぎを防止している。すなわち、ダ
イオードＱＮがないと、ＱＬのベース電位はＶＥＥまで
低下し、ＱＬにオフセット電圧が発生しなくなってしま
う。これは、ＱＬにベース電流を供給し、ＱＬに常にオ
フセット電圧を発生させるために設けた電流源Ｉの電流
が、ＱＬのベースに流れず、ＭＬを介してＶＥＥへ流れ
込んでしまうからである。このように、ＱＬの過剰ベー
ス電荷を引き抜きすぎ、ＱＬにオフセット電圧が発生し
なくなってしまうと、図３の回路の利点、すなわち、電
源電圧が直接電界効果形トランジスタにかからないとい
う利点、及び、本回路で本回路と同形式の回路を直接駆
動することができるという利点を失ってしまう。しか
し、ダイオードＱＮを設けると、ＱＬのベース電位はＶ
ＥＥよりＱＮのオフセット電圧分だけ高い電位までしか
低下せず、ＱＬにもオフセット電圧が発生する。Further, here, the diode QN prevents excessive extraction of the excess base charge. That is, without the diode QN, the base potential of QL drops to VEE, and no offset voltage is generated in QL. This is because the current of the current source I provided to supply the base current to the QL and always generate the offset voltage to the QL does not flow to the base of the QL but flows to the VEE via the ML. As described above, if the excess base charge of the QL is extracted too much and no offset voltage is generated in the QL, the advantage of the circuit of FIG. 3, that is, the advantage that the power supply voltage is not directly applied to the field effect transistor, and The advantage that the circuit can directly drive a circuit of the same type as the present circuit is lost. However, when the diode QN is provided, the base potential of QL becomes V
The voltage drops only to a potential higher than EE by the offset voltage of QN, and an offset voltage is also generated in QL.

【００３５】なお、以上の説明は、一例として、インバ
ータ回路について説明したが、以上の議論は、バイポー
ラ形トランジスタと電界効果形トランジスタが混在する
本発明の回路において、一般に成立する。Although the above description has been given of an inverter circuit as an example, the above discussion generally holds in a circuit of the present invention in which a bipolar transistor and a field effect transistor are mixed.

【００３６】図１は本発明の第２の実施例を示す回路図
である。図１が図４と異なる点は、図４の例の、ダイオ
ードＱＰを図１の例ではＰＮＰバイポーラ形トランジス
タで構成し、同様にダイオードＱＮをＮＰＮバイポーラ
形トランジスタで構成した点のみである。よって、本例
でも、図４で述べた議論がそのまま成立し、過渡的に流
れる貫通電流を極めて小さくできる。また、ダイオード
ＱＰをＰＮＰバイポーラ形トランジスタで構成し、ダイ
オードＱＮをＮＰＮバイポーラ形トランジスタで構成す
ると、ＱＰのオフセット電圧とＱＨのオフセット電圧及
びＱＮのオフセット電圧とＱＬのオフセット電圧を精度
よく一致させることができる。FIG. 1 is a circuit diagram showing a second embodiment of the present invention. FIG. 1 differs from FIG. 4 only in that the diode QP in the example of FIG. 4 is formed of a PNP bipolar transistor in the example of FIG. 1 and the diode QN is similarly formed of an NPN bipolar transistor. Therefore, also in the present example, the discussion described with reference to FIG. 4 holds as it is, and the through current that flows transiently can be extremely reduced. Further, when the diode QP is formed of a PNP bipolar transistor and the diode QN is formed of an NPN bipolar transistor, the offset voltage of QP and the offset voltage of QH, and the offset voltage of QN and the offset voltage of QL can be accurately matched. it can.

【００３７】図５は本発明の第３の実施例を示す回路図
である。図５が図１と異なる点は、図５では、図１の電
流源Ｉを抵抗Ｒで実現した点のみである。よって、本例
でも、図１で述べた議論がそのまま成立し、過渡的に流
れる貫通電流を極めて小さくできる。FIG. 5 is a circuit diagram showing a third embodiment of the present invention. 5 is different from FIG. 1 only in that the current source I in FIG. 1 is realized by a resistor R. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced.

【００３８】図６は本発明の第４の実施例を示す回路図
である。図６が図１と異なる点は、図６では、図１の電
流源ＩをＮチャネル電界効果形トランジスタＩＮで実現
した点のみである。よって、本例でも、図１で述べた議
論がそのまま成立し、過渡的に流れる貫通電流を極めて
小さくできる。なお、Ｎチャネル電界効果形トランジス
タＩＮのゲート電圧ＶＧは、例えばＶＣＣと等しくして
も良い。また、Ｎチャネル電界効果形トランジスタＩＮ
は、電流源として使用しているため、特に高性能のトラ
ンジスタである必要はなく、例えば、多結晶ポリシリコ
ンで作ったトランジスタでもよい。FIG. 6 is a circuit diagram showing a fourth embodiment of the present invention. 6 is different from FIG. 1 only in that the current source I in FIG. 1 is realized by an N-channel field effect transistor IN. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced. Note that the gate voltage VG of the N-channel field effect transistor IN may be equal to, for example, VCC. Also, an N-channel field effect transistor IN
Since it is used as a current source, it does not need to be a particularly high-performance transistor. For example, a transistor made of polycrystalline polysilicon may be used.

【００３９】図７は本発明の第５の実施例を示す回路図
である。図７が図１と異なる点は、図７では、図１の電
流源ＩをＰチャネル電界効果形トランジスタＩＰで実現
した点のみである。よって、本例でも、図１で述べた議
論がそのまま成立し、過渡的に流れる貫通電流を極めて
小さくできる。なお、Ｐチャネル電界効果形トランジス
タＩＰのゲート電圧ＶＧは、例えばＶＥＥと等しくして
も良い。また、Ｐチャネル電界効果形トランジスタＩＰ
は、電流源として使用しているため、特に高性能のトラ
ンジスタである必要はなく、例えば、多結晶ポリシリコ
ンで作ったトランジスタでもよい。FIG. 7 is a circuit diagram showing a fifth embodiment of the present invention. 7 differs from FIG. 1 only in that the current source I in FIG. 1 is realized by a P-channel field effect transistor IP. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced. The gate voltage VG of the P-channel field effect transistor IP may be equal to VEE, for example. In addition, a P-channel field effect transistor IP
Since it is used as a current source, it does not need to be a particularly high-performance transistor. For example, a transistor made of polycrystalline polysilicon may be used.

【００４０】図８は本発明の第６の実施例を示す回路図
である。図８が図１と異なる点は、図１では、ＱＨ，Ｑ
Ｌのベース電流の供給を電流源Ｉのみで行っていたのに
対し、図８では、ＱＨのベース電流の供給を電流源ＩＨ
で、ＱＬのベース電流の供給を電流源ＩＬで行っている
点のみである。よって、本例でも、図１で述べた議論が
そのまま成立し、過渡的に流れる貫通電流を極めて小さ
くできる。FIG. 8 is a circuit diagram showing a sixth embodiment of the present invention. FIG. 8 differs from FIG. 1 in that QH, Q
While the supply of the base current of L is performed only by the current source I, the supply of the base current of QH is performed by the current source IH in FIG.
The only difference is that the supply of the QL base current is performed by the current source IL. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced.

【００４１】なお、本例で、ＱＨのベース電流の供給を
電流源ＩＨで、ＱＬのベース電流の供給を電流源ＩＬで
行った理由は、ＱＨ，ＱＬの特性が異なる場合に、それ
ぞれのオフセット電圧を独立に設定できるからである。In this example, the reason why the base current of QH is supplied by the current source IH and the base current of QL is supplied by the current source IL is that when the characteristics of QH and QL are different, the offset This is because the voltage can be set independently.

【００４２】図９は本発明の第７の実施例を示す回路図
である。図９が図１と異なる点は、直列接続したＱＰと
ＭＨの位置を入替え、かつ、直列接続したＱＮとＭＬの
位置を入替えた点のみである。よって、本例でも、図１
で述べた議論がそのまま成立し、過渡的に流れる貫通電
流を極めて小さくできる。FIG. 9 is a circuit diagram showing a seventh embodiment of the present invention. 9 differs from FIG. 1 only in that the positions of QP and MH connected in series are exchanged, and the positions of QN and ML connected in series are exchanged. Therefore, also in this example, FIG.
Holds as it is, and the transient current flowing through can be extremely reduced.

【００４３】図１０は本発明の第８の実施例を示す回路
図である。図１０が図１と異なる点は、図１０では本発
明に従い、図１のＭＨ，ＭＬの代わりに、抵抗ＲＨ，Ｒ
Ｌを設けている点のみである。よって、本例でも、図１
で述べた議論がそのまま成立し、過渡的に流れる貫通電
流を極めて小さくできる。FIG. 10 is a circuit diagram showing an eighth embodiment of the present invention. FIG. 10 is different from FIG. 1 in that resistors RH and R are used instead of MH and ML in FIG.
The only difference is that L is provided. Therefore, also in this example, FIG.
Holds as it is, and the transient current flowing through can be extremely reduced.

【００４４】図１１は本発明の第９の実施例を示す回路
図である。図１１が図１と異なる点は、図１では本発明
に従いインバータ回路を構成していたのに対し、図１１
では、ＮＡＮＤ回路を構成している点のみである。よっ
て、本例でも、図１で述べた議論がそのまま成立し、過
渡的に流れる貫通電流を極めて小さくできる。FIG. 11 is a circuit diagram showing a ninth embodiment of the present invention. FIG. 11 differs from FIG. 1 in that an inverter circuit is configured in accordance with the present invention in FIG.
The only difference is that the NAND circuit is configured. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced.

【００４５】図１２は本発明の第１０の実施例を示す回
路図である。図１２が図１と異なる点は、図１では本発
明に従いインバータ回路を構成していたのに対し、図１
２では、ＮＯＲ回路を構成している点のみである。よっ
て、本例でも、図１で述べた議論がそのまま成立し、過
渡的に流れる貫通電流を極めて小さくできる。FIG. 12 is a circuit diagram showing a tenth embodiment of the present invention. FIG. 12 differs from FIG. 1 in that an inverter circuit is configured in accordance with the present invention in FIG.
2, the only difference is that the NOR circuit is configured. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced.

【００４６】図１３は本発明の第１１の実施例を示す回
路図であり、本発明の半導体論理回路を、半導体メモリ
のワード線ドライバに適用した例を示している。本例で
も、図１で述べた議論がそのまま成立し、ワード線ドラ
イバに過渡的に流れる貫通電流を極めて小さくできる。FIG. 13 is a circuit diagram showing an eleventh embodiment of the present invention, showing an example in which the semiconductor logic circuit of the present invention is applied to a word line driver of a semiconductor memory. Also in this example, the discussion described with reference to FIG. 1 holds as it is, and the through current transiently flowing to the word line driver can be extremely reduced.

【００４７】図１４は本発明の第１２の実施例を示す回
路図であり、本発明の半導体論理回路を、排他的論理和
を計算する論理回路に適用した例を示している。本例で
は排他的論理和を３個のＮＡＮＤ回路で構成している。
ここで着目すべき点は、本発明の半導体論理回路は、本
回路と同形式の回路を直接駆動できるので、図１４では
レベル変換回路等が不要になっている点である。このた
め、レベル変換回路等の遅延時間分だけ、本回路は高速
に動作する。FIG. 14 is a circuit diagram showing a twelfth embodiment of the present invention, and shows an example in which the semiconductor logic circuit of the present invention is applied to a logic circuit for calculating an exclusive OR. In this example, the exclusive OR is constituted by three NAND circuits.
It should be noted here that the semiconductor logic circuit of the present invention can directly drive a circuit of the same type as the present circuit, so that a level conversion circuit and the like are not required in FIG. For this reason, this circuit operates at high speed for the delay time of the level conversion circuit and the like.

【００４８】図１５は本発明の第１３の実施例を示す回
路図である。図１５が図１と異なる点は、図１５では本
発明に従い、図１の電界効果形トランジスタ(ＭＰ及び
ＭＮ)にデプレッション形のトランジスタ（ＭＰＤ及び
ＭＮＤ）を用いている点のみである。よって、本例で
も、図１で述べた議論がそのまま成立し、過渡的に流れ
る貫通電流を極めて小さくできる。FIG. 15 is a circuit diagram showing a thirteenth embodiment of the present invention. FIG. 15 differs from FIG. 1 only in that depletion type transistors (MPD and MND) are used for the field effect transistors (MP and MN) in FIG. 1 in accordance with the present invention. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced.

【００４９】また、電界効果形トランジスタをデプレッ
ション形のトランジスタ（ＭＰＤ及びＭＮＤ）にする
と、電界効果形トランジスタのオン抵抗を小さくでき
る。よって、ＱＨ及びＱＬがオフからオンに切り換わる
時間が短くなり、高速化に適した回路を実現できる。When the field-effect transistor is a depression-type transistor (MPD and MND), the on-resistance of the field-effect transistor can be reduced. Therefore, the time during which QH and QL are switched from off to on is reduced, and a circuit suitable for high speed operation can be realized.

【００５０】図１７は本発明の第１４の実施例を示す回
路図である。図１７が図１と異なる点は、図１７では本
発明に従い、図１の電流源Ｉの代わりに、電界効果形ト
ランジスタにデプレッション形のトランジスタ（ＭＰＤ
及びＭＮＤ）を用いることより、バイポーラ形トランジ
スタのベースに電流を供給するようにしている点のみで
ある。よって、本例でも、図１で述べた議論がそのまま
成立し、過渡的に流れる貫通電流を極めて小さくでき
る。FIG. 17 is a circuit diagram showing a fourteenth embodiment of the present invention. FIG. 17 differs from FIG. 1 in that, in accordance with the present invention, a depletion-type transistor (MPD) is used instead of the current source I in FIG.
And MND) to supply current to the base of the bipolar transistor. Therefore, also in this example, the discussion described with reference to FIG. 1 holds as it is, and the transient current flowing through can be extremely reduced.

【００５１】また、電界効果形トランジスタにデプレッ
ション形のトランジスタ（ＭＰＤ及びＭＮＤ）を用いる
ことより、バイポーラ形トランジスタのベースに電流を
供給するようにすると、ベースに電流を供給するために
余分な素子を設ける必要が無くなり、高集積化に適した
回路を実現できる。Further, when a current is supplied to the base of a bipolar transistor by using a depression type transistor (MPD and MND) as a field effect transistor, an extra element is required to supply a current to the base. There is no need to provide such a circuit, and a circuit suitable for high integration can be realized.

【００５２】以上の各実施例によれば、例えば、図１の
ように、ＰＮＰバイポーラ形トランジスタＱＨの過剰ベ
ース電荷を引き抜く手段、及び、ＮＰＮバイポーラ形ト
ランジスタＱＬの過剰ベース電荷を引き抜く手段を設け
ると（請求項１）、過渡的に流れる貫通電流を極めて小
さくできる。図２はこの本発明の効果を定量的に示す図
である。図２は、図３（従来）と図１（本発明）の入力
ＩＮに入力される信号のレベルを、時刻１ナノ秒に高レ
ベルから低レベルに切り換えた時に、バイポーラ形トラ
ンジスタＱＬに流れる電流、すなわち、貫通電流を回路
シミュレーションで求めた結果を示している。本図よ
り、本発明を用いると、貫通電流の最大値を２.５ｍＡ
から１.７ｍＡへ、３０％低減できることがわかる。さ
らに、本図より、本発明を用いると、貫通電流が最大値
の１／２にまで減少する時間を１.１ナノ秒から０.４ナ
ノ秒へ、６０％低減できることがわかる。According to each of the above embodiments, for example, as shown in FIG. 1, means for extracting the excess base charge of the PNP bipolar transistor QH and means for extracting the excess base charge of the NPN bipolar transistor QL are provided. (Claim 1) The transient current flowing transiently can be extremely small. FIG. 2 is a diagram quantitatively showing the effect of the present invention. FIG. 2 shows the current flowing through the bipolar transistor QL when the level of the signal input to the input IN of FIG. 3 (conventional) and FIG. 1 (present invention) is switched from a high level to a low level at a time of 1 nanosecond. That is, it shows the result of the through current obtained by circuit simulation. As shown in the figure, when the present invention is used, the maximum value of the through current is 2.5 mA.
It can be seen that it can be reduced by 30% from 1.7 mA to 1.7 mA. Further, from this figure, it can be seen that the use of the present invention can reduce the time required for the through current to decrease to の of the maximum value by 60% from 1.1 ns to 0.4 ns.

【００５３】また、例えば図４のように、ＰＮＰバイポ
ーラ形トランジスタＱＨの過剰ベース電荷を引き抜く手
段は、ＰＮＰバイポーラ形トランジスタＱＨのベースと
第１の電圧源ＶＣＣとの間に第１のダイオードＱＰと電
界効果形トランジスタＭＨとを直列接続することによ
り、また、ＮＰＮバイポーラ形トランジスタＱＬの過剰
ベース電荷を引き抜く手段は、ＮＰＮバイポーラ形トラ
ンジスタＱＬのベースと第２の電圧源ＶＥＥとの間に第
２のダイオードＱＮと電界効果形トランジスタＭＬとを
直列接続することにより、または、例えば図１０のよう
に、ＰＮＰバイポーラ形トランジスタＱＨの過剰ベース
電荷を引き抜く手段は、ＰＮＰバイポーラ形トランジス
タＱＨのベースと第１の電圧源ＶＣＣとの間に第１のダ
イオードＱＰと抵抗素子ＲＨとを直列接続することによ
り、また、ＮＰＮバイポーラ形トランジスタＱＬの過剰
ベース電荷を引き抜く手段は、ＮＰＮバイポーラ形トラ
ンジスタＱＬのベースと第２の電圧源ＶＥＥとの間に第
２のダイオードＱＮと抵抗素子ＲＬとを直列接続するこ
とにより、ベース電荷を引き抜くようにすると、過剰ベ
ース電荷の引き抜きすぎを防止することができ、図３の
回路の利点、すなわち、電源電圧が直接電界効果形トラ
ンジスタにかからないという利点、及び、本回路で本回
路と同形式の回路を直接駆動することができるという利
点を活かすことができる。As shown in FIG. 4, for example, the means for extracting the excess base charge of the PNP bipolar transistor QH is provided by connecting the first diode QP between the base of the PNP bipolar transistor QH and the first voltage source VCC. The means for extracting the excess base charge of the NPN bipolar transistor QL by serially connecting the field effect transistor MH and the second voltage source VEE is connected between the base of the NPN bipolar transistor QL and the second voltage source VEE. The means for extracting the excess base charge of the PNP bipolar transistor QH by connecting the diode QN and the field effect transistor ML in series or, for example, as shown in FIG. A first diode QP and a resistor between the voltage source VCC The means for extracting the excess base charge of the NPN bipolar transistor QL by connecting the capacitor RH in series and the second diode QN is connected between the base of the NPN bipolar transistor QL and the second voltage source VEE. By connecting the resistance element RL in series and extracting the base charge, it is possible to prevent excessive extraction of the base charge, and the advantage of the circuit of FIG. 3, that is, the power supply voltage is directly applied to the field effect transistor. It can take advantage of the advantage of not being applied and the advantage that this circuit can directly drive a circuit of the same type as this circuit.

【００５４】また、例えば図１または図１０のように、
第１のダイオードＱＰを、ＰＮＰバイポーラ形トランジ
スタで構成され、このＰＮＰバイポーラ形トランジスタ
のエミッタをアノードとし、ベースとコレクタを接続し
これをカソードとしたダイオードに、第２のダイオード
ＱＮをＮＰＮバイポーラ形トランジスタで構成され、こ
のＮＰＮバイポーラ形トランジスタのエミッタをカソー
ドとし、ベースとコレクタを接続しこれをアノードとし
たダイオードにすると、ＱＰのオフセット電圧とＱＨの
オフセット電圧及びＱＮのオフセット電圧とＱＬのオフ
セット電圧を精度よく一致させることができる。For example, as shown in FIG. 1 or FIG.
The first diode QP is composed of a PNP bipolar transistor. The PNP bipolar transistor has an emitter as an anode, a base and a collector connected to each other and a cathode thereof, and a second diode QN as an NPN bipolar transistor. When the diode of this NPN bipolar transistor has an emitter as a cathode, a base and a collector connected to each other and an anode as an anode, an offset voltage of QP, an offset voltage of QH, an offset voltage of QN and an offset voltage of QL are obtained. Accurate matching can be achieved.

【００５５】また、電界効果形トランジスタ（ＭＰ及び
ＭＮ）を、例えば図１５のように、デプレッション形の
トランジスタ（ＭＰＤ及びＭＮＤ）にすると、電界効果
形トランジスタのオン抵抗を小さくできる。よって、Ｑ
Ｈ及びＱＬがオフからオンに切り換わる時間が短くな
り、高速化に適した回路を実現できる。図１６はこの本
発明の他の効果を定量的に示す図である。図１６は、図
３（従来）と図１５（本発明）に示す回路の遅延時間の
負荷容量依存性を回路シミュレーションで求めた結果を
示している。本図より、本発明を用いると、遅延時間
を、負荷容量が０ｐＦの時５０ｐｓから２５ｐｓへ５０
％、負荷容量が０.５ｐＦ の時１１８ｐｓから８６ｐｓ
へ２７％、負荷容量が１.０ｐＦ の時１６４ｐｓから１
２４ｐｓへ２４％低減できることがわかる。When the field-effect transistors (MP and MN) are depletion-type transistors (MPD and MND), for example, as shown in FIG. 15, the on-resistance of the field-effect transistor can be reduced. Therefore, Q
The time when H and QL are switched from off to on is reduced, and a circuit suitable for high speed operation can be realized. FIG. 16 is a diagram quantitatively showing another effect of the present invention. FIG. 16 shows the results obtained by circuit simulation of the load capacitance dependence of the delay time of the circuits shown in FIGS. 3 (conventional) and 15 (invention). According to the figure, when the present invention is used, the delay time is reduced from 50 ps to 25 ps when the load capacitance is 0 pF.
%, 118 ps to 86 ps when the load capacity is 0.5 pF
From 164 ps when the load capacity is 1.0 pF
It can be seen that 24% can be reduced to 24 ps.

【００５６】さらに、例えば、図１７のように、バイポ
ーラ形トランジスタのベースに電流を供給する手段は、
電界効果形トランジスタにデプレッション形のトランジ
スタ（ＭＰＤ及びＭＮＤ）を用いることより、バイポー
ラ形トランジスタのベースに電流を供給するようにする
と、ベースに電流を供給するために余分な素子を設ける
必要が無くなり、高集積化に適した回路を実現できる。Further, for example, as shown in FIG. 17, the means for supplying a current to the base of a bipolar transistor comprises:
By using a depletion-type transistor (MPD and MND) for the field-effect transistor, if a current is supplied to the base of the bipolar transistor, there is no need to provide an extra element for supplying a current to the base. A circuit suitable for high integration can be realized.

【００５７】[0057]

【発明の効果】本発明によれば、過渡的に流れる貫流電
流を小さくし、低消費電力化に適した半導体論理回路を
提供することができる。According to the present invention, it is possible to provide a semiconductor logic circuit suitable for low power consumption with a small transient current flowing therethrough.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第２の実施例を示す回路図。FIG. 1 is a circuit diagram showing a second embodiment of the present invention.

【図２】本発明の効果を示す特性図。FIG. 2 is a characteristic diagram showing an effect of the present invention.

【図３】従来例を示す回路図。FIG. 3 is a circuit diagram showing a conventional example.

【図４】本発明の第１の実施例を示す回路図。FIG. 4 is a circuit diagram showing a first embodiment of the present invention.

【図５】本発明の第３の実施例を示す回路図。FIG. 5 is a circuit diagram showing a third embodiment of the present invention.

【図６】本発明の第４の実施例を示す回路図。FIG. 6 is a circuit diagram showing a fourth embodiment of the present invention.

【図７】本発明の第５の実施例を示す回路図。FIG. 7 is a circuit diagram showing a fifth embodiment of the present invention.

【図８】本発明の第６の実施例を示す回路図。FIG. 8 is a circuit diagram showing a sixth embodiment of the present invention.

【図９】本発明の第７の実施例を示す回路図。FIG. 9 is a circuit diagram showing a seventh embodiment of the present invention.

【図１０】本発明の第８の実施例を示す回路図。FIG. 10 is a circuit diagram showing an eighth embodiment of the present invention.

【図１１】本発明の第９の実施例を示す回路図。FIG. 11 is a circuit diagram showing a ninth embodiment of the present invention.

【図１２】本発明の第１０の実施例を示す回路図。FIG. 12 is a circuit diagram showing a tenth embodiment of the present invention.

【図１３】本発明の第１１の実施例を示す回路図。FIG. 13 is a circuit diagram showing an eleventh embodiment of the present invention.

【図１４】本発明の第１２の実施例を示す回路図。FIG. 14 is a circuit diagram showing a twelfth embodiment of the present invention.

【図１５】本発明の第１３の実施例を示す回路図。FIG. 15 is a circuit diagram showing a thirteenth embodiment of the present invention.

【図１６】本発明の他の効果を示す特性図。FIG. 16 is a characteristic diagram showing another effect of the present invention.

【図１７】本発明の第１４の実施例を示す回路図。FIG. 17 is a circuit diagram showing a fourteenth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

ＱＨ，ＱＬ…バイポーラ形トランジスタ、ＭＰ，ＭＮ，
ＭＨ，ＭＬ…電界効果形トランジスタ、ＶＣＣ，ＶＥＥ
…電源電圧、ＩＮ…入力、ＯＵＴ…出力、ＱＰ，ＱＮ…
ダイオード、Ｉ…電流源、ＭＰＤ，ＭＮＤ…デプレッシ
ョン形電界効果形トランジスタ。QH, QL: bipolar transistor, MP, MN,
MH, ML: Field effect transistor, VCC, VEE
... power supply voltage, IN ... input, OUT ... output, QP, QN ...
Diode, I: current source, MPD, MND: depletion type field effect transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 久幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 渡辺 篤雄 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/08 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hisayuki Higuchi 1-280 Higashi Koigakubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. In the laboratory (72) Inventor Kazuo Kanaya 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi Central Research Laboratory, Inc. ) Inventor Kenichi Ohata 3681 Hayano, Mobara-shi, Chiba Prefecture, Hitachi Device Engineering Co., Ltd. (72) Inventor Takeshi Kusunoki 3681-Hayano, Mobara-shi, Chiba Prefecture, Hitachi Device Engineering Co., Ltd. . ⁷ , DB name) H03K 19/08

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】エミッタを第１の電圧源に、コレクタを出
力端子に接続したＰＮＰバイポーラ形トランジスタと、 エミッタを第２の電圧源に、コレクタを出力端子に接続
したＮＰＮバイポーラ形トランジスタと、 ソースを上記ＰＮＰバイポーラ形トランジスタのベース
に、ドレインを上記出力端子に、ゲートを入力端子に接
続した第１の電界効果形トランジスタと、 ソースを上記ＮＰＮバイポーラ形トランジスタのベース
に、ドレインを上記出力端子に、ゲートを上記入力端子
に接続した第２の電界効果形トランジスタとを有し、 上記ＰＮＰおよびＮＰＮバイポーラ形トランジスタのベ
ースに電流を供給する手段を有する半導体論理回路にお
いて、 上記ＰＮＰ及びＮＰＮバイポーラ形トランジスタの過剰
ベース電荷を引き抜く手段を設けたことを特徴とする半
導体論理回路。A PNP bipolar transistor having an emitter connected to a first voltage source and a collector connected to an output terminal; an NPN bipolar transistor having an emitter connected to a second voltage source and a collector connected to an output terminal; A first field-effect transistor having a drain connected to the output terminal, a gate connected to the input terminal, a source connected to the base of the NPN bipolar transistor, and a drain connected to the output terminal. A second field effect transistor having a gate connected to the input terminal, and a means for supplying a current to the bases of the PNP and NPN bipolar transistors, wherein the PNP and NPN bipolar transistors are provided. For removing excess base charge Semiconductor logic circuit according to claim and. 【請求項２】請求項１において、上記ＰＮＰバイポーラ
形トランジスタの過剰ベース電荷を引き抜く手段は、上
記ＰＮＰバイポーラ形トランジスタのベースと上記第１
の電圧源との間に第１のダイオードと電界効果形トラン
ジスタとを直列接続することにより、また、上記ＮＰＮ
バイポーラ形トランジスタの過剰ベース電荷を引き抜く
手段は、上記ＮＰＮバイポーラ形トランジスタのベース
と前記第２の電圧源との間に第２のダイオードと電界効
果形トランジスタとを直列接続することにより、上記ベ
ース電荷を引き抜くものである半導体論理回路。2. A device according to claim 1, wherein said means for extracting excess base charge of said PNP bipolar transistor comprises: a base connected to said PNP bipolar transistor;
The first diode and the field effect transistor are connected in series between the NPN voltage source and the NPN
The means for extracting the excess base charge of the bipolar transistor is provided by connecting a second diode and a field effect transistor in series between the base of the NPN bipolar transistor and the second voltage source. A semiconductor logic circuit that extracts 【請求項３】請求項１において、上記ＰＮＰバイポーラ
形トランジスタの過剰ベース電荷を引き抜く手段は、上
記ＰＮＰバイポーラ形トランジスタの上記ベースと第１
の電圧源との間に第１のダイオードと抵抗素子とを直列
接続することにより、また、上記ＮＰＮバイポーラ形ト
ランジスタの過剰ベース電荷を引き抜く手段は、上記Ｎ
ＰＮバイポーラ形トランジスタのベースと上記第２の電
圧源との間に第２のダイオードと抵抗素子とを直列接続
することにより、上記ベース電荷を引き抜くものである
半導体論理回路。3. The PNP bipolar transistor according to claim 1, wherein said means for extracting excess base charge of said PNP bipolar transistor comprises:
Means for extracting excess base charge of the NPN bipolar transistor by connecting a first diode and a resistance element in series with the voltage source of the NPN bipolar transistor.
A semiconductor logic circuit for extracting a base charge by connecting a second diode and a resistor in series between a base of a PN bipolar transistor and the second voltage source. 【請求項４】請求項２または３において、上記第１のダ
イオードは上記ＰＮＰバイポーラ形トランジスタで構成
され、上記ＰＮＰバイポーラ形トランジスタのエミッタ
をアノードとし、ベースとコレクタを接続しこれをカソ
ードとしたダイオードであり、 上記第２のダイオードは上記ＮＰＮバイポーラ形トラン
ジスタで構成され、上記ＮＰＮバイポーラ形トランジス
タのエミッタをカソードとし、ベースとコレクタを接続
しこれをアノードとしたダイオードである半導体論理回
路。4. The diode according to claim 2, wherein said first diode comprises said PNP bipolar transistor, wherein said PNP bipolar transistor has an emitter as an anode, a base and a collector connected to each other, and a cathode as a cathode. Wherein the second diode is constituted by the NPN bipolar transistor, and the emitter of the NPN bipolar transistor is a cathode, the base and the collector are connected, and the diode is an anode. 【請求項５】請求項１において、上記第１の電界効果形
トランジスタおよび上記第２の電界効果形トランジスタ
はデプレッション形のトランジスタである半導体論理回
路。5. The semiconductor logic circuit according to claim 1, wherein said first field effect transistor and said second field effect transistor are depletion type transistors. 【請求項６】請求項１において、上記バイポーラ形トラ
ンジスタのベースに電流を供給する手段は、上記第一の
電界効果形トランジスタおよび上記第２の電界効果形ト
ランジスタにデプレッション形のトランジスタを用いる
半導体論理回路。6. A semiconductor logic device according to claim 1, wherein said means for supplying a current to the base of said bipolar transistor uses a depletion type transistor as said first field effect transistor and said second field effect transistor. circuit.