JP3080519B2 - Disc playback device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ディスク再生装置、特
に、ディジタルオーディオディスクのような主情報とし
ての音声信号と共に時間情報等のサブコードが記録され
たディスクをＮ倍速動作で再生可能としたディスク再生
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a disk reproducing apparatus, in particular, a disk in which a subcode such as time information is recorded together with an audio signal as main information, such as a digital audio disk, can be reproduced at N times speed operation. Disc playback
Related to the device .

【０００２】[0002]

【従来の技術】Ｎ倍速再生を行ない、ディスクの再生時
に外力等によって不慮に情報読取手段が移動させられた
ことによって間欠的なアクセスを行なう再生処理として
は、例えば特開昭６２−１５０５６０号公報に開示され
るように、コンパクトディスク（ＣＤ）から再生された
ディジタルオーディオデータをメモリに書き込み、トラ
ック飛びが発生した時点から情報読取手段をトラック飛
び以前の位置に移動させる間、メモリでディスクからの
再生データの書込みを停止して標本化周波数の一定周期
で読み出すようにしたものが知られている。これによる
と、ディジタル・アナログ変換される再生データは不連
続となることはなく、連続に再生できるようになされて
いる。2. Description of the Related Art Japanese Patent Application Laid-Open No. Sho 62-150560 discloses a reproduction process in which N-times speed reproduction is performed, and intermittent access is performed when an information reading means is accidentally moved by an external force or the like during reproduction of a disc. As disclosed in Japanese Patent Application Laid-Open No. H11-284, while digital audio data reproduced from a compact disk (CD) is written into a memory and the information reading means is moved to a position before the track jump from the time when the track jump occurs, the data is read from the disk by the memory. There is known a technique in which writing of reproduction data is stopped and reading is performed at a constant period of a sampling frequency. According to this, reproduction data to be converted from digital to analog is not discontinuous, and can be reproduced continuously.

【０００３】[0003]

【発明が解決しようとする課題】上記従来技術では、情
報読取手段が不慮に移動させられてから正規の位置に戻
るまでの間、ノイズの発生や再生の一時中断といった異
常再生状態は生ずることがないが、再生データを正確に
連続的につなげるためのデータ管理に関して配慮がされ
ていなかった。即ち、時間情報のサブコードは、ディス
クの読取り位置に対応させるため、読取りタイミングで
出力されるが、再生音声データは、ディスクの回転むら
を吸収するため、一旦メモリに書き込まれ、水晶発振器
からの一定周波数のクロックで規定されるタイミングで
読み出されることから、サブコードと音声データの間に
一対一の正確な対応が付けられなくなる。In the above-mentioned prior art, an abnormal reproduction state such as generation of noise or a temporary suspension of reproduction may occur during a period from when the information reading means is accidentally moved to when it returns to a normal position. However, no consideration was given to data management for accurately and continuously connecting reproduced data. That is, the sub-code of the time information is output at the read timing in order to correspond to the read position of the disk, but the reproduced audio data is once written to the memory to absorb the uneven rotation of the disk, and is read from the crystal oscillator. Since the sub-code and the audio data are read at the timing specified by the clock of the constant frequency, an accurate one-to-one correspondence cannot be provided.

【０００４】本発明の目的は、かかる問題を解消し、再
生されたサブコードと音声データを正確に一対一に対応
させることができ、この結果、かかる音声データとサブ
コードを用いてデータを正確に連続的につなげることが
できるようにしたディスク再生装置を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to solve such a problem and make it possible to exactly correspond one-to-one correspondence between reproduced sub-codes and audio data. As a result, accurate data can be obtained by using such audio data and sub-codes. It is an object of the present invention to provide a disk reproducing apparatus which can be continuously connected to a disc .

【０００５】[0005]

【０００６】[0006]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ディジタル情報データ及び制御情報が記
録されているディスクから上記ディジタル情報データ及
び上記制御情報を読み取るピックアップと、上記ピック
アップの読取位置を制御する第１の制御手段と、上記ピ
ックアップから読み出した上記ディジタル情報データ及
び上記制御情報を復調及び誤り訂正などの再生処理し、
上記ディジタル情報データと上記制御情報とを、これら
間の対応関係を維持したまま、出力するとともに、上記
復調した上記制御情報を、上記再生処理を行なわずに、
上記第１の制御手段に出力する信号処理手段と、上記信
号処理手段から出力される上記ディジタル情報データと
上記制御情報とを、これら間の対応関係を維持したま
ま、記憶する記憶手段と、上記記憶手段に記憶される上
記制御情報を用いて、上記ディジタル情報データの上記
記憶手段への書込みを制御するとともに上記ディジタル
情報データを上記記憶手段から出力するように制御する
第２の制御手段とを備え、上記第１の制御手段が上記再
生処理を行なっていない上記制御情報を用いて上記ピッ
クアップの読取位置を制御する構成とするものである。 In order to achieve the above object , the present invention provides a method for recording digital information data and control information.
The digital information data and
And a pickup for reading the control information and the pick
First control means for controlling an up reading position;
Digital information data and
And demodulate and reproduce the above control information such as error correction,
The digital information data and the control information are
While maintaining the correspondence between
The demodulated control information, without performing the reproduction process,
Signal processing means for outputting to the first control means;
Digital information data output from the signal processing means and
The above-mentioned control information is maintained while maintaining the correspondence between them.
A storage unit for storing the information;
Using the control information, the digital information data
It controls writing to the storage means and
Control to output information data from the storage means
Second control means, wherein the first control means controls the
Using the above control information that has not been subjected to raw processing,
It is configured to control the reading position of the backup.

【０００７】[0007]

【０００８】[0008]

【作用】信号処理手段から出力されて記憶手段に記憶さ
れるディジタル情報データと制御情報とはこれら間の対
応関係がそのまま維持され、第２の制御手段が記憶手段
に記憶される前のこの制御情報を用いて記憶手段の書込
制御するものであるから、記憶手段に書き込まれるディ
ジタル情報データが常に分かることになる。従って、オ
ーバーフローや針飛びなどによって記憶手段での書込み
が停止した場合には、記憶手段に最後に書き込まれたデ
ィジタル情報データを確認することができ、書込みが再
開した場合でも、書込み開始後のディジタル情報データ
を前回の最後に書き込まれたディジタル情報データに続
けることが可能となる。 The output from the signal processing means is stored in the storage means.
Digital information data and control information
Response is maintained as it is, and the second control means is a storage means.
Using this control information before being stored in the storage means
Control, so the directory written in the storage means
Digital information data will always be known. Therefore,
-Writing in storage means by bar flow, needle jump, etc.
Stops, the last data written to the storage means
Digital information data can be checked, and
Even if it is opened, the digital information data
To the last digital information data written last time.
Can be removed.

【０００９】また、第１の制御手段は、ピックアップの
ディスクでの読取位置を制御するために、信号処理手段
で上記の再生処理がなされないで出力される制御情報を
用いているので、ピックアップの読取位置を即座に検出
することができて、例えば、記憶手段での動作などに対
応した読取位置の制御が迅速かつ確実に行なわれること
になる。 Further, the first control means includes a pickup
Signal processing means for controlling the reading position on the disk
Control information that is output without performing the above-mentioned playback processing.
Use for immediate detection of the reading position of the pickup
For example, for operations with storage means.
Quick and reliable control of the appropriate reading position
become.

【００１０】[0010]

【００１１】[0011]

【実施例】以下、本発明の実施例を、コンパクトディス
ク（ＣＤ）の再生装置を例に、図面により説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings, taking a compact disc (CD) reproducing apparatus as an example.

【００１２】図１は本発明によるディスク再生装置の一
実施例を示すブロック図であって、１はディスク、２は
モータ、３はピックアップサーボ回路、３’はモータサ
ーボ回路、４はピックアップ、５はプリアンプ、８は時
間情報を含むサブコード、１３はアクセスデータ、１４
はＣＤ信号処理回路、１５はＲＡＭ、１６はアドレス情
報、１７は出力データ、１８は時間情報検出部、１９は
アドレス制御回路、２０はオーバーフロー／アンダーフ
ロー情報、２１はシステム制御マイコン、２２，２３は
間欠アクセス情報、２４は読出し情報、４２は読出しク
ロック、４４は読出しクロック生成回路、４５は読出し
クロック生成回路、４６は切替信号、６１は書込みアド
レス生成用クロックである。FIG. 1 is a block diagram showing an embodiment of a disk reproducing apparatus according to the present invention, wherein 1 is a disk, 2 is a motor, 3 is a pickup servo circuit, 3 'is a motor servo circuit, 4 is a pickup, 5 Is a preamplifier, 8 is a subcode including time information, 13 is access data, 14
Is a CD signal processing circuit, 15 is a RAM, 16 is address information, 17 is output data, 18 is a time information detector, 19 is an address control circuit, 20 is overflow / underflow information, 21 is a system control microcomputer, and 22 and 23. Is intermittent access information, 24 is read information, 42 is a read clock, 44 is a read clock generation circuit, 45 is a read clock generation circuit, 46 is a switching signal, and 61 is a write address generation clock.

【００１３】ＣＤから再生されるディジタル信号には、
オーディオディジタルデータのほかに、サブコード８が
含まれている。このサブコード８では、図２に示すよう
に、フレーム同期信号直後のエリアにＰ〜Ｗの８チャネ
ルが割り当てられ、サブコード用同期信号Ｓ０，Ｓ１を
含んで９８フレームで完結する。サブコード８のうちの
Ｑチャネルは、時間情報や制御信号が記録されている上
に、高い信頼性で再生できるようにするために、誤り検
出符号が付加されている。Digital signals reproduced from a CD include:
A subcode 8 is included in addition to the audio digital data. In the subcode 8, as shown in FIG. 2, eight channels P to W are allocated to the area immediately after the frame synchronization signal, and the subcode 8 is completed in 98 frames including the subcode synchronization signals S0 and S1. In the Q channel of the subcode 8, time information and control signals are recorded, and an error detection code is added to enable high-reliability reproduction.

【００１４】図１において、モータ２によってディスク
１を標準速（通常再生）時のＮ倍の速度で回転させ、ピ
ックアップサーボ回路３で制御されるピックアップ４に
よってディスク１からデータが読み出される。この再生
データはプリアンプ５を介してＣＤ信号処理回路１４に
供給され、処理されて時間情報を含むサブコード８が付
加されたオーディオデータが、アクセスデータ１３とし
て、標準速時の出力レートのＮ倍の出力レートで出力さ
れる。In FIG. 1, the disk 1 is rotated at N times the speed of a standard speed (normal reproduction) by a motor 2, and data is read from the disk 1 by a pickup 4 controlled by a pickup servo circuit 3. The reproduced data is supplied to the CD signal processing circuit 14 via the preamplifier 5, and the processed audio data to which the sub-code 8 including the time information is added is used as the access data 13 as N times the output rate at the standard speed. Output at the output rate.

【００１５】ＣＤ信号処理回路１４からは、また、再生
データに同期した書込みアドレス生成用クロック６１と
サブコード８が出力され、書込みアドレス生成用クロッ
ク６１はアクセスデータ１３とともにアドレス制御回路
１９に、サブコード８はシステム制御マイコン２１に夫
々供給される。The CD signal processing circuit 14 outputs a write address generation clock 61 and a subcode 8 in synchronization with the reproduction data. The write address generation clock 61 is transmitted to the address control circuit 19 together with the access data 13 by the subaddress 8. The codes 8 are supplied to the system control microcomputer 21 respectively.

【００１６】かかるＮ倍の出力レートのアクセスデータ
１３は、アドレス制御回路１９によって制御されるＲＡ
Ｍ１５に書き込まれ、読み出される。このときのＲＡＭ
１５のアドレス情報１６として、アドレス制御回路１９
により、書込みアドレスがＣＤ信号処理回路１４からの
書込みアドレス生成用クロック６１から生成され、ま
た、読出しアドレスが標準速用の読出しクロック生成回
路４４からの読出しクロック４２から生成される。従っ
て、ＲＡＭ１５では、標準速のＮ倍速で書込みが行なわ
れ、標準速（１倍速）の出力レートで読出しが行なわれ
る。The access data 13 having the N-times output rate is supplied to the RA controlled by the address control circuit 19.
It is written to and read from M15. RAM at this time
15 as address information 16, an address control circuit 19
Thus, the write address is generated from the write address generation clock 61 from the CD signal processing circuit 14, and the read address is generated from the read clock 42 from the standard speed read clock generation circuit 44. Therefore, in the RAM 15, writing is performed at N times the standard speed and reading is performed at the standard (1 ×) output rate.

【００１７】ここで、アドレス制御回路１９とその周辺
回路について説明する。Here, the address control circuit 19 and its peripheral circuits will be described.

【００１８】アドレス制御回路１９では、ＲＡＭ１５の
書込みアドレス・読出しアドレスであるアドレス情報１
６が生成される。ディスク１が音声ディスクである場
合、システム制御マイコン２１はサブコード８から再生
信号が音声データであると判断し、切替信号４６によ
り、標準速の読出しクロック生成回路４４を選択して標
準速の読出しクロックがアドレス制御回路１９に供給さ
れるようにする。アドレス制御回路１９では、この標準
速の読出しクロックに基づいて読出しアドレスが生成さ
れる。従って、ＣＤ信号処理回路１４からＮ倍の出力レ
ートで出力されてＲＡＭ１５に書き込まれたアクセスデ
ータ１３は、このＲＡＭ１５から標準速のレートで読み
出される。In the address control circuit 19, address information 1 which is a write address / read address of the RAM 15 is stored.
6 is generated. When the disk 1 is an audio disk, the system control microcomputer 21 determines from the subcode 8 that the reproduced signal is audio data, selects the standard speed read clock generation circuit 44 by the switching signal 46, and reads the standard speed read clock. The clock is supplied to the address control circuit 19. The address control circuit 19 generates a read address based on the standard speed read clock. Therefore, the access data 13 output from the CD signal processing circuit 14 at an N-fold output rate and written in the RAM 15 is read out from the RAM 15 at a standard rate.

【００１９】ところで、ＣＤ信号処理回路１４はＮ倍速
動作し、ＲＡＭ１５に書き込むタイミングは標準速のＮ
倍の速度であるが、ＲＡＭ１５から音声データを読み出
すタイミングが標準速（１倍速）であるため、そのまま
では、ＲＡＭ１５から全データを読み出す前にＲＡＭ１
５がオーバーフローとなってしまう。そこで、時間情報
検出部１８を含むアドレス制御回路１９とシステム制御
マイコン２１により、かかるオーバーフローを防止する
ための書込み／読出し制御が行なわれる。The CD signal processing circuit 14 operates at N times speed, and the timing of writing to the RAM 15 is N times normal speed.
Although the speed is twice as fast, the timing for reading the audio data from the RAM 15 is the standard speed (1 × speed).
5 overflows. Therefore, the address control circuit 19 including the time information detecting section 18 and the system control microcomputer 21 perform write / read control for preventing such overflow.

【００２０】即ち、アドレス制御回路１９の時間情報検
出部１８は、アクセスデータ１３をもとに書込み時の時
間情報の検出を行ない、これとシステム制御マイコン２
１からのディスクの読出し情報２４とを用いてＲＡＭ１
５での書込み時の時間情報と読出し時の時間情報との時
間差情報を検出し、この時間差情報の検出結果をもとに
ＲＡＭ１５がオーバーフローしたか否か、アンダーフロ
ーしたか否かを監視する。そして、アドレス制御回路１
９は、ＲＡＭ１５がオーバーフローしたことを検出する
と、ＲＡＭ１５への書込みを禁止する書込み情報４１を
出力してＲＡＭ１５の書込みを停止させ、オーバーフロ
ー情報２０をシステム制御マイコン２１に供給する。シ
ステム制御マイコン２１はこのオーバーフロー情報２０
と書込み禁止時点での時間情報を用いて間欠アクセス情
報２２，２３を生成し、これらを夫々ピックアップサー
ボ回路３とモータサーボ回路３’とに供給する。これに
より、ピックアップサーボ回路３はピックアップ４をデ
ィスク１上の次につなぐデータ位置まで移動させる。That is, the time information detecting section 18 of the address control circuit 19 detects the time information at the time of writing based on the access data 13.
RAM 1 using the disk read information 24 from
5, the time difference information between the time information at the time of writing and the time information at the time of reading is detected, and based on the detection result of the time difference information, it is monitored whether the RAM 15 overflows or underflows. And the address control circuit 1
9 detects that the RAM 15 has overflowed, outputs write information 41 for inhibiting writing to the RAM 15, stops writing to the RAM 15, and supplies overflow information 20 to the system control microcomputer 21. The system control microcomputer 21 uses the overflow information 20
And the intermittent access information 22 and 23 are generated using the time information at the time of the write prohibition and are supplied to the pickup servo circuit 3 and the motor servo circuit 3 ', respectively. As a result, the pickup servo circuit 3 moves the pickup 4 to the next data position on the disk 1 to be connected.

【００２１】ＲＡＭ１５がアンダーフローしたことを検
出すると、アドレス制御回路１９はＲＡＭ１５への書込
み禁止を解除する書込み情報４１を出力し、ディスク１
への再アクセスのためのアンダーフロー情報２０をシス
テム制御マイコン２１に出力する。これにより、ピック
アップ４はディスク１から次につなぐデータを読み取
り、ＣＤ信号処理回路１４を介してＲＡＭ１５に再度書
き込ませる。When detecting that the RAM 15 underflows, the address control circuit 19 outputs write information 41 for canceling the write-protection to the RAM 15, and
Underflow information 20 for re-accessing the system is output to the system control microcomputer 21. As a result, the pickup 4 reads data to be subsequently connected from the disk 1 and writes the data to the RAM 15 again via the CD signal processing circuit 14.

【００２２】このように、この実施例では、ＣＤ信号処
理回路１４から標準速のＮ倍の出力レートで出力される
アクセスデータ１３を一旦ＲＡＭ１５に記憶し、読出し
は標準速で行なうようにＲＡＭ１５の書込み／読出しを
制御することにより、システムのＮ倍速動作速度と出力
データの標準速出力速度との間の時間差を吸収でき、出
力データを連続して再生することができる。As described above, in this embodiment, the access data 13 output from the CD signal processing circuit 14 at an output rate N times the standard speed is temporarily stored in the RAM 15 and read out from the RAM 15 so that reading is performed at the standard speed. By controlling the writing / reading, the time difference between the N-times operating speed of the system and the standard output speed of the output data can be absorbed, and the output data can be continuously reproduced.

【００２３】次に、図３により、図１におけるＣＤ信号
処理回路１４について説明する。但し、図３において、
６は復調回路、７は音声データ、９はデータバス、１０
はアドレス制御回路２、１１はＲＡＭ、１２は音声デー
タ処理回路であり、図１に対応する部分には同一符号を
つけて重複する説明を省略する。Next, the CD signal processing circuit 14 in FIG. 1 will be described with reference to FIG. However, in FIG.
6 is a demodulation circuit, 7 is audio data, 9 is a data bus, 10
, Address control circuits 2 and 11 are RAMs, and 12 is an audio data processing circuit. The parts corresponding to those in FIG.

【００２４】図３において、プリアンプ５から供給され
る再生データは復調回路６で復調され、音声データ７と
サブコード８とに分離される。サブコード８はそのまま
ＣＤ信号処理回路１４から出力される。In FIG. 3, reproduction data supplied from a preamplifier 5 is demodulated by a demodulation circuit 6 and separated into audio data 7 and a subcode 8. The subcode 8 is output from the CD signal processing circuit 14 as it is.

【００２５】音声データ７は、ディスク１の回転むらに
よるジッタ吸収と音声データ処理回路１２による誤り訂
正処理及びデインターリーブ処理のために、アドレス制
御回路１０の制御のもと、データバス９を通ってＲＡＭ
１１に書き込まれる。このとき、サブコード８もデータ
バス９を通ってＲＡＭ１１に書き込まれる。ＲＡＭ１１
に書き込まれた音声データ７とサブコード８とは、アド
レス制御回路１０の制御のもとにＲＡＭ１１から読み出
され、音声データ７は、音声データ処理回路１２で補間
処理された後、サブコード８が付加され、アクセスデー
タ１３としてＣＤ信号処理回路１４から出力される。The audio data 7 passes through the data bus 9 under the control of the address control circuit 10 in order to absorb jitter due to uneven rotation of the disk 1 and to perform error correction processing and deinterleave processing by the audio data processing circuit 12. RAM
11 is written. At this time, the subcode 8 is also written to the RAM 11 through the data bus 9. RAM11
The audio data 7 and the sub-code 8 written in the sub-code 8 are read out from the RAM 11 under the control of the address control circuit 10, and the audio data 7 is interpolated by the audio data processing circuit 12, and then the sub-code 8 Are output from the CD signal processing circuit 14 as access data 13.

【００２６】このときの図３でのアドレス制御回路１０
の動作を図４を用いて説明する。但し、同図において、
２５は書込みアドレス生成回路、２６は書込みアドレ
ス、２７は読出しアドレス生成回路、２８は読出しアド
レス、２９はアドレス監視回路、３０はアドレス切替回
路であり、図３に対応する部分には同一符号をつけて重
複する説明を省略する。At this time, the address control circuit 10 in FIG.
Will be described with reference to FIG. However, in the figure,
25 is a write address generation circuit, 26 is a write address, 27 is a read address generation circuit, 28 is a read address, 29 is an address monitoring circuit, 30 is an address switching circuit, and portions corresponding to those in FIG. And a duplicate description will be omitted.

【００２７】ＲＡＭ１１に書き込むための書込みアドレ
ス２６は再生データに同期した再生系のクロックから書
込みアドレス生成回路２５によって生成され、ＲＡＭ１
１から読み出すための読出しアドレス２８は水晶発振器
（図示せず）によるクロックから読出しアドレス生成回
路２７によって生成される。従来、サブコード８は、デ
ィスク１での読取り位置に対応させるため、ＲＡＭ１１
には書き込まれず、ディスク１の読取りタイミングで出
力されていたが、この実施例では、音声データ７と同様
に、サブコード８もデータバス９からＲＡＭ１１に書き
込まれ、読み出される。このとき、書込みアドレス２６
と読出しアドレス２８はアドレス切替回路３０で切り替
えられる。また、アドレス監視回路２９によって±４フ
レームの間隔を保たれ、ディスク１の回転むらを吸収す
るようにしている。A write address 26 for writing to the RAM 11 is generated by a write address generation circuit 25 from a reproduction system clock synchronized with the reproduction data.
A read address 28 for reading from 1 is generated by a read address generation circuit 27 from a clock by a crystal oscillator (not shown). Conventionally, the subcode 8 is stored in the RAM 11 in order to correspond to the reading position on the disk 1.
Although the subcode 8 is not written to the RAM 1 and is output at the read timing of the disk 1, in this embodiment, the subcode 8 is also written to the RAM 11 from the data bus 9 and read like the audio data 7. At this time, the write address 26
And the read address 28 are switched by the address switching circuit 30. The address monitoring circuit 29 keeps an interval of ± 4 frames to absorb uneven rotation of the disk 1.

【００２８】こうしてＣＤ信号処理回路１４で得られた
アクセスデータ１３は、図３において、アドレス制御回
路１９に供給され、その時間情報検出部１８で時間情報
が検出されてＲＡＭ１５の容量分書き込み、また、その
書込みを停止させる。また、この時間情報検出部１８で
は、アクセスデータ１３とディスクの読出し情報２４を
もとに各時間差情報が検出され、この時間差情報の検出
結果をもとに、ＲＡＭ１５のオーバーフロー／アンダー
フローを監視しながら、次につなぐデータのアドレスを
検出し、ディスク１への再アクセスのためのオーバーフ
ロー／アンダーフロー情報２０をシステム制御マイコン
２１に出力する。The access data 13 thus obtained by the CD signal processing circuit 14 is supplied to an address control circuit 19 in FIG. 3, and the time information detecting section 18 detects the time information, and writes the time information by the capacity of the RAM 15; , Stop the writing. The time information detecting section 18 detects each time difference information based on the access data 13 and the read information 24 of the disk, and monitors the overflow / underflow of the RAM 15 based on the detection result of the time difference information. While detecting the address of the data to be connected next, the overflow / underflow information 20 for re-accessing the disk 1 is output to the system control microcomputer 21.

【００２９】このときのアドレス制御回路１９の動作を
図５を用いて説明する。但し、同図において、３１は時
間情報検出回路、３２は時間情報、３３は書込みアドレ
ス生成回路、３４は時間情報検出回路、３５は時間情
報、３６は読出しアドレス生成回路、３７は差分検出回
路、３８は差分情報、３９はオーバーフロー／アンダー
フロー検出回路、４０は書込み制御回路、４１は書込み
情報である。The operation of the address control circuit 19 at this time will be described with reference to FIG. However, in the figure, 31 is a time information detection circuit, 32 is time information, 33 is a write address generation circuit, 34 is a time information detection circuit, 35 is time information, 36 is a read address generation circuit, 37 is a difference detection circuit, 38 is difference information, 39 is an overflow / underflow detection circuit, 40 is a write control circuit, and 41 is write information.

【００３０】時間情報検出部１８では、時間情報検出回
路３１により、ＣＤ信号処理回路１４から出力されるア
クセスデータ１３から時間情報が検出され、また、シス
テム制御マイコン２１からのディスクの読出し情報２４
をもとに読出しクロック４２のレートで生成されるＲＡ
Ｍ１５の読出しアドレスが読出しアドレス生成回路３６
で生成され、この読出しアドレスから音声出力時の時間
情報３５が時間情報検出回路３４で検出される。時間情
報検出回路３１で検出された時間情報３２は書込みアド
レス生成回路３３に供給され、書込みアドレス生成用ク
ロック６１のレートでＲＡＭ１５の書込みアドレスが生
成される。これら書込みアドレスと読出しアドレスとは
アドレス切替回路３０’で切り替えられ、アドレス情報
１６としてＲＡＭ１５に供給される。In the time information detecting section 18, the time information detecting circuit 31 detects time information from the access data 13 output from the CD signal processing circuit 14, and reads the disk read information 24 from the system control microcomputer 21.
Generated at the rate of read clock 42 based on
The read address of M15 is read address generation circuit 36.
The time information 35 at the time of audio output is detected by the time information detection circuit 34 from the read address. The time information 32 detected by the time information detection circuit 31 is supplied to the write address generation circuit 33, and the write address of the RAM 15 is generated at the rate of the write address generation clock 61. The write address and the read address are switched by the address switching circuit 30 ′, and are supplied to the RAM 15 as address information 16.

【００３１】さらに、時間情報検出回路３１で検出され
た時間情報３２と時間情報検出回路３４で生成された時
間情報３５との差分が差分検出回路３７で検出され、Ｒ
ＡＭ１５の書込みアドレスと読出しアドレスの差分情報
３８としてオーバーフロー／アンダーフロー検出回路３
９に供給される。オーバーフロー／アンダーフロー検出
回路３９では、この差分情報３８からＲＡＭ１５のオー
バーフロー／アンダーフローが検出され、ＲＡＭ１５の
オーバーフロー／アンダーフロー情報２０として、図３
のシステム制御マイコン２１に供給されるとともに、書
込み制御回路４０に供給され、ＲＡＭ１５がオーバーフ
ローした場合にその書込みを禁止させるための書込み情
報４１を出力する。Further, a difference between the time information 32 detected by the time information detection circuit 31 and the time information 35 generated by the time information detection circuit 34 is detected by a difference detection circuit 37, and R
Overflow / underflow detection circuit 3 as difference information 38 between write address and read address of AM 15
9. The overflow / underflow detection circuit 39 detects the overflow / underflow of the RAM 15 from the difference information 38 and generates the overflow / underflow information 20 of the RAM 15 as shown in FIG.
Is supplied to a write control circuit 40, and outputs write information 41 for prohibiting writing when the RAM 15 overflows.

【００３２】このオーバーフロー／アンダーフロー情報
２０と書込み禁止時点での時間情報３２とを用いて、シ
ステム制御マイコン２１は間欠アクセス情報２２，２３
を出力し、この間欠アクセス情報２２に基づいてピック
アップサーボ回路３はピックアップ４を次につなぐデー
タ位置まで移動させる。The system control microcomputer 21 uses the overflow / underflow information 20 and the time information 32 at the time of write prohibition to make the intermittent access information 22, 23.
The pickup servo circuit 3 moves the pickup 4 to the next data position to be connected based on the intermittent access information 22.

【００３３】また、オーバーフロー／アンダーフロー検
出回路３９で差分情報３８からＲＡＭ１５のアンダーフ
ローが検出された場合には、書込み制御回路４０は書込
み禁止解除のための書込み情報４１を出力し、また、ピ
ックアップ４は次につなぐデータをディスク１から再生
し、その再生データを上記のようにＲＡＭ１５に再度書
き込ませる。When the overflow / underflow detection circuit 39 detects the underflow of the RAM 15 from the difference information 38, the write control circuit 40 outputs the write information 41 for canceling the write prohibition, 4 reproduces the data to be subsequently connected from the disk 1 and causes the reproduced data to be written into the RAM 15 again as described above.

【００３４】このように、この実施例では、ＣＤ信号処
理回路１４から出力される音声データに時間情報が付加
されているので、データのつなぎ点を正確に検出するこ
とができ、また、ＲＡＭ１５で時間差吸収を行なうた
め、出力データは連続に再生されることになる。As described above, in this embodiment, since the time information is added to the audio data output from the CD signal processing circuit 14, the connection point of the data can be accurately detected. In order to perform the time difference absorption, the output data is continuously reproduced.

【００３５】図６はＣＤ−ＲＯＭの再生装置としての本
発明によるディスク再生装置の他の実施例を示すブロッ
ク図であって、４３はＣＤ−ＲＯＭ信号処理回路であ
り、図１，図３に対応する部分には同一符号をつけて重
複する説明を省略する。FIG. 6 is a block diagram showing another embodiment of the disk reproducing apparatus according to the present invention as a CD-ROM reproducing apparatus. Reference numeral 43 denotes a CD-ROM signal processing circuit. Corresponding parts are denoted by the same reference numerals, and redundant description is omitted.

【００３６】この実施例は、ＣＤ−ＲＯＭのデータベー
スとしての利用価値を踏まえ、データを取り扱う場合に
は、２倍速でデータを出力可能に構成している。一方、
この実施例で音楽データを記録したＣＤを再生する場合
には、信号処理部は２倍速動作を行ない、出力データは
標準速で得られるようにしている。また、ＣＤ−ＲＯＭ
はデータをセクタ単位で管理するシステムであり、１セ
クタは９８フレームで構成される。そこで、ＣＤ−ＲＯ
ＭでＣＤを標準再生するためには、ＣＤの再生データに
対してセクタ番号に類する信号を付加する必要がある。This embodiment is configured to output data at double speed when handling data, based on the utility of the CD-ROM as a database. on the other hand,
In the case of reproducing a CD on which music data is recorded in this embodiment, the signal processing section operates at a double speed so that output data can be obtained at a standard speed. CD-ROM
Is a system for managing data in sector units, and one sector is composed of 98 frames. So, CD-RO
In order to perform standard reproduction of a CD by M, it is necessary to add a signal similar to a sector number to reproduction data of the CD.

【００３７】以下、図６に示す実施例の動作を図７を用
いて説明する。The operation of the embodiment shown in FIG. 6 will be described below with reference to FIG.

【００３８】ディスク１がＣＤ−ＲＯＭとしてのデータ
ディスクである場合、システム制御マイコン２１はＣＤ
信号処理回路１４からのサブコード８によって再生信号
がデータディスク１からのデータであると判断し、切替
信号４６によって２倍速用の読出しクロック生成回路４
５からの読出しクロック４２を選択して、図７（ａ）に
示すように、ＲＡＭ１５から２倍速で出力データ１７が
得られるようにする。When the disk 1 is a data disk as a CD-ROM, the system control microcomputer 21
The sub-code 8 from the signal processing circuit 14 determines that the reproduced signal is data from the data disk 1, and the switching signal 46 causes the double-speed read clock generation circuit 4
5 is selected so that the output data 17 can be obtained at twice the speed from the RAM 15 as shown in FIG.

【００３９】また、ディスク１がＣＤとしての音声ディ
スクである場合には、システム制御マイコン２１はサブ
コード８によって再生信号が音声データであると判断し
て、切替信号４６により、標準速用の読出しクロック生
成回路４４からの読出しクロック４２を選択し、図７
（ｂ）に示すように、ＲＡＭ１５から標準速で出力デー
タ１７が得られるようにする。ＣＤ−ＲＯＭの信号処理
システムは２倍速動作をしており、ＲＡＭ１５にアクセ
スデータ１３を書き込むタイミングは標準速度の２倍で
ある。これに対し、ＲＡＭ１５からデータを読み出すタ
イミングは標準速であり、そのままでは、全データを読
み出す前にＲＡＭ１５がオーバーフローとなってしまう
が、この実施例では、音声データ７に時間情報を含む９
８フレーム単位のサブコード８を付加してＣＤ信号処理
回路１４から出力するため、セクタ単位のデータ管理が
可能となり、正確なつなぎ点を検出して時間差の検出を
行ない、ＲＡＭ１５でシステムの２倍速動作速度と出力
データ１７の標準速出力速度の時間差を吸収する。When the disk 1 is an audio disk as a CD, the system control microcomputer 21 determines that the reproduced signal is audio data based on the subcode 8 and, based on the switching signal 46, reads the signal for the standard speed. The read clock 42 from the clock generation circuit 44 is selected, and FIG.
As shown in (b), the output data 17 is obtained from the RAM 15 at a standard speed. The CD-ROM signal processing system operates at twice the speed, and the timing of writing the access data 13 to the RAM 15 is twice the standard speed. On the other hand, the timing at which data is read from the RAM 15 is the standard speed, and if the data is read as it is, the RAM 15 will overflow before all the data is read.
Since the sub-code 8 in units of 8 frames is added and output from the CD signal processing circuit 14, data management in units of sectors becomes possible, and accurate connection points are detected to detect the time difference. The time difference between the operating speed and the standard output speed of the output data 17 is absorbed.

【００４０】このように、この実施例では、アクセスデ
ータ１３には９８フレーム単位のサブコードが付加され
ているため、アクセスデータ１３をＲＡＭ１５に書き込
み、ＣＤ−ＲＯＭ信号処理回路４３のアドレス制御回路
１９で出力データ１７とアクセスデータ１３の時間差を
検出し、ＲＡＭ１５のオーバーフロー／アンダーフロー
を計って間欠アクセス情報２２、２３を送り、再度時間
検出を行なって正しいつなぎ点を検出することにより、
外部ＲＡＭへの書込み速度を標準速のＮ倍として読出し
速度は標準速度とするようなＣＤ−ＲＯＭシステムに対
応可能となり、回路の共通化を図れる。As described above, in this embodiment, since the access data 13 is added with the sub-code in units of 98 frames, the access data 13 is written into the RAM 15 and the address control circuit 19 of the CD-ROM signal processing circuit 43 is written. To detect the time difference between the output data 17 and the access data 13, measure the overflow / underflow of the RAM 15, send the intermittent access information 22 and 23, detect the time again, and detect the correct connection point,
It is possible to support a CD-ROM system in which the writing speed to the external RAM is N times the standard speed and the reading speed is the standard speed, and the circuit can be shared.

【００４１】また、この実施例では、データを５分の１
に圧縮して記録したするミニディスク（ＭＤ）システム
にも対応可能である。Also, in this embodiment, the data is reduced to one-fifth.
It is also applicable to a mini-disc (MD) system that records compressed data.

【００４２】図８は図１，図３，図６での時間情報検出
回路１８の一具体例を示すブロック図であって、２４’
はアドレス設定用クロック、２４”はアドレスロード信
号、４７はシフトレジスタ、４８は情報データラッチ回
路、４９は誤り検出回路、５０は誤り検出結果、５１は
Ｑコードレジスタ、５２は時間情報、５３はＢＣＤカウ
ンタ、５４はカウンタ値、５５は設定アドレスレジス
タ、５６はＢＣＤカウンタ、５７はカウンタ値、５８は
一致検出回路、５９は一致検出結果、６０は針飛び検出
回路である。FIG. 8 is a block diagram showing a specific example of the time information detecting circuit 18 shown in FIGS.
Is an address setting clock, 24 "is an address load signal, 47 is a shift register, 48 is an information data latch circuit, 49 is an error detection circuit, 50 is an error detection result, 51 is a Q code register, 52 is time information, and 53 is time information. A BCD counter, 54 is a counter value, 55 is a setting address register, 56 is a BCD counter, 57 is a counter value, 58 is a match detection circuit, 59 is a match detection result, and 60 is a needle jump detection circuit.

【００４３】まず、この具体例の動作を、４倍速動作を
例とし、かつ針飛びがないものとして、図９を用いて説
明する。First, the operation of this specific example will be described with reference to FIG. 9 assuming that the operation is quadruple-speed operation and that there is no needle jump.

【００４４】システム制御マイコン２１からの設定値ｎ
が設定アドレスレジスタ５５に取り込まれ、ＢＣＤカウ
ンタ５６にロードされる。これと同時に、書込みアドレ
スカウンタ３３と読出しアドレスカウンタ３６とがリセ
ットされる。Set value n from system control microcomputer 21
Is loaded into the setting address register 55 and loaded into the BCD counter 56. At the same time, the write address counter 33 and the read address counter 36 are reset.

【００４５】サブコード８を用いて、ＣＤの再生データ
に対してセクタ番号に類する信号を付加したアクセスデ
ータ１３はシフトレジスタ４７に取り込まれ、さらに、
その情報データは情報データラッチ回路４８に、サブコ
ード８のうちのＱコードはＱコードレジスタ５１に、誤
り検出符号は誤り検出回路４９に夫々取り込まれる。そ
して、誤り検出回路４９からの誤り検出結果５０が「誤
りなし」を表わしていれば、Ｑコードレジスタ５１に取
り込まれたＢＣＤコードの時間情報５２がＢＣＤカウン
タ５３にロードされ、誤り検出結果５０が「誤りあり」
を表わしていれば、ＢＣＤカウンタ５３は現在の値に１
だけカウントアップする。The access data 13 obtained by adding a signal similar to a sector number to the reproduction data of the CD using the subcode 8 is fetched into the shift register 47.
The information data is taken into the information data latch circuit 48, the Q code of the subcode 8 is taken into the Q code register 51, and the error detection code is taken into the error detection circuit 49, respectively. If the error detection result 50 from the error detection circuit 49 indicates “no error”, the time information 52 of the BCD code taken into the Q code register 51 is loaded into the BCD counter 53, and the error detection result 50 "Incorrect"
, The BCD counter 53 increments the current value by one.
Just count up.

【００４６】ＢＣＤカウンタ５３のカウント値５４とＢ
ＣＤカウンタ５６の上記設定値ｎのカウント値５７とは
一致検出回路５８で比較され、上記の動作によってＢＣ
Ｄカウンタ５３のカウント値５４が順次変化して遂にこ
の設定値ｎに一致すると、一致検出回路５８の一致検出
結果５９がこれを表わし、データ再生位置がシステム制
御マイコン２１で設定した設定値ｎの目標位置に達した
ことになる。この一致検出結果５９により、ＢＣＤカウ
ンタ５６とＲＡＭ１５への書込みアドレスを生成する書
込みアドレス生成回路３３とが動作を開始し、夫々Ｑコ
ードレジスタ５１のＱコードの取込みに同期したタイミ
ングで１ずつカウントアップしていく。The count value 54 of the BCD counter 53 and B
The coincidence detection circuit 58 compares the count value 57 of the set value n of the CD counter 56 with the count value 57.
When the count value 54 of the D counter 53 sequentially changes and finally coincides with the set value n, the coincidence detection result 59 of the coincidence detection circuit 58 indicates this, and the data reproduction position is the same as the set value n set by the system control microcomputer 21. The target position has been reached. Based on the coincidence detection result 59, the BCD counter 56 and the write address generation circuit 33 for generating a write address to the RAM 15 start operating, and count up by one at a timing synchronized with the acquisition of the Q code of the Q code register 51, respectively. I will do it.

【００４７】また、読出しアドレスカウンタ３６もこれ
と同時に動作を開始し、書込みクロック４２に同期して
読出しアドレスを生成する。The read address counter 36 also starts operating at the same time, and generates a read address in synchronization with the write clock 42.

【００４８】ＲＡＭ１５への書込みアドレスと読出しア
ドレスは、ＢＣＤではなく、２進数で生成されるため、
ＢＣＤコードである時間情報５２をもとに生成しても、
ＲＡＭ１５のアドレスを有効に使える。Since the write address and the read address to the RAM 15 are generated not by BCD but by binary numbers,
Even if it is generated based on the time information 52 which is a BCD code,
The address of the RAM 15 can be used effectively.

【００４９】書込みアドレス生成回路３３からの書込み
アドレスと読出しアドレスカウンタ３６からの読出しア
ドレスは差分検出器３７に供給され、これらの差分を示
す差分情報３８が得られる。この差分情報３８はオーバ
ーフロー／アンダーフロー検出回路３９に供給され、Ｒ
ＡＭ１５の記憶データがオーバーフローするか、アンダ
ーフローするかが検出される。オーバーフローの場合に
は、オーバーフロー／アンダーフロー検出回路３９から
ポーズスタート信号が出力されてＲＡＭ１５への書込み
が停止され、その後アンダーフローが検出されると、ポ
ーズ解除信号が出力されてＲＡＭ１５の再度書込みを開
始させる。The write address from the write address generation circuit 33 and the read address from the read address counter 36 are supplied to a difference detector 37, and difference information 38 indicating the difference is obtained. This difference information 38 is supplied to an overflow / underflow detection circuit 39,
Whether the data stored in the AM 15 overflows or underflows is detected. In the case of overflow, a pause start signal is output from the overflow / underflow detection circuit 39 to stop writing to the RAM 15, and when an underflow is detected thereafter, a pause release signal is output and writing to the RAM 15 is performed again. Let it start.

【００５０】ここで、図９は、説明を簡略化するため
に、ＲＡＭ１５の容量を５アドレスの容量としている。
従って、書込みアドレスカウンタ３３も読出しアドレス
カウンタ３６の０から４までのカウントを繰り返す。Here, in FIG. 9, for simplicity of explanation, the capacity of the RAM 15 is set to a capacity of 5 addresses.
Therefore, the write address counter 33 also repeats the count from 0 to 4 of the read address counter 36.

【００５１】そこで、ＲＡＭ１５では、４個の情報デー
タが書き込まれる間に１個の情報データが読み出される
のであるから、ｎ番目〜（ｎ＋３）番目の入力情報デー
タがアドレス０〜３に順に書き込まれる期間にアドレス
１のｎ番目の情報データが読み出され、次に、（ｎ＋
１）番目の情報データが読み出されるときに、まず、
（ｎ＋４）番目の入力情報データがアドレス４に書き込
まれ、次に、（ｎ＋５）番目の入力情報データがアドレ
ス０に書き込まれようとする。しかし、ここで、書込み
アドレスと読出しアドレスとの差（Ｗ−Ｒ）がＲＡＭ１
５でのアドレス数（容量）よりも１だけ小さい値以上の
とき、オーバーフローとすると、上記の（ｎ＋５）番目
の入力情報データの書込みはオーバーフローすることに
なる。このため、オーバーフロー／アンダーフロー検出
回路３９からポーズスタート信号が出力されてＲＡＭ１
５への書込みが停止され、これとともに、ＢＣＤカウン
タ５６や書込みアドレスカウンタ３３のカウント動作を
停止させてそのときのカウント値をそのまま保持させ
る。これにより、ＢＣＤカウンタ５６は値（ｎ＋５）の
カウント値５７をそのまま保持し、書込みアドレスカウ
ンタ３３は値０のアドレス値をそのまま保持する。但
し、ＲＡＭ１５の読出しはそのまま続けられる。Therefore, in the RAM 15, one piece of information data is read while four pieces of information data are written, so that the n-th to (n + 3) -th input information data are sequentially written to addresses 0 to 3. During the period, the n-th information data of address 1 is read, and then (n +
When the 1) th information data is read, first,
The (n + 4) th input information data is written to address 4, and then the (n + 5) th input information data is written to address 0. However, here, the difference (WR) between the write address and the read address indicates that the RAM 1
If the number of addresses is smaller than the number of addresses (capacity) by one by one or more, and if an overflow occurs, the writing of the (n + 5) th input information data will overflow. Therefore, a pause start signal is output from the overflow / underflow detection circuit 39 and the RAM 1
5 is stopped, and at the same time, the counting operation of the BCD counter 56 and the write address counter 33 is stopped, and the count value at that time is held as it is. Thus, the BCD counter 56 holds the count value 57 of the value (n + 5) as it is, and the write address counter 33 holds the address value of the value 0 as it is. However, reading from the RAM 15 is continued as it is.

【００５２】システム制御マイコン２１はこのポーズス
タート信号をオーバーフロー情報２０として取り込み、
上記のように、これと書込み禁止時点での時間情報を用
いて間欠アクセス情報２２，２３を生成し、これらを夫
々ピックアップサーボ回路３とモータサーボ回路３’と
に供給する。これにより、ピックアップサーボ回路３は
ピックアップ４をディスク１上の次につなぐデータ位置
まで移動させる。The system control microcomputer 21 captures this pause start signal as overflow information 20 and
As described above, the intermittent access information 22 and 23 are generated by using this and the time information at the time of write prohibition, and these are supplied to the pickup servo circuit 3 and the motor servo circuit 3 ', respectively. As a result, the pickup servo circuit 3 moves the pickup 4 to the next data position on the disk 1 to be connected.

【００５３】そして、この間ＲＡＭ１５の読出しが行な
われていることにより、ＲＡＭ１５がアンダーフローす
ると、オーバーフロー／アンダーフロー検出回路３９か
らポーズ解除信号が出力されてＲＡＭ１５への書込み停
止が解除される。ここで、書込みアドレスと読出しアド
レスとの差（Ｗ−Ｒ）がディスク１の１周分のセクタ数
以下となったときアンダーフローしたとし、かつディス
ク１の１周に２セクタ記録されるものとすると、（Ｗ−
Ｒ）が２以下のときアンダーフローしたことになる。During the reading of the RAM 15 during this time, when the RAM 15 underflows, a pause release signal is output from the overflow / underflow detection circuit 39, and the stop of writing to the RAM 15 is released. Here, it is assumed that an underflow occurs when the difference (WR) between the write address and the read address becomes equal to or less than the number of sectors for one round of the disk 1, and that two sectors are recorded in one round of the disk 1. Then, (W-
When R) is 2 or less, underflow has occurred.

【００５４】そこで、上記のように、書込みアドレスカ
ウンタ３３からの書込みアドレスＷは０に固定されてい
るから、読出しアドレスカウンタ３６からの読出しアド
レスＲが３になると、書込みアドレスはこれより進んだ
５に相当するから、オーバーフロー／アンダーフロー検
出回路３９はＲＡＭ１５がアンダーフローしたと判断
し、ポーズ解除信号を発生してＲＡＭ１５の書込みを開
始させる。この書込みが開始しても書込みアドレスカウ
ンタ３３からの書込みアドレスＷは０に固定されてお
り、また、ＢＣＤカウンタ５６のカウント値は上記の
（Ｎ＋５）に固定されている。そして、ディスク１から
（ｎ＋５）番目のデータが再生されると、ＢＣＤカウン
タ５３，５６のカウント値が（ｎ＋１）と一致し、一致
検出回路５８から一致検出結果５９が出力されてＢＣＤ
カウンタ５６，書込みアドレスカウンタ３３が動作を再
開する。従って、ＲＡＭ１５には、アドレス０から（ｎ
＋５）番目，（ｎ＋６），……の順に次のオーバーフロ
ーが生ずるまでデータが書き込まれる。Therefore, as described above, the write address W from the write address counter 33 is fixed to 0, so that when the read address R from the read address counter 36 becomes 3, the write address is advanced by 5 The overflow / underflow detection circuit 39 determines that the RAM 15 has underflowed, generates a pause release signal, and starts writing to the RAM 15. Even when the writing is started, the write address W from the write address counter 33 is fixed at 0, and the count value of the BCD counter 56 is fixed at (N + 5). When the (n + 5) th data is reproduced from the disc 1, the count values of the BCD counters 53 and 56 match (n + 1), and a match detection result 59 is output from the match detection circuit 58 to output the BCD
The counter 56 and the write address counter 33 resume operation. Therefore, the RAM 15 stores addresses 0 to (n
Data is written in the order of (+5) th, (n + 6),... Until the next overflow occurs.

【００５５】このようにして、書込み動作を止めた次の
データから確実に書込み動作が再開される。In this way, the write operation is reliably restarted from the next data after the write operation is stopped.

【００５６】次に、この具体例の動作を、同じく４倍速
動作を例とし、かつ振動による針飛びなどがあるものと
して、図１０を用いて説明する。ここでは、（ｎ＋９）
番目のデータが再生されてから針飛びが生じ、次に
（ｍ）番目のデータが再生されたものとする。Next, the operation of this specific example will be described with reference to FIG. 10 assuming that the operation is quadruple-speed operation and that there is a needle jump due to vibration. Here, (n + 9)
It is assumed that the needle jump occurs after the data of the (m) th is reproduced, and then the data of the (m) th is reproduced.

【００５７】針飛び検出回路６０は、誤り検出結果５０
から再生データに誤りがなく、かつ時間情報５２、５４
の間に所定の差（例えば１）がないと、針飛びなどによ
って再生データに不連続が生じたと判断し、上記のオー
バーフローの場合と同様に、ＢＣＤカウンタ５６と書込
みアドレスカウンタ３３の動作を停止させ、（ｎ＋１
０）番目のデータのアクセスを行なわせる。そして、
（ｎ＋１０）番目のデータが再生されると、一致検出回
路５８の一致検出結果５９により、ＲＡＭ１５の書込み
が再開される。The needle jump detection circuit 60 calculates the error detection result 50
No error is found in the reproduction data and the time information 52, 54
If there is no predetermined difference (e.g., 1) between them, it is determined that discontinuity has occurred in the reproduced data due to a stitch, etc., and the operations of the BCD counter 56 and the write address counter 33 are stopped as in the case of the overflow described above. And (n + 1
And 0) -th data is accessed. And
When the (n + 10) th data is reproduced, the writing to the RAM 15 is restarted by the match detection result 59 of the match detection circuit 58.

【００５８】このように、この実施例では、ＢＣＤコー
ドの時間情報であるサブコードのＱコードを用いても、
ＲＡＭ１５のアドレス生成は２進数で行ない、ＲＡＭ１
５を有効に用いて４倍速動作時の標準速再生に対応可能
である。また、振動等による針飛びが発生しても、正確
にデータをつないで連続した再生をすることが可能であ
る。As described above, in this embodiment, even when the Q code of the subcode which is the time information of the BCD code is used,
The address generation of the RAM 15 is performed in a binary number.
5 can be used effectively to support the standard speed reproduction at the time of the quadruple speed operation. Further, even if a needle jump occurs due to vibration or the like, continuous reproduction can be performed by accurately connecting data.

【００５９】また、図１及び図３で示した音声データと
サブコードの処理を一対一に対応させたＣＤ信号処理回
路１４を１つの集積回路とすると、音声再生専用では、
図１及び図３のアドレス制御回路１９を別の集積回路と
して組み合わせて構成し、また、ＣＤ−ＲＯＭでＲＯＭ
データと音声データを処理する場合には、図６のＣＤ−
ＲＯＭ信号処理回路４３を別の集積回路として組み合わ
せて構成することにより、各システムに展開することが
できる。Further, if the CD signal processing circuit 14 in which the processing of the audio data and the subcode shown in FIGS. 1 and 3 are made to correspond one-to-one is one integrated circuit,
The address control circuit 19 shown in FIG. 1 and FIG. 3 is combined as another integrated circuit.
When processing data and audio data, the CD-
By combining and configuring the ROM signal processing circuit 43 as another integrated circuit, it can be applied to each system.

【００６０】このように、この実施例では、音声データ
と時間情報を一対一に対応させる集積回路と、その対応
したデータと時間情報を用いて記憶する集積回路とを別
にするものであり、ＣＤ再生の実施例に限定されるもの
ではない。As described above, in this embodiment, an integrated circuit for making one-to-one correspondence between audio data and time information and an integrated circuit for storing the corresponding data and time information using a CD are separately provided. The present invention is not limited to the embodiment of regeneration.

【００６１】なお、以上の実施例に示した数値は一例で
あって、本発明はこれに限定されるものではない。The numerical values shown in the above embodiments are merely examples, and the present invention is not limited to these numerical values.

【００６２】[0062]

【発明の効果】以上説明したように、本発明によれば、
信号処理手段から出力されて記憶手段に記憶されるディ
ジタル情報データと制御情報とはこれら間の対応関係が
そのまま維持され、第２の制御手段が記憶手段に記憶さ
れる前のこのディジタル情報データと対応関係が維持さ
れている制御情報を用いて記憶手段の書込みを制御する
ものであるから、記憶手段に書き込まれるディジタル情
報データを常に把握できて、オーバーフローや針飛びな
どによって記憶手段での書込みの停止，再書込みが行な
われても、記憶手段に連続してディジタル情報データが
書き込まれることになるし、また、第１の制御手段は、
ピックアップのディスクでの読取位置を制御するため
に、信号処理手段で誤り訂正などの再生処理がなされな
いで出力される制御情報を用いているので、ピックアッ
プのほぼ現時点での読取位置を検出することができて、
記憶手段での動作などに対応したこの読取位置の制御が
迅速かつ確実に行なわれることになる。 As described above, according to the present invention,
The data output from the signal processing means and stored in the storage means.
Digital information data and control information
The second control means is stored in the storage means.
The relationship between this digital information data and
The writing of the storage means using the stored control information
Digital information written to the storage means.
Information can always be grasped,
In some cases, writing in the storage means is stopped and rewritten.
Digital information data is continuously stored in the storage means.
And the first control means is:
To control the reading position of the pickup on the disc
The signal processing means does not perform reproduction processing such as error correction.
Since the control information output from the
The current reading position of the loop can be detected,
This reading position control corresponding to the operation of the storage means
It will be done quickly and reliably.

【００６３】[0063]

【００６４】[0064]

【００６５】[0065]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるディスク再生装置の一実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a disk reproducing apparatus according to the present invention.

【図２】ＣＤのサブコードフォーマットを示す図であ
る。FIG. 2 is a diagram showing a subcode format of a CD.

【図３】図１におけるＣＤ信号処理回路の内部構成を示
したブロック図である。FIG. 3 is a block diagram showing an internal configuration of a CD signal processing circuit in FIG. 1;

【図４】図３でのＣＤ信号処理回路のアドレス制御回路
を示すブロック図である。FIG. 4 is a block diagram showing an address control circuit of the CD signal processing circuit in FIG. 3;

【図５】図１におけるアドレス制御回路を示すブロック
図である。FIG. 5 is a block diagram showing an address control circuit in FIG. 1;

【図６】本発明によるＣＤ−ＲＯＭ対応のディスク再生
装置の他の実施例を示すブロック図である。FIG. 6 is a CD-ROM compatible disk reproduction according to the present invention.
It is a block diagram showing another example of an apparatus .

【図７】図６に示す実施例の動作を示すタイミングチャ
ートである。FIG. 7 is a timing chart showing the operation of the embodiment shown in FIG.

【図８】図１，図３，図５及び図６における時間情報検
出回路の一具体例を示すブロック図である。FIG. 8 is a block diagram showing a specific example of a time information detection circuit in FIGS. 1, 3, 5, and 6;

【図９】図８に示した具体例の針飛びなしの場合の４倍
速動作時の標準再生タイミングを示すタイミングチャー
トである。9 is a timing chart showing the standard reproduction timing at the time of the quadruple speed operation in the specific example shown in FIG. 8 without the needle jump.

【図１０】図８に示した具体例の針飛びなどがある場合
の４倍速動作時の標準再生タイミングを示すタイミング
チャートである。FIG. 10 is a timing chart showing the standard reproduction timing at the time of the quadruple speed operation when the specific example shown in FIG.

【符号の説明】[Explanation of symbols]

１ ディスク ４ ピックアップ ６ 復調回路 ８ サブコード １０ アドレス制御回路 １１ ＲＡＭ １３ アクセスデータ １４ ＣＤ信号処理回路 １５ ＲＡＭ １６ アドレス情報 １７ 出力データ １８ 時間情報検出部 １９ 制御回路 ２０ オーバーフロー／アンダーフロー情報 ２１ システム制御マイコン ２２，２３ 間欠アクセス情報 ２４ ディスクの読出し情報 ３９ オーバーフロー／アンダーフロー検出回路 ４０ 書込み制御回路 ４１ 書込み情報 ４２ 読出しクロック ４４ 標準速読出しクロック生成回路 ４５ ２倍速読出しクロック生成回路 ５３，５６ ＢＣＤカウンタ ６１ 書込みアドレス生成用クロック DESCRIPTION OF SYMBOLS 1 Disc 4 Pickup 6 Demodulation circuit 8 Subcode 10 Address control circuit 11 RAM 13 Access data 14 CD signal processing circuit 15 RAM 16 Address information 17 Output data 18 Time information detection unit 19 Control circuit 20 Overflow / underflow information 21 System control microcomputer 22, 23 Intermittent access information 24 Disk read information 39 Overflow / underflow detection circuit 40 Write control circuit 41 Write information 42 Read clock 44 Standard speed read clock generation circuit 45 Double speed read clock generation circuit 53, 56 BCD counter 61 Write address Generation clock

フロントページの続き (72)発明者 竹内 敏文 神奈川県横浜市戸塚区吉田町292番地 株式会社 日立製作所 映像メディア研 究所内 (72)発明者 田所 博 東京都小平市上水平町５丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (56)参考文献 特開 平６−96529（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/10 321 Continued on the front page (72) Inventor Toshifumi Takeuchi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside the Visual Media Research Laboratory, Hitachi, Ltd. (56) References JP-A-6-96529 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G11B 20/10 321

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ディジタル情報データ及び制御情報が記
録されているディスクから上記ディジタル情報データ及
び上記制御情報を読み取るピックアップと、 上記ピックアップの読取位置を制御する第１の制御手段
と、 上記ピックアップから読み出した上記ディジタル情報デ
ータ及び上記制御情報を復調及び誤り訂正などの再生処
理し、上記ディジタル情報データと上記制御情報とを、
これら間の対応関係を維持したまま、出力するととも
に、上記復調した上記制御情報を、上記再生処理を行な
わずに、上記第１の制御手段に出力する信号処理手段
と、 上記信号処理手段から出力される上記ディジタル情報デ
ータと上記制御情報とを、これら間の対応関係を維持し
たまま、記憶する記憶手段と、 上記記憶手段に記憶される上記制御情報を用いて、上記
ディジタル情報データの上記記憶手段への書込みを制御
するとともに上記ディジタル情報データを上記記憶手段
から出力するように制御する第２の制御手段と を備え、 上記第１の制御手段が上記再生処理を行なっていない上
記制御情報を用いて上記ピックアップの読取位置を制御
する ことを特徴とするディスク再生装置。(1) Digital information data and control information are recorded.
The digital information data and
And a first control unit for controlling a reading position of the pickup.
And the digital information data read from the pickup.
Data and the above control information are reproduced by demodulation and error correction.
The digital information data and the control information,
While maintaining the correspondence between them, output and
Then, the demodulated control information is subjected to the reproduction processing.
Signal processing means for outputting to the first control means
And the digital information data output from the signal processing means.
Data and the above-mentioned control information, and maintain the correspondence between them.
As-using storage means for storing, the control information stored in said storage means, said
Controls writing of digital information data to the storage means
And storing the digital information data in the storage means.
And a second control means for controlling to output from on the first control means is not performing the reproduction process
The reading position of the above pickup is controlled using the control information
A disc reproducing apparatus characterized in that: 【請求項２】 請求項１において、前記信号処理手段から前記対応関係を維持したまま出力
される前記ディジタル情報データと前記制御情報とは、
前記ディジタル情報データと当該ディジタル情報データ
に関する前記制御情報とが一対一に対応している ことを
特徴とするディスク再生装置。2. The signal processing device according to claim 1, wherein the signal processing means outputs the signal while maintaining the correspondence.
The digital information data and the control information are
The digital information data and the digital information data
A disc reproducing apparatus characterized in that said control information is in one-to-one correspondence with said control information . 【請求項３】 所定の周期でディジタル情報データと該
ディジタル情報データに関する制御データとが交互に連
続して記録されているディスクから上記ディジタル情報
データ及び上記制御情報を読み取るピックアップと、 上記ピックアップの読取位置を制御する第１の制御手段
と、 上記ピックアツプが読み出した上記ディジタル情報デー
タ及び上記制御情報を復調及び誤り訂正などの再生処理
し、上記ディジタル情報データと上記制御情報とを、こ
れら間の対応関係を失わないようにして、出力するとと
もに、上記復調 した上記制御情報を上記再生処理を行な
わずに上記第１の制御手段に出力する信号処理手段と、 上記信号処理手段から出力される上記ディジタル情報デ
ータ及び上記制御情報を、これら間の対応関係を失わな
いようにして、記憶する記憶手段と、 上記記憶手段に記憶される上記制御情報を用いて、上記
ディジタル情報データの上記記憶手段への書込みを制御
するとともに上記ディジタル情報データを上記記憶手段
から出力するように制御する第２の制御手段と を備え、 上記第１の制御手段が上記再生処理を行なっていない上
記制御情報を用いて上記ピックアップの読取位置を制御
する ことを特徴とするディスク再生装置。3. The digital information data and the digital information data at a predetermined cycle.
The control data for digital information data is alternately linked.
The digital information from the disc
A pickup for reading data and the control information, and first control means for controlling a reading position of the pickup
And the digital information data read by the pick-up.
Reproduction processing such as demodulation and error correction of data and the above control information
And the digital information data and the control information are
To avoid loss of the correspondence between them, output
In addition, the reproduction processing is performed on the demodulated control information.
Signal processing means for outputting to the first control means, and the digital information data output from the signal processing means.
Data and the above control information without losing the correspondence between them.
In the odd, with storage means for storing, the control information stored in said storage means, said
Controls writing of digital information data to the storage means
And storing the digital information data in the storage means.
And a second control means for controlling to output from on the first control means is not performing the reproduction process
The reading position of the above pickup is controlled using the control information
A disc reproducing apparatus characterized in that: 【請求項４】 請求項１〜３のいずれか１つにおいて、 前記制御情報には、前記ディジタル情報データの時間情
報が含まれており、 前記第２の制御手段は、上記時間情報が示す時間の順に
従って前記ディジタル情報データを出力するように、前
記記憶手段を制御する ことを特徴とするディスク再生装
置。 4. The control information according to claim 1, wherein the control information includes a time information of the digital information data.
Information, and the second control means controls the time in the order indicated by the time information.
Therefore, the digital information data should be output beforehand.
A disk reproducing apparatus for controlling a storage means . 【請求項５】 請求項１〜３のいずれか１つにおいて、 前記制御情報には、前記ディジタル情報データの順序を
示す情報が含まれており、 前記第２の制御手段は、上記順序を示す情報の順に従っ
て前記ディジタル情報データを出力するように、前記記
憶手段を制御する ことを特徴とするディスク再生装置。 5. The control information according to claim 1, wherein the control information includes an order of the digital information data.
And the second control means follows the order of the information indicating the order.
Output the digital information data as described above.
A disk reproducing device for controlling storage means .