JP2004259437A

JP2004259437A - Disk player and its integrated circuit

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Publication number: JP2004259437A
Application number: JP2004129209A
Authority: JP
Inventors: Izumi Kimura; いづみ木村; Munehiro Nishioka; 宗洋西岡; Toshifumi Takeuchi; 敏文竹内; Hiroshi Tadokoro; 博田所
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-21
Filing date: 2004-04-26
Publication date: 2004-09-16

Abstract

<P>PROBLEM TO BE SOLVED: To make a disk player able to deal with standard-speed reproduction in an N-time faster high speed operation mode as well as an intermittent access caused by track-jumping in the conventional CD (Compact Disk) play-back systems. <P>SOLUTION: The disk player is provided with a memory 11 writing data reproduced from a disk 1 and time information by making the data corresponding to the time information, and another external memory 15. and detects the time difference between the finally outputted data 17 and the data 13 under access by means of a time information detection circuit 18 of an address control circuit 19 to detect the overflow and underflow of the external memory 15. Writing on the external memory 15 is controlled based on the detection result. The data 17 correctly connected and continued is obtained in an output mode by absorbing the time difference between system operation speed and data output speed even if the intermittent access is done by controlling a pickup 4. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

本発明は、ディスク再生装置、特に、ディジタルオーディオディスクのような主情報としての音声信号と共に時間情報等のサブコードが記録されたディスクをＮ倍速動作で再生可能とした出力レート変換機能付きのディスク再生装置及びその集積回路に関する。 The present invention relates to a disc reproducing apparatus, particularly a disc having an output rate conversion function capable of reproducing a disc in which a subcode such as time information is recorded together with an audio signal as main information, such as a digital audio disc, at N-times speed operation. The present invention relates to a reproducing apparatus and an integrated circuit thereof.

Ｎ倍速再生を行ない、ディスクの再生時に外力等によって不慮に情報読取手段が移動させられたことによって間欠的なアクセスを行なう再生処理としては、コンパクトディスク（ＣＤ）から再生されたディジタルオーディオデータをメモリに書き込み、トラック飛びが発生した時点から情報読取手段をトラック飛び以前の位置に移動させる間、メモリでディスクからの再生データの書込みを停止して標本化周波数の一定周期で読み出すようにしたものが知られている。これによると、ディジタル・アナログ変換される再生データは不連続となることはなく、連続に再生できるようになされている（例えば、特許文献１参照）。
特開昭６２−１５０５６０号公報 The reproduction process for performing N-times speed reproduction and performing intermittent access when the information reading means is inadvertently moved by external force or the like during reproduction of the disc includes digital audio data reproduced from a compact disc (CD) in a memory. While the information reading means is moved to the position before the track jump from the time when the track jump occurs, the writing of the reproduction data from the disk is stopped in the memory and the data is read at a constant sampling frequency. Are known. According to this, reproduction data to be digital-to-analog converted does not become discontinuous and can be reproduced continuously (for example, see Patent Document 1).
JP-A-62-150560

上記従来技術では、情報読取手段が不慮に移動させられてから正規の位置に戻るまでの間、ノイズの発生や再生の一時中断といった異常再生状態は生ずることがないが、再生データを正確に連続的につなげるためのデータ管理に関して配慮がされていなかった。即ち、時間情報のサブコードは、ディスクの読取り位置に対応させるため、読取りタイミングで出力されるが、再生音声データは、ディスクの回転むらを吸収するため、一旦メモリに書き込まれ、水晶発振器からの一定周波数のクロックで規定されるタイミングで読み出されることから、サブコードと音声データの間に一対一の正確な対応が付けられなくなる。 In the above-mentioned prior art, an abnormal reproduction state such as generation of noise or temporary suspension of reproduction does not occur between the time when the information reading means is accidentally moved and the time when the information reading means returns to the normal position. No consideration was given to data management for the purpose of connection. That is, the subcode of the time information is output at the read timing in order to correspond to the read position of the disk, but the reproduced audio data is temporarily written to the memory to absorb the uneven rotation of the disk, and is read from the crystal oscillator. Since the sub-code and the audio data are read at the timing specified by the clock of the fixed frequency, an accurate one-to-one correspondence cannot be provided.

本発明の第１の目的は、かかる問題を解消し、再生されたサブコードと音声データを常に正確に一対一に対応させることができ、この結果、かかる音声データとサブコードを用いてデータを正確に連続的につなげることができるようにした出力レート変換機能付きのディスク再生装置を提供することにある。 A first object of the present invention is to solve such a problem and make it possible to always make the reproduced sub-code correspond to the audio data exactly one-to-one. As a result, the data can be converted using the audio data and the sub-code. It is an object of the present invention to provide a disk reproducing apparatus having an output rate conversion function capable of accurately and continuously connecting.

また、本発明の第２の目的は、再生されたサブコードと音声データを常に正確に一対一に対応させることができ、この結果、間欠的にディスクからのデータ読み出しを行なっても、かかる音声データとサブコードを用いてデータを正確に連続的につなげることにより、Ｎ倍速出力とノーマル出力を得るのに、イコライザ、クロック再生の切り替えを不要とすることにある。 Further, a second object of the present invention is to enable the reproduced sub-code and the audio data to always correspond exactly one to one, so that even if the data is intermittently read from the disk, the audio data can be reproduced. By connecting data accurately and continuously using data and sub-codes, it is not necessary to switch between an equalizer and clock reproduction to obtain an N × speed output and a normal output.

上記第１の目的を達成するために、本発明は、情報読取手段によりディスクから再生される変調された上記情報データ及び上記サブコードを復調し、上記情報データの誤りを検出あるいは訂正するための所定の処理を行ない、上記情報データ及び上記サブコードを出力する処理手段と、上記処理手段より得られる上記情報データ、または上記情報データ及び上記サブコードを記憶し、情報データを出力する第１の記憶手段と、上記第１の記憶手段の書込み／読出しアドレスを制御する第１の制御手段とを設け、
上記処理手段は、上記ディスクの回転むらを吸収するために、上記情報データ及び上記サブコードを記憶する第２の記憶手段と、上記第２の記憶手段の書込み／読出しアドレスを制御する第２の制御手段を有し、
上記第２の制御手段で、上記情報データは、記録時に施されたインターリーブをもどすためのデインターリーブを行なうように書込み／読出しアドレスを生成し、読み出され、上記サブコードは、常に特定の情報データと特定のサブコードが一対一対応となる読出しが行われるように、上記第２の記憶手段に書き込み、読み出すアドレスを生成する。 In order to achieve the first object, the present invention provides a method for demodulating the modulated information data and the subcode reproduced from a disc by information reading means and detecting or correcting an error in the information data. Processing means for performing a predetermined process and outputting the information data and the subcode; and a first means for storing the information data or the information data and the subcode obtained by the processing means and outputting the information data Storage means, and first control means for controlling a write / read address of the first storage means,
The processing unit includes a second storage unit that stores the information data and the subcode and a second control unit that controls a write / read address of the second storage unit in order to absorb rotation unevenness of the disk. Having control means,
In the second control means, the information data generates a write / read address so as to perform de-interleaving for restoring the interleave performed at the time of recording, and is read. The sub-code is always a specific information. An address to be written to and read from the second storage means is generated so that data and a specific subcode are read in a one-to-one correspondence.

また、上記第２の目的を達成するために、本発明は、上記第１の記憶手段の書込み／読出しアドレスを制御する上記第１の制御手段は、上記処理手段より得られる上記第２の記憶手段を介して出力した上記サブコードから、上記情報データが上記第１の記憶手段に書き込まれるアドレスを示す第１のセクタ情報を検出する第１の検出手段と、上記第１の記憶手段から読み出した上記情報データの読出しアドレスを示す第２のセクタ情報を検出する第２の検出手段と、上記検出された第１のセクタ情報と第２のセクタ情報とを比較して上記第１の記憶手段での記憶データのオーバーフローやアンダーフローを検出する第３の検出手段と、上記第３の検出手段がオーバーフローを検出したときに上記第１の記憶手段への書込みを禁止する第３の制御手段と、この書込み禁止時点での第１のセクタ情報を用いて上記読取手段の位置を次につなぐデータ位置まで移動させる第４の制御手段と、上記第３の検出手段がアンダーフローを検出したときに上記第１の記憶手段への書込み禁止を解除し書込みを可能とする第５の制御手段とを具備し、
上記第１の記憶手段への書込み速度を決定する第１のクロック周波数を、上記書込み速度が通常速度のＮ倍であるように決定し、上記第１の記憶手段への読出し速度を決定する第２のクロック周波数は通常速度となるように決定するようにする。 In order to achieve the second object, according to the present invention, the first control means for controlling a write / read address of the first storage means includes the second storage obtained by the processing means. First detecting means for detecting, from the subcode output via the means, an address at which the information data is written to the first storing means, and reading from the first storing means; Second detecting means for detecting second sector information indicating a read address of the information data, and comparing the detected first and second sector information with the first storing means. A third detecting means for detecting an overflow or an underflow of the stored data in the memory, and a third control means for inhibiting the writing to the first storing means when the third detecting means detects the overflow. Means, fourth control means for moving the position of the reading means to the next data position using the first sector information at the time of writing prohibition, and the third detecting means detects an underflow. And a fifth control means for releasing the write-protection to the first storage means and enabling the writing.
A first clock frequency for determining a writing speed to the first storage means is determined so that the writing speed is N times a normal speed, and a first clock frequency for determining a reading speed to the first storage means is determined. The second clock frequency is determined so as to be a normal speed.

上記のように、第２の制御手段を具備する処理手段を設けたことにより、第２の記憶手段にサブコードを記憶して読み出すことが可能となり、サブコードと情報データともにディスクの回転むら吸収が行われて、ディスク上のサブコードと情報データの対応を維持することができる。 As described above, the provision of the processing means including the second control means makes it possible to store and read out the subcode in the second storage means, and to absorb both the subcode and the information data by the uneven rotation of the disk. Is performed to maintain the correspondence between the subcode on the disk and the information data.

また、第１の制御手段と第１の記憶手段とを設けたことにより、Ｎ倍速で回転するディスクから再生されたデータをバッファし、かつ通常速度で連続的にデータの読出しを行なうことができる。 Further, by providing the first control means and the first storage means, it is possible to buffer data reproduced from a disk rotating at N times speed and to continuously read data at a normal speed. .

さらに、第１の集積回路と第２の集積回路とに分けたことにより、システム設計上の自由度が増し、展開が図れる。例えば、第１の集積回路で連続した音声データに確実に一対一に対応する時間情報を付加することができ、第２の集積回路では、音声専用の集積回路と兼用するＣＤ−ＲＯＭ処理用集積回路などのシステム展開が図れる効果が有る。 Further, the division into the first integrated circuit and the second integrated circuit increases the degree of freedom in system design and allows development. For example, the first integrated circuit can reliably add time information corresponding to continuous audio data on a one-to-one basis, and the second integrated circuit has an integrated circuit for CD-ROM processing that is also used as an integrated circuit dedicated to audio. There is an effect that a system such as a circuit can be developed.

本発明によれば、トラック飛び等の原因による間欠アクセスを行った場合でも、信号処理部から出力されるデータに時間情報が付加されているのでデータのつなぎ点を正確に検出でき、出力データは、不連続となることなく、連続に再生することができる。 According to the present invention, even when intermittent access is performed due to a cause such as a track jump, since the time information is added to the data output from the signal processing unit, the connection point of the data can be accurately detected, and the output data is , And can be reproduced continuously without discontinuity.

また、データを一旦外部ＲＡＭに書き込んでから読み出し、書込みデータと読出しデータとの時間差を検出し、ＲＡＭのオーバーフローを検出してＲＡＭへの書込みを禁止し、正しいデータのつなぎ点を検出してピックアップを移動し、アンダーフローを検出すると、ＲＡＭへの書込み禁止を解除して書込みを再開する間欠アクセスを行ない、ＲＡＭへの書込みが標準速度のＮ倍で読出しが標準速度であるような場合でも、出力データは、不連続となることなく、連続に再生することができる。 In addition, data is temporarily written to an external RAM and then read, a time difference between write data and read data is detected, an overflow of the RAM is detected, writing to the RAM is prohibited, and a connection point of correct data is detected and picked up. When the underflow is detected, intermittent access is performed to release the write-protection to the RAM and restart the write. Even if the write to the RAM is N times the standard speed and the read is the standard speed, The output data can be reproduced continuously without discontinuity.

さらに、ＢＣＤコードの時間情報を用いても、外部ＲＡＭへの書込みアドレスは２進数で生成するため、ＲＡＭアドレスを全て生成して有効に使用することができる。 Furthermore, even if the time information of the BCD code is used, the write address to the external RAM is generated in a binary number, so that all the RAM addresses can be generated and used effectively.

さらにまた、データ処理用の集積回路と、外部ＲＡＭへの書込み／読出し制御用の集積回路を別にすることにより、ＣＤ再生に限らず、ＣＤ−ＲＯＭやＭＤ等にもシステム展開が可能になる。 Furthermore, by separating the integrated circuit for data processing from the integrated circuit for controlling writing / reading to / from the external RAM, the system can be developed not only for CD reproduction but also for CD-ROMs and MDs.

以下、本発明の実施形態を、コンパクトディスク（ＣＤ）の再生装置を例に、図面により説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings, taking a compact disc (CD) reproducing apparatus as an example.

図１は本発明による出力レート変換機能付きのディスク再生装置の一実施形態を示すブロック図であって、１はディスク、２はモータ、３はピックアップサーボ回路、３'はモータサーボ回路、４はピックアップ、５はプリアンプ、８は時間情報を含むサブコード、１３はアクセスデータ、１４はＣＤ信号処理回路、１５はＲＡＭ、１６はアドレス情報、１７は出力データ、１８は時間情報検出部、１９はアドレス制御回路、２０はオーバーフロー／アンダーフロー情報、２１はシステム制御マイコン、２２，２３は間欠アクセス情報、２４は読出し情報、４２は読出しクロック、４４は読出しクロック生成回路、４５は読出しクロック生成回路、４６は切替信号、６１は書込みアドレス生成用クロックである。 FIG. 1 is a block diagram showing an embodiment of a disk reproducing apparatus with an output rate conversion function according to the present invention, wherein 1 is a disk, 2 is a motor, 3 is a pickup servo circuit, 3 'is a motor servo circuit, and 4 is Pickup 5, preamplifier 8, subcode 8 including time information, 13 access data, 14 CD signal processing circuit, 15 RAM, 16 address information, 17 output data, 18 time information detector, 19 An address control circuit, 20 is overflow / underflow information, 21 is a system control microcomputer, 22 and 23 are intermittent access information, 24 is read information, 42 is a read clock, 44 is a read clock generator, 45 is a read clock generator, 46 is a switching signal, and 61 is a write address generation clock.

ＣＤから再生されるディジタル信号には、オーディオディジタルデータのほかに、サブコード８が含まれている。このサブコード８では、図２に示すように、フレーム同期信号直後のエリアにＰ〜Ｗの８チャネルが割り当てられ、サブコード用同期信号Ｓ０，Ｓ１を含んで９８フレームで完結する。サブコード８のうちのＱチャネルは、時間情報や制御信号が記録されている上に、高い信頼性で再生できるようにするために、誤り検出符号が付加されている。 A digital signal reproduced from a CD includes a subcode 8 in addition to audio digital data. In the subcode 8, as shown in FIG. 2, eight channels P to W are allocated to the area immediately after the frame synchronization signal, and the subcode 8 is completed in 98 frames including the subcode synchronization signals S0 and S1. In the Q channel of the subcode 8, time information and control signals are recorded, and an error detection code is added to enable high-reliability reproduction.

図１において、モータ２によってディスク１を標準速（通常再生）時のＮ倍の速度で回転させ、ピックアップサーボ回路３で制御されるピックアップ４によってディスク１からデータが読み出される。この再生データはプリアンプ５を介してＣＤ信号処理回路１４に供給され、処理されて時間情報を含むサブコード８が付加されたオーディオデータが、アクセスデータ１３として、標準速時の出力レートのＮ倍の出力レートで出力される。 In FIG. 1, the disk 1 is rotated at a speed N times the normal speed (normal reproduction) by a motor 2, and data is read from the disk 1 by a pickup 4 controlled by a pickup servo circuit 3. The reproduced data is supplied to the CD signal processing circuit 14 via the preamplifier 5 and the audio data to which the sub-code 8 including the time information is added as the access data 13 is N times the output rate at the standard speed. Is output at the output rate.

ＣＤ信号処理回路１４からは、また、再生データに同期した書込みアドレス生成用クロック６１とサブコード８が出力され、書込みアドレス生成用クロック６１はアクセスデータ１３とともにアドレス制御回路１９に、サブコード８はシステム制御マイコン２１に夫々供給される。 The CD signal processing circuit 14 also outputs a write address generation clock 61 and a subcode 8 synchronized with the reproduction data. The write address generation clock 61 is transmitted to the address control circuit 19 together with the access data 13, and the subcode 8 is output to the subcode 8. Each is supplied to the system control microcomputer 21.

かかるＮ倍の出力レートのアクセスデータ１３は、アドレス制御回路１９によって制御されるＲＡＭ１５に書き込まれ、読み出される。このときのＲＡＭ１５のアドレス情報１６として、アドレス制御回路１９により、書込みアドレスがＣＤ信号処理回路１４からの書込みアドレス生成用クロック６１から生成され、また、読出しアドレスが標準速用の読出しクロック生成回路４４からの読出しクロック４２から生成される。従って、ＲＡＭ１５では、標準速のＮ倍速で書込みが行なわれ、標準速（１倍速）の出力レートで読出しが行なわれる。 The access data 13 having such an N-times output rate is written to and read from the RAM 15 controlled by the address control circuit 19. At this time, as the address information 16 of the RAM 15, a write address is generated from the write address generation clock 61 from the CD signal processing circuit 14 by the address control circuit 19, and a read address is generated from the standard speed read clock generation circuit 44. From the read clock 42. Therefore, in the RAM 15, writing is performed at N times the standard speed, and reading is performed at the standard (1 ×) output rate.

ここで、アドレス制御回路１９とその周辺回路について説明する。 Here, the address control circuit 19 and its peripheral circuits will be described.

アドレス制御回路１９では、ＲＡＭ１５の書込みアドレス・読出しアドレスであるアドレス情報１６が生成される。ディスク１が音声ディスクである場合、システム制御マイコン２１はサブコード８から再生信号が音声データであると判断し、切替信号４６により、標準速の読出しクロック生成回路４４を選択して標準速の読出しクロックがアドレス制御回路１９に供給されるようにする。アドレス制御回路１９では、この標準速の読出しクロックに基づいて読出しアドレスが生成される。従って、ＣＤ信号処理回路１４からＮ倍の出力レートで出力されてＲＡＭ１５に書き込まれたアクセスデータ１３は、このＲＡＭ１５から標準速のレートで読み出される。 The address control circuit 19 generates address information 16 which is a write address and a read address of the RAM 15. If the disk 1 is an audio disk, the system control microcomputer 21 determines from the subcode 8 that the reproduction signal is audio data, selects the standard speed read clock generation circuit 44 by the switching signal 46, and reads the standard speed read clock. The clock is supplied to the address control circuit 19. The address control circuit 19 generates a read address based on the standard speed read clock. Therefore, the access data 13 output from the CD signal processing circuit 14 at an N-fold output rate and written into the RAM 15 is read from the RAM 15 at a standard rate.

ところで、ＣＤ信号処理回路１４はＮ倍速動作し、ＲＡＭ１５に書き込むタイミングは標準速のＮ倍の速度であるが、ＲＡＭ１５から音声データを読み出すタイミングが標準速（１倍速）であるため、そのままでは、ＲＡＭ１５から全データを読み出す前にＲＡＭ１５がオーバーフローとなってしまう。そこで、時間情報検出部１８を含むアドレス制御回路１９とシステム制御マイコン２１により、かかるオーバーフローを防止するための書込み／読出し制御が行なわれる。 By the way, the CD signal processing circuit 14 operates at N times speed, and the timing of writing to the RAM 15 is N times the standard speed, but the timing of reading audio data from the RAM 15 is the standard speed (1 × speed). Before reading all data from the RAM 15, the RAM 15 overflows. Therefore, the address control circuit 19 including the time information detecting section 18 and the system control microcomputer 21 perform write / read control for preventing such overflow.

即ち、アドレス制御回路１９の時間情報検出部１８は、アクセスデータ１３をもとに書込み時の時間情報の検出を行ない、これとシステム制御マイコン２１からのディスクの読出し情報２４とを用いてＲＡＭ１５での書込み時の時間情報と読出し時の時間情報との時間差情報を検出し、この時間差情報の検出結果をもとにＲＡＭ１５がオーバーフローしたか否か、アンダーフローしたか否かを監視する。そして、アドレス制御回路１９は、ＲＡＭ１５がオーバーフローしたことを検出すると、ＲＡＭ１５への書込みを禁止する書込み情報４１を出力してＲＡＭ１５の書込みを停止させ、オーバーフロー情報２０をシステム制御マイコン２１に供給する。システム制御マイコン２１はこのオーバーフロー情報２０と書込み禁止時点での時間情報を用いて間欠アクセス情報２２，２３を生成し、これらを夫々ピックアップサーボ回路３とモータサーボ回路３'とに供給する。これにより、ピックアップサーボ回路３はピックアップ４をディスク１上の次につなぐデータ位置まで移動させる。 That is, the time information detecting section 18 of the address control circuit 19 detects the time information at the time of writing based on the access data 13, and uses the information and the disk read information 24 from the system control microcomputer 21 in the RAM 15. The time difference information between the time information at the time of writing and the time information at the time of reading is detected, and based on the detection result of the time difference information, it is monitored whether the RAM 15 overflows or underflows. When detecting that the RAM 15 has overflowed, the address control circuit 19 outputs write information 41 for inhibiting writing to the RAM 15, stops writing to the RAM 15, and supplies the overflow information 20 to the system control microcomputer 21. The system control microcomputer 21 generates the intermittent access information 22 and 23 using the overflow information 20 and the time information at the time of write inhibition, and supplies these to the pickup servo circuit 3 and the motor servo circuit 3 ', respectively. Thus, the pickup servo circuit 3 moves the pickup 4 to the next data position on the disk 1 to be connected.

ＲＡＭ１５がアンダーフローしたことを検出すると、アドレス制御回路１９はＲＡＭ１５への書込み禁止を解除する書込み情報４１を出力し、ディスク１への再アクセスのためのアンダーフロー情報２０をシステム制御マイコン２１に出力する。これにより、ピックアップ４はディスク１から次につなぐデータを読み取り、ＣＤ信号処理回路１４を介してＲＡＭ１５に再度書き込ませる。 When detecting that the RAM 15 underflows, the address control circuit 19 outputs the write information 41 for releasing the write prohibition to the RAM 15 and outputs the underflow information 20 for re-accessing the disk 1 to the system control microcomputer 21. I do. As a result, the pickup 4 reads data to be subsequently connected from the disk 1 and writes the data to the RAM 15 again via the CD signal processing circuit 14.

このように、この実施形態では、ＣＤ信号処理回路１４から標準速のＮ倍の出力レートで出力されるアクセスデータ１３を一旦ＲＡＭ１５に記憶し、読出しは標準速で行なうようにＲＡＭ１５の書込み／読出しを制御することにより、システムのＮ倍速動作速度と出力データの標準速出力速度との間の時間差を吸収でき、出力データを連続して再生することができる。 As described above, in this embodiment, the access data 13 output from the CD signal processing circuit 14 at an output rate N times the standard speed is temporarily stored in the RAM 15, and the reading / writing of the RAM 15 is performed so that the reading is performed at the standard speed. , The time difference between the N-fold operation speed of the system and the standard output speed of the output data can be absorbed, and the output data can be reproduced continuously.

次に、図３により、図１におけるＣＤ信号処理回路１４について説明する。但し、図３において、６は復調回路、７は音声データ、９はデータバス、１０はアドレス制御回路２、１１はＲＡＭ、１２は音声データ処理回路であり、図１に対応する部分には同一符号をつけて重複する説明を省略する。 Next, the CD signal processing circuit 14 in FIG. 1 will be described with reference to FIG. In FIG. 3, 6 is a demodulation circuit, 7 is audio data, 9 is a data bus, 10 is an address control circuit 2, 11 is a RAM, and 12 is an audio data processing circuit. Reference numerals are given and duplicate description is omitted.

図３において、プリアンプ５から供給される再生データは復調回路６で復調され、音声データ７とサブコード８とに分離される。サブコード８はそのままＣＤ信号処理回路１４から出力される。 In FIG. 3, reproduction data supplied from a preamplifier 5 is demodulated by a demodulation circuit 6 and separated into audio data 7 and a subcode 8. The subcode 8 is output from the CD signal processing circuit 14 as it is.

音声データ７は、ディスク１の回転むらによるジッタ吸収と音声データ処理回路１２による誤り訂正処理及びデインターリーブ処理のために、アドレス制御回路１０の制御のもと、データバス９を通ってＲＡＭ１１に書き込まれる。このとき、サブコード８もデータバス９を通ってＲＡＭ１１に書き込まれる。ＲＡＭ１１に書き込まれた音声データ７とサブコード８とは、アドレス制御回路１０の制御のもとにＲＡＭ１１から読み出され、音声データ７は、音声データ処理回路１２で補間処理された後、サブコード８が付加され、アクセスデータ１３としてＣＤ信号処理回路１４から出力される。 The audio data 7 is written into the RAM 11 through the data bus 9 under the control of the address control circuit 10 in order to absorb jitter due to uneven rotation of the disk 1 and to perform error correction processing and deinterleave processing by the audio data processing circuit 12. It is. At this time, the subcode 8 is also written to the RAM 11 through the data bus 9. The audio data 7 and the subcode 8 written in the RAM 11 are read out from the RAM 11 under the control of the address control circuit 10, and the audio data 7 is interpolated by the audio data processing circuit 12, 8 is added and output from the CD signal processing circuit 14 as access data 13.

このときの図３でのアドレス制御回路１０の動作を図４を用いて説明する。但し、同図において、２５は書込みアドレス生成回路、２６は書込みアドレス、２７は読出しアドレス生成回路、２８は読出しアドレス、２９はアドレス監視回路、３０はアドレス切替回路であり、図３に対応する部分には同一符号をつけて重複する説明を省略する。 The operation of the address control circuit 10 in FIG. 3 at this time will be described with reference to FIG. In this figure, 25 is a write address generation circuit, 26 is a write address, 27 is a read address generation circuit, 28 is a read address, 29 is an address monitoring circuit, and 30 is an address switching circuit, which corresponds to FIG. Are denoted by the same reference numerals, and redundant description is omitted.

ＲＡＭ１１に書き込むための書込みアドレス２６は再生データに同期した再生系のクロックから書込みアドレス生成回路２５によって生成され、ＲＡＭ１１から読み出すための読出しアドレス２８は水晶発振器（図示せず）によるクロックから読出しアドレス生成回路２７によって生成される。従来、サブコード８は、ディスク１での読取り位置に対応させるため、ＲＡＭ１１には書き込まれず、ディスク１の読取りタイミングで出力されていたが、この実施形態では、音声データ７と同様に、サブコード８もデータバス９からＲＡＭ１１に書き込まれ、読み出される。このとき、書込みアドレス２６と読出しアドレス２８はアドレス切替回路３０で切り替えられる。また、アドレス監視回路２９によって±４フレームの間隔を保たれ、ディスク１の回転むらを吸収するようにしている。 A write address 26 for writing to the RAM 11 is generated by a write address generation circuit 25 from a reproduction system clock synchronized with the reproduction data, and a read address 28 for reading from the RAM 11 is generated from a clock by a crystal oscillator (not shown). Generated by the circuit 27. Conventionally, the subcode 8 is not written in the RAM 11 but is output at the timing of reading the disk 1 in order to correspond to the reading position on the disk 1, but in this embodiment, the subcode 8 is 8 is also written and read from the data bus 9 to the RAM 11. At this time, the write address 26 and the read address 28 are switched by the address switching circuit 30. The address monitoring circuit 29 keeps an interval of ± 4 frames to absorb uneven rotation of the disk 1.

こうしてＣＤ信号処理回路１４で得られたアクセスデータ１３は、図３において、アドレス制御回路１９に供給され、その時間情報検出部１８で時間情報が検出されてＲＡＭ１５の容量分書き込み、また、その書込みを停止させる。また、この時間情報検出部１８では、アクセスデータ１３とディスクの読出し情報２４をもとに各時間差情報が検出され、この時間差情報の検出結果をもとに、ＲＡＭ１５のオーバーフロー／アンダーフローを監視しながら、次につなぐデータのアドレスを検出し、ディスク１への再アクセスのためのオーバーフロー／アンダーフロー情報２０をシステム制御マイコン２１に出力する。 The access data 13 thus obtained by the CD signal processing circuit 14 is supplied to an address control circuit 19 in FIG. 3, and the time information is detected by a time information detecting unit 18 to write the data corresponding to the capacity of the RAM 15 and write the data. To stop. The time information detecting unit 18 detects each time difference information based on the access data 13 and the read information 24 of the disk, and monitors the overflow / underflow of the RAM 15 based on the detection result of the time difference information. While detecting the address of data to be connected next, the overflow / underflow information 20 for re-accessing the disk 1 is output to the system control microcomputer 21.

このときのアドレス制御回路１９の動作を図５を用いて説明する。但し、同図において、３１は時間情報検出回路、３２は時間情報、３３は書込みアドレス生成回路、３４は時間情報検出回路、３５は時間情報、３６は読出しアドレス生成回路、３７は差分検出回路、３８は差分情報、３９はオーバーフロー／アンダーフロー検出回路、４０は書込み制御回路、４１は書込み情報である。 The operation of the address control circuit 19 at this time will be described with reference to FIG. However, in the figure, 31 is a time information detection circuit, 32 is time information, 33 is a write address generation circuit, 34 is a time information detection circuit, 35 is time information, 36 is a read address generation circuit, 37 is a difference detection circuit, 38 is difference information, 39 is an overflow / underflow detection circuit, 40 is a write control circuit, and 41 is write information.

時間情報検出部１８では、時間情報検出回路３１により、ＣＤ信号処理回路１４から出力されるアクセスデータ１３から時間情報が検出され、また、システム制御マイコン２１からのディスクの読出し情報２４をもとに読出しクロック４２のレートで生成されるＲＡＭ１５の読出しアドレスが読出しアドレス生成回路３６で生成され、この読出しアドレスから音声出力時の時間情報３５が時間情報検出回路３４で検出される。時間情報検出回路３１で検出された時間情報３２は書込みアドレス生成回路３３に供給され、書込みアドレス生成用クロック６１のレートでＲＡＭ１５の書込みアドレスが生成される。これら書込みアドレスと読出しアドレスとはアドレス切替回路３０'で切り替えられ、アドレス情報１６としてＲＡＭ１５に供給される。 In the time information detecting section 18, time information is detected by the time information detecting circuit 31 from the access data 13 output from the CD signal processing circuit 14, and based on the disk read information 24 from the system control microcomputer 21. The read address of the RAM 15 generated at the rate of the read clock 42 is generated by the read address generation circuit 36, and the time information 35 at the time of audio output is detected by the time information detection circuit 34 from the read address. The time information 32 detected by the time information detection circuit 31 is supplied to the write address generation circuit 33, and the write address of the RAM 15 is generated at the rate of the write address generation clock 61. The write address and the read address are switched by the address switching circuit 30 ′, and are supplied to the RAM 15 as address information 16.

さらに、時間情報検出回路３１で検出された時間情報３２と時間情報検出回路３４で生成された時間情報３５との差分が差分検出回路３７で検出され、ＲＡＭ１５の書込みアドレスと読出しアドレスの差分情報３８としてオーバーフロー／アンダーフロー検出回路３９に供給される。オーバーフロー／アンダーフロー検出回路３９では、この差分情報３８からＲＡＭ１５のオーバーフロー／アンダーフローが検出され、ＲＡＭ１５のオーバーフロー／アンダーフロー情報２０として、図３のシステム制御マイコン２１に供給されるとともに、書込み制御回路４０に供給され、ＲＡＭ１５がオーバーフローした場合にその書込みを禁止させるための書込み情報４１を出力する。 Further, the difference between the time information 32 detected by the time information detection circuit 31 and the time information 35 generated by the time information detection circuit 34 is detected by the difference detection circuit 37, and the difference information 38 between the write address and the read address of the RAM 15 is detected. Is supplied to the overflow / underflow detection circuit 39. The overflow / underflow detection circuit 39 detects overflow / underflow of the RAM 15 from the difference information 38 and supplies the overflow / underflow information 20 of the RAM 15 to the system control microcomputer 21 of FIG. When the RAM 15 overflows, it outputs write information 41 for prohibiting the writing.

このオーバーフロー／アンダーフロー情報２０と書込み禁止時点での時間情報３２とを用いて、システム制御マイコン２１は間欠アクセス情報２２，２３を出力し、この間欠アクセス情報２２に基づいてピックアップサーボ回路３はピックアップ４を次につなぐデータ位置まで移動させる。 The system control microcomputer 21 outputs intermittent access information 22 and 23 using the overflow / underflow information 20 and the time information 32 at the time of write inhibition, and the pickup servo circuit 3 picks up based on the intermittent access information 22. 4 is moved to the next data position to be connected.

また、オーバーフロー／アンダーフロー検出回路３９で差分情報３８からＲＡＭ１５のアンダーフローが検出された場合には、書込み制御回路４０は書込み禁止解除のための書込み情報４１を出力し、また、ピックアップ４は次につなぐデータをディスク１から再生し、その再生データを上記のようにＲＡＭ１５に再度書き込ませる。 When the overflow / underflow detection circuit 39 detects the underflow of the RAM 15 from the difference information 38, the write control circuit 40 outputs the write information 41 for canceling the write prohibition, and the pickup 4 outputs the next write information. Is reproduced from the disk 1, and the reproduced data is written into the RAM 15 again as described above.

このように、この実施形態では、ＣＤ信号処理回路１４から出力される音声データに時間情報が付加されているので、データのつなぎ点を正確に検出することができ、また、ＲＡＭ１５で時間差吸収を行なうため、出力データは連続に再生されることになる。 As described above, in this embodiment, since the time information is added to the audio data output from the CD signal processing circuit 14, the connection point of the data can be accurately detected. Therefore, the output data is reproduced continuously.

図６はＣＤ−ＲＯＭの再生装置としての本発明による出力レート変換機能付きのディスク再生装置の他の実施形態を示すブロック図であって、４３はＣＤ−ＲＯＭ信号処理回路であり、図１，図３に対応する部分には同一符号をつけて重複する説明を省略する。 FIG. 6 is a block diagram showing another embodiment of a disc reproducing apparatus with an output rate conversion function according to the present invention as a CD-ROM reproducing apparatus. Reference numeral 43 denotes a CD-ROM signal processing circuit. Parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and redundant description is omitted.

この実施形態は、ＣＤ−ＲＯＭのデータベースとしての利用価値を踏まえ、データを取り扱う場合には、２倍速でデータを出力可能に構成している。一方、この実施形態で音楽データを記録したＣＤを再生する場合には、信号処理部は２倍速動作を行ない、出力データは標準速で得られるようにしている。また、ＣＤ−ＲＯＭはデータをセクタ単位で管理するシステムであり、１セクタは９８フレームで構成される。そこで、ＣＤ−ＲＯＭでＣＤを標準再生するためには、ＣＤの再生データに対してセクタ番号に類する信号を付加する必要がある。 This embodiment is configured to be able to output data at double speed when handling data, based on the utility of the CD-ROM as a database. On the other hand, when playing back a CD on which music data is recorded in this embodiment, the signal processing unit performs a double speed operation so that output data can be obtained at a standard speed. The CD-ROM is a system for managing data in sector units, and one sector is composed of 98 frames. Therefore, in order to perform standard reproduction of a CD on a CD-ROM, it is necessary to add a signal similar to a sector number to reproduction data of the CD.

以下、図６に示す実施形態の動作を図７を用いて説明する。 Hereinafter, the operation of the embodiment shown in FIG. 6 will be described with reference to FIG.

ディスク１がＣＤ−ＲＯＭとしてのデータディスクである場合、システム制御マイコン２１はＣＤ信号処理回路１４からのサブコード８によって再生信号がデータディスク１からのデータであると判断し、切替信号４６によって２倍速用の読出しクロック生成回路４５からの読出しクロック４２を選択して、図７（ａ）に示すように、ＲＡＭ１５から２倍速で出力データ１７が得られるようにする。 When the disk 1 is a data disk as a CD-ROM, the system control microcomputer 21 determines that the reproduced signal is the data from the data disk 1 by the subcode 8 from the CD signal processing circuit 14, and The read clock 42 from the double-speed read clock generation circuit 45 is selected so that the output data 17 can be obtained at twice the speed from the RAM 15 as shown in FIG.

また、ディスク１がＣＤとしての音声ディスクである場合には、システム制御マイコン２１はサブコード８によって再生信号が音声データであると判断して、切替信号４６により、標準速用の読出しクロック生成回路４４からの読出しクロック４２を選択し、図７（ｂ）に示すように、ＲＡＭ１５から標準速で出力データ１７が得られるようにする。ＣＤ−ＲＯＭの信号処理システムは２倍速動作をしており、ＲＡＭ１５にアクセスデータ１３を書き込むタイミングは標準速度の２倍である。これに対し、ＲＡＭ１５からデータを読み出すタイミングは標準速であり、そのままでは、全データを読み出す前にＲＡＭ１５がオーバーフローとなってしまうが、この実施形態では、音声データ７に時間情報を含む９８フレーム単位のサブコード８を付加してＣＤ信号処理回路１４から出力するため、セクタ単位のデータ管理が可能となり、正確なつなぎ点を検出して時間差の検出を行ない、ＲＡＭ１５でシステムの２倍速動作速度と出力データ１７の標準速出力速度の時間差を吸収する。 If the disk 1 is an audio disk as a CD, the system control microcomputer 21 determines from the subcode 8 that the reproduced signal is audio data, and uses the switching signal 46 to output a read clock generation circuit for the standard speed. The read clock 42 from 44 is selected so that the output data 17 can be obtained from the RAM 15 at a standard speed as shown in FIG. The CD-ROM signal processing system operates at double speed, and the timing of writing the access data 13 to the RAM 15 is twice the standard speed. On the other hand, the timing at which data is read from the RAM 15 is the standard speed, and the RAM 15 overflows before all data is read. However, in this embodiment, the audio data 7 includes 98 frames containing time information. Is output from the CD signal processing circuit 14 with the addition of the sub-code 8, the data can be managed on a sector-by-sector basis, an accurate connecting point can be detected and a time difference can be detected. The time difference between the standard speed and the output speed of the output data 17 is absorbed.

このように、この実施形態では、アクセスデータ１３には９８フレーム単位のサブコードが付加されているため、アクセスデータ１３をＲＡＭ１５に書き込み、ＣＤ−ＲＯＭ信号処理回路４３のアドレス制御回路１９で出力データ１７とアクセスデータ１３の時間差を検出し、ＲＡＭ１５のオーバーフロー／アンダーフローを計って間欠アクセス情報２２、２３を送り、再度時間検出を行なって正しいつなぎ点を検出することにより、外部ＲＡＭへの書込み速度を標準速のＮ倍として読出し速度は標準速度とするようなＣＤ−ＲＯＭシステムに対応可能となり、回路の共通化を図れる。 As described above, in this embodiment, since the access data 13 is added with the sub-code in the unit of 98 frames, the access data 13 is written into the RAM 15 and the output data is output by the address control circuit 19 of the CD-ROM signal processing circuit 43. By detecting the time difference between the access data 17 and the access data 13, measuring the overflow / underflow of the RAM 15, sending the intermittent access information 22 and 23, and detecting the time again to detect the correct connection point, the writing speed to the external RAM is reduced. Can be adapted to a CD-ROM system in which the reading speed is set to the standard speed by setting N to N times the standard speed, and the circuit can be shared.

また、この実施形態では、データを５分の１に圧縮して記録したするミニディスク（ＭＤ）システムにも対応可能である。 Further, this embodiment is also applicable to a mini-disc (MD) system in which data is compressed to one-fifth and recorded.

図８は図１，図３，図６での時間情報検出回路１８の一具体例を示すブロック図であって、２４'はアドレス設定用クロック、２４”はアドレスロード信号、４７はシフトレジスタ、４８は情報データラッチ回路、４９は誤り検出回路、５０は誤り検出結果、５１はＱコードレジスタ、５２は時間情報、５３はＢＣＤカウンタ、５４はカウンタ値、５５は設定アドレスレジスタ、５６はＢＣＤカウンタ、５７はカウンタ値、５８は一致検出回路、５９は一致検出結果、６０は針飛び検出回路である。 FIG. 8 is a block diagram showing a specific example of the time information detecting circuit 18 shown in FIGS. 1, 3 and 6, wherein 24 'is an address setting clock, 24 "is an address load signal, 47 is a shift register, 48 is an information data latch circuit, 49 is an error detection circuit, 50 is an error detection result, 51 is a Q code register, 52 is time information, 53 is a BCD counter, 54 is a counter value, 55 is a setting address register, and 56 is a BCD counter. , 57 are counter values, 58 is a coincidence detection circuit, 59 is a coincidence detection result, and 60 is a needle jump detection circuit.

まず、この具体例の動作を、４倍速動作を例とし、かつ針飛びがないものとして、図９を用いて説明する。 First, the operation of this specific example will be described with reference to FIG. 9 assuming that the quadruple speed operation is an example and that there is no needle jump.

システム制御マイコン２１からの設定値ｎが設定アドレスレジスタ５５に取り込まれ、ＢＣＤカウンタ５６にロードされる。これと同時に、書込みアドレスカウンタ３３と読出しアドレスカウンタ３６とがリセットされる。 The set value n from the system control microcomputer 21 is taken into the set address register 55 and loaded into the BCD counter 56. At the same time, the write address counter 33 and the read address counter 36 are reset.

サブコード８を用いて、ＣＤの再生データに対してセクタ番号に類する信号を付加したアクセスデータ１３はシフトレジスタ４７に取り込まれ、さらに、その情報データは情報データラッチ回路４８に、サブコード８のうちのＱコードはＱコードレジスタ５１に、誤り検出符号は誤り検出回路４９に夫々取り込まれる。そして、誤り検出回路４９からの誤り検出結果５０が「誤りなし」を表わしていれば、Ｑコードレジスタ５１に取り込まれたＢＣＤコードの時間情報５２がＢＣＤカウンタ５３にロードされ、誤り検出結果５０が「誤りあり」を表わしていれば、ＢＣＤカウンタ５３は現在の値に１だけカウントアップする。 The access data 13 obtained by adding a signal similar to a sector number to the reproduction data of the CD using the subcode 8 is fetched into the shift register 47, and the information data is further stored in the information data latch circuit 48, The Q code is taken into the Q code register 51 and the error detection code is taken into the error detection circuit 49. If the error detection result 50 from the error detection circuit 49 indicates "no error", the time information 52 of the BCD code taken into the Q code register 51 is loaded into the BCD counter 53, and the error detection result 50 If "error" is indicated, the BCD counter 53 counts up by one to the current value.

ＢＣＤカウンタ５３のカウント値５４とＢＣＤカウンタ５６の上記設定値ｎのカウント値５７とは一致検出回路５８で比較され、上記の動作によってＢＣＤカウンタ５３のカウント値５４が順次変化して遂にこの設定値ｎに一致すると、一致検出回路５８の一致検出結果５９がこれを表わし、データ再生位置がシステム制御マイコン２１で設定した設定値ｎの目標位置に達したことになる。この一致検出結果５９により、ＢＣＤカウンタ５６とＲＡＭ１５への書込みアドレスを生成する書込みアドレス生成回路３３とが動作を開始し、夫々Ｑコードレジスタ５１のＱコードの取込みに同期したタイミングで１ずつカウントアップしていく。 The count value 54 of the BCD counter 53 and the count value 57 of the set value n of the BCD counter 56 are compared by a coincidence detection circuit 58, and the count value 54 of the BCD counter 53 is sequentially changed by the above operation, and finally the set value If the value matches n, the match detection result 59 of the match detection circuit 58 indicates this, indicating that the data reproduction position has reached the target position of the set value n set by the system control microcomputer 21. Based on the coincidence detection result 59, the BCD counter 56 and the write address generation circuit 33 for generating a write address to the RAM 15 start operating, and count up by one at a timing synchronized with the acquisition of the Q code of the Q code register 51, respectively. I will do it.

また、読出しアドレスカウンタ３６もこれと同時に動作を開始し、書込みクロック４２に同期して読出しアドレスを生成する。 The read address counter 36 also starts operating at the same time, and generates a read address in synchronization with the write clock 42.

ＲＡＭ１５への書込みアドレスと読出しアドレスは、ＢＣＤではなく、２進数で生成されるため、ＢＣＤコードである時間情報５２をもとに生成しても、ＲＡＭ１５のアドレスを有効に使える。 Since the write address and the read address to the RAM 15 are generated not by the BCD but by a binary number, the address of the RAM 15 can be effectively used even if it is generated based on the time information 52 which is the BCD code.

書込みアドレス生成回路３３からの書込みアドレスと読出しアドレスカウンタ３６からの読出しアドレスは差分検出器３７に供給され、これらの差分を示す差分情報３８が得られる。この差分情報３８はオーバーフロー／アンダーフロー検出回路３９に供給され、ＲＡＭ１５の記憶データがオーバーフローするか、アンダーフローするかが検出される。オーバーフローの場合には、オーバーフロー／アンダーフロー検出回路３９からポーズスタート信号が出力されてＲＡＭ１５への書込みが停止され、その後アンダーフローが検出されると、ポーズ解除信号が出力されてＲＡＭ１５の再度書込みを開始させる。 The write address from the write address generation circuit 33 and the read address from the read address counter 36 are supplied to a difference detector 37, and difference information 38 indicating the difference is obtained. The difference information 38 is supplied to an overflow / underflow detection circuit 39, which detects whether the data stored in the RAM 15 overflows or underflows. In the case of overflow, a pause start signal is output from the overflow / underflow detection circuit 39 to stop writing to the RAM 15, and when an underflow is detected thereafter, a pause release signal is output and writing to the RAM 15 is performed again. Let it start.

ここで、図９は、説明を簡略化するために、ＲＡＭ１５の容量を５アドレスの容量としている。従って、書込みアドレスカウンタ３３も読出しアドレスカウンタ３６の０から４までのカウントを繰り返す。 Here, in FIG. 9, the capacity of the RAM 15 is assumed to be a capacity of 5 addresses for the sake of simplicity. Therefore, the write address counter 33 also repeats the counting from 0 to 4 of the read address counter 36.

そこで、ＲＡＭ１５では、４個の情報データが書き込まれる間に１個の情報データが読み出されるのであるから、ｎ番目〜（ｎ＋３）番目の入力情報データがアドレス０〜３に順に書き込まれる期間にアドレス１のｎ番目の情報データが読み出され、次に、（ｎ＋１）番目の情報データが読み出されるときに、まず、（ｎ＋４）番目の入力情報データがアドレス４に書き込まれ、次に、（ｎ＋５）番目の入力情報データがアドレス０に書き込まれようとする。しかし、ここで、書込みアドレスと読出しアドレスとの差（Ｗ−Ｒ）がＲＡＭ１５でのアドレス数（容量）よりも１だけ小さい値以上のとき、オーバーフローとすると、上記の（ｎ＋５）番目の入力情報データの書込みはオーバーフローすることになる。このため、オーバーフロー／アンダーフロー検出回路３９からポーズスタート信号が出力されてＲＡＭ１５への書込みが停止され、これとともに、ＢＣＤカウンタ５６や書込みアドレスカウンタ３３のカウント動作を停止させてそのときのカウント値をそのまま保持させる。これにより、ＢＣＤカウンタ５６は値（ｎ＋５）のカウント値５７をそのまま保持し、書込みアドレスカウンタ３３は値０のアドレス値をそのまま保持する。但し、ＲＡＭ１５の読出しはそのまま続けられる。 Therefore, in the RAM 15, one piece of information data is read while four pieces of information data are written. Therefore, during the period in which the n-th to (n + 3) -th pieces of input information data are sequentially written to the addresses 0 to 3, 1, when the (n + 1) th information data is read out, first, the (n + 4) th input information data is written into the address 4, and then (n + 5) ) -Th input information data is about to be written to address 0. However, when the difference (WR) between the write address and the read address is equal to or more than a value smaller than the number of addresses (capacity) in the RAM 15 by one or more, if the overflow occurs, the (n + 5) -th input information Writing data will overflow. For this reason, a pause start signal is output from the overflow / underflow detection circuit 39 to stop writing to the RAM 15, and at the same time, the counting operation of the BCD counter 56 and the writing address counter 33 is stopped and the count value at that time is reduced. Keep it as it is. Thus, the BCD counter 56 holds the count value 57 of the value (n + 5) as it is, and the write address counter 33 holds the address value of the value 0 as it is. However, reading from the RAM 15 is continued as it is.

システム制御マイコン２１はこのポーズスタート信号をオーバーフロー情報２０として取り込み、上記のように、これと書込み禁止時点での時間情報を用いて間欠アクセス情報２２，２３を生成し、これらを夫々ピックアップサーボ回路３とモータサーボ回路３'とに供給する。これにより、ピックアップサーボ回路３はピックアップ４をディスク１上の次につなぐデータ位置まで移動させる。 The system control microcomputer 21 captures the pause start signal as overflow information 20 and generates intermittent access information 22 and 23 using the pause start signal and the time information at the time of write inhibition as described above. And the motor servo circuit 3 '. Thus, the pickup servo circuit 3 moves the pickup 4 to the next data position on the disk 1 to be connected.

そして、この間ＲＡＭ１５の読出しが行なわれていることにより、ＲＡＭ１５がアンダーフローすると、オーバーフロー／アンダーフロー検出回路３９からポーズ解除信号が出力されてＲＡＭ１５への書込み停止が解除される。ここで、書込みアドレスと読出しアドレスとの差（Ｗ−Ｒ）がディスク１の１周分のセクタ数以下となったときアンダーフローしたとし、かつディスク１の１周に２セクタ記録されるものとすると、（Ｗ−Ｒ）が２以下のときアンダーフローしたことになる。 During this time, the RAM 15 is being read, and when the RAM 15 underflows, a pause release signal is output from the overflow / underflow detection circuit 39, and the suspension of writing to the RAM 15 is released. Here, it is assumed that an underflow occurs when the difference (WR) between the write address and the read address becomes equal to or less than the number of sectors for one round of the disk 1, and that two sectors are recorded in one round of the disk 1. Then, underflow occurs when (WR) is 2 or less.

そこで、上記のように、書込みアドレスカウンタ３３からの書込みアドレスＷは０に固定されているから、読出しアドレスカウンタ３６からの読出しアドレスＲが３になると、書込みアドレスはこれより進んだ５に相当するから、オーバーフロー／アンダーフロー検出回路３９はＲＡＭ１５がアンダーフローしたと判断し、ポーズ解除信号を発生してＲＡＭ１５の書込みを開始させる。この書込みが開始しても書込みアドレスカウンタ３３からの書込みアドレスＷは０に固定されており、また、ＢＣＤカウンタ５６のカウント値は上記の（Ｎ＋５）に固定されている。そして、ディスク１から（ｎ＋５）番目のデータが再生されると、ＢＣＤカウンタ５３，５６のカウント値が（ｎ＋１）と一致し、一致検出回路５８から一致検出結果５９が出力されてＢＣＤカウンタ５６，書込みアドレスカウンタ３３が動作を再開する。従って、ＲＡＭ１５には、アドレス０から（ｎ＋５）番目，（ｎ＋６），……の順に次のオーバーフローが生ずるまでデータが書き込まれる。 Therefore, as described above, the write address W from the write address counter 33 is fixed to 0, so that when the read address R from the read address counter 36 becomes 3, the write address corresponds to 5 which is further ahead. Therefore, the overflow / underflow detection circuit 39 determines that the RAM 15 has underflowed, generates a pause release signal, and starts writing to the RAM 15. Even when the writing is started, the write address W from the write address counter 33 is fixed at 0, and the count value of the BCD counter 56 is fixed at (N + 5). Then, when the (n + 5) th data is reproduced from the disk 1, the count values of the BCD counters 53 and 56 match (n + 1), a match detection result 59 is output from the match detection circuit 58, and the BCD counter 56 and The write address counter 33 resumes operation. Therefore, data is written to the RAM 15 in the order of (n + 5) th, (n + 6),... From the address 0 until the next overflow occurs.

このようにして、書込み動作を止めた次のデータから確実に書込み動作が再開される。 In this way, the writing operation is reliably restarted from the next data after the writing operation is stopped.

次に、この具体例の動作を、同じく４倍速動作を例とし、かつ振動による針飛びなどがあるものとして、図１０を用いて説明する。ここでは、（ｎ＋９）番目のデータが再生されてから針飛びが生じ、次に（ｍ）番目のデータが再生されたものとする。 Next, the operation of this specific example will be described with reference to FIG. Here, it is assumed that the needle jump occurs after the (n + 9) th data is reproduced, and then the (m) th data is reproduced.

針飛び検出回路６０は、誤り検出結果５０から再生データに誤りがなく、かつ時間情報５２、５４の間に所定の差（例えば１）がないと、針飛びなどによって再生データに不連続が生じたと判断し、上記のオーバーフローの場合と同様に、ＢＣＤカウンタ５６と書込みアドレスカウンタ３３の動作を停止させ、（ｎ＋１０）番目のデータのアクセスを行なわせる。そして、（ｎ＋１０）番目のデータが再生されると、一致検出回路５８の一致検出結果５９により、ＲＡＭ１５の書込みが再開される。 The needle jump detection circuit 60 determines that if there is no error in the reproduction data from the error detection result 50 and there is no predetermined difference (for example, 1) between the time information 52 and 54, discontinuity occurs in the reproduction data due to a needle jump or the like. Then, as in the case of the overflow, the operations of the BCD counter 56 and the write address counter 33 are stopped, and the (n + 10) th data is accessed. Then, when the (n + 10) th data is reproduced, the writing to the RAM 15 is restarted by the match detection result 59 of the match detection circuit 58.

このように、この実施形態では、ＢＣＤコードの時間情報であるサブコードのＱコードを用いても、ＲＡＭ１５のアドレス生成は２進数で行ない、ＲＡＭ１５を有効に用いて４倍速動作時の標準速再生に対応可能である。また、振動等による針飛びが発生しても、正確にデータをつないで連続した再生をすることが可能である。 As described above, in this embodiment, even if the Q code of the subcode which is the time information of the BCD code is used, the address generation of the RAM 15 is performed in a binary number, and the standard speed reproduction at the time of the quadruple-speed operation is performed by effectively using the RAM 15. It is possible to correspond to. Further, even if a needle jump occurs due to vibration or the like, continuous reproduction can be performed by accurately connecting data.

また、図１及び図３で示した音声データとサブコードの処理を一対一に対応させたＣＤ信号処理回路１４を１つの集積回路とすると、音声再生専用では、図１及び図３のアドレス制御回路１９を別の集積回路として組み合わせて構成し、また、ＣＤ−ＲＯＭでＲＯＭデータと音声データを処理する場合には、図６のＣＤ−ＲＯＭ信号処理回路４３を別の集積回路として組み合わせて構成することにより、各システムに展開することができる。 Also, if the CD signal processing circuit 14 in which the processing of the audio data and the subcode shown in FIGS. 1 and 3 are made to correspond one-to-one is one integrated circuit, the address control shown in FIGS. When the circuit 19 is combined as another integrated circuit, and the ROM data and the audio data are processed by the CD-ROM, the CD-ROM signal processing circuit 43 in FIG. 6 is combined as another integrated circuit. By doing so, it can be deployed to each system.

このように、この実施形態では、音声データと時間情報を一対一に対応させる集積回路と、その対応したデータと時間情報を用いて記憶する集積回路とを別にするものであり、ＣＤ再生の実施形態に限定されるものではない。 As described above, in this embodiment, an integrated circuit that associates audio data with time information on a one-to-one basis and an integrated circuit that stores audio data and time information using the corresponding data are separately provided. It is not limited to the form.

なお、以上の実施形態に示した数値は一例であって、本発明はこれに限定されるものではない。 Note that the numerical values shown in the above embodiments are examples, and the present invention is not limited to these.

本発明によるディスク再生装置の一実施形態を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a disc reproducing apparatus according to the present invention. ＣＤのサブコードフォーマットを示す図である。It is a figure showing the subcode format of CD. 図１におけるＣＤ信号処理回路の内部構成を示したブロック図である。FIG. 2 is a block diagram illustrating an internal configuration of a CD signal processing circuit in FIG. 1. 図３でのＣＤ信号処理回路のアドレス制御回路を示すブロック図である。FIG. 4 is a block diagram illustrating an address control circuit of the CD signal processing circuit in FIG. 3. 図１におけるアドレス制御回路を示すブロック図である。FIG. 2 is a block diagram illustrating an address control circuit in FIG. 1. 本発明によるＣＤ−ＲＯＭ対応のディスク再生装置の他の実施形態を示すブロック図である。FIG. 10 is a block diagram showing another embodiment of a disc reproducing apparatus compatible with CD-ROM according to the present invention. 図６に示す実施形態の動作を示すタイミングチャートである。7 is a timing chart showing the operation of the embodiment shown in FIG. 図１，図３，図５及び図６における時間情報検出回路の一具体例を示すブロック図である。FIG. 7 is a block diagram illustrating a specific example of a time information detection circuit in FIGS. 1, 3, 5, and 6. 図８に示した具体例の針飛びなしの場合の４倍速動作時の標準再生タイミングを示すタイミングチャートである。9 is a timing chart showing the standard reproduction timing at the time of the quadruple speed operation in the specific example shown in FIG. 8 without the needle jump. 図８に示した具体例の針飛びなどがある場合の４倍速動作時の標準再生タイミングを示すタイミングチャートである。9 is a timing chart showing the standard reproduction timing at the time of the quadruple speed operation when the specific example shown in FIG.

符号の説明Explanation of reference numerals

１ディスク
４ピックアップ
６復調回路
８サブコード
１０アドレス制御回路
１１ＲＡＭ
１３アクセスデータ
１４ＣＤ信号処理回路
１５ＲＡＭ
１６アドレス情報
１７出力データ
１８時間情報検出部
１９制御回路
２０オーバーフロー／アンダーフロー情報
２１システム制御マイコン
２２，２３間欠アクセス情報
２４ディスクの読出し情報
３９オーバーフロー／アンダーフロー検出回路
４０書込み制御回路
４１書込み情報
４２読出しクロック
４４標準速読出しクロック生成回路
４５２倍速読出しクロック生成回路
５３，５６ＢＣＤカウンタ
６１書込みアドレス生成用クロック
DESCRIPTION OF SYMBOLS 1 Disc 4 Pickup 6 Demodulation circuit 8 Subcode 10 Address control circuit 11 RAM
13 access data 14 CD signal processing circuit 15 RAM
Reference Signs List 16 address information 17 output data 18 time information detection unit 19 control circuit 20 overflow / underflow information 21 system control microcomputer 22, 23 intermittent access information 24 disk read information 39 overflow / underflow detection circuit 40 write control circuit 41 write information 42 Read clock 44 Standard speed read clock generator 45 Double speed read clock generator 53, 56 BCD counter 61 Write address generation clock

Claims

ディジタル化された情報データ及び該情報データの記録開始端を基準とした時間情報を含むサブコードをディスクから再生する再生装置において、
上記ディジタル化された情報データの再生出力レートは通常出力レートであるのに対し、通常のＮ倍で再生する再生処理手段と、
上記再生処理手段により再生された上記情報データ及び上記サブコードを入力とし、Ｎ倍で再生された出力レートを通常出力レートに変換する出力レート変換手段と、
上記再生処理手段の出力と出力レート変換手段の出力とを選択し、再生装置の出力信号とする選択手段と
を有することを特徴とするディスク再生装置。 A reproducing apparatus for reproducing, from a disc, a subcode including digitized information data and time information based on a recording start end of the information data,
The reproduction output rate of the digitized information data is a normal output rate, while reproduction processing means for reproducing at N times the normal output rate;
Output rate conversion means for receiving the information data and the subcode reproduced by the reproduction processing means and converting an output rate reproduced at N times into a normal output rate;
Selecting means for selecting an output of the reproducing processing means and an output of the output rate converting means and outputting the selected signal as an output signal of the reproducing apparatus.

ディジタル化され変調された情報データ及び該情報データの頭出し信号や時間情報を含むサブコードが記録されているディスクを回転させる回転手段と、上記ディスクから情報を読み取る情報読取手段とよりなるディスク再生装置において、
該情報読取手段により得られる上記変調された上記情報データ及び上記サブコードを復調し、情報データの誤りを検出あるいは訂正するための所定の処理を行ない、上記情報データ及び上記サブコードを出力する処理手段と、
該処理手段より得られる上記情報データ、または上記情報データ及び上記サブコードを記憶し、情報データを出力する第１の記憶手段と、
上記第１の記憶手段の書込み／読出しアドレスを制御する第１の制御手段と
を設け、
上記処理手段は、
上記ディスクの回転むらを吸収するために、上記情報データ及び上記サブコードを記憶する第２の記憶手段と、
該第２の記憶手段の書込み／読出しアドレスを制御する第２の制御手段と
を有し、
上記第２の制御手段で、上記情報データは、記録時に施されたインターリーブをもどすためのデインターリーブを行なうように書込み／読出しアドレスを生成し、読み出され、上記サブコードは、常に特定の情報データと特定のサブコードとが一対一対応となる読出しが行なわれるように、上記第２の記憶手段に書き込み、読み出すアドレスを生成することを特徴とするディスク再生装置。 A disk reproducing unit comprising: a rotating unit for rotating a disk on which digitized and modulated information data and a subcode including a cue signal of the information data and time information are recorded; and an information reading unit for reading information from the disk. In the device,
A process of demodulating the modulated information data and the subcode obtained by the information reading means, performing a predetermined process for detecting or correcting an error in the information data, and outputting the information data and the subcode Means,
A first storage unit that stores the information data obtained by the processing unit, or the information data and the subcode, and outputs the information data;
And first control means for controlling a write / read address of the first storage means.
The processing means includes:
A second storage unit that stores the information data and the subcode in order to absorb rotation unevenness of the disk;
And second control means for controlling a write / read address of the second storage means.
In the second control means, the information data generates a write / read address so as to perform deinterleaving for restoring the interleave performed at the time of recording, and is read. A disk reproducing apparatus for generating an address for writing to and reading from the second storage means so that data and a specific subcode are read in one-to-one correspondence.

請求項２において、
前記第１の記憶手段の書込み／読出しアドレスを制御する前記第１の制御手段は、
前記処理手段より得られる前記第２の記憶手段を介して出力した前記サブコードから、前記情報データが前記第１の記憶手段に書き込まれるアドレスを示す第１のセクタ情報を検出する第１の検出手段と、
前記第１の記憶手段から読み出した前記情報データの読出しアドレスを示す第２のセクタ情報を検出する第２の検出手段と、
上記検出された第１のセクタ情報と第２のセクタ情報とを比較して前記第１の記憶手段での記憶データのオーバーフローやアンダーフローを検出する第３の検出手段と、
上記第３の検出手段がオーバーフローを検出したときに前記第１の記憶手段への書込みを禁止する第３の制御手段と、
上記書込み禁止時点での上記第１のセクタ情報を用いて前記読取り手段のディスク上の読取り位置を次につなぐデータ位置まで移動させる第４の制御手段と、
上記第３の検出手段がアンダーフローを検出したときに前記第１の記憶手段への書込み禁止を解除して書込みを可能とする第５の制御手段と
を具備し、
前記第１の記憶手段への書込み速度を決定する第１のクロック周波数を、上記書込み速度が通常速度のＮ倍であるように決定し、前記第１の記憶手段への読出し速度を決定する第２のクロック周波数を通常速度となるように決定することを特徴とするディスク再生装置。 In claim 2,
The first control means for controlling a write / read address of the first storage means,
A first detection for detecting, from the subcode output from the second storage unit obtained from the processing unit, first sector information indicating an address at which the information data is written to the first storage unit; Means,
Second detecting means for detecting second sector information indicating a read address of the information data read from the first storage means;
Third detection means for comparing the detected first sector information and second sector information to detect overflow or underflow of data stored in the first storage means;
Third control means for prohibiting writing to the first storage means when the third detection means detects an overflow;
Fourth control means for moving the reading position of the reading means on the disk to a next data position using the first sector information at the time of the write inhibition,
And a fifth control means for releasing writing prohibition to the first storage means and enabling writing when the third detection means detects an underflow,
A first clock frequency for determining a writing speed to the first storage means is determined so that the writing speed is N times a normal speed, and a first clock frequency for determining a reading speed to the first storage means is determined. 2. A disk reproducing apparatus, wherein the clock frequency of the second is determined to be a normal speed.

請求項２において、
前記サブコードは２進化１０進法（ＢＣＤ）コードの前記時間情報に誤り検出符号が付加されており、
前記ディスクの再生開始位置を設定するシステム制御手段を有し、
前記第１の記憶手段の書込み／読出しアドレスを制御する前記第１の制御手段は、
前記ディスクの再生データの誤り検出符号から該再生データの誤りを検出する誤り検出回路と、
上記検出された再生データの誤り符号をみて、前記時間情報を２進化１０進法でカウントする第１のＢＣＤ計数回路と、
上記システム制御手段により設定された上記再生開始位置のアドレスを２進化１０進法でカウントする第２のＢＣＤ計数回路と、
上記第１のＢＣＤ計数回路による第１のアドレスと上記第２のＢＣＤ計数回路による第２のアドレスの一致を検出する一致検出回路と
を具備し、
上記一致検出回路で上記第１，第２のアドレスの一致を検出すると、前記第１の記憶手段の書込み／読出しアドレスを２進法で生成して、書込み／読出し制御することを特徴とするディスク再生装置。 In claim 2,
The sub-code is obtained by adding an error detection code to the time information of a binary-coded decimal (BCD) code,
Having system control means for setting a reproduction start position of the disc,
The first control means for controlling a write / read address of the first storage means,
An error detection circuit for detecting an error in the reproduction data from an error detection code of the reproduction data of the disc;
A first BCD counting circuit that counts the time information in a binary-coded decimal system by looking at an error code of the detected reproduced data;
A second BCD counting circuit for counting the address of the reproduction start position set by the system control means in a binary-coded decimal system;
A match detecting circuit for detecting a match between a first address by the first BCD counting circuit and a second address by the second BCD counting circuit;
A disk, wherein when the coincidence detecting circuit detects coincidence of the first and second addresses, a write / read address of the first storage means is generated in a binary system and write / read control is performed. Playback device.

ディジタル化されて変調された情報データ及び該情報データの頭出し信号や時間情報を含むサブコードが記録されているディスクを回転させる回転手段と、上記ディスクから情報を読み取る情報読取手段とを含むディスク再生装置で、上記情報読取手段に接続され、上記情報読取手段の出力を処理して情報データを出力する集積回路において、
上記情報読取手段により得られる上記変調された情報データ及び上記サブコードを復調し、上記情報データの誤りを検出あるいは訂正するための所定の処理を行ない、上記情報データ及び上記サブコードを出力する処理手段を含む第１の集積回路と、
上記処理手段より得られる上記情報データ、または上記情報データ及び上記サブコードを記憶し、上記情報データを出力する第１の記憶手段と、
上記第１の記憶手段の書込み／読出しアドレスを制御する第１の制御手段を含む第２の集積回路と
を設け、
上記処理手段は、
上記ディスクの回転むらを吸収するために、上記情報データ及び上記サブコードを記憶する第２の記憶手段と、
上記第２の記憶手段の書込み／読出しアドレスを制御する第２の制御手段と
を有し、
上記第２の制御手段で、上記情報データは、記録時に施されたインターリーブをもどすためのデインターリーブを行なうように書込み／読出しアドレスを生成し、読み出され、上記サブコードは、常に特定の情報データと特定のサブコードが一対一対応となる読出しが行われるように、上記第２の記憶手段に書き込み、読み出すアドレスを生成することを特徴とするディスク再生装置の集積回路。

A disk including rotating means for rotating a disk on which sub-codes including digitized and modulated information data and a cue signal of the information data and time information are recorded, and information reading means for reading information from the disk A reproducing apparatus, wherein the integrated circuit is connected to the information reading means, processes an output of the information reading means and outputs information data,
A process of demodulating the modulated information data and the subcode obtained by the information reading means, performing a predetermined process for detecting or correcting an error in the information data, and outputting the information data and the subcode A first integrated circuit including means;
A first storage unit that stores the information data obtained by the processing unit, or the information data and the subcode, and outputs the information data;
And a second integrated circuit including first control means for controlling a write / read address of the first storage means.
The processing means includes:
A second storage unit that stores the information data and the subcode in order to absorb rotation unevenness of the disk;
And second control means for controlling a write / read address of the second storage means.
In the second control means, the information data generates a write / read address so as to perform deinterleaving for restoring the interleave performed at the time of recording, and is read. An integrated circuit for a disk reproducing apparatus, wherein an address is written to and read from said second storage means so that data and a specific subcode are read one-to-one.