JP3080287B2 - Timing generator - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、タイミングアドレスに
よりタイミング信号の出力間隔が変化するタイミングジ
ェネレータに関し、高価で消費電力の大きい高速メモリ
の使用数を少なくできるタイミングジェネレータに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing generator in which the output interval of a timing signal changes according to a timing address, and more particularly to a timing generator capable of reducing the number of high-speed memories which are expensive and consume large power.

【０００２】[0002]

【従来の技術】パターン発生器は、被試験対象の良、不
良をチェックするＬＳＩテスタに備えられ、被試験対象
に与える各種テストパターンを発生する。パターン発生
器は、タイミングジェネレータにより、テストパターン
を発生するレート信号により、発生する周期が決まる。
以下に上記のようなパターン発生器について説明する。
従来のパターン発生器を図４に示す。図において、１は
タイミングジェネレータ（以下ＴＧと略す）で、タイミ
ングアドレスを入力し、レート信号を発生する。２はパ
ターンアドレスジェネレータ（以下ＰＡＧと略す）で、
レート信号を入力し、タイミングアドレスとパターンア
ドレスとを出力する。３はパターンメモリ（以下ＰＭと
略す）で、ＰＡＧ２が出力するパターンアドレスに対応
して記憶するパターンを、レート信号のタイミングで、
出力する。ＴＧ１において、４は発振器で、クロックを
発生する。５はリアルタイムタイミングデータ（以下Ｒ
ＴＤと略す）メモリで、ＰＡＧ２からのタイミングアド
レスに対応して、周期の値であるタイミングデータを記
憶する。６はダウンカウンタで、発振器４からのクロッ
クを受けて、タイミングデータをカウント値として、ク
ロックごとにカウントを行い、ボロー信号を出力する。
そして、ボロー信号により、ロードを行う。７はフリッ
プフロップ（以下Ｆ／Ｆと略す）で、ダウンカウンタ６
のボロー信号を発振器４のクロックごとにラッチする。2. Description of the Related Art A pattern generator is provided in an LSI tester for checking whether or not a test object is good or defective, and generates various test patterns to be given to the test object. In the pattern generator, the cycle of generation is determined by the rate signal for generating the test pattern by the timing generator.
Hereinafter, the pattern generator as described above will be described.
FIG. 4 shows a conventional pattern generator. In the figure, reference numeral 1 denotes a timing generator (hereinafter abbreviated as TG), which inputs a timing address and generates a rate signal. 2 is a pattern address generator (hereinafter abbreviated as PAG),
A rate signal is input, and a timing address and a pattern address are output. Reference numeral 3 denotes a pattern memory (hereinafter abbreviated as PM), which stores a pattern stored in correspondence with a pattern address output from the PAG 2 at a timing of a rate signal.
Output. In TG1, reference numeral 4 denotes an oscillator, which generates a clock. 5 is real-time timing data (hereinafter R
In a memory, timing data, which is a period value, is stored in correspondence with a timing address from PAG2. Reference numeral 6 denotes a down counter, which receives a clock from the oscillator 4 and counts for each clock, using timing data as a count value, and outputs a borrow signal.
Then, loading is performed by a borrow signal. Reference numeral 7 denotes a flip-flop (hereinafter abbreviated as F / F), and a down counter 6
Is latched every clock of the oscillator 4.

【０００３】以上の装置の動作を以下で説明する。図５
は図４の装置のタイムチャートである。（ａ）は発振器
４が出力するクロック、（ｂ）はダウンカウンタ６が出
力するボロー信号、（ｃ）はＦ／Ｆ７が出力するレート
信号、（ｄ）はダウンカウンタ６がカウントするカウン
ト値である。そして、（ｅ）はＲＴＤメモリ５が出力す
るタイミングデータ（ＴＤａｔａ）、（ｆ），（ｇ）は
それぞれＰＡＧ２が出力するタイミングアドレス（ＴＡ
ｄｄ）とパターンアドレス（ＰＡｄｄ）、（ｈ）はパタ
ーンメモリが出力するパターン出力である。The operation of the above device will be described below. FIG.
6 is a time chart of the apparatus of FIG. (A) is a clock output from the oscillator 4, (b) is a borrow signal output from the down counter 6, (c) is a rate signal output from the F / F 7, and (d) is a count value counted by the down counter 6. is there. (E) is timing data (TData) output from the RTD memory 5, and (f) and (g) are timing addresses (TA) output from the PAG 2 respectively.
dd), the pattern address (PAdd), and (h) are pattern outputs output from the pattern memory.

【０００４】ダウンカウンタ６は、カウント値が”０”
になり、ボロー信号が出力される。（１） 次のクロックの立ち上がりで、Ｆ／Ｆ７は、ボロー信号
を保持し、レート信号が立ち上がる。そして、ダウンカ
ウンタ１３は次のレートの周期値であるタイミングデー
タ”ＴＤ（ｎ）”をロードする。（２） そして、ＰＭ３は、レート信号の立ち上がりで、パター
ンアドレスにアドレスされたパターンを出力する。
（３） また、ＰＡＧ２は、レート信号の立ち上がりで、タイミ
ングアドレスとパターンアドレスを”ＰＡ（ｎ）”から
次の値に変化させる。（４） ボロー信号はダウンカウンタ６のロード信号であるの
で、ロード信号により、ボロー信号は”０”になる。従
って、今回のクロックにより、Ｆ／Ｆ７は、ボロー信号
をラッチしているので、”０”になる。つまり、レート
信号が”０”になる。また、ダウンカウンタ６は、１つ
ダウンカウントを行い、カウント値が、”ＴＤ（ｎ）−
１”となる。（５）The down counter 6 has a count value of "0".
And a borrow signal is output. (1) At the next rise of the clock, the F / F 7 holds the borrow signal, and the rate signal rises. Then, the down counter 13 loads timing data “TD (n)” which is a cycle value of the next rate. (2) Then, at the rise of the rate signal, PM3 outputs the pattern addressed to the pattern address.
(3) PAG2 changes the timing address and pattern address from “PA (n)” to the next value at the rise of the rate signal. (4) Since the borrow signal is a load signal of the down counter 6, the borrow signal becomes "0" by the load signal. Therefore, the F / F 7 becomes “0” because the borrow signal is latched by the current clock. That is, the rate signal becomes “0”. The down counter 6 counts down by one, and the count value is “TD (n) −
1 ". (5)

【０００５】そして、ダウンカウンタ６は、発振器４の
クロックごとに、カウント値が”０”になるまでダウン
カウントを行う。ダウンカウンタ６のカウンタ値が”
０”になると、ボロー信号が立ち上がる。（６） 次のクロックで、ダウンカウンタ６はタイミングデー
タ”ＴＤ（ｎ＋１）”をロードする。そして、Ｆ／Ｆ７
はボロー信号をラッチするので、レート信号が立ち上が
る。（７） ＰＭ３は、レート信号の立ち上がりで、パターン出力を
変化させる。（８）The down counter 6 counts down at every clock of the oscillator 4 until the count value becomes "0". The counter value of the down counter 6 is "
When it becomes 0, the borrow signal rises. (6) At the next clock, the down counter 6 loads the timing data “TD (n + 1)”, and the F / F 7.
Latches the borrow signal, so that the rate signal rises. (7) PM3 changes the pattern output at the rise of the rate signal. (8)

【０００６】[0006]

【発明が解決しようとする課題】このような構成の場
合、以下のような問題点があった。レート信号のレート
は、ＲＴＤメモリ５のタイミングデータを変化させるこ
とにより行える。このことにより、パターン出力をリア
ルタイムに変化させることができる。ここで、最小レー
トを考える。それぞれの時間を以下に定義する。 Ｔ０：クロック信号が立ち上がって、Ｆ／Ｆ７のラッチ
が完了するまでの時間 Ｔ１：ＰＡＧ２がレート信号の立ち上がりから次のタイ
ミングアドレスを有効な値とするまでの時間 Ｔ２：ＲＴＤメモリ１２がタイミングアドレスを入力し
てから、タイミングデータが有効になるまでの時間 Ｔ３：タイミングデータのセットアップ時間、つまり、
ダウンカウンタ６にタイミングデータを読み込ませる前
にデータを安定にしておかなければならないく時間 レート信号の１レートの最小値Ｔminは、 Ｔmin≧Ｔ０＋Ｔ１＋Ｔ２＋Ｔ３ で、かつ、クロックの周期の倍数となる。そこで、（ク
ロック）＝２ｎｓ，Ｔ０＝１ｎｓ，Ｔ１＝１５ｎｓ，Ｔ
３＝１ｎｓとし、最大４０ＭＨｚの周波数で、ＴＧ１が
出力できるとすると、Ｔ２≦８ｎｓとなる。最大レート
を１ｓとすると、ダウンカウンタ６およびＲＴＤメモリ
５のビット数は２９ビットとなる。タイミングアドレス
のビット数は、切り換えレートの数により決まるが、１
０２４通りのレートが設定できるとすると、１０ビット
となる。このとき、ＲＴＤメモリ５は１Ｋ×２９ビット
で、８ｎｓ以下のアクセス時間のメモリが必要になる。
一般に、１０ｎｓ以下のアクセス時間のメモリは高価
で、消費電力が大きい。従って、１Ｋ×２９ビットの容
量が必要であるのすべてに、高速メモリを使用したので
は、高価になり、消費電力も大きくなってしまう。However, such a configuration has the following problems. The rate of the rate signal can be changed by changing the timing data of the RTD memory 5. Thus, the pattern output can be changed in real time. Now consider the minimum rate. Each time is defined below. T0: Time from the rise of the clock signal to the completion of latching of the F / F7 T1: Time from the rise of the rate signal to the time when the next timing address becomes a valid value T2: The timing address is stored in the RTD memory 12 by the RTD memory 12 Time from input to timing data being valid T3: setup time of timing data, ie
The data must be stabilized before the down counter 6 reads the timing data. The minimum value Tmin of one rate of the time rate signal is Tmin ≧ T0 + T1 + T2 + T3, and is a multiple of the clock cycle. Therefore, (clock) = 2 ns, T0 = 1 ns, T1 = 15 ns, T
Assuming that 3 = 1 ns and TG1 can be output at a maximum frequency of 40 MHz, T2 ≦ 8 ns. Assuming that the maximum rate is 1 s, the down counter 6 and the RTD memory 5 have 29 bits. The number of bits of the timing address is determined by the number of switching rates.
Assuming that 024 rates can be set, the bit rate is 10 bits. At this time, the RTD memory 5 needs a memory of 1K × 29 bits and an access time of 8 ns or less.
Generally, a memory having an access time of 10 ns or less is expensive and consumes large power. Therefore, if a high-speed memory is used in all cases where a capacity of 1K × 29 bits is required, the cost becomes high and the power consumption increases.

【０００７】本発明の目的は、高速メモリを使用する割
合を少なくできるタイミングジェネレータを実現するこ
とにある。An object of the present invention is to realize a timing generator capable of reducing the ratio of using a high-speed memory.

【０００８】[0008]

【課題を解決するための手段】本発明は、タイミングア
ドレスによりタイミング信号の出力の間隔を変化させる
ことができるタイミングジェネレータにおいて、前記タ
イミングアドレスをアドレスとし、タイミングデータの
下位部を記憶し、高速にアクセスが行える下位メモリ
と、前記タイミングアドレスをアドレスとし、タイミン
グデータの上位部を記憶し、前記下位メモリよりも低速
にアクセスが行える上位メモリと、前記タイミングデー
タの上位部が記憶されているかどうかのタグを記憶し、
高速にアクセスが行えるタグメモリと、前記上位メモリ
のタイミングアドレスを一時的に格納するアドレスレジ
スタと、前記下位メモリが記憶するタイミングデータの
下位部のデータ分だけ、クロックごとにカウントを行う
下位カウンタと、前記上位メモリが記憶するタイミング
データの上位部のデータ分だけ、前記下位カウンタのカ
ウント終了信号ごとに、カウントを行う上位カウンタ
と、前記タグメモリが、タイミングデータの上位部が記
憶されているタグの場合、前記下位カウンタが所望の値
になったときに、前記上位カウンタにロード信号を出力
し、また、タイミングデータの数だけ、カウントが終了
したときに、前記アドレスレジスタと下位カウンタとに
与えるロード信号を出力するロード指示手段と、このロ
ード指示手段のアドレスレジスタと下位カウンタとに与
えるロード信号を保持し、タイミング信号とする保持部
と、を有することを特徴とするものである。また、ロー
ド指示手段は、タグメモリのタイミングアドレスにより
指示されているタグを格納するタグレジスタと、下位カ
ウンタのカウント終了信号を入力し、下位カウンタがカ
ウントを終了したことを保持する終了保持部と、上位カ
ウンタのロード信号を保持するロード保持部と、前記下
位カウンタのカウント値が所望の値になったときに信号
を出力する比較部と、前記タグレジスタのタグと、前記
終了保持部のカウント終了信号と、前記ロード保持部の
ロード信号の負論理と、前記比較部の信号との論理和を
前記上位カウンタへロード信号として出力する上位カウ
ンタロード部と、前記下位カウンタのカウント終了信号
と、前記タグレジスタのタイミングデータの上位部が記
憶されていないタグとの論理和、あるいは、前記終了保
持部の終了信号と前記上位カウンタの終了信号との論理
和をロード信号として、前記アドレスレジスタと下位カ
ウンタとタグレジスタとに出力し、終了保持部と前記ロ
ード保持部とをリセットするロード部と、で構成される
ものである。According to the present invention, there is provided a timing generator capable of changing a timing signal output interval by a timing address, wherein the timing address is used as an address, a lower part of the timing data is stored, and a high speed operation is realized. A lower memory that can be accessed, and an upper part of the timing data, in which the timing address is used as an address, and an upper memory that can be accessed at a lower speed than the lower memory; and whether or not the upper part of the timing data is stored. Remember the tag,
A tag memory that can be accessed at high speed, an address register that temporarily stores the timing address of the upper memory, and a lower counter that counts, for each clock, the lower part of the timing data stored in the lower memory. An upper counter that counts for each count end signal of the lower counter for the data of the upper part of the timing data stored in the upper memory, and the tag memory stores the tag in which the upper part of the timing data is stored. In the case of, the load signal is output to the upper counter when the lower counter reaches a desired value, and is given to the address register and the lower counter when the count is completed by the number of timing data. Load instructing means for outputting a load signal; Holding the load signal to be supplied to the Surejisuta and lower counter, it is characterized in that it has a holding portion for the timing signals. The load instructing means includes a tag register for storing a tag specified by the timing address of the tag memory, an end holding unit for inputting a count end signal of the lower counter, and holding that the lower counter has finished counting. A load holding unit for holding a load signal of an upper counter, a comparing unit for outputting a signal when the count value of the lower counter reaches a desired value, a tag of the tag register, and a count of the end holding unit. An end signal, a negative logic of the load signal of the load holding unit, an upper counter load unit that outputs a logical sum of a signal of the comparison unit as a load signal to the upper counter, and a count end signal of the lower counter, The high-order part of the timing data of the tag register is ORed with a tag that is not stored, or And a load unit that outputs a logical sum of an end signal and an end signal of the upper counter as a load signal to the address register, the lower counter, and the tag register, and resets an end holding unit and the load holding unit. Is what is done.

【０００９】[0009]

【作用】このような本発明では、高速の下位メモリのタ
イミングデータの下位部を、下位カウンタのロードする
データにし、低速の上位メモリのタイミングデータの上
位部を、上位カウンタのロードするデータにする。そし
て、下位カウンタが動作している間に、上位カウンタに
上位メモリのデータをロードさせる。また、下位カウン
タは、クロックごとにカウントを行い、上位カウンタ
は、下位カウンタの終了信号ごとにカウントを行う。そ
して、タイミングデータのデータ分のカウントが終了し
たとき、レート信号を出力する。According to the present invention, the lower part of the timing data of the high-speed lower memory is used as the data to be loaded by the lower counter, and the upper part of the timing data of the low-speed upper memory is used as the data to be loaded by the upper counter. . Then, while the lower counter is operating, the upper counter is loaded with data of the upper memory. The lower counter counts for each clock, and the upper counter counts for each end signal of the lower counter. Then, when the count of the timing data has been completed, a rate signal is output.

【００１０】[0010]

【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図４と同一の
ものは同一符号を付す。図において、５１は下位メモリ
である下位ＲＴＤメモリで、タイミングアドレスをアド
レスとし、タイミングデータの下位部を記憶し、高速に
アクセスが行える。５２は上位メモリである上位ＲＴＤ
メモリで、タイミングアドレスをアドレスとし、タイミ
ングデータの上位部を記憶し、下位ＲＴＤメモリ５１よ
りも低速にアクセスが行える。５３はタグメモリで、タ
イミングデータの上位部が記憶されているかどうかのタ
グを記憶し、高速にアクセスが行える。１０はアドレス
レジスタで、下位ＲＴＤメモリ５１のタイミングアドレ
スを格納する。１１はタグレジスタで、タグメモリ５３
のタイミングアドレスにより指示されているタグを格納
する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. FIG. 1 is a configuration diagram showing one embodiment of the present invention. The same components as those in FIG. 4 are denoted by the same reference numerals. In the figure, reference numeral 51 denotes a lower RTD memory which is a lower memory, uses a timing address as an address, stores a lower part of timing data, and can access at high speed. 52 is an upper RTD which is an upper memory
The memory uses the timing address as an address, stores the upper part of the timing data, and can access at a lower speed than the lower RTD memory 51. Reference numeral 53 denotes a tag memory, which stores a tag indicating whether or not the upper part of the timing data is stored, so that high-speed access can be performed. An address register 10 stores the timing address of the lower RTD memory 51. Reference numeral 11 denotes a tag register, and a tag memory 53
The tag specified by the timing address is stored.

【００１１】６１は下位カウンタで、下位ＲＴＤメモリ
５１が記憶するタイミングデータの下位部のデータ分だ
け、クロックごとにダウンカウントを行う。６２は上位
カウンタで、下位ＲＴＤメモリ５２が記憶するタイミン
グデータの上位部のデータ分だけ、下位カウンタ６１の
カウント終了信号ごとにダウンカウントを行う。１２は
終了保持部で、下位カウンタ６１のカウント終了信号を
入力し、下位カウンタ６１がカウントを終了したことを
保持する。１３はロード保持部で、上位カウンタ６２の
ロード信号を保持する。１４は比較部で、下位カウンタ
６１のカウント値が所望の値になったときに信号を出力
する。１５は上位カウンタロード部で、タグレジスタ１
１のタグと、終了保持部１２のカウント終了信号と、ロ
ード保持部１３のロード信号の負論理と、比較部１４の
信号との論理和を上位カウンタ６２へロード信号として
出力する。Reference numeral 61 denotes a lower counter which counts down for each clock by the lower part of the timing data stored in the lower RTD memory 51. Reference numeral 62 denotes an upper counter, which counts down by the upper part of the timing data stored in the lower RTD memory 52 for each count end signal of the lower counter 61. Reference numeral 12 denotes an end holding unit that inputs a count end signal of the lower counter 61 and holds that the lower counter 61 has finished counting. A load holding unit 13 holds the load signal of the upper counter 62. A comparison unit 14 outputs a signal when the count value of the lower counter 61 reaches a desired value. Reference numeral 15 denotes a high-order counter loading unit, which is a tag register 1
The logical sum of the tag of “1”, the count end signal of the end holding unit 12, the negative logic of the load signal of the load holding unit 13, and the signal of the comparison unit 14 is output to the upper counter 62 as a load signal.

【００１２】１６はロード部で、下位カウンタ６１のカ
ウント終了信号と、タグレジスタ１１のタイミングデー
タの上位部が記憶されていないタグとの論理和、あるい
は、終了保持部１２の終了信号と上位カウンタ６２の終
了信号との論理和をロード信号とする。そして、アドレ
スレジスタ１０と下位カウンタ６１とタグレジスタ１１
とに出力する。また、ロード信号により、終了保持部１
２とロード保持部１３とをリセットする。１７は保持部
であるＦ／Ｆで、ロード部１６が出力するロード信号を
保持し、レート信号とする。Reference numeral 16 denotes a load unit, which is a logical sum of a count end signal of the lower counter 61 and a tag in which the upper part of the timing data of the tag register 11 is not stored, or an end signal of the end holding unit 12 and the upper counter. The logical sum with the end signal of 62 is set as the load signal. Then, the address register 10, the lower counter 61, and the tag register 11
And output to Also, the end holding unit 1 is activated by the load signal.
2 and the load holding unit 13 are reset. Reference numeral 17 denotes an F / F as a holding unit, which holds the load signal output from the load unit 16 and sets it as a rate signal.

【００１３】終了保持部１２とロード保持部１３とは、
ＯＲゲートと、ＡＮＤゲートと、Ｆ／Ｆとにより、構成
される。そして、終了保持部１２において、ＯＲゲート
は、Ｆ／Ｆの出力と下位カウンタ６１のボロー信号を入
力する。ＡＮＤゲートは、ＯＲゲートの出力と、上位カ
ウンタロード部１５の出力の負論理とを入力する。Ｆ／
Ｆは、ＡＮＤゲートの出力を保持し、終了保持部１２の
出力とする。ロード保持部１３において、ＯＲゲート
は、Ｆ／Ｆの出力と上位カウンタロード部１５のボロー
信号を入力する。ＡＮＤゲートは、ＯＲゲートの出力
と、上位カウンタロード部１５の出力の負論理とを入力
する。Ｆ／Ｆは、ＡＮＤゲートの出力を保持し、この出
力の不論理をロード保持部１３の出力とする。ロード部
１６は、２つのＡＮＤゲートと、ＯＲゲートとにより構
成される。そして、第１のＡＮＤゲートは、上位カウン
タ６２のボロー信号と、終了保持部１２の出力とを入力
する。ＯＲゲートは、第１のＡＮＤゲートの出力と、タ
グレジスタ１１の出力の負論理を入力する。第２のＡＮ
Ｄゲートは、ＯＲゲートの出力と、下位カウンタ６１の
ボロー信号との論理和を出力する。The end holding unit 12 and the load holding unit 13
It is composed of an OR gate, an AND gate, and an F / F. Then, in the end holding unit 12, the OR gate inputs the output of the F / F and the borrow signal of the lower counter 61. The AND gate receives the output of the OR gate and the negative logic of the output of the upper counter load unit 15. F /
F holds the output of the AND gate and sets it as the output of the end holding unit 12. In the load holding unit 13, the OR gate inputs the output of the F / F and the borrow signal of the high-order counter loading unit 15. The AND gate receives the output of the OR gate and the negative logic of the output of the upper counter load unit 15. The F / F holds the output of the AND gate, and uses the non-logic of this output as the output of the load holding unit 13. The load unit 16 includes two AND gates and an OR gate. Then, the first AND gate inputs the borrow signal of the upper counter 62 and the output of the end holding unit 12. The OR gate inputs the negative logic of the output of the first AND gate and the output of the tag register 11. Second AN
The D gate outputs the logical sum of the output of the OR gate and the borrow signal of the lower counter 61.

【００１４】このような装置の動作を以下で説明する。
図２，３は図１の装置のタイムチャートである。図にお
いて、（ａ）はクロック、（ｂ）は下位カウンタ６１の
カウント値である下位カウント値、（ｃ）は上位カウン
タ６２のカウント値である上位カウント値である。
（ｄ）はロード部１６が出力するロード信号、（ｅ）は
上位カウンタロード部１５が出力する上位ロード信号、
（ｆ）は下位カウンタ６１のボロー信号である下位ボロ
ー信号、（ｇ）は上位カウンタ６２のボロー信号である
上位ボロー信号である。そして、（ｈ）は比較部１４の
出力である比較部出力、（ｉ）はタグレジスタ１１の保
持する値であるタグ、（ｊ）は下位ＲＴＤメモリ５１の
出力するタイミングデータ（ＴＤａｔａ１）である。
（ｋ）はタグメモリ５３が出力するタグメモリ出力、
（ｌ）はＰＡＧ２が出力するタイミングアドレス（ＴＡ
ｄｄ）、（ｍ）は上位ＲＴＤメモリ５２が出力するタイ
ミングデータ（ＴＤａｔａ２）、（ｎ）はアドレスレジ
スタ１０の出力であるタイミングアドレス（ＴＡｄｄ
０）である。また、（ｏ）は終了保持部１２が出力する
終了保持部出力、（ｐ）はロード保持部１３が出力する
ロード保持部出力、（ｑ）はＦ／Ｆ１７が出力するレー
ト信号である。The operation of such a device is described below.
2 and 3 are time charts of the apparatus shown in FIG. In the figure, (a) is a clock, (b) is a lower count value which is a count value of the lower counter 61, and (c) is an upper count value which is a count value of the upper counter 62.
(D) is a load signal output by the load unit 16, (e) is an upper load signal output by the upper counter load unit 15,
(F) is a lower borrow signal which is a borrow signal of the lower counter 61, and (g) is an upper borrow signal which is a borrow signal of the upper counter 62. (H) is the output of the comparison unit which is the output of the comparison unit 14, (i) is the tag which is the value held by the tag register 11, and (j) is the timing data (TData1) which is output from the lower RTD memory 51. .
(K) is a tag memory output from the tag memory 53,
(L) is a timing address (TA) output from PAG2.
dd) and (m) are timing data (TData2) output from the upper RTD memory 52, and (n) is a timing address (TAAdd) output from the address register 10.
0). (O) is the output of the end holding unit output by the end holding unit 12, (p) is the output of the load holding unit output by the load holding unit 13, and (q) is the rate signal output by the F / F 17.

【００１５】動作のタイプは２つに大別される。１つ
は、上位カウンタ６２が動作せずに下位カウンタ６１が
動作する場合、もう１つは、上位カウンタ６２と下位カ
ウンタ６１とが動作する場合である。まず、上位カウン
タ６２が動作せずに下位カウンタ６１が動作する場合に
ついて説明する。ロード部１６のロード信号がＨｉのと
きのクロックの立ち上がりで、下位カウンタ６１に下位
ＲＴＤメモリ５１のタイミングデータ”ＴＤ１（ｎ）”
がロードされる。（１） 同様に、ロード部１６のロード信号がＨｉのときのクロ
ックの立ち上がりで、タグレジスタ１１にタグメモリ５
３のタグメモリ出力”０”がロードされる。ここで、タ
グの値の”０”は、タイミングデータの上位部が記憶さ
れていないことを意味する。（２） ロード部１６のロード信号がＨｉのときのクロックの立
ち上がりで、Ｆ／Ｆ１７はロード部１６のロード信号を
保持するので、レート信号が立ち上がる。（３） このとき、終了保持部１２は、ロード部１６のロード信
号”１”により、”０”になる。そして、ロード保持部
１３も、ロード部１６のロード信号”１”により、”
１”になる。（４） 次のクロックで、下位カウンタ６１は、ダウンカウント
を行う。（５）The operation types are roughly classified into two types. One is a case where the lower counter 61 operates without operating the upper counter 62, and the other is a case where the upper counter 62 and the lower counter 61 operate. First, a case where the lower counter 61 operates without the upper counter 62 operating will be described. At the rising edge of the clock when the load signal of the load unit 16 is Hi, the lower counter 61 stores the timing data “TD1 (n)” of the lower RTD memory 51.
Is loaded. (1) Similarly, at the rising edge of the clock when the load signal of the load unit 16 is Hi, the tag memory 5 is stored in the tag register 11.
3, the tag memory output "0" is loaded. Here, the tag value “0” means that the upper part of the timing data is not stored. (2) Since the F / F 17 holds the load signal of the load unit 16 at the rise of the clock when the load signal of the load unit 16 is Hi, the rate signal rises. (3) At this time, the end holding unit 12 is set to “0” by the load signal “1” of the load unit 16. The load holding unit 13 also responds to the load signal “1” of the load unit 16 with “1”.
1 ". (4) At the next clock, the lower counter 61 counts down. (5)

【００１６】そして、下位カウンタ６１は、クロックご
とにダウンカウントを行い、下位カウント値が”０”に
なると、下位ボロー信号を出力する。そのとき、タグレ
ジスタの１１のタグが”０”であるため、ロード部１６
は、出力をＨｉにする。（６） このように、下位カウンタ６１だけを動作させて、レー
ト信号を出力する。The lower counter 61 counts down every clock, and outputs a lower borrow signal when the lower count value becomes "0". At this time, since the 11th tag of the tag register is “0”, the loading unit 16
Sets the output to Hi. (6) As described above, the rate signal is output by operating only the lower counter 61.

【００１７】続けて、上位カウンタ６２と下位カウンタ
６１の両方が動作する場合を説明する。クロックが立ち
上がり、ロード部１６の出力は”１”であるので、下位
カウンタ６１にタイミングデータ”ＴＤ（ｎ＋１）”が
ロードされる。（７） 同様に、クロックが立ち上がり、ロード部１６の出力
は”１”で、タグレジスタ１１にタグ”１”がロードさ
れる。（８） また、ロード部１６のロード信号は、アドレスレジスタ
１０のロード信号でもあるので、タイミングアドレス”
ＴＡ（ｎ＋１）”がアドレスレジスタ１０にロードされ
る。（９）Next, a case where both the upper counter 62 and the lower counter 61 operate will be described. Since the clock rises and the output of the load unit 16 is “1”, the timing data “TD (n + 1)” is loaded into the lower counter 61. (7) Similarly, the clock rises, the output of the load unit 16 is “1”, and the tag “1” is loaded into the tag register 11. (8) Since the load signal of the load unit 16 is also a load signal of the address register 10, the timing address "
TA (n + 1) "is loaded into the address register 10. (9)

【００１８】次のクロックで、下位カウンタ６１はダウ
ンカウントを行う。（１０） そして、下位カウンタ６１は、クロックごとにダウンカ
ウントを行い、下位カウント値が”０”になると、下位
ボロー信号を出力する。そのとき、タグレジスタの１１
のタグが”１”であるため、ロード部１６のロード信号
は、Ｌｏのままである。（１１） 終了保持部１２において、カウント値が”０”からフル
カウント値に変わり、クロックにより、下位ボロー信号
を保持する。（１２）At the next clock, the lower counter 61 counts down. (10) Then, the lower counter 61 counts down every clock, and outputs a lower borrow signal when the lower count value becomes “0”. At that time, 11 of the tag register
Is "1", the load signal of the load unit 16 remains Lo. (11) The end holding unit 12 changes the count value from “0” to the full count value and holds the lower borrow signal by a clock. (12)

【００１９】下位カウンタ６１は、クロックごとに、フ
ルカウント値からダウンカウントを行う。（１３） そして、下位カウンタ６１のカウント値が”１”になる
と、比較部１４の出力がＨｉとなる。上位カウンタロー
ド部１５は、終了保持部１２とロード保持部の出力が”
１”で、タグが”１”、比較部１４の出力が”１”であ
るので、上位カウンタ６２に上位ロード信号を出力す
る。（１４） 次のクロックで、上位カウンタ６２にタイミングデー
タ”ＴＤ２（ｎ＋１）”がロードされる。このクロック
で、下位カウンタ６１は”０”になる。（１５） このクロックで、ロード保持部１３の出力が”０”にな
るので、上位カウンタ６２が再ロードが行われることは
ない。（１６） そして、下位カウンタ６１は、カウント値が”０”から
フルカウント値に変わり、クロックごとに、フルカウン
ト値からダウンカウントを行う。（１７） 下位カウンタ６１がダウンカウントを行い、カウント値
が”０”になると、下位ボロー信号を出力する。このボ
ロー信号ごとに、上位カウンタ６２はダウンカウントを
行う。The lower counter 61 counts down from the full count value for each clock. (13) When the count value of the lower counter 61 becomes “1”, the output of the comparison unit 14 becomes Hi. The high-order counter loading unit 15 outputs the signals from the end holding unit 12 and the load holding unit to “
Since the tag is "1", the tag is "1", and the output of the comparison unit 14 is "1", an upper load signal is output to the upper counter 62. (14) At the next clock, the timing data "TD2" is output to the upper counter 62. (N + 1) "is loaded. With this clock, the lower counter 61 becomes" 0 ". (15) Since the output of the load holding unit 13 becomes" 0 "with this clock, the upper counter 62 is reloaded. (16) Then, the count value of the lower counter 61 changes from “0” to the full count value, and the lower counter 61 counts down from the full count value for each clock. When the count value becomes “0”, a lower borrow signal is output, and the upper counter 62 counts down for each borrow signal.

【００２０】上位カウンタ６２のカウント値が”０”
で、下位カウンタ６１のカウント値が”０”になると、
上位ボロー信号と下位ボロー信号とが”１”になる。そ
して、終了保持部１２の出力が”１”であるので、ロー
ド部１６は出力をＨｉになる。（１８） 次のクロックで、Ｆ／Ｆ１７がロード部１６のロード信
号を保持して、レート信号が出力される。そして、ロー
ド部１６のロード信号により、終了保持部１２の出力
は”０”になり、ロード保持部１３の出力は”１”にな
る。（１９）The count value of the upper counter 62 is "0"
When the count value of the lower counter 61 becomes “0”,
The upper borrow signal and the lower borrow signal become “1”. Then, since the output of the end holding unit 12 is “1”, the load unit 16 changes the output to Hi. (18) At the next clock, the F / F 17 holds the load signal of the load unit 16 and outputs the rate signal. Then, the output of the end holding unit 12 becomes “0” and the output of the load holding unit 13 becomes “1” by the load signal of the load unit 16. (19)

【００２１】ここで、実施例におけるレート信号の最小
レートは以下のようになる。それぞれの時間を以下に定
義する。 Ｔ０：クロック信号が立ち上がって、Ｆ／Ｆ１７のラッ
チが完了するまでの時間 Ｔ１：ＰＡＧ２がレート信号の立ち上がりから次のタイ
ミングアドレスを有効な値とするまでの時間 Ｔ１１：クロック信号が立ち上がって、アドレスレジス
タ１０がタイミングアドレスの保持が完了するまでの時
間 Ｔ２１：下位ＲＴＤメモリ５１，タグメモリ５３がタイ
ミングアドレスを入力してから、タイミングデータの変
化が完了するまでの時間 Ｔ２２：上位ＲＴＤメモリ５２がタイミングアドレスを
入力してから、タイミングデータの変化が完了するまで
の時間 Ｔ３１：下位カウンタ６１にタイミングデータを読み込
ませる前にデータを安定にしておく時間 Ｔ３２：上位カウンタ６２にタイミングデータを読み込
ませる前にデータを安定にしておく時間Here, the minimum rate of the rate signal in the embodiment is as follows. Each time is defined below. T0: Time from rising of clock signal to completion of latching of F / F 17 T1: Time from rising of PAG2 to valid value of next timing address T11: Clock signal rising and address Time until the register 10 completes holding the timing address T21: Time from when the lower RTD memory 51 and the tag memory 53 input the timing address to when the change of the timing data is completed T22: When the upper RTD memory 52 performs the timing Time from input of address to completion of change of timing data T31: Time to stabilize data before lower counter 61 reads timing data T32: Before reading timing data to upper counter 62 To keep data stable

【００２２】レート信号の１レートの最小値Ｔminは、 Ｔmin≧Ｔ０＋Ｔ１＋Ｔ２１＋Ｔ３１ で、かつ、クロックの周期の倍数となる。つまり、従来
の装置と同一になる。なぜなら、タイミングジェネレー
タ１において、実際に動作する構成部は、下位ＲＴＤメ
モリ５１，下位カウンタ６１，Ｆ／Ｆ１７で、上位カウ
ンタ６２は動作しないからである。The minimum value Tmin of one rate of the rate signal is Tmin ≧ T0 + T1 + T21 + T31, and is a multiple of the clock cycle. That is, it is the same as the conventional device. This is because, in the timing generator 1, the components actually operating are the lower RTD memory 51, the lower counter 61, and the F / F 17, and the upper counter 62 does not operate.

【００２３】次に、上位ＲＴＤメモリ４３のアクセス時
間の最小値を求める。アドレスレジスタ１０にタイミン
グアドレスがロードされてから、上位カウンタ６２にタ
イミングデータが達する時間は、 Ｔ１１＋Ｔ１２＋Ｔ３２ である。また、タイミングアドレスのロードから、上位
カウンタ６２へのロードの最小時間は、下位カウンタ６
１にタイミングデータ”０”がロードされたときであ
り、その時間は、ｎ：下位カウンタ６１のビット数とす
ると、 （クロック）×（２ⁿ−１） となる。つまり、この時間以内に上位カウンタ６２が動
作できなければならないので、 Ｔ１１＋Ｔ２２＋Ｔ３２≦（クロック）×（２ⁿ−１） の関係を有する。そこで、（クロック）＝２ｎｓ，Ｔ１
１＝２ｎｓ，Ｔ３２＝１ｎｓ，ｎ＝６ビットとすると、
Ｔ２２≦１２３ｎｓとなる。つまり、上位ＲＴＤメモリ
５２は、１２３ｎｓ以下のアクセスタイムであればよ
い。Next, the minimum value of the access time of the upper RTD memory 43 is determined. The time when the timing data reaches the upper counter 62 after the timing address is loaded into the address register 10 is T11 + T12 + T32. The minimum time from the loading of the timing address to the loading of the upper counter 62 is determined by the lower counter 6.
This is when the timing data “0” is loaded to 1 and the time is (clock) × (2 ⁿ −1), ^{where n} is the number of bits of the lower counter 61. That is, since the upper counter 62 must be able to operate within this time, there is a relationship of T11 + T22 + T32 ≦ (clock) × (2 ⁿ −1). Therefore, (clock) = 2 ns, T1
When 1 = 2 ns, T32 = 1 ns, and n = 6 bits,
T22 ≦ 123 ns. That is, the upper RTD memory 52 may have an access time of 123 ns or less.

【００２４】このように、従来では、例えば、８ｎｓ以
下のメモリが、１Ｋ×２９ビットだったのに対して、本
発明では、８ｎｓ以下のメモリが１Ｋ×７ビット、１２
３ｎｓ以下のメモリが２３ビットとなり、高価で消費電
力の大きい高速メモリの使用割合を減らすことができ
る。As described above, conventionally, for example, a memory of 8 ns or less has 1K × 29 bits, whereas in the present invention, a memory of 8 ns or less has 1K × 7 bits, 12K.
The memory of 3 ns or less has 23 bits, and the use rate of the high-speed memory which is expensive and consumes large power can be reduced.

【００２５】[0025]

【発明の効果】本発明によれば、高速の下位メモリのタ
イミングデータの下位部を、下位カウンタのロードする
データにし、低速の上位メモリのタイミングデータの上
位部を、上位カウンタのロードするデータにする。そし
て、下位カウンタが動作している間に、上位カウンタに
上位メモリのタイミングデータの上位部をロードさせる
ので、高価で消費電力の大きい高速メモリの使用割合を
減らすことができる。According to the present invention, the lower part of the timing data of the high-speed lower memory is used as data to be loaded by the lower counter, and the upper part of the timing data of the low-speed upper memory is used as data to be loaded by the upper counter. I do. Since the upper counter is loaded with the upper part of the timing data of the upper memory while the lower counter is operating, it is possible to reduce the use ratio of the high-speed memory which is expensive and consumes large power.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示した構成図である。FIG. 1 is a configuration diagram showing one embodiment of the present invention.

【図２】図１の装置のタイムチャートである。FIG. 2 is a time chart of the apparatus of FIG.

【図３】図１の装置のタイムチャートである。FIG. 3 is a time chart of the apparatus of FIG. 1;

【図４】従来のパターン発生器の構成を示した図であ
る。FIG. 4 is a diagram showing a configuration of a conventional pattern generator.

【図５】図４の装置のタイムチャートである。FIG. 5 is a time chart of the apparatus shown in FIG. 4;

【符号の説明】[Explanation of symbols]

１ タイミングジェネレータ １０ アドレスレジスタ １１ タグレジスタ １２ 終了保持部 １３ ロード保持部 １４ 比較部 １５ 上位カウンタロード部 １６ ロード部 １７ Ｆ／Ｆ ５１ 下位ＲＴＤメモリ ５２ 上位ＲＴＤメモリ ６１ 下位カウンタ ６２ 上位カウンタ Reference Signs List 1 timing generator 10 address register 11 tag register 12 end holding unit 13 load holding unit 14 comparing unit 15 upper counter loading unit 16 loading unit 17 F / F 51 lower RTD memory 52 upper RTD memory 61 lower counter 62 upper counter

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 タイミングアドレスによりタイミング信
号の出力の間隔を変化させることができるタイミングジ
ェネレータにおいて、 前記タイミングアドレスをアドレスとし、タイミングデ
ータの下位部を記憶し、高速にアクセスが行える下位メ
モリと、 前記タイミングアドレスをアドレスとし、タイミングデ
ータの上位部を記憶し、前記下位メモリよりも低速にア
クセスが行える上位メモリと、 前記タイミングデータの上位部が記憶されているかどう
かのタグを記憶し、高速にアクセスが行えるタグメモリ
と、 前記上位メモリのタイミングアドレスを一時的に格納す
るアドレスレジスタと、 前記下位メモリが記憶するタイミングデータの下位部の
データ分だけ、クロックごとにカウントを行う下位カウ
ンタと、 前記上位メモリが記憶するタイミングデータの上位部の
データ分だけ、前記下位カウンタのカウント終了信号ご
とに、カウントを行う上位カウンタと、 前記タグメモリが、タイミングデータの上位部が記憶さ
れているタグの場合、前記下位カウンタが所望の値にな
ったときに、前記上位カウンタにロード信号を出力し、
また、タイミングデータの数だけ、カウントが終了した
ときに、前記アドレスレジスタと下位カウンタとに与え
るロード信号を出力するロード指示手段と、 このロード指示手段のアドレスレジスタと下位カウンタ
とに与えるロード信号を保持し、タイミング信号とする
保持部と、を有することを特徴とするタイミングジェネ
レータ。1. A timing generator capable of changing a timing signal output interval according to a timing address, wherein the timing address is an address, a lower part of timing data is stored, and a high speed access is possible; Using a timing address as an address, storing an upper part of the timing data and storing an upper memory that can be accessed at a lower speed than the lower memory, and storing a tag as to whether or not the upper part of the timing data is stored, and accessing at a high speed A tag memory that can perform the following operations: an address register that temporarily stores the timing address of the upper memory; a lower counter that counts, for each clock, the lower data of the timing data stored in the lower memory; Memory memorize An upper counter that counts for each data of the count of the lower counter for the data of the upper part of the timing data; and when the tag memory is a tag in which the upper part of the timing data is stored, the lower counter is When a desired value is reached, a load signal is output to the upper counter,
A load instructing means for outputting a load signal to be supplied to the address register and the lower counter when the counting is completed by the number of timing data; and a load signal to be supplied to the address register and the lower counter of the load instructing means. And a holding unit for holding and serving as a timing signal. 【請求項２】 ロード指示手段は、 タグメモリのタイミングアドレスにより指示されている
タグを格納するタグレジスタと、 下位カウンタのカウント終了信号を入力し、下位カウン
タがカウントを終了したことを保持する終了保持部と、 上位カウンタのロード信号を保持するロード保持部と、 前記下位カウンタのカウント値が所望の値になったとき
に信号を出力する比較部と、 前記タグレジスタのタグと、前記終了保持部のカウント
終了信号と、前記ロード保持部のロード信号の負論理
と、前記比較部の信号との論理和を前記上位カウンタへ
ロード信号として出力する上位カウンタロード部と、 前記下位カウンタのカウント終了信号と、前記タグレジ
スタのタイミングデータの上位部が記憶されていないタ
グとの論理和、あるいは、前記終了保持部の終了信号と
前記上位カウンタの終了信号との論理和をロード信号と
して、前記アドレスレジスタと下位カウンタとタグレジ
スタとに出力し、終了保持部と前記ロード保持部とをリ
セットするロード部と、で構成される請求項１のタイミ
ングジェネレータ。2. The load instructing means receives a tag register for storing a tag designated by a timing address of a tag memory, and a count end signal of a lower counter, and an end for holding that the lower counter has finished counting. A holding unit, a load holding unit that holds a load signal of a high-order counter, a comparison unit that outputs a signal when the count value of the low-order counter reaches a desired value, a tag of the tag register, and the end holding An upper counter load unit that outputs a logical sum of a count end signal of the unit, a negative logic of the load signal of the load holding unit, and a signal of the comparison unit as a load signal to the upper counter, and a count end of the lower counter. A logical sum of a signal and a tag in which the upper part of the timing data of the tag register is not stored, or A load unit that outputs a logical sum of an end signal of an end holding unit and an end signal of the upper counter as a load signal to the address register, the lower counter, and the tag register, and resets the end holding unit and the load holding unit. 2. The timing generator according to claim 1, comprising: