JP2616714B2 - Semiconductor storage device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、バンク構成をとる半導体記憶装置に関する。ま
た、本発明はバンク構成をとるメモリのアドレス発生方
式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device having a bank configuration. The present invention also relates to an address generation method for a memory having a bank configuration.
【０００２】[0002]
【従来の技術】半導体記憶装置の大容量化に伴い、テス
ト時間短縮のために、従来様々な方法がとられてきた。2. Description of the Related Art As the capacity of a semiconductor memory device has been increased, various methods have conventionally been taken to shorten the test time.
【０００３】例えば、特開平４−３４９３００号公報に
は、テストに長時間を要し集積回路の生産性が低下する
という問題を解決する半導体記憶装置として、図５に示
すように、アドレス信号の上位ビットをローデコードし
てワード線を選択すると共に、このアドレス信号の下位
ビットをカラムデコードしてビット線を選択することに
より、メモリセルの記憶情報の読み出しを行う半導体記
憶装置であって、メモリセルが複数に分割されると共
に、アドレス信号の下位ビットのうちの上位側ビットを
デコードしてこれら分割された各メモリセルのビット線
をそれぞれ選択する複数の第１カラムデコーダ（５３）
と、各第１カラムデコーダ（５３）の出力をそれぞれラ
ッチする複数のカラムラッチ回路（５５）と、アドレス
信号の下位ビットのうちのさらに下位側ビットをデコー
ドしていずれかのカラムラッチ回路（５５）を選択し、
そのラッチ情報を出力する第２カラムデコーダ（５６）
を備えた半導体記憶装置が提案されている。For example, Japanese Patent Application Laid-Open No. 4-349300 discloses a semiconductor memory device which solves the problem that the test requires a long time and the productivity of an integrated circuit is reduced, as shown in FIG. A semiconductor memory device which reads out storage information of a memory cell by row-decoding an upper bit to select a word line and column-decoding a lower bit of the address signal to select a bit line. A plurality of first column decoders (53) which divide the cell into a plurality of parts and decode the upper bits of the lower bits of the address signal to select the bit lines of each of the divided memory cells.
And a plurality of column latch circuits (55) for respectively latching the outputs of the first column decoders (53), and a lower-order bit of the lower-order bits of the address signal to decode one of the column latch circuits (55). ) And select
A second column decoder (56) for outputting the latch information
Has been proposed.
【０００４】すなわち、前記特開平４−３４９３００号
公報には、アドレス信号の下位ビットをさらに分割し
て、上位側ビットを複数の第１カラムデコーダ（５３）
に送ると共に、下位側ビットを上位側ビットよりも遅い
タイミングで第２カラムデコーダ（５６）に送るように
構成され、複数に分割された各メモリセル（５４）から
読み出した記憶情報をラッチしておき、その後一つずつ
選択することにより、テスト時のアクセス時間の短縮し
ている。That is, Japanese Patent Application Laid-Open No. 4-349300 discloses that the lower bits of an address signal are further divided and the upper bits are divided into a plurality of first column decoders (53).
And the lower bit is sent to the second column decoder (56) at a timing later than the upper bit, and the storage information read from each of the plurality of divided memory cells (54) is latched. After that, by selecting one by one, the access time at the time of the test is reduced.
【０００５】また、メモリセルのテスト時間を短縮化す
るものとして、例えば特開昭６２−８４４９９号公報に
は、メモリセルマトリクスを複数に分割し、アドレス指
定およびデータの入出力を並列に行えるように構成し、
メモリセルのテストを行なう場合に並列処理を行なうこ
とにより、テスト時間を短縮する半導体記憶装置が開示
されている。In order to shorten the test time of a memory cell, for example, Japanese Patent Application Laid-Open No. 62-84499 discloses that a memory cell matrix is divided into a plurality of sections so that address designation and data input / output can be performed in parallel. Configured to
There is disclosed a semiconductor memory device that reduces test time by performing parallel processing when testing a memory cell.
【０００６】さらに、ＩＣメモリをテストする場合に分
割テストを可能とするパターン発生器のアドレス発生方
式として、例えば特開昭５９−１４８３９号公報には、
Ｘ方向とＹ方向の分割幅をきめるアドレスサイズ指定レ
ジスタと、該レジスタで分割した分割単位のアドレス指
定用レジスタと、分割単位内のアドレスを指定するレジ
スタとを備えた、パターン発生器のアドレス発生方式が
提案されている。この方式は、Ｘ方向とＹ方向のアドレ
ス発生のためのレジスタを二重構造にしてアドレスを任
意の単位に分割することによりテスト時間の短縮するも
のである。Further, as an address generation method of a pattern generator which enables a division test when testing an IC memory, for example, JP-A-59-14839 discloses an address generation method.
An address generation register for determining a division width in the X and Y directions, a register for specifying an address of a division unit divided by the register, and a register for specifying an address in the division unit; A scheme has been proposed. In this method, the register for generating addresses in the X direction and the Y direction has a double structure, and the address is divided into arbitrary units to reduce the test time.
【０００７】[0007]
【発明が解決しようとする課題】このように、半導体記
憶装置（単に「メモリ」ともいう）の大容量化に対し
て、従来、分割処理によりテスト時間を短縮していた。As described above, in order to increase the capacity of a semiconductor memory device (also referred to simply as a "memory"), the test time has conventionally been shortened by a division process.
【０００８】しかしながら、小容量のメモリでは、一般
に、ハードウェアの増加を回避するために、上記した分
割処理は行なわれず、通常時のアクセス方法に従いテス
トを行っている。However, in a small-capacity memory, in order to avoid an increase in hardware, the above-described division processing is not generally performed, and a test is performed in accordance with a normal access method.
【０００９】複数のバンクから構成されるメモリは、図
４に示すように、アドレス指定レジスタとして、バンク
を指定するバンク指定レジスタ４１と、バンク内のアド
レスを指定するバンク内アドレス指定レジスタ４２と、
を備え、各々インクリメンタを内蔵し、アドレスの指定
を行っている。なお、メモリは、図２に示すように、ア
ドレスを与えるアドレス指定レジスタ２１とメモリ２２
から構成されており、図４は、図２のアドレス指定レジ
スタ２１の従来の回路構成を示した図である。As shown in FIG. 4, a memory composed of a plurality of banks includes, as address specification registers, a bank specification register 41 for specifying a bank, an in-bank address specification register 42 for specifying an address in the bank,
, And each has a built-in incrementer to specify an address. The memory includes, as shown in FIG. 2, an address designation register 21 for giving an address and a memory 22.
FIG. 4 is a diagram showing a conventional circuit configuration of the addressing register 21 of FIG.
【００１０】図４を参照して、バンク内アドレス指定レ
ジスタ４２のインクリメンタのＭＳＢ（最上位ビット）
のキャリー出力はＡＮＤゲート４４に入力され、テスト
モード信号４３との論理積がとられ、ＡＮＤゲート４４
の出力はバンク指定レジスタ４１のインクリメンタのＬ
ＳＢ（最下位ビット）のキャリー入力に接続されてい
る。Referring to FIG. 4, the MSB (most significant bit) of the incrementer of the in-bank addressing register 42
Is input to an AND gate 44, and is logically ANDed with the test mode signal 43, and the AND gate 44
Is the L of the incrementer of the bank designation register 41.
Connected to carry input of SB (least significant bit).
【００１１】次に、図４に示すアドレス指定レジスタの
動作を説明する。Next, the operation of the addressing register shown in FIG. 4 will be described.
【００１２】通常時、テストモード信号４３は論理
“０”とされ、ＡＮＤゲート４４の出力は常に論理
“０”となり、バンク内アドレス指定レジスタ４２から
バンク指定レジスタ４１へのキャリーは無視される。Normally, the test mode signal 43 is set to logic "0", the output of the AND gate 44 is always set to logic "0", and carry from the in-bank address designation register 42 to the bank designation register 41 is ignored.
【００１３】このため、バンク指定レジスタ４１とバン
ク内アドレス指定レジスタ４２とは互いに分離される。Therefore, the bank designation register 41 and the in-bank address designation register 42 are separated from each other.
【００１４】しかし、バンク指定レジスタ４１とバンク
内アドレス指定レジスタ４２とが分離されている場合、
メモリのテストの際には、通常、全アドレスを指定する
ことが必要とされ、バンク内アドレス指定レジスタ４２
のカウントが終了した時点で、バンク指定レジスタ４１
を再設定するという手間が生じてしまう。However, when the bank designation register 41 and the in-bank address designation register 42 are separated,
In testing a memory, it is usually necessary to specify all addresses, and the in-bank addressing register 42
At the time when the count of the bank designation register 41 is completed.
The trouble of resetting is generated.
【００１５】そこで、テスト時には、テストの高速化の
ため、テストモード信号４３を論理“１”にセットし
て、バンク内アドレス指定レジスタ４２のインクリメン
タのＭＳＢ（最上位ビット）のキャリー出力がＡＮＤゲ
ート４４を導通してバンク指定レジスタ４１へ有効に伝
搬するような構成とすることにより、バンク内アドレス
指定レジスタ４２をバンク指定レジスタ４１と接続す
る。なお、バンク内アドレス指定レジスタ４２はアドレ
スの下位側ビットを、バンク指定レジスタ４１はアドレ
スの上位側ビットを出力する。Therefore, at the time of testing, the test mode signal 43 is set to logic "1" in order to speed up the test, and the carry output of the MSB (most significant bit) of the incrementer of the in-bank addressing register 42 is ANDed. By configuring the gate 44 to be conductive so as to effectively propagate to the bank designation register 41, the in-bank address designation register 42 is connected to the bank designation register 41. The in-bank address designation register 42 outputs the lower bits of the address, and the bank designation register 41 outputs the upper bits of the address.
【００１６】そして、先頭アドレスから最終アドレスま
で単純に順次インクリメント（１ずつ加算）することに
より、アドレスを変化させてテストすることが可能とさ
れている。By simply incrementing (adding one by one) from the start address to the end address, it is possible to change the address and perform a test.
【００１７】しかしながら、この従来の方法では、バン
ク内アドレス指定レジスタ４２（ビット数をｎとする）
で指定されるメモリ範囲（すなわち１バンクのメモリ容
量）が２n（２のべき乗）に一致する場合には、アドレ
ス指定レジスタの単純なインクリメント操作で無駄なく
全アドレスをテストすることができるが、バンク内アド
レス指定レジスタ４２（ビット数をｎとする）で指定さ
れるメモリ範囲（すなわち１バンクのメモリ容量）が２
n（２のべき乗）ではない場合、実際にメモリが存在し
ない領域についても、アドレスを指定する状態が生じる
ことになる。However, in this conventional method, the in-bank addressing register 42 (the number of bits is n)
When the memory range specified by (i.e., the memory capacity of one bank) matches 2 n (power of 2), all addresses can be tested without waste by a simple increment operation of the addressing register. If the memory range (that is, the memory capacity of one bank) specified by the in-bank addressing register 42 (the number of bits is n) is 2
If it is not n (power of 2), a state in which an address is specified also occurs in an area where no memory actually exists.
【００１８】具体的には、例えばメモリが４つのバンク
で構成され（バンク０からバンク３）、１バンクのアド
レス範囲が２のべき乗とは異なる５である（５つのメモ
リセルから構成される）場合、バンク指定レジスタ４１
は２ビットで構成され、バンク内アドレス指定レジスタ
４２は３ビットで構成される。テスト時において、バン
ク指定レジスタ４１のＬＳＢとバンク内アドレス指定レ
ジスタ４２のＭＳＢを接続して、これらのレジスタを順
次インクリメントしていく場合、各バンク毎にバンク内
アドレス指定レジスタ４２の内容が“０００”から“１
００”までは、メモリセルのアドレスを指定するが、続
いて出力される“１０１”から“１１１”のアドレスに
はメモリセルは存在せず、５つのメモリセルから成る１
バンク当たり３つのサイクルについてテストが行なわれ
ない状態となる。More specifically, for example, the memory is composed of four banks (bank 0 to bank 3), and the address range of one bank is 5, which is different from a power of 2, (comprising five memory cells). In the case, the bank designation register 41
Is composed of 2 bits, and the in-bank address designation register 42 is composed of 3 bits. In the test, when the LSB of the bank designation register 41 is connected to the MSB of the in-bank address designation register 42 and these registers are sequentially incremented, the contents of the in-bank address designation register 42 are set to "000" for each bank. "To" 1
Up to "00", the address of the memory cell is specified. However, there is no memory cell in the subsequently output addresses "101" to "111", and the memory cell is composed of five memory cells.
The test is not performed for three cycles per bank.
【００１９】メモリのテストにおいては、マーチング、
チェッカボード等繰り返して全アドレスをアクセスする
ことが多く、無駄なアクセスがあると、テスト時間のオ
ーバーヘッドが大きくなり、このため、メモリのテスト
に要する時間が余分にかかるという問題がある。In testing memory, marching,
In many cases, all addresses are repeatedly accessed by a checker board or the like, and if there is useless access, the overhead of the test time increases, and therefore, there is a problem that the time required for testing the memory is extra.
【００２０】従って、本発明は前記問題点を解消し、バ
ンク構成をとるメモリにおいて、バンク内レジスタのア
ドレス範囲が２のべき乗でない場合にも、無駄なアドレ
スを発生せず、テストの高速化を可能とする半導体記憶
装置を提供することを目的とする。Therefore, the present invention solves the above-mentioned problem, and in a memory having a bank configuration, even when the address range of the register in the bank is not a power of 2, no useless address is generated, and the speed of the test is increased. It is an object of the present invention to provide a semiconductor memory device capable of performing such operations.
【００２１】[0021]
【課題を解決するための手段】前記目的を達成するため
本発明は、バンク内のアドレス範囲が２のべき乗とは異
なり、バンク数が２のべき乗（＝２m）とされるバンク
構成とされ、バンクを指定するバンク指定レジスタと、
バンク内のアドレスを指定するバンク内アドレス指定レ
ジスタと、を含む半導体記憶装置において、テスト動作
／通常動作に従い、前記バンク指定レジスタ内のアドレ
ス演算器のＭＳＢのキャリー出力と、前記バンク内アド
レス指定レジスタ内のアドレス演算器のＬＳＢのキャリ
ー入力とを、互いに接続／分離する手段を有することを
特徴とする半導体記憶装置を提供する。In order to achieve the above object, the present invention has a bank configuration in which the address range in a bank is different from a power of two and the number of banks is a power of two (= 2 m ). , A bank designating register for designating a bank,
A semiconductor memory device including an in-bank addressing register for designating an address in a bank, a carry output of an MSB of an address calculator in the bank designating register and the in-bank addressing register in accordance with a test operation / normal operation. And a means for connecting / disconnecting the LSB carry input of the address arithmetic unit within the semiconductor memory device from each other.
【００２２】また、本発明の半導体記憶装置は、好まし
くは、バンク内アドレス範囲が２のべき乗とは異なり、
バンク数が２のべき乗（＝２m）とされるバンク構成と
され、バンクを指定するバンク指定レジスタ（ｍビッ
ト）と、バンク内のアドレスを指定するバンク内アドレ
ス指定レジスタと、を含む半導体記憶装置において、テ
スト時において、前記バンク内アドレス指定レジスタで
指定されるバンク内の一のアドレスに対して、前記バン
ク指定レジスタの内容を可変させバンク間に亘って順次
アドレスを推移するように構成される。この場合、テス
ト時において、前記バンク指定レジスタのアドレス演算
器のＭＳＢのキャリー出力と前記バンク内アドレス指定
レジスタ内のアドレス演算器のＬＳＢのキャリー入力と
が互いに接続され、通常動作時において、前記バンク指
定レジスタと前記バンク内アドレス指定レジスタとが互
いに独立に作動する。In the semiconductor memory device of the present invention, preferably, the address range in the bank is different from a power of two,
A semiconductor memory having a bank configuration in which the number of banks is a power of 2 (= 2 m ), including a bank designation register (m bits) for designating a bank and an in-bank address designation register for designating an address in the bank In the apparatus, at the time of a test, the contents of the bank designation register are changed with respect to one address in the bank designated by the address designation register in the bank, and the address is sequentially shifted between the banks. You. In this case, during the test, the carry output of the MSB of the address operation unit of the bank designation register and the carry input of the LSB of the address operation unit in the address designation register in the bank are connected to each other. The designation register and the in-bank address designation register operate independently of each other.
【００２３】そして、本発明においては、好ましくは、
テストモード／通常動作モードを指定するモード制御信
号を入力し、前記バンク指定レジスタのＭＳＢのキャリ
ー出力と前記モード制御信号との論理積出力を前記バン
ク内アドレス指定レジスタのＬＳＢのキャリー入力に接
続することを特徴とする。In the present invention, preferably,
A mode control signal for designating a test mode / normal operation mode is input, and an AND output of a carry output of the MSB of the bank designation register and the mode control signal is connected to a carry input of an LSB of the address designation register in the bank. It is characterized by the following.
【００２４】さらに、本発明においては、テスト時にお
いて、前記バンク指定レジスタ側からのインクリメント
動作又はデクリメント動作の結果が前記バンク内アドレ
ス指定レジスタに伝搬するように構成されることを特徴
とする。Further, the present invention is characterized in that, at the time of a test, the result of the increment operation or the decrement operation from the bank designation register side is transmitted to the in-bank address designation register.
【００２５】また、バンク内のアドレス範囲が２のべき
乗とは異なり、バンク数が２のべき乗（＝２m）とされ
るバンク構成とされるメモリのアドレスを発生する方式
であって、バンクを指定するバンク指定レジスタと、バ
ンク内のアドレスを指定するバンク内アドレス指定レジ
スタと、を備え、テスト時に、前記バンク指定レジスタ
のＭＳＢのキャリー出力と前記バンク内アドレス指定レ
ジスタ内のＬＳＢのキャリー入力とを互いに接続し、前
記バンク指定レジスタ側からのインクリメント動作又は
デクリメント動作の結果が前記バンク内アドレス指定レ
ジスタに伝搬するようにしたことを特徴とするアドレス
発生方式を提供する。In addition, the address range in the bank is different from the power of two, and the number of banks is a power of two (= 2 m ). A bank designation register for designating a bank, and an in-bank address designation register for designating an address in the bank. During a test, a carry output of the MSB of the bank designation register and a carry input of an LSB in the address designation register for the bank are provided. Are connected to each other, and the result of the increment operation or the decrement operation from the bank designation register side is transmitted to the in-bank address designation register.
【００２６】[0026]
【作用】図４に示す前記従来のアドレス指定レジスタの
構成とは異なり、本発明によれば、バンク内レジスタの
アドレス範囲が２のべき乗でない場合において、テスト
時に、単純なアドレス指定レジスタの単純なインクリメ
ント動作のみでも、余分なアドレス指定が生じないた
め、前記従来のアドレス指定レジスタの構成のオーバー
ヘッドを解消し、簡易な回路構成により、テスト時間を
短縮するものである。According to the present invention, unlike the configuration of the conventional addressing register shown in FIG. 4, when the address range of the register in the bank is not a power of two, the simple addressing register is simply tested during the test. Since only the increment operation does not cause extra addressing, the overhead of the conventional addressing register configuration is eliminated, and the test time is reduced by a simple circuit configuration.
【００２７】[0027]
【実施例】図面を参照して、本発明の実施例を以下に説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２８】図１は本発明の第１の実施例の構成を示す
図である。FIG. 1 is a diagram showing the configuration of the first embodiment of the present invention.
【００２９】本実施例に係る半導体記憶装置において、
半導体集積回路内のメモリ周辺は、図２に示すように、
アドレスを与えるアドレス指定レジスタ２１とメモリ２
２から構成されている。図１は、図２のアドレス指定レ
ジスタ２１の回路構成を示す図である。In the semiconductor memory device according to this embodiment,
As shown in FIG. 2, the periphery of the memory in the semiconductor integrated circuit is:
Address designation register 21 for giving an address and memory 2
2 is comprised. FIG. 1 is a diagram showing a circuit configuration of the address designation register 21 of FIG.
【００３０】図２において、メモリ２２はバンク構成と
され、アドレス指定レジスタ２１内には、図１に示すよ
うに、バンクを指定するバンク指定レジスタ１１とバン
ク内のアドレスを指定するバンク内アドレス指定レジス
タ１２が設けられ、バンク指定レジスタ１１とバンク内
アドレス指定レジスタ１２は各々インクリメンタ（不図
示）を内蔵している。In FIG. 2, the memory 22 has a bank structure. The address designation register 21 has a bank designation register 11 for designating a bank and an in-bank address designation for designating an address in the bank, as shown in FIG. A register 12 is provided. Each of the bank designation register 11 and the in-bank address designation register 12 includes an incrementer (not shown).
【００３１】図１を参照して、バンク指定レジスタ１１
のインクリメンタのＭＳＢのキャリー出力は、テストモ
ード信号１３とともにＡＮＤゲート１４に入力され、Ａ
ＮＤゲート１４の出力は、バンク内アドレス指定レジス
タ１２のインクリメンタのＬＳＢのキャリー入力に接続
されている。テストモード信号１３は、バンク指定レジ
スタ１１とバンク内アドレス指定レジスタ１２に制御信
号としてそれぞれ入力されている。Referring to FIG. 1, bank designation register 11
The carry output of the MSB of the incrementer is input to the AND gate 14 together with the test mode signal 13, and
The output of the ND gate 14 is connected to the carry input of the LSB of the incrementer of the in-bank addressing register 12. The test mode signal 13 is input as a control signal to the bank designation register 11 and the in-bank address designation register 12, respectively.
【００３２】次に、本実施例の動作を説明する。Next, the operation of this embodiment will be described.
【００３３】通常動作時、テストモード信号１３は論理
“０”とされ、ＡＮＤゲート１４の出力は論理“０”と
され、バンク指定レジスタ１１のインクリメンタのＭＳ
Ｂのキャリー出力はバンク内アドレス指定レジスタ１２
へは伝達されない。During normal operation, the test mode signal 13 is set to logic "0", the output of the AND gate 14 is set to logic "0", and the MS of the incrementer of the bank designation register 11 is set to "0".
The carry output of B is stored in the bank addressing register 12
Is not transmitted to
【００３４】このため、バンク指定レジスタ１１とバン
ク内アドレス指定レジスタ１２は互いに分離され、通常
動作時、バンク指定レジスタ１１とバンク内アドレス指
定レジスタ１２とは別々に動作することが可能とされて
いる。For this reason, the bank designation register 11 and the in-bank address designation register 12 are separated from each other, so that during normal operation, the bank designation register 11 and the in-bank address designation register 12 can operate separately. .
【００３５】メモリのテスト時には、モード選択信号を
論理“１”にセットすることにより、バンク指定レジス
タ１１とバンク内アドレス指定レジスタ１２は、各々イ
ンクリメンタとなり、かつ、ＡＮＤゲート１４を介して
バンク指定レジスタ１１のインクリメンタのＭＳＢのキ
ャリー出力がバンク内アドレス指定レジスタ１２のイン
クリメンタのＬＳＢのキャリー入力に接続される。At the time of testing the memory, by setting the mode selection signal to logic "1", the bank designation register 11 and the in-bank address designation register 12 each become an incrementer. The carry output of the MSB of the incrementer of the register 11 is connected to the carry input of the LSB of the incrementer of the in-bank addressing register 12.
【００３６】アドレス配置の概念を説明するための図３
を参照して、本実施例の動作をさらに説明する。図３で
は、バンク数＝４、バンク内アドレス＝５（２のべき乗
と異なる）のメモリが示されている。この場合、バンク
指定レジスタ１１は２ビット、バンク内アドレス指定レ
ジスタ１２は３ビットで構成される。FIG. 3 for explaining the concept of address arrangement
The operation of this embodiment will be further described with reference to FIG. FIG. 3 shows a memory in which the number of banks = 4 and the address in the bank = 5 (different from a power of 2). In this case, the bank designation register 11 is composed of 2 bits, and the in-bank address designation register 12 is composed of 3 bits.
【００３７】通常動作時、バンク指定レジスタ１１の初
期値が“００”、バンク内アドレス指定レジスタ１２の
初期値が“０００”の場合、アドレス指定レジスタで指
定されるアドレスは図３の１１である。なお、図３の配
列において、各配列要素内の数字は行と列を示す番号を
併せたもので、より詳細には、バンク番号（１から４）
とバンク内のアドレス番号（１からの５）から成る。In normal operation, when the initial value of the bank specifying register 11 is "00" and the initial value of the in-bank address specifying register 12 is "000", the address specified by the address specifying register is 11 in FIG. . In the array of FIG. 3, the numbers in each array element are the numbers indicating the row and column, and more specifically, the bank numbers (1 to 4)
And the address number in the bank (5 from 1).
【００３８】図３を参照して、バンク内アドレス指定レ
ジスタ１２がインクリメント動作指定の場合、アドレス
は１１→１２→１３→１４→１５→１１のように、同一
バンク内にて移動する。ここで、バンク指定レジスタ１
１が、例えば“１０”に書き換えられると、アドレスは
１１→３１と切り替わる。Referring to FIG. 3, when the in-bank address designation register 12 designates the increment operation, the address moves within the same bank as 11 → 12 → 13 → 14 → 15 → 11. Here, bank designation register 1
When 1 is rewritten to, for example, "10", the address switches from 11 to 31.
【００３９】テスト時、バンク指定レジスタ１１の初期
値が“００”、バンク内アドレス指定レジスタ１２の初
期値が“０００”の場合、通常動作時と同様、アドレス
指定レジスタで指定されるアドレスは図３の１１であ
る。In the test, if the initial value of the bank specifying register 11 is "00" and the initial value of the in-bank address specifying register 12 is "000", the address specified by the address specifying register is the same as in the normal operation. It is 11 of 3
【００４０】図１を参照して、テスト時には、テストモ
ード信号１３は、論理“１”とされるため、バンク指定
レジスタ１１、及びバンク内アドレス指定レジスタ１２
は、各々インクリメンタとして動作し、かつバンク指定
レジスタ１１のインクリメンタのＭＳＢのキャリー出力
は、ＡＮＤゲート１４を導通してバンク内アドレス指定
レジスタ１２のインクリメンタのＬＳＢのキャリー入力
に伝搬される。Referring to FIG. 1, at the time of test, test mode signal 13 is set to logic "1", so that bank designation register 11 and in-bank address designation register 12 are provided.
Operate as incrementers, and the carry output of the MSB of the incrementer of the bank designation register 11 is conducted through the AND gate 14 and propagated to the carry input of the LSB of the incrementer of the address designation register 12 within the bank.
【００４１】そして、テストモード信号１３がアクティ
ブの状態において、バンク指定レジスタ１１は、サイク
ル毎にインクリメント動作をするため、１サイクル後の
バンク指定レジスタ１１の値は“０１”となり、バンク
内アドレス指定レジスタ１２の値は“０００”である。When the test mode signal 13 is active, the value of the bank designation register 11 after one cycle becomes "01" because the bank designation register 11 performs an increment operation every cycle, and the address designation within the bank is performed. The value of the register 12 is “000”.
【００４２】従って、通常動作時とは異なり、このサイ
クルでは、図３のアドレス２１（バンク＝“０１”、バ
ンク内アドレス＝“０００”）を指す。Therefore, unlike the normal operation, this cycle indicates the address 21 in FIG. 3 (bank = “01”, address in bank = “000”).
【００４３】以下、順次バンクを移動して、図３上で右
に移り、図３のアドレス４１を指したときには、バンク
指定レジスタ１１の内容は“１１”、バンク内アドレス
指定レジスタ１２の内容は“０００”となっている。Thereafter, the banks are sequentially moved, and the bank is shifted to the right in FIG. 3. When the address 41 in FIG. 3 is pointed out, the contents of the bank designation register 11 are "11", and the contents of the in-bank address designation register 12 are “000”.
【００４４】次のサイクルに移るとき、バンク指定レジ
スタ１１のＭＳＢからキャリー出力がバンク内アドレス
指定レジスタ１２のＬＳＢに伝搬入力されるため、バン
ク指定レジスタ１１の内容は“００”、バンク内アドレ
ス指定レジスタ１２の内容は“００１”となり、図３の
アドレス１２を指す。At the next cycle, the carry output is transmitted from the MSB of the bank designation register 11 to the LSB of the in-bank address designation register 12, so that the content of the bank designation register 11 is "00" and the address of the in-bank address is designated. The content of the register 12 is "001", which indicates the address 12 in FIG.
【００４５】以下、サイクル毎に、インクリメント動作
により、図３において、右方向、下方向と移動し、最終
アドレスの４５に達する。この時、バンク指定レジスタ
１１＝“１１”、バンク内アドレス指定レジスタ１２＝
“１００”となっている。Thereafter, in each cycle, in the increment operation, it moves rightward and downward in FIG. 3 to reach the final address 45. At this time, the bank designation register 11 = “11”, the in-bank address designation register 12 =
It is “100”.
【００４６】アドレス指定レジスタが、デクリメント機
能を持つ場合も、前記インクリメンタによる構成とは、
アドレスの動きが逆向き、すなわち、図３の右下から左
上に向かって、左方向、上方向と全く逆方向になるだけ
で、全く同様にメモリをテストすることができる。Even when the addressing register has a decrement function, the configuration by the incrementer is as follows.
The memory can be tested in exactly the same manner, except that the address moves in the opposite direction, that is, from the lower right to the upper left in FIG.
【００４７】すなわち、バンク指定レジスタ１１の初期
値は“１１”、バンク内アドレス指定レジスタ１２の初
期値は“１００”とされ、アドレス指定レジスタは、図
３のアドレス４５、３５、２５、１５と準じアドレスを
指定してゆき、次のサイクルでバンク指定レジスタ１１
の初期値は“１１”となり、バンク指定レジスタ１１の
デクリメンタのＭＳＢからキャリー（ボロー）が出力さ
れ、バンク内アドレス指定レジスタ１２の初期値は一つ
デクリメントされて“０１１”となり、図３のアドレス
４４を指す。That is, the initial value of the bank specifying register 11 is set to "11", the initial value of the in-bank address specifying register 12 is set to "100", and the address specifying registers correspond to the addresses 45, 35, 25 and 15 in FIG. The same address is designated, and in the next cycle, the bank designation register 11
Is "11", a carry (borrow) is output from the MSB of the decrementer of the bank designation register 11, and the initial value of the in-bank address designation register 12 is decremented by one to "011". 44.
【００４８】本実施例において、レジスタの構成の変化
は、テスト時のみであり、メモリテストの場合には、必
ずしもアドレスを下位ビット側から変化させずとも、全
アドレスを指定できればよいため、テスト時において、
テスト機能に特別な影響はなく、テスト時間を短縮する
ことができる。In this embodiment, the configuration of the register changes only at the time of the test. In the case of a memory test, it is sufficient that all the addresses can be specified without changing the address from the lower bit side. At
There is no special effect on the test function, and the test time can be reduced.
【００４９】なお、本発明の半導体記憶装置のおけるア
ドレス指定レジスタの構成は、バンク構成をとるメモリ
のテスト用のパターン発生器にも同様にして適用でき
る。The configuration of the address designation register in the semiconductor memory device of the present invention can be similarly applied to a test pattern generator for a memory having a bank configuration.
【００５０】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含む。Although the present invention has been described with reference to the above embodiment, the present invention is not limited to the above embodiment but includes various embodiments according to the principle of the present invention.
【００５１】[0051]
【発明の効果】以上説明したように本発明は、バンク構
成をとり、かつバンク内アドレス指定レジスタで指定で
きるメモリ領域が２のべき乗（２n）ではなく、バンク
指定レジスタで指定できるメモリ領域が２mである場合
において、バンク指定レジスタのインクリメンタのＭＳ
Ｂとバンク内アドレス指定レジスタのインクリメンタの
ＬＳＢを接続／分離する手段を有しているため、単純な
インクリメント／デクリメント動作で、無駄なアクセス
無しに全てのアドレスをテストすることができる。この
ため、本発明によれば、ハードウェアを増加することな
く、メモリのテストに要する時間を短縮できるという効
果がある。The present invention described above, according to the present invention takes a bank configuration, and not the power of the memory area 2 (2 n) that can be specified by the bank address register, the memory area can be specified by the bank specifying register 2 m , the MS of the incrementer of the bank designation register
Since there is means for connecting / disconnecting B and the LSB of the incrementer of the address designation register in the bank, all addresses can be tested by a simple increment / decrement operation without unnecessary access. Therefore, according to the present invention, there is an effect that the time required for the memory test can be reduced without increasing the hardware.
【００５２】また、本発明の請求項２〜５に記載の好ま
しい態様によっても、アドレス指定レジスタの単純なイ
ンクリメント／デクリメント動作により、無駄なアクセ
ス無しに全てのアドレスをテストすることができるた
め、ハードウェアを増加することなく、メモリのテスト
に要する時間を短縮できるという効果を同様に達成する
ことができる。According to the preferred embodiment of the present invention, all addresses can be tested without unnecessary access by simple increment / decrement operations of the addressing register. The effect of shortening the time required for testing the memory can be similarly achieved without increasing the number of hardware.
【００５３】さらに、本発明のアドレス発生方式によっ
ても、バンク構成をとり、かつバンク内アドレス指定レ
ジスタで指定できるメモリ領域が２のべき乗（２n）で
はなく、バンク指定レジスタで指定できるメモリ領域が
２mであるメモリのテストを短縮化する。Further, according to the address generation method of the present invention, the memory area which has a bank structure and can be specified by the in-bank address specifying register is not a power of 2 (2 n ), but the memory area which can be specified by the bank specifying register. to shorten the testing of the memory is 2 m.
【図１】本発明の一実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
【図２】メモリ周辺の構成を示す図である。FIG. 2 is a diagram showing a configuration around a memory;
【図３】本発明の一実施例の動作を説明するための、バ
ンク構成型メモリのアドレス配置を示す説明図である。FIG. 3 is an explanatory diagram showing an address arrangement of a bank configuration type memory for explaining the operation of one embodiment of the present invention;
【図４】従来のバンク構成型メモリのアドレス指定レジ
スタの構成を示す図である。FIG. 4 is a diagram showing a configuration of an address designation register of a conventional bank configuration type memory.
【図５】テスト時間の短縮を図る従来の半導体記憶装置
の構成を示す図である。FIG. 5 is a diagram showing a configuration of a conventional semiconductor memory device for reducing a test time.
１１ バンク指定レジスタ １２ バンク内アドレス指定レジスタ １３ テストモード信号 １４ ＡＮＤゲート ２１ アドレス指定レジスタ ２２ メモリ ４１ バンク指定レジスタ ４２ バンク内アドレス指定レジスタ ４３ テストモード信号 ４４ ＡＮＤゲート DESCRIPTION OF SYMBOLS 11 Bank designation register 12 In-bank address designation register 13 Test mode signal 14 AND gate 21 Address designation register 22 Memory 41 Bank designation register 42 In-bank address designation register 43 Test mode signal 44 AND gate
Claims (6)
異なり、バンク数が２のべき乗（＝２m）とされるバン
ク構成とされ、バンクを指定するバンク指定レジスタ
と、バンク内のアドレスを指定するバンク内アドレス指
定レジスタと、を含む半導体記憶装置において、 テスト動作／通常動作に従い、前記バンク指定レジスタ
内のアドレス演算器のＭＳＢのキャリー出力と、前記バ
ンク内アドレス指定レジスタ内のアドレス演算器のＬＳ
Ｂのキャリー入力とを、互いに接続／分離する手段を有
することを特徴とする半導体記憶装置。An address range in a bank is different from a power of two, and the number of banks is set to a power of two (= 2 m ). A bank designating register for specifying a bank and an address in the bank are provided. And a carry output of an MSB of an address calculator in the bank designation register and an address calculation in the bank address designation register in accordance with a test operation / normal operation. Vessel LS
A semiconductor memory device comprising means for connecting / disconnecting a carry input of B with each other.
なり、バンク数が２のべき乗（＝２m）とされるバンク
構成とされ、バンクを指定するバンク指定レジスタ（ｍ
ビット）と、バンク内のアドレスを指定するバンク内ア
ドレス指定レジスタと、を含む半導体記憶装置におい
て、 テスト動作時において、前記バンク内アドレス指定レジ
スタで指定されるバンク内の一のアドレスに対して、前
記バンク指定レジスタの内容を可変させバンク間に亘っ
て順次アドレスを推移させ、且つ、実際にメモリが存在
しない領域に対してアドレスを生成しない、ように構成
してなることを特徴とする半導体記憶装置。2. A bank configuration in which an address range in a bank is different from a power of 2 and the number of banks is a power of 2 (= 2 m ), and a bank designation register (m
Bit) and an in-bank addressing register for designating an address in the bank. In a test operation, one address in the bank specified by the in-bank addressing register is The contents of the bank designating register are changed so that the address is sequentially shifted between the banks , and the memory actually exists.
Configured so that addresses are not generated for areas that do not
The semiconductor memory device which is characterized in that by comprising.
ジスタのアドレス演算器のＭＳＢのキャリー出力と前記
バンク内アドレス指定レジスタ内のアドレス演算器のＬ
ＳＢのキャリー入力とが互いに接続され、通常動作時に
おいて、前記バンク指定レジスタと前記バンク内アドレ
ス指定レジスタとが互いに独立に作動することを特徴と
する請求項２記載の半導体記憶装置。3. In a test operation, the carry output of the MSB of the address operation unit of the bank designation register and the L of the address operation unit in the address designation register in the bank are provided.
3. The semiconductor memory device according to claim 2, wherein a carry input of the SB is connected to each other, and in a normal operation, the bank designation register and the in-bank address designation register operate independently of each other.
するモード制御信号を入力し、前記バンク指定レジスタ
のＭＳＢのキャリー出力と前記モード制御信号との論理
積出力を前記バンク内アドレス指定レジスタのＬＳＢの
キャリー入力に接続することを特徴とする請求項１又は
２記載の半導体記憶装置。4. A mode control signal for designating either a test operation or a normal operation is inputted, and a logical product output of a carry output of the MSB of the bank designation register and the mode control signal is outputted from the address designation register in the bank. 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is connected to a carry input of an LSB.
ジスタ側からのインクリメント動作又はデクリメント動
作の結果が前記バンク内アドレス指定レジスタに伝搬す
るように構成されることを特徴とする請求項１又は２記
載の半導体記憶装置。5. The test operation according to claim 1, wherein a result of the increment operation or the decrement operation from the bank designation register side is transmitted to the address designation register in the bank. Semiconductor storage device.
異なり、バンク数が２のべき乗（＝２m）とされるバン
ク構成とされるメモリのアドレスを発生する方式であっ
て、 バンクを指定するバンク指定レジスタと、バンク内のア
ドレスを指定するバンク内アドレス指定レジスタと、を
備え、 テスト時に、前記バンク指定レジスタのＭＳＢのキャリ
ー出力と前記バンク内アドレス指定レジスタ内のＬＳＢ
のキャリー入力とを互いに接続し、前記バンク指定レジ
スタ側からのインクリメント動作又はデクリメント動作
の結果が前記バンク内アドレス指定レジスタに伝搬する
ようにしたことを特徴とするアドレス発生方式。6. A method for generating an address of a memory having a bank configuration in which the address range in a bank is different from a power of 2 and the number of banks is a power of 2 (= 2 m ). A bank designation register for designating an address in the bank; and a carry output of the MSB of the bank designation register and an LSB in the address designation register for the bank during a test.
And a carry input of the bank designation register are connected to each other, and a result of the increment operation or the decrement operation from the bank designation register side is transmitted to the address designation register in the bank.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239628A JP2616714B2 (en) | 1994-09-08 | 1994-09-08 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6239628A JP2616714B2 (en) | 1994-09-08 | 1994-09-08 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877799A JPH0877799A (en) | 1996-03-22 |
| JP2616714B2 true JP2616714B2 (en) | 1997-06-04 |
Family
ID=17047553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP6239628A Expired - Fee Related JP2616714B2 (en) | 1994-09-08 | 1994-09-08 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616714B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914839A (en) * | 1982-07-19 | 1984-01-25 | 永井 正哉 | Breast shape measuring device |
| JPH01164562U (en) * | 1988-05-07 | 1989-11-16 |
-
1994
- 1994-09-08 JP JP6239628A patent/JP2616714B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0877799A (en) | 1996-03-22 |
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