JP3073402B2 - 出力バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ノイズ対策を施した出
力バッファ回路に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の出力回路などに
用いる出力バッファ回路は、電流駆動能力の大きい出力
トランジスタを使用しているために、出力の開始時や出
力の切り替え時に過渡的に大きな電流の変化が生じ、誘
導性の負荷などにノイズが発生する。そして、電源電圧
が電圧変動によって高くなった場合には、このノイズも
大きくなり、半導体装置の誤動作を誘発するおそれが生
じるようになる。また、温度が低い場合やＦＥＴのしき
い値電圧が低い場合にも、相対的にこのノイズの影響が
大きくなり、誤動作のおそれが生じる。

【０００３】そこで、このようなノイズによる誤動作を
防止するために、図１１や図１２に示すようなノイズ対
策を施した出力バッファ回路が従来から提案されてい
た。

【０００４】図１１に示す出力バッファ回路は、出力ト
ランジスタを並列化し２個のＰチャンネルの出力トラン
ジスタＱ101，Ｑ102と２個のＮチャンネルの出力トラン
ジスタＱ103，Ｑ104で構成するとともに、これらを信号
伝達時間の異なる駆動回路２１，２２で駆動するように
したものである（特開平３−１４７４１８号公報記
載）。一方のＰチャンネルとＮチャンネルの出力トラン
ジスタＱ101，Ｑ103は、他方の出力トランジスタＱ10
2，Ｑ104よりも駆動能力が低くなるように形成されてい
る。また、一方の出力トランジスタＱ101，Ｑ103を駆動
する駆動回路２１は、他方の出力トランジスタＱ102，
Ｑ104を駆動する駆動回路２２よりも信号伝達時間が短
くなるように構成されている。したがって、この出力バ
ッファ回路は、駆動能力が高い出力トランジスタＱ10
2，Ｑ104がスイッチングを行う前に駆動能力が低い出力
トランジスタＱ101，Ｑ103のスイッチングを行わせるこ
とにより、電流の急激な変化を緩和することができるの
で、ノイズの発生が抑制される。

【０００５】また、図１２に示す出力バッファ回路は、
ＣＭＯＳインバータ回路を構成するＰチャンネルのトラ
ンジスタを並列化し駆動能力が異なるようにした制御回
路３１，３２を用いてＰチャンネルとＮチャンネルの出
力トランジスタＱ111，Ｑ１１２をそれぞれ駆動するよ
うにしたものである（特開平４−２０５７９１号公報記
載）。制御回路３１では、並列化した駆動能力の低い方
のＰチャンネルのトランジスタＱ１１３のゲート端子に
入力信号をそのまま入力するとともに、この入力信号を
遅延回路３１ａで遅延させてから駆動能力の高い方のＰ
チャンネルのトランジスタＱ114のゲート端子に入力す
るようにしている。このため、出力トランジスタＱ111
が遮断する場合には、先に駆動能力の低いトランジスタ
Ｑ113によって電源ＶCCの電圧が供給されるとともに、
遅延時間経過後に駆動能力の高いトランジスタＱ114か
らも電源ＶCCの電圧が供給される。また、制御回路３２
では、駆動能力の低い方のＰチャンネルのトランジスタ
Ｑ115のゲート端子に入力信号をそのまま入力するとと
もに、この入力信号を遅延回路３２ａで遅延させてから
駆動能力の高い方のＰチャンネルのトランジスタＱ116
のゲート端子に入力するようにしている。このため、出
力トランジスタＱ112が導通する場合には、先に駆動能
力の低いトランジスタＱ115によって電源ＶCCの電圧が
供給されるとともに、遅延時間経過後に駆動能力の高い
トランジスタＱ116からも電源ＶCCの電圧が供給され
る。したがって、この出力バッファ回路の場合にも、出
力トランジスタＱ111，Ｑ112のゲート端子に電源ＶCCの
電圧が供給されて遮断または導通する際に、スイッチン
グ時の急激な電流変化を緩和することができるので、ノ
イズの発生が抑制される。

【０００６】しかしながら、上記図１１および図１２に
示した出力バッファ回路は、いずれも一律に出力トラン
ジスタのスイッチングを緩慢にさせることによりノイズ
を低減させるものなので、電源電圧が低い場合や高温時
またはＦＥＴのしきい値電圧が高い場合に、ノイズの影
響が小さいにもかかわらず、信号出力を遅らせることに
なり、出力バッファ回路の高速化の要請に反することに
なる。

【０００７】このため、従来は、図１３および図１４〜
図１６に示すような出力バッファ回路も提案されてい
た。

【０００８】図１３に示す出力バッファ回路は、ＣＭＯ
Ｓインバータ回路を構成するＰチャンネルの出力トラン
ジスタＱ121のソース端子と電源ＶCCとの間に電源電圧
調整回路４１を挿入したものである（特開平３−３５４
９７号公報記載）。この電源電圧調整回路４１は、チッ
プセレクト信号ＣＳバーがＬレベルになると、トランジ
スタＱ122が導通し電源ＶCCの電圧を供給できるように
なっている。そして、出力トランジスタＱ121に供給さ
れる電圧はトランジスタＱ123のしきい値電圧によって
上限が規制される。したがって、この出力バッファ回路
は、電源ＶCCの電圧がトランジスタＱ123のしきい値電
圧を超えたとしても、出力トランジスタＱ121に供給さ
れる電圧はこのしきい値電圧に制限されるので、電源Ｖ
CCの電圧が低い場合には出力トランジスタＱ121の高速
動作を損なうことなく、電源ＶCCの電圧が高い場合にの
みこれを制限してノイズの低減効果を得ることができ
る。

【０００９】図１４に示す出力バッファ回路は、入力信
号をそれぞれインバータ回路５３，５４と制御回路５
１，５２を介してＰチャンネルの出力トランジスタＱ13
1とＮチャンネルの出力トランジスタＱ132のゲート端子
に入力するようにしたものである。これらの制御回路５
１，５２は、それぞれ出力イネーブル信号ＯＥ，ＯＥバ
ーがＨレベルおよびＬレベルの場合にのみ出力トランジ
スタＱ131，Ｑ132を導通させ得るようになっている。そ
して、制御回路５１は、入力信号がＬレベルの場合にの
み、出力トランジスタＱ131のゲート端子をＮチャンネ
ルの制御トランジスタＱ133，Ｑ134の並列回路を介して
接地し、制御回路５２は、入力信号がＨレベルの場合に
のみ、出力トランジスタＱ132のゲート端子をＰチャン
ネルの制御トランジスタＱ135，Ｑ136の並列回路を介し
て電源ＶCCに接続するようになっている。各制御回路５
１，５２における一方の制御トランジスタＱ133，Ｑ135
は、他方の制御トランジスタＱ134，Ｑ136よりも駆動能
力が低く形成されるとともに、それぞれゲート端子を電
源ＶCCに接続しまたは接地して常時導通状態としてい
る。また、他方の制御トランジスタＱ134，Ｑ136のゲー
ト端子には、それぞれ電源電圧制御信号ＶCCＨ，ＶCCＨ
バーが入力されている。

【００１０】上記電源電圧制御信号ＶCCＨ，ＶCCＨバー
は、図１５に示す電源電圧制御信号発生回路５３によっ
て生成される信号である。この電源電圧制御信号発生回
路５３は、チップイネーブル信号ＣＥバーがＬレベルの
場合にのみ電源を回路に供給するようになっている。そ
して、電源電圧制御信号ＶCCＨは、ダイオードＤ101〜
Ｄ104とゲート端子を電源ＶCCに接続されたＮチャンネ
ルのトランジスタＱ141〜Ｑ143との直列回路を電源接地
間に接続することにより電源ＶCCの電圧を検出し、この
検出出力を４個のＰチャンネルのトランジスタＱ144〜
Ｑ147を有するインバータ回路５３ａと３個のインバー
タ回路５３ｂ〜５３ｄを介して出力することにより生成
される信号である。このため、電源電圧制御信号ＶCCＨ
は、図１６に示すように、電源ＶCCの電圧が設定電圧で
ある５Ｖ以上の場合にはこの電源ＶCCと同じ電圧にな
り、電源ＶCCの電圧が５Ｖより低くなると急激に反転し
て０Ｖの電圧となる。また、電源電圧制御信号ＶCCＨバ
ーは、ゲート端子を接地されたＰチャンネルのトランジ
スタＱ148〜Ｑ151とダイオードＤ105〜Ｄ108との直列回
路を電源接地間に接続することにより電源ＶCCの電圧を
検出し、この検出出力を２個のＮチャンネルのトランジ
スタＱ152，Ｑ153を有するインバータ回路５３ｅと３個
のインバータ回路５３ｆ〜５３ｈを介して出力すること
により生成される信号である。このため、電源電圧制御
信号ＶCCＨバーは、図１６に示すように、電源ＶCCの電
圧が５Ｖに満たない場合にはこの電源ＶCCと同じ電圧に
なり、電源ＶCCの電圧が５Ｖ付近を超えると急激に反転
して０Ｖの電圧となる。

【００１１】したがって、この出力バッファ回路は、電
源ＶCCの電圧が５Ｖよりも高くなると、電源電圧制御信
号ＶCCＨ，ＶCCＨバーがそれぞれＨレベルとＬレベルに
なるので、制御回路５１，５２における駆動能力の低い
制御トランジスタＱ133，Ｑ135のみの導通となり、出力
トランジスタＱ131，Ｑ132のスイッチングを緩慢にして
ノイズを減少させることができる。しかも、電源ＶCCの
電圧が５Ｖよりも低い場合には、電源電圧制御信号ＶCC
Ｈ，ＶCCＨバーがそれぞれＬレベルとＨレベルになるの
で、制御回路５１，５２における駆動能力の高い制御ト
ランジスタＱ134，Ｑ136が導通し、出力トランジスタＱ
131，Ｑ132のスイッチングを迅速に行わせて高速動作を
損なわないようにすることができる。

【００１２】

【発明が解決しようとする課題】しかし、図１３に示し
た上記従来の出力バッファ回路は、電源ＶCCの電圧が低
い場合にも電源電圧調整回路４１が供給する電圧がこの
電源ＶCCよりも若干低い電圧となるので、出力信号がフ
ルスイングできないという問題がある。

【００１３】また、これら図１３と図１４〜図１６に示
した出力バッファ回路は、いずれもトランジスタのしき
い値電圧に依存して電源ＶCCの電圧の高低を判断してい
るので、製造プロセスのばらつきによってこのしきい値
電圧が±０．２Ｖ程度の範囲で変動すると、実際のノイ
ズの影響の大小にかかわりなく出力トランジスタのスイ
ッチングを緩慢にさせたり迅速に行わせる場合が生じ、
制御が不適切になるという問題がある。しかも、実際の
ノイズの影響は、温度の変化によっても変動するので、
この温度によっても同様に制御が不適切になる場合が生
じるという問題がある。さらに、これらの出力バッファ
回路は、電源ＶCCの電圧が所定値よりも高いか低いかに
よって２段階に制御を切り替えるので、ノイズの影響の
程度に応じてそれぞれの状態に対する最適な制御をきめ
細かく行うことができないという問題もあった。

【００１４】本発明は、上記従来の問題を解決するもの
で、電源電圧の高低に応じて出力トランジスタのスイッ
チングを連続的に制御するとともに、温度やＦＥＴのし
きい値によるノイズの影響も考慮して制御を行うことに
より、最適でかつ正確なノイズ対策を施すことができる
出力バッファ回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の出力バッファ回
路は、出力トランジスタの制御端子を電源に接続しまた
は接地する回路途上に駆動能力の異なる２個の制御トラ
ンジスタが並列に挿入されるとともに、電源電圧の高低
に応じて連続的に変化し、かつ互いに相補的な制御信号
を生成し、これらの相補的な制御信号を該制御トランジ
スタの制御端子にそれぞれ供給する駆動能力調整回路が
設けられたものであり、そのことにより上記目的が達成
される。

【００１６】また、本発明の出力バッファ回路は、Ｐチ
ャンネルとＮチャンネルのＦＥＴからなる出力トランジ
スタを電源接地間に直列に接続するとともに、これらの
出力トランジスタのゲート端子をそれぞれ入力信号に応
じて電源に接続しまたは接地する制御回路を備えた出力
バッファ回路において、Ｐチャンネルの出力トランジス
タのゲート端子を制御回路を介して接地する回路途上に
駆動能力の異なるＮチャンネルの２個のＦＥＴからなる
制御トランジスタが並列に挿入されるとともに、Ｎチャ
ンネルの出力トランジスタのゲート端子を制御回路を介
して電源に接続する回路途上に駆動能力の異なるＰチャ
ンネルの２個のＦＥＴからなる制御トランジスタが並列
に挿入され、電源電圧の高低に応じて連続的に変化し、
かつ互いに相補的な制御信号を生成し、電源電圧が高い
ほど高電圧となる該一方の制御信号を駆動能力が低い方
の該Ｎチャンネルの制御トランジスタと駆動能力が高い
方の該Ｐチャンネルの制御トランジスタのゲート端子に
供給するとともに、電源電圧が低いほど高電圧となる該
他方の制御信号を駆動能力が高い方の該Ｎチャンネルの
制御トランジスタと駆動能力が低い方の該Ｐチャンネル
の制御トランジスタのゲート端子に供給する駆動能力調
整回路が設けられたものであり、そのことにより上記目
的が達成される。

【００１７】さらに、本発明の出力バッファ回路は、Ｐ
チャンネルとＮチャンネルのＦＥＴからなる第１出力ト
ランジスタを電源接地間に直列に接続するとともに、こ
れらの第１出力トランジスタのゲート端子をそれぞれ入
力信号に応じて電源に接続しまたは接地する第１制御回
路を備えた第１出力バッファ回路と、該第１出力トラン
ジスタよりもそれぞれ駆動能力が高いＰチャンネルとＮ
チャンネルのＦＥＴからなる第２出力トランジスタを電
源接地間に直列に接続するとともに、これらの第２出力
トランジスタのゲート端子をそれぞれ、入力信号に応じ
て電源に接続しまたは接地する第２制御回路を備えた第
２出力バッファ回路と、該第１出力バッファ回路に供給
される入力信号を遅延させて該第２出力バッファ回路に
供給する遅延回路とを有し、該Ｐチャンネルの第１出力
トランジスタと第２出力トランジスタのゲート端子をそ
れぞれ該第１制御回路と第２制御回路を介して接地する
回路途上に駆動能力の異なるＮチャンネルの２個のＦＥ
Ｔからなる制御トランジスタがそれぞれ並列に挿入され
るとともに、該Ｎチャンネルの第１出力トランジスタと
第２出力トランジスタのゲート端子をそれぞれ該第１制
御回路と第２制御回路を介して電源に接続する回路途上
に駆動能力の異なるＰチャンネルの２個のＦＥＴからな
る制御トランジスタがそれぞれ並列に挿入され、電源電
圧の高低に応じて連続的に変化し、かつ互いに相補的な
制御信号を生成し、電源電圧が高いほど高電圧となる該
一方の制御信号を該第１出力バッファ回路における駆動
能力が高い方の該Ｎチャンネルの制御トランジスタと駆
動能力が低い方の該Ｐチャンネルの制御トランジスタの
ゲート端子と、該第２出力バッファ回路における駆動能
力が低い方の該Ｎチャンネルの制御トランジスタと駆動
能力が高い方の該Ｐチャンネルの制御トランジスタのゲ
ート端子に供給するとともに、電源電圧が低いほど高電
圧となる該他方の制御信号を該第１出力バッファ回路に
おける駆動能力が低い方の該Ｎチャンネルの制御トラン
ジスタと駆動能力が高い方の該Ｐチャンネルの制御トラ
ンジスタのゲート端子と、該第２出力バッファ回路にお
ける駆動能力が高い方の該Ｎチャンネルの制御トランジ
スタと駆動能力が低い方の該Ｐチャンネルの制御トラン
ジスタのゲート端子に供給する駆動能力調整回路が設け
られたものであり、そのことにより上記目的が達成され
る。

【００１８】さらに、好ましくは、本発明の出力バッフ
ァ回路における遅延回路が遅延時間を調整可能なもので
あり、かつ駆動能力調整回路における電源電圧が高いほ
ど高電圧となる前記一方の制御信号が高電圧であるほど
入力信号の遅延時間が長くなるものである。

【００１９】さらに、好ましくは、本発明の出力バッフ
ァ回路における駆動能力調整回路が、電源電圧が高いほ
ど高電圧となる前記一方の制御信号を、温度が低いほど
さらに高電圧とし、および／またはＦＥＴのしきい値電
圧が低いほどさらに高電圧とするとともに、電源電圧が
低いほど高電圧となる前記他方の制御信号を、温度が高
いほどさらに高電圧とし、および／またはＦＥＴのしき
い値電圧が高いほどさらに高電圧として生成するもので
ある。

【００２０】さらに、好ましくは、本発明の出力バッフ
ァ回路における駆動能力調整回路が、電源電圧が高いほ
ど高電圧となる第１入力電圧と、温度が高いほど高電圧
となり、および／またはＦＥＴのしきい値電圧が高いほ
ど高電圧となる第２入力電圧とを差動増幅回路に入力す
るとともに、該差動増幅回路の相補的な差出力をそれぞ
れカレントミラー回路を介して制御信号として出力する
ものである。

【００２１】さらに、好ましくは、本発明の出力バッフ
ァ回路において、電源接地間に接続された飽和領域で導
通する第１バイポーラトランジスタと、電源接地間に接
続された飽和領域で導通し該第１バイポーラトランジス
タとはエミッタ面積の異なる第２バイポーラトランジス
タと第１受動素子との直列回路と、電源接地間に接続さ
れたドレイン−ゲート端子間を短絡したＦＥＴと第２受
動素子との直列回路と、をカレントミラー回路を介して
相互に接続し、該ＦＥＴと第２受動素子との直列回路の
端子電圧を前記第２入力電圧として前記差動増幅回路に
供給するものである。

【００２２】さらに、好ましくは、本発明の出力バッフ
ァ回路におけるドレイン−ゲート端子間を短絡したＦＥ
Ｔが、ドレイン−ゲート端子間を短絡したＮチャンネル
のＦＥＴとＰチャンネルのＦＥＴとの直列回路または並
列回路である。

【００２３】

【作用】本発明における電源および接地は、それぞれ出
力バッファ回路に供給される高電圧側と低電圧側の電源
を意味し、電源電圧は、これらの電源接地間の電位差を
表す。

【００２４】請求項１の発明によれば、電源電圧の高低
に応じて駆動能力の異なる２個の制御トランジスタの制
御端子の電圧が相補的に変化するので、電源電圧が高い
場合には駆動能力の低い制御トランジスタによって出力
トランジスタの制御端子に電源を徐々に接続しまたは徐
々に接地し、電源電圧が低い場合には駆動能力の高い制
御トランジスタによって出力トランジスタの制御端子に
電源を急速に接続しまたは接地することができる。した
がって、ノイズの影響が大きくなる電源の高電圧時に
は、出力トランジスタのスイッチングを緩慢にさせてこ
のノイズを低減させ、ノイズの影響が小さい低電圧時に
は、出力トランジスタのスイッチングを迅速に行わせて
出力バッファ回路の出力の高速化を損なわないようにす
ることができる。しかも、駆動能力調整回路の制御信号
は、電源電圧の高低に応じて段階的ではなく連続的に変
化するので、ノイズの影響の程度に則して最適な制御を
行うことができる。

【００２５】請求項２の発明は、ＦＥＴからなる出力ト
ランジスタを用いたインバータ回路によって出力バッフ
ァ回路を構成した場合を示す。１対の出力トランジスタ
は、通常はＣＭＯＳ・ＦＥＴによって構成される。トラ
ンジスタの駆動能力は、スイッチング速度や電流駆動能
力の高さを示すものであり、ＦＥＴの場合、この駆動能
力は相互コンダクタンスｇmが大きいほど高くなる。ま
た、ＭＯＳ・ＦＥＴの場合、この相互コンダクタンスｇ
mは、チャンネル幅Ｗが広いほど大きくなるので、トラ
ンジスタのサイズが大きいほど駆動能力の高いものとな
る。

【００２６】この場合にも、電源電圧が高いほど駆動能
力の低い制御トランジスタの導通が促進され駆動能力の
高い制御トランジスタの導通が抑制されるので、出力ト
ランジスタのスイッチングが緩慢になる。また、電源電
圧が低いほど駆動能力の高い制御トランジスタの導通が
促進され駆動能力の低い制御トランジスタの導通が抑制
されるので、出力トランジスタのスイッチングが迅速に
なる。したがって、電源の高電圧時には、ノイズを低減
することができるとともに、電源の低電圧時には、出力
バッファ回路の高速化を図ることができる。

【００２７】請求項３の発明は、出力トランジスタの駆
動能力が異なる第１出力バッファ回路と第２出力バッフ
ァ回路によって出力バッファ回路を構成した場合を示
す。この場合、駆動能力が低い方の第１出力バッファ回
路は、請求項２に示した出力バッファ回路とは逆に、高
電源電圧時に第１出力トランジスタのスイッチングを迅
速に行わせ、低電源電圧時に第１出力トランジスタのス
イッチングを緩慢に行わせる。また、駆動能力が高い方
の第２出力バッファ回路は、請求項２に示した出力バッ
ファ回路と同様に、高電源電圧時に第２出力トランジス
タのスイッチングを緩慢に行わせ、低電源電圧時に第２
出力トランジスタのスイッチングを高速に行わせる。し
かも、この駆動能力が高い方の第２出力バッファ回路へ
の入力信号は、遅延回路によって遅延される。

【００２８】したがって、この場合には、高電源電圧時
には駆動能力が低い方の第１出力バッファ回路が支配的
に動作し、低電源電圧時には駆動能力が高い方の第２出
力バッファ回路が支配的に動作するので、請求項２で示
した出力バッファ回路のノイズ低減効果をより確実なも
のとすることができる。

【００２９】請求項４の発明は、上記請求項３の遅延回
路が低電源電圧時ほど遅延時間を短くするものである場
合を示す。したがって、請求項３の出力バッファ回路の
場合には、低電源電圧時に駆動能力の高い方の第２出力
バッファ回路が支配的に動作しても、遅延回路によって
入力信号が一律に遅延されることにより高速動作が損な
われるおそれがあるが、この場合には、遅延回路の遅延
時間も短くなることによりこの高速動作を確保すること
ができる。

【００３０】請求項５の発明は、駆動能力調整回路が、
電源電圧の高低のみならず、温度とＦＥＴのしきい値電
圧の高低も加味して制御信号の電圧を変化させる場合に
ついて示す。使用環境または素子の温度が低下した場合
や製造プロセスのばらつきによってＦＥＴのしきい値電
圧が低くなった場合には、相対的に電源電圧が高くなっ
た場合と同様にノイズの影響が大きくなる。そこで、電
源電圧に変化がなくても、温度が低下するかまたはしき
い値電圧が低いときには、電源電圧が高くなったときと
同様の制御信号を出力させるようにしている。したがっ
て、この場合には、温度やしきい値電圧を考慮したより
正確なノイズ低減と高速動作の制御を行うことができ
る。

【００３１】請求項６は、請求項５に示した駆動能力調
整回路を差動増幅回路とカレントミラー回路とによって
構成する場合について示す。また、請求項７は、この場
合に、バイポーラトランジスタのバンドギャップ電圧に
よって温度を検出するようにしたものを示す。さらに、
請求項８は、ＦＥＴのしきい値電圧をＮチャンネルのＦ
ＥＴとＰチャンネルのＦＥＴの双方またはいずれか低い
方のしきい値電圧とする場合について示す。

【００３２】

【実施例】以下、本発明の実施例について説明する。

【００３３】図１〜図７は本発明の第１実施例を示すも
のであって、図１は出力バッファ回路の回路図、図２は
制御信号を発生する差動増幅回路とその周辺回路の回路
図、図３は基準電圧発生回路の回路図、図４はしきい値
電圧回路の回路図、図５は他のしきい値電圧回路の回路
図、図６は温度と基準電圧発生回路が出力する基準電圧
との関係を示すグラフ、図７は差動増幅回路の動作を説
明するグラフである。本実施例は、図１に示すように、
ＣＭＯＳ・ＦＥＴのインバータ回路を構成するＰチャン
ネルとＮチャンネルの出力トランジスタＱ1，Ｑ2を用い
た出力バッファ回路について説明する。Ｐチャンネルの
出力トランジスタＱ1は、ソース端子が電源ＶCCに接続
されるとともに、ドレイン端子が出力バッファ回路の出
力端子１に接続され、Ｎチャンネルの出力トランジスタ
Ｑ2は、ソース端子が接地されるとともに、ドレイン端
子が同じ出力端子１に接続されている。また、入力信号
は、第１制御回路２を介してＰチャンネルの出力トラン
ジスタＱ1のゲート端子に入力されるとともに、第２制
御回路３を介してＮチャンネルの出力トランジスタＱ2
のゲート端子に入力されるようになっている。

【００３４】上記第１制御回路２は、トランジスタＱ2
1，Ｑ22からなるＣＭＯＳインバータ回路によって構成
されている。ただし、ＮチャンネルのトランジスタＱ22
のソース端子は、２個のＮチャンネルの制御トランジス
タＱ23，Ｑ24の並列回路を介して接地されている。ま
た、第２制御回路３は、トランジスタＱ31，Ｑ32からな
るＣＭＯＳインバータ回路によって構成されている。た
だし、ＰチャンネルのトランジスタＱ31のソース端子
は、２個のＰチャンネルの制御トランジスタＱ33，Ｑ34
の並列回路を介して電源ＶCCに接続されている。これら
の制御トランジスタＱ23，Ｑ24，Ｑ33，Ｑ34は、一方の
制御トランジスタＱ23，Ｑ33の方が駆動能力が高くなる
ように形成されている。例えば、他の条件を同じにして
一方の制御トランジスタＱ23，Ｑ33のチャンネル幅Ｗの
みを他方の制御トランジスタＱ24，Ｑ34よりも広くしサ
イズを大きく形成すれば、相互コンダクタンスｇmが大
きくなるため、これら制御トランジスタＱ23，Ｑ33の方
の駆動能力を高めることができる。また、駆動能力の高
い方の制御トランジスタＱ23，Ｑ33のゲート端子には、
制御信号Ｂバーと制御信号Ａバーがそれぞれ入力される
とともに、駆動能力の低い方の制御トランジスタＱ24，
Ｑ34のゲート端子には、これら制御信号Ｂバーと制御信
号Ａバーとは互いに相補な制御信号Ｂと制御信号Ａがそ
れぞれ入力されるようになっている。

【００３５】上記制御信号Ａ，Ａバーと制御信号Ｂ，Ｂ
バーは、図２に示す差動増幅回路４の差動出力をそれぞ
れカレントミラー回路を介して出力したものである。差
動増幅回路４は、ＮチャンネルのトランジスタＱ41，Ｑ
42とＰチャンネルのトランジスタＱ43，Ｑ44と定電流回
路４ａとで構成された直流増幅回路であり、Ｎチャンネ
ルのトランジスタＱ41，Ｑ42のゲート端子の入力電圧の
差を増幅してこれらのトランジスタＱ41，Ｑ42のドレイ
ン端子からそれぞれ互いに相補な制御信号Ａ，Ａバーと
して出力する。なお、定電流回路４ａは、例えばカレン
トミラー回路やＦＥＴの定電流特性を利用した回路によ
って構成する他、簡易には高抵抗によって代用すること
もできる。

【００３６】上記差動増幅回路４の両出力側には、Ｐチ
ャンネルのトランジスタＱ45とＮチャンネルのトランジ
スタＱ46とを電源接地間に直列に接続した回路と、Ｐチ
ャンネルのトランジスタＱ47とＮチャンネルのトランジ
スタＱ48とを電源接地間に直列に接続した回路とが設け
られている。そして、差動増幅回路４の一方の出力を構
成するトランジスタＱ41のドレイン端子は、トランジス
タＱ43のゲート端子とトランジスタＱ45のゲート端子に
接続され、差動増幅回路４の他方の出力を構成するトラ
ンジスタＱ42のドレイン端子は、トランジスタＱ44のゲ
ート端子とトランジスタＱ47のゲート端子に接続されて
いる。したがって、トランジスタＱ43とトランジスタＱ
45と図１に示した第２制御回路３のトランジスタＱ34と
がカレントミラー回路を構成するとともに、トランジス
タＱ44とトランジスタＱ47と第２制御回路３のトランジ
スタＱ33とがカレントミラー回路を構成することにな
る。また、トランジスタＱ46は、ドレイン−ゲート端子
間が短絡されて、ここから上記制御信号Ｂを出力すると
ともに、トランジスタＱ48も、ドレイン−ゲート端子間
が短絡されて、ここから上記制御信号Ｂバーを出力する
ので、このトランジスタＱ46と図１に示した第１制御回
路２のトランジスタＱ24とがカレントミラー回路を構成
するとともに、このトランジスタＱ48と第１制御回路２
のトランジスタＱ23とがカレントミラー回路を構成する
ことになる。

【００３７】上記差動増幅回路４の一方の入力であるト
ランジスタＱ41のゲート端子には、電源ＶCCの電圧を抵
抗Ｒ1，Ｒ2で分圧した分圧電圧Ｖoが入力されるように
なっている。また、差動増幅回路４の他方の入力である
トランジスタＱ42のゲート端子には、基準電圧発生回路
５からの基準電圧Ｖrefが入力されるようになってい
る。基準電圧発生回路５は、温度が高いほど高電圧とな
り、かつＦＥＴのしきい値電圧Ｖthが高いほど高電圧と
なる基準電圧Ｖrefを出力する回路である。

【００３８】上記基準電圧発生回路５は、図３に示すよ
うに、ＰチャンネルとＮチャンネルのトランジスタＱ5
3，Ｑ54とｐｎｐ型のバイポーラトランジスタＱ51を電
源接地間に直列に接続するとともに、ＰチャンネルとＮ
チャンネルのトランジスタＱ55，Ｑ56と抵抗Ｒ3とｐｎ
ｐ型のバイポーラトランジスタＱ52を電源接地間に直列
に接続し、また、ＰチャンネルのトランジスタＱ57と抵
抗Ｒ4としきい値電圧回路６を電源接地間に直列に接続
したものである。バイポーラトランジスタＱ51，Ｑ52の
ベースは、コレクタに短絡して接地されている。そし
て、トランジスタＱ54のゲート端子がドレイン端子に短
絡されるとともにトランジスタＱ56のゲート端子に接続
されてカレントミラー回路が構成されている。また、ト
ランジスタＱ55のゲート端子がドレイン端子に短絡され
るとともにトランジスタＱ53とトランジスタＱ57のゲー
ト端子に接続されてカレントミラー回路が構成されてい
る。

【００３９】しきい値電圧回路６は、図４に示すよう
に、ＮチャンネルとＰチャンネルのトランジスタＱ61，
Ｑ62をそれぞれドレイン−ゲート端子間を短絡して直列
に接続したものである。したがって、このしきい値電圧
回路６の端子間には、それぞれのトランジスタＱ61，Ｑ
62のしきい値電圧Ｖthnとしきい値電圧Ｖthpの和の電圧
Ｖthn＋Ｖthpが加わることになる。ＦＥＴのしきい値電
圧は、同じ設計のものであっても製造プロセスによって
ばらつきが生じるが、このしきい値電圧回路６の端子間
の電圧を検出すれば、同じプロセスによって製造された
他のＦＥＴのしきい値電圧を類推することができる。

【００４０】上記基準電圧発生回路５におけるバイポー
ラトランジスタＱ52は、他の条件を同じにしてエミッタ
面積のみがバイポーラトランジスタＱ51のＡ倍となるよ
うに形成されている。ここで、このバイポーラトランジ
スタＱ52は、キャリア密度などによって定まる値をＫと
すると、バンドギャップ電圧ＶQ52を下記数１によって
示すことができる。

【００４１】

【数１】

【００４２】そして、カレントミラー回路によって図３
に示す電流Ｉ1と電流Ｉ2が等しくなることと、バイポー
ラトランジスタＱ51においてはエミッタ面積がＡ分の１
に狭くなる分だけキャリア密度が高くなることから、こ
のバイポーラトランジスタＱ51のバンドギャップ電圧Ｖ
Q51は下記数２によって示すことができる。

【００４３】

【数２】

【００４４】したがって、抵抗Ｒ3の端子電圧ΔＶは、
これらのバンドギャップ電圧ＶQ51，ＶQ52の差から下記
数３で表される。

【００４５】

【数３】

【００４６】すると、電流Ｉ2は下記数４となり、

【００４７】

【数４】

【００４８】カレントミラー回路によって電流Ｉ2と電
流Ｉ3も等しいことから、しきい値電圧回路６の端子電
圧を上記のようにＶthn＋Ｖthpとすると、基準電圧Ｖre
fは下記数５で表される。

【００４９】

【数５】

【００５０】この基準電圧Ｖrefが上記のように高温で
あるほど高い電圧となる正の温度特性を持つには、これ
を温度で微分した値が正であればよい。そこで、数５の
基準電圧Ｖrefを絶対温度Ｔで微分すると、下記数６と
なる。

【００５１】

【数６】

【００５２】また、ＦＥＴのしきい値電圧は温度が高く
なるほど低電圧となる負の温度特性を有し、これを絶対
温度Ｔで微分したときの値を下記数７に示す値とするこ
とができるので、

【００５３】

【数７】

【００５４】数６は下記数８に示すように書き換えら
れ、これが零より大きければ基準電圧Ｖrefが正の温度
特性を有することとなる。

【００５５】

【数８】

【００５６】この結果、基準電圧発生回路５が出力する
基準電圧Ｖrefは、数８に示すように、抵抗Ｒ3，Ｒ4お
よびバイポーラトランジスタＱ51，Ｑ52のエミッタ面積
の比Ａを適当に調整することにより、図６に示すよう
に、絶対温度Ｔが高くなるほど高電圧となる正の温度特
性を持つように設定することができる。しかも、この基
準電圧Ｖref自体は、数５に示すように、ＦＥＴのしき
い値電圧を示すしきい値電圧回路６の端子電圧Ｖthn＋
Ｖthpにも依存し、このしきい値電圧が高くなるほど高
電圧となる。

【００５７】なお、本実施例では、しきい値電圧回路６
を図４に示したようにトランジスタＱ61，Ｑ62の直列回
路によって構成し、これらのしきい値電圧の和を端子電
圧Ｖthn＋Ｖthpとして出力するようにしている。しかし
ながら、このしきい値電圧回路６は、例えば図５に示す
ように、これらのトランジスタＱ61，Ｑ62を並列に接続
して構成することもできる。この場合、しきい値電圧が
高い方のトランジスタＱ61，Ｑ62は遮断されるので、い
ずれか低い方のしきい値電圧Ｖthn，Ｖthpのみがしきい
値電圧回路６の端子電圧となる。そして、この場合に
は、基準電圧発生回路５の基準電圧Ｖrefが正の温度特
性を持つための条件も、下記数９に示すものとなる。

【００５８】

【数９】

【００５９】上記構成の出力バッファ回路の動作を説明
する。

【００６０】図２に示した差動増幅回路４では、定電流
回路４ａを流れる定電流をＩ0、トランジスタＱ41，Ｑ4
2を流れる電流をそれぞれＩ4，Ｉ5とすると、これらの
間にはＩ0＝Ｉ4＋Ｉ5の関係が成立する。そして、基準
電圧発生回路５の基準電圧Ｖrefが一定であるとする
と、電源ＶCCの電圧を抵抗Ｒ1，Ｒ2で分圧した分圧電圧
Ｖoがこの基準電圧Ｖrefを中心として変化した場合に、
図７の太実線に示すように、電流Ｉ4と電流Ｉ5が零から
電流Ｉ0の大きさまでの間で相補的に変化する。

【００６１】したがって、例えば電源ＶCCの電圧が高く
なって分圧電圧Ｖoが基準電圧Ｖrefよりも高電圧になる
と、電流Ｉ4が増加し、これに伴ってカレントミラー回
路で接続されたトランジスタＱ45の電流Ｉ6も増大され
る。すると、これらのゲート電圧である制御信号Ａが低
電圧となり制御信号Ｂが高電圧となるので、図１に示し
た制御回路２，３における駆動能力が低い方の制御トラ
ンジスタＱ24，Ｑ34の導通が促進される。また、この際
には、差動増幅回路４の電流Ｉ5が減少し、これに伴っ
てカレントミラー回路で接続されたトランジスタＱ47の
電流Ｉ7も低減される。すると、これらのゲート電圧で
ある制御信号Ａバーが高電圧となり制御信号Ｂバーが低
電圧となって、制御回路２，３における駆動能力が高い
方の制御トランジスタＱ23，Ｑ33の導通が抑制される。

【００６２】逆に、電源ＶCCの電圧が低くなって分圧電
圧Ｖoが基準電圧Ｖrefよりも低電圧になると、電流Ｉ4
と電流Ｉ6が減少するので、制御信号Ａが高電圧となり
制御信号Ｂが低電圧となって、制御回路２，３における
駆動能力が低い方の制御トランジスタＱ24，Ｑ34の導通
が抑制される。また、この際には、差動増幅回路４の電
流Ｉ5と電流Ｉ7が増加するので、制御信号Ａバーが低電
圧となり制御信号Ｂバーが高電圧となって、制御回路
２，３における駆動能力が高い方の制御トランジスタＱ
23，Ｑ33の導通が促進される。

【００６３】この結果、電源ＶCCの電圧が高くなるほ
ど、制御回路２，３が駆動能力の低い制御トランジスタ
Ｑ24，Ｑ34によって出力トランジスタＱ1，Ｑ2のスイッ
チングを緩慢にさせるので、このスイッチングの際に発
生するノイズを減少させることができる。また、逆に電
源ＶCCの電圧が低くなると、制御回路２，３が駆動能力
の高い制御トランジスタＱ23，Ｑ33によって出力トラン
ジスタＱ1，Ｑ2のスイッチングを迅速に行わせる。した
がって、本実施例の出力バッファ回路は、電源ＶCCの電
圧が高くなりノイズの影響が大きくなると、出力トラン
ジスタＱ1，Ｑ2のスイッチングの際のノイズを減少さ
せ、電源ＶCCの電圧が低くなりノイズの影響が小さくな
ると、出力トランジスタＱ1，Ｑ2を高速でスイッチング
させることができる。しかも、この出力トランジスタＱ
1，Ｑ2は、電源ＶCCの電圧の変動に応じて連続的に制御
される。

【００６４】また、温度が低下したりＦＥＴのしきい値
電圧が低下した場合にもノイズの影響が大きくなる。そ
して、このように温度が低下したりＦＥＴのしきい値電
圧が低下すると、基準電圧発生回路５が出力する基準電
圧Ｖrefも低下するので、図７に太実線で示した電流Ｉ
4，Ｉ5の曲線が矢印Ａ方向に推移する。即ち、このよう
に基準電圧Ｖrefが低下すると、たとえ分圧電圧Ｖoが一
定であっても、上記電源ＶCCの電圧が高電圧になった場
合と同様に、電流Ｉ4が増加し電流Ｉ5は減少する。逆
に、温度やしきい値電圧が上昇すると基準電圧Ｖrefも
上昇するので、電流Ｉ4，Ｉ5の曲線は矢印Ｂ方向に推移
し、たとえ分圧電圧Ｖoが一定であっても、上記電源ＶC
Cの電圧が低電圧になった場合と同様に、電流Ｉ4は減少
し電流Ｉ5が増加する。

【００６５】したがって、本実施例の出力バッファ回路
は、例えば電源ＶCCの電圧が規定通りであっても温度や
しきい値電圧が上昇することによりノイズの影響が大き
くなる場合には、出力トランジスタＱ1，Ｑ2のスイッチ
ングの際のノイズを減少させることができる。また、例
えば電源ＶCCの電圧が多少高くても温度やしきい値電圧
が低いためにノイズの影響が小さい場合には、出力トラ
ンジスタＱ1，Ｑ2を高速でスイッチングさせることがで
きる。

【００６６】図８乃至図１０は本発明の第２実施例を示
すものであって、図８は出力バッファ回路の回路図、図
９は一方の遅延回路の回路図、図１０は他方の遅延回路
の回路図である。なお、上記図１に示した第１実施例と
同様の機能を有する構成部材については同じ番号を付記
して説明を省略する。

【００６７】本実施例は、図８に示すように、出力バッ
ファ回路を構成するＣＭＯＳインバータ回路を２つに分
割した場合について説明する。一方のＣＭＯＳインバー
タ回路を構成する出力トランジスタＱ1，Ｑ2とこれらの
第１制御回路２および第２制御回路３は、第１実施例の
場合と同じ構成である。また、制御信号Ａ，Ａバーおよ
び制御信号Ｂ，Ｂバーも、第１実施例の場合と同様の回
路によって生成する。ただし、入力信号は、インバータ
回路１１と遅延回路９を介して第１制御回路２に入力さ
れるとともに、インバータ回路１２と遅延回路１０を介
して第２制御回路３に入力されるようになっている。

【００６８】他方のＣＭＯＳインバータ回路を構成する
Ｐチャンネルの出力トランジスタＱ3は、ソース端子が
電源ＶCCに接続されるとともに、ドレイン端子が出力バ
ッファ回路の出力端子１に接続され、Ｎチャンネルの出
力トランジスタＱ4は、ソース端子が接地されるととも
に、ドレイン端子が同じ出力端子１に接続されている。
また、これらの出力トランジスタＱ3，Ｑ4は、それぞれ
駆動能力が一方のＣＭＯＳインバータ回路の出力トラン
ジスタＱ1，Ｑ2よりも低くなるように形成されている。
入力信号は、インバータ回路１１と第３制御回路７を介
して出力トランジスタＱ3のゲート端子に入力されると
ともに、インバータ回路１２と第４制御回路８を介して
出力トランジスタＱ4のゲート端子に入力されるように
なっている。 上記第３制御回路７は、トランジスタＱ
71，Ｑ72からなるＣＭＯＳインバータ回路と、Ｎチャン
ネルのトランジスタＱ72のソース端子に接続された２個
のＮチャンネルの制御トランジスタＱ73，Ｑ74の並列回
路とからなり、制御トランジスタＱ73の駆動能力を制御
トランジスタＱ74よりも高くなるように形成した点は第
１制御回路２と同じである。また、第４制御回路８は、
トランジスタＱ81，Ｑ82からなるＣＭＯＳインバータ回
路と、ＰチャンネルのトランジスタＱ81のソース端子に
接続された２個のＰチャンネルの制御トランジスタＱ8
3，Ｑ84の並列回路とからなり、制御トランジスタＱ83
の駆動能力を制御トランジスタＱ84よりも高くなるよう
に形成した点は第２制御回路３と同じである。ただし、
これらの制御回路２，３とは逆に、駆動能力の高い方の
制御トランジスタＱ73，Ｑ83のゲート端子には、制御信
号Ｂと制御信号Ａがそれぞれ入力されるとともに、駆動
能力の低い方の制御トランジスタＱ74，Ｑ84のゲート端
子には、制御信号Ｂバーと制御信号Ａバーがそれぞれ入
力されるようになっている。

【００６９】上記遅延回路９は、図９に示すように、第
２制御回路３と同じ構成のＣＭＯＳインバータ回路９
ａ，９ｃと、第１制御回路２と同じ構成のＣＭＯＳイン
バータ回路９ｂとを直列に接続した回路である。また、
遅延回路１０は、図１０に示すように、第１制御回路２
と同じ構成のＣＭＯＳインバータ回路１０ａ，１０ｃと
第２制御回路３と同じ構成のＣＭＯＳインバータ回路１
０ｂとを直列に接続した回路である。したがって、これ
らの遅延回路９，１０は、３段に接続したＣＭＯＳイン
バータ回路９ａ〜９ｃまたはＣＭＯＳインバータ回路１
０ａ〜１０ｃのそれぞれの遅延時間を積算することによ
り、入力信号を遅延して出力する。また、この遅延時間
は、制御信号Ａ，Ａバーと制御信号Ｂ，Ｂバーによって
連続的に伸縮することができる。なお、各遅延回路９，
１０におけるＣＭＯＳインバータ回路９ａ〜９ｃまたは
ＣＭＯＳインバータ回路１０ａ〜１０ｃの接続段数は、
所望する遅延時間に応じて適宜変更することができる。

【００７０】上記構成の本実施例の出力バッファ回路に
おける一方のＣＭＯＳインバータ回路を構成する出力ト
ランジスタＱ1，Ｑ2とこれらの第１制御回路２および第
２制御回路３については、第１実施例の出力バッファ回
路と同じ動作を行う。即ち、制御信号Ｂが高電圧となり
制御信号Ａが低電圧になるほど出力トランジスタＱ1，
Ｑ2のスイッチングが緩慢になり、制御信号Ｂバーが高
電圧となり制御信号Ａバーが低電圧になるほど出力トラ
ンジスタＱ1，Ｑ2のスイッチングが迅速となる。また、
他方のＣＭＯＳインバータ回路を構成する出力トランジ
スタＱ3，Ｑ4とこれらの第３制御回路７および第４制御
回路８は、制御信号Ａ，Ａバーと制御信号Ｂ，Ｂバーの
入力が逆になるため、第１実施例の出力バッファ回路と
逆の動作を行う。即ち、制御信号Ｂが高電圧となり制御
信号Ａが低電圧になるほど出力トランジスタＱ1，Ｑ2の
スイッチングが迅速となり、制御信号Ｂバーが高電圧と
なり制御信号Ａバーが低電圧になるほど出力トランジス
タＱ1，Ｑ2のスイッチングが緩慢になる。

【００７１】遅延回路９，１０は、制御回路２，３と同
じ構成のＣＭＯＳインバータ回路９ａ〜９ｃとＣＭＯＳ
インバータ回路１０ａ〜１０ｃからなるので、制御信号
Ｂが高電圧となり制御信号Ａが低電圧になるほど遅延時
間が長くなり、制御信号Ｂバーが高電圧となり制御信号
Ａバーが低電圧になるほど遅延時間が短くなる。

【００７２】この結果、本実施例の出力バッファ回路
は、電源ＶCCの電圧が高くなるほど、および／または、
温度が低下しＦＥＴのしきい値電圧が低下するほど、制
御信号Ｂが高電圧となり制御信号Ａが低電圧になるの
で、一方のＣＭＯＳインバータ回路を構成する出力トラ
ンジスタＱ1，Ｑ2のスイッチングを緩慢にさせるととも
に、他方のＣＭＯＳインバータ回路を構成する出力トラ
ンジスタＱ3，Ｑ4のスイッチングを迅速に行わせ、遅延
回路９，１０の遅延時間を長くする。したがって、出力
バッファ回路は、ノイズの影響が大きくなる条件となる
場合には、まず駆動能力の低い出力トランジスタＱ3，
Ｑ4が迅速に動作し、遅延回路９，１０の長い遅延時間
経過後に駆動能力の高い出力トランジスタＱ1，Ｑ2が緩
慢に動作するので、このスイッチングの際に発生するノ
イズを確実に減少させることができる。また、逆に、電
源ＶCCの電圧が低くなるほど、および／または、温度が
上昇しＦＥＴのしきい値電圧が上昇するほど、制御信号
Ｂバーが高電圧となり制御信号Ａバーが低電圧になるの
で、一方のＣＭＯＳインバータ回路を構成する出力トラ
ンジスタＱ1，Ｑ2のスイッチングを迅速に行わせるとと
もに、他方のＣＭＯＳインバータ回路を構成する出力ト
ランジスタＱ3，Ｑ4のスイッチングを緩慢にし、遅延回
路９，１０の遅延時間を短くする。したがって、出力バ
ッファ回路は、ノイズの影響が小さくなる条件となる場
合には、駆動能力の高い出力トランジスタＱ1，Ｑ2が遅
延回路９，１０の短い遅延時間経過後に迅速に動作する
ので、高速動作が損なわれるようなことがなくなる。

【００７３】

【発明の効果】以上のように本発明によれば、ノイズの
影響が大きくなる電源電圧の高電圧時に出力トランジス
タのスイッチングを緩慢にさせてこのノイズを低減させ
るとともに、ノイズの影響が小さい低電圧時には出力ト
ランジスタの高速動作を妨げないようにすることができ
る。しかも、この出力トランジスタの制御を電源電圧の
高低に応じて連続的に変化させるので、ノイズの影響の
程度に則して最適な制御を行うことができる。また、電
源電圧の高低とともに温度やＦＥＴのしきい値電圧の高
低も考慮して出力トランジスタを制御することができる
ので、より実際のノイズの影響の程度に則した正確な制
御を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すものであって、出力
バッファ回路の回路図である。

【図２】本発明の第１実施例を示すものであって、制御
信号を発生する差動増幅回路とその周辺回路の回路図で
ある。

【図３】本発明の第１実施例を示すものであって、基準
電圧発生回路の回路図である。

【図４】本発明の第１実施例を示すものであって、しき
い値電圧回路の回路図である。

【図５】本発明の第１実施例を示すものであって、他の
しきい値電圧回路の回路図である。

【図６】本発明の第１実施例を示すものであって、温度
と基準電圧発生回路が出力する基準電圧との関係を示す
グラフである。

【図７】本発明の第１実施例を示すものであって、差動
増幅回路の動作を説明するグラフである。

【図８】本発明の第２実施例を示すものであって、出力
バッファ回路の回路図である。

【図９】本発明の第２実施例を示すものであって、一方
の遅延回路の回路図である。

【図１０】本発明の第２実施例を示すものであって、他
方の遅延回路の回路図である。

【図１１】第１の従来例を示すものであって、出力バッ
ファ回路の回路図である。

【図１２】第２の従来例を示すものであって、出力バッ
ファ回路の回路図である。

【図１３】第３の従来例を示すものであって、出力バッ
ファ回路の回路図である。

【図１４】第４の従来例を示すものであって、出力バッ
ファ回路の回路図である。

【図１５】第４の従来例を示すものであって、電源電圧
制御信号発生回路の回路図である。

【図１６】第４の従来例を示すものであって、電源電圧
と電源電圧制御信号との関係を示すグラフである。

【符号の説明】

２ 第１制御回路 ３ 第２制御回路 ４ 差動増幅回路 ５ 基準電圧発生回路 ６ しきい値電圧回路 ７ 第３制御回路 ８ 第４制御回路 ９ 遅延回路 １０ 遅延回路 Ｑ1 出力トランジスタ Ｑ2 出力トランジスタ Ｑ3 出力トランジスタ Ｑ4 出力トランジスタ Ｑ23 制御トランジスタ Ｑ24 制御トランジスタ Ｑ33 制御トランジスタ Ｑ34 制御トランジスタ Ｑ51 バイポーラトランジスタ Ｑ52 バイポーラトランジスタ Ｑ61 トランジスタ Ｑ62 トランジスタ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 出力トランジスタの制御端子を電源に接
   続しまたは接地する回路途上に駆動能力の異なる２個の
   制御トランジスタが並列に挿入されるとともに、 電源電圧の高低に応じて連続的に変化し、かつ互いに相
   補的な制御信号を生成し、これらの相補的な制御信号を
   該制御トランジスタの制御端子にそれぞれ供給する駆動
   能力調整回路が設けられた出力バッファ回路。
2. 【請求項２】 ＰチャンネルとＮチャンネルのＦＥＴか
   らなる出力トランジスタを電源接地間に直列に接続する
   とともに、これらの出力トランジスタのゲート端子をそ
   れぞれ入力信号に応じて電源に接続しまたは接地する制
   御回路を備えた出力バッファ回路において、 Ｐチャンネルの出力トランジスタのゲート端子を制御回
   路を介して接地する回路途上に駆動能力の異なるＮチャ
   ンネルの２個のＦＥＴからなる制御トランジスタが並列
   に挿入されるとともに、 Ｎチャンネルの出力トランジスタのゲート端子を制御回
   路を介して電源に接続する回路途上に駆動能力の異なる
   Ｐチャンネルの２個のＦＥＴからなる制御トランジスタ
   が並列に挿入され、 電源電圧の高低に応じて連続的に変化し、かつ互いに相
   補的な制御信号を生成し、電源電圧が高いほど高電圧と
   なる該一方の制御信号を駆動能力が低い方の該Ｎチャン
   ネルの制御トランジスタと駆動能力が高い方の該Ｐチャ
   ンネルの制御トランジスタのゲート端子に供給するとと
   もに、電源電圧が低いほど高電圧となる該他方の制御信
   号を駆動能力が高い方の該Ｎチャンネルの制御トランジ
   スタと駆動能力が低い方の該Ｐチャンネルの制御トラン
   ジスタのゲート端子に供給する駆動能力調整回路が設け
   られた出力バッファ回路。
3. 【請求項３】 ＰチャンネルとＮチャンネルのＦＥＴか
   らなる第１出力トランジスタを電源接地間に直列に接続
   するとともに、これらの第１出力トランジスタのゲート
   端子をそれぞれ入力信号に応じて電源に接続しまたは接
   地する第１制御回路を備えた第１出力バッファ回路と、 該第１出力トランジスタよりもそれぞれ駆動能力が高い
   ＰチャンネルとＮチャンネルのＦＥＴからなる第２出力
   トランジスタを電源接地間に直列に接続するとともに、
   これらの第２出力トランジスタのゲート端子をそれぞ
   れ、入力信号に応じて電源に接続しまたは接地する第２
   制御回路を備えた第２出力バッファ回路と、 該第１出力バッファ回路に供給される入力信号を遅延さ
   せて該第２出力バッファ回路に供給する遅延回路とを有
   し、 該Ｐチャンネルの第１出力トランジスタと第２出力トラ
   ンジスタのゲート端子をそれぞれ該第１制御回路と第２
   制御回路を介して接地する回路途上に駆動能力の異なる
   Ｎチャンネルの２個のＦＥＴからなる制御トランジスタ
   がそれぞれ並列に挿入されるとともに、 該Ｎチャンネルの第１出力トランジスタと第２出力トラ
   ンジスタのゲート端子をそれぞれ該第１制御回路と第２
   制御回路を介して電源に接続する回路途上に駆動能力の
   異なるＰチャンネルの２個のＦＥＴからなる制御トラン
   ジスタがそれぞれ並列に挿入され、 電源電圧の高低に応じて連続的に変化し、かつ互いに相
   補的な制御信号を生成し、電源電圧が高いほど高電圧と
   なる該一方の制御信号を該第１出力バッファ回路におけ
   る駆動能力が高い方の該Ｎチャンネルの制御トランジス
   タと駆動能力が低い方の該Ｐチャンネルの制御トランジ
   スタのゲート端子と、該第２出力バッファ回路における
   駆動能力が低い方の該Ｎチャンネルの制御トランジスタ
   と駆動能力が高い方の該Ｐチャンネルの制御トランジス
   タのゲート端子に供給するとともに、電源電圧が低いほ
   ど高電圧となる該他方の制御信号を該第１出力バッファ
   回路における駆動能力が低い方の該Ｎチャンネルの制御
   トランジスタと駆動能力が高い方の該Ｐチャンネルの制
   御トランジスタのゲート端子と、該第２出力バッファ回
   路における駆動能力が高い方の該Ｎチャンネルの制御ト
   ランジスタと駆動能力が低い方の該Ｐチャンネルの制御
   トランジスタのゲート端子に供給する駆動能力調整回路
   が設けられた出力バッファ回路。
4. 【請求項４】 前記遅延回路が遅延時間を調整可能なも
   のであり、かつ前記駆動能力調整回路における電源電圧
   が高いほど高電圧となる前記一方の制御信号が高電圧で
   あるほど入力信号の遅延時間が長くなる請求項３記載の
   出力バッファ回路。
5. 【請求項５】 前記駆動能力調整回路が、電源電圧が高
   いほど高電圧となる前記一方の制御信号を、温度が低い
   ほどさらに高電圧とし、および／またはＦＥＴのしきい
   値電圧が低いほどさらに高電圧とするとともに、電源電
   圧が低いほど高電圧となる前記他方の制御信号を、温度
   が高いほどさらに高電圧とし、および／またはＦＥＴの
   しきい値電圧が高いほどさらに高電圧として生成する請
   求項１〜４のうちいずれかに記載の出力バッファ回路。
6. 【請求項６】 前記駆動能力調整回路が、電源電圧が高
   いほど高電圧となる第１入力電圧と、温度が高いほど高
   電圧となり、および／またはＦＥＴのしきい値電圧が高
   いほど高電圧となる第２入力電圧とを差動増幅回路に入
   力するとともに、該差動増幅回路の相補的な差出力をそ
   れぞれカレントミラー回路を介して制御信号として出力
   する請求項５記載の出力バッファ回路。
7. 【請求項７】 電源接地間に接続された飽和領域で導通
   する第１バイポーラトランジスタと、電源接地間に接続
   された飽和領域で導通し該第１バイポーラトランジスタ
   とはエミッタ面積の異なる第２バイポーラトランジスタ
   と第１受動素子との直列回路と、電源接地間に接続され
   たドレイン−ゲート端子間を短絡したＦＥＴと第２受動
   素子との直列回路と、をカレントミラー回路を介して相
   互に接続し、該ＦＥＴと第２受動素子との直列回路の端
   子電圧を前記第２入力電圧として前記差動増幅回路に供
   給する請求項６記載の出力バッファ回路。
8. 【請求項８】 前記ドレイン−ゲート端子間を短絡した
   ＦＥＴが、ドレイン−ゲート端子間を短絡したＮチャン
   ネルのＦＥＴとＰチャンネルのＦＥＴとの直列回路また
   は並列回路である請求項７記載出力バッファ回路。