JP3068469B2 - ２次レベルキャッシュメモリシステム - Google Patents
２次レベルキャッシュメモリシステムInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムのキャッシュメモリシステムに関し、特に、高速か
つ効率的に動作する２次レベルキャッシュメモリを有す
る２次レベルキャッシュメモリシステムに関する。
テムのキャッシュメモリシステムに関し、特に、高速か
つ効率的に動作する２次レベルキャッシュメモリを有す
る２次レベルキャッシュメモリシステムに関する。
【０００２】
【従来の技術】図２１は、従来の２次レベルキャッシュ
メモリシステム（２次レベルキャッシュシステム；Ｌ２
キャッシュシステム）の一例を示すブロック図である。
メモリシステム（２次レベルキャッシュシステム；Ｌ２
キャッシュシステム）の一例を示すブロック図である。
【０００３】従来の２次レベルキャッシュメモリシステ
ムは、図２１に示すように、１次レベルキャッシュ（Ｌ
１キャッシュ）３２を内蔵しているＣＰＵ（中央演算処
理装置）３１を接続しているホストバス３４に、ダイレ
クトマップ方式の２次レベルキャッシュ（Ｌ２キャッシ
ュ）３３とメインメモリ（主記憶装置）３６をコントー
ロールする２次レベルシステムコトローラ（システムコ
トローラ）３５が接続されており、メインメモリ３６
は、システムコトローラ３５に接続されている。また、
システムコトローラ３５は、ローカルバス３７を介して
ローカルバスマスタ３８を接続している。
ムは、図２１に示すように、１次レベルキャッシュ（Ｌ
１キャッシュ）３２を内蔵しているＣＰＵ（中央演算処
理装置）３１を接続しているホストバス３４に、ダイレ
クトマップ方式の２次レベルキャッシュ（Ｌ２キャッシ
ュ）３３とメインメモリ（主記憶装置）３６をコントー
ロールする２次レベルシステムコトローラ（システムコ
トローラ）３５が接続されており、メインメモリ３６
は、システムコトローラ３５に接続されている。また、
システムコトローラ３５は、ローカルバス３７を介して
ローカルバスマスタ３８を接続している。
【０００４】Ｌ１キャッシュ３２は、ＣＰＵ３１に内蔵
されているため、Ｌ２キャッシュ３３よりも高速処理が
可能である。Ｌ２キャッシュ３３は、メインメモリ３６
よりも高速処理が可能である。ホストバス３４は、アド
レス・データ・ステータス等を転送するバスである。
されているため、Ｌ２キャッシュ３３よりも高速処理が
可能である。Ｌ２キャッシュ３３は、メインメモリ３６
よりも高速処理が可能である。ホストバス３４は、アド
レス・データ・ステータス等を転送するバスである。
【０００５】上述の構成において、Ｌ２キャッシュ３３
は、Ｌ１キャッシュ３２よりも容量を大きくとることに
より、Ｌ１キャッシュ３２に格納されていないメインメ
モリ３６のデータの一部を格納して性能を向上させる役
割を持っている。
は、Ｌ１キャッシュ３２よりも容量を大きくとることに
より、Ｌ１キャッシュ３２に格納されていないメインメ
モリ３６のデータの一部を格納して性能を向上させる役
割を持っている。
【０００６】ダイレクトマップ方式のキャッシュシステ
ムは、図２２に示すように、メインメモリとキャッシュ
の間のデータの授受の単位を１ライン（プロック）と
し、物理的にメインメモリとキャッシュをライン単位に
分割して制御する。ラインのアドレス４１は、タグ（Di
rectry：アドレス上位部分）４２とインデックス（アド
レス下位部分）４３に分割される。ダイレクトマップ方
式のキャッシュシステムは、１ウェイセットアソシエイ
ティブ方式のキャッシュシステムであり、タグとインデ
ックスが１対１に対応する構成を持つため、キャッシュ
に格納するラインのアドレスは、インデックスに基づい
て、対応するアドレスのタグをＴＡＧＲＡＭに格納し、
データは、データ格納用メモリのインデックスに対応し
たアドレスに格納する。そして、メモリリクエストされ
たアドレスのタグとキャッシュのＴＡＧＲＡＭに格納さ
れたタグが比較され、メモリリクエストされたアドレス
のタグとキャッシュのタグとが等しく、かつそのアドレ
スのラインが有効であるか否かを示すＶＡＬＩＤフラグ
が有効であった場合は、メモリリクエストされたライン
はキャッシュヒットとなる。そうでない場合はキャッシ
ュミスとなる。
ムは、図２２に示すように、メインメモリとキャッシュ
の間のデータの授受の単位を１ライン（プロック）と
し、物理的にメインメモリとキャッシュをライン単位に
分割して制御する。ラインのアドレス４１は、タグ（Di
rectry：アドレス上位部分）４２とインデックス（アド
レス下位部分）４３に分割される。ダイレクトマップ方
式のキャッシュシステムは、１ウェイセットアソシエイ
ティブ方式のキャッシュシステムであり、タグとインデ
ックスが１対１に対応する構成を持つため、キャッシュ
に格納するラインのアドレスは、インデックスに基づい
て、対応するアドレスのタグをＴＡＧＲＡＭに格納し、
データは、データ格納用メモリのインデックスに対応し
たアドレスに格納する。そして、メモリリクエストされ
たアドレスのタグとキャッシュのＴＡＧＲＡＭに格納さ
れたタグが比較され、メモリリクエストされたアドレス
のタグとキャッシュのタグとが等しく、かつそのアドレ
スのラインが有効であるか否かを示すＶＡＬＩＤフラグ
が有効であった場合は、メモリリクエストされたライン
はキャッシュヒットとなる。そうでない場合はキャッシ
ュミスとなる。
【０００７】従って、従来のダイレクトマップ方式のＬ
２キャッシュシステムでは、同一の下位アドレス、すな
わち同一のインデックスを有する２組のラインを同時に
Ｌ２キャッシュに格納することは不可能である。
２キャッシュシステムでは、同一の下位アドレス、すな
わち同一のインデックスを有する２組のラインを同時に
Ｌ２キャッシュに格納することは不可能である。
【０００８】また、ライトバック方式（Store in方式と
もいう）のＬ２キャッシュシステムは、メモリライトリ
クエストの結果Ｌ２キャッシュヒットした場合は、メイ
ンメモリへのライトは実行せず、Ｌ２キャッシュに対し
てのみライトを行う。またＬ２キャッシュのライトミス
をした場合は、下記の２通りの方法がある。
もいう）のＬ２キャッシュシステムは、メモリライトリ
クエストの結果Ｌ２キャッシュヒットした場合は、メイ
ンメモリへのライトは実行せず、Ｌ２キャッシュに対し
てのみライトを行う。またＬ２キャッシュのライトミス
をした場合は、下記の２通りの方法がある。
【０００９】（１） write allocate方式：リード動作
のときと同様に、Ｌ２キャッシュミスであってもＬ２キ
ャッシュのラインのリプレースメントを実行する。
のときと同様に、Ｌ２キャッシュミスであってもＬ２キ
ャッシュのラインのリプレースメントを実行する。
【００１０】（２） nowrite allocate方式：メモリラ
イトリクエストの結果がＬ２キャッシュミスの場合、Ｌ
２キャッシュのリプレースメントは実施せず、メインメ
モリに対するライトのみを実行する。
イトリクエストの結果がＬ２キャッシュミスの場合、Ｌ
２キャッシュのリプレースメントは実施せず、メインメ
モリに対するライトのみを実行する。
【００１１】本明細書で取扱うライトバック方式のＬ２
キャッシュシステムは、メモリリクエストの結果がＬ２
キャッシュミスの場合は、nowrite allocate方式を前提
として取扱う。ライトバック方式のＬ２キャッシュシス
テムの場合、メモリライトリクエストの結果がＬ２キャ
ッシュヒットしたとき、Ｌ２キャッシュに対してのみラ
イトを実行するため、Ｌ２キャッシュに格納されてるラ
インのデータがメインメモリに対して一時的に更新さ
れ、メインメモリに格納されてるラインとの間にデータ
の不一致が発生する。このＬ２キャッシュに格納されて
るラインのデータがメインメモリに対して更新されたこ
とをＤＩＲＴＹフラグを用いて記録し、メインメモリと
のデータのコーヒレンシを保証する制御が必要である。
この制御は、メモリリードリクエストの結果、Ｌ２キャ
ッシュミスによりＬ２キャッシュのリプレースメントが
実施されるとき、Ｌ２キャッシュから吐き出されるライ
ンのＶＡＬＩＤフラグが有効を示し、かつＤＩＲＴＹフ
ラグが更新を示している場合に、そのラインを一旦メイ
ンメモリにライトバックすることによってデータのコー
ヒレンシを保証することが可能である。ライトバックの
後、リードリクエストしたラインをＬ２キャッシュに格
納する。
キャッシュシステムは、メモリリクエストの結果がＬ２
キャッシュミスの場合は、nowrite allocate方式を前提
として取扱う。ライトバック方式のＬ２キャッシュシス
テムの場合、メモリライトリクエストの結果がＬ２キャ
ッシュヒットしたとき、Ｌ２キャッシュに対してのみラ
イトを実行するため、Ｌ２キャッシュに格納されてるラ
インのデータがメインメモリに対して一時的に更新さ
れ、メインメモリに格納されてるラインとの間にデータ
の不一致が発生する。このＬ２キャッシュに格納されて
るラインのデータがメインメモリに対して更新されたこ
とをＤＩＲＴＹフラグを用いて記録し、メインメモリと
のデータのコーヒレンシを保証する制御が必要である。
この制御は、メモリリードリクエストの結果、Ｌ２キャ
ッシュミスによりＬ２キャッシュのリプレースメントが
実施されるとき、Ｌ２キャッシュから吐き出されるライ
ンのＶＡＬＩＤフラグが有効を示し、かつＤＩＲＴＹフ
ラグが更新を示している場合に、そのラインを一旦メイ
ンメモリにライトバックすることによってデータのコー
ヒレンシを保証することが可能である。ライトバックの
後、リードリクエストしたラインをＬ２キャッシュに格
納する。
【００１２】従来のダイレクトマップ方式のＬ２キャッ
シュシステムは、上述の他に、Ｌ２キャッシュとメイン
メモリの関係において、Ｌ２キャッシャブルエリアやノ
ンキャッシャブルエリアやライトスルーエリアやライト
バックエリア等の設定が可能である。しかし、ダイレク
トマップ方式のキャッシュシステムにおいて、特定のメ
モリエリア（以下Ｌ２Ｓキャッシャブルエリアという）
をＬ２キャッシュにできるかぎり保存するための仕組は
ない。
シュシステムは、上述の他に、Ｌ２キャッシュとメイン
メモリの関係において、Ｌ２キャッシャブルエリアやノ
ンキャッシャブルエリアやライトスルーエリアやライト
バックエリア等の設定が可能である。しかし、ダイレク
トマップ方式のキャッシュシステムにおいて、特定のメ
モリエリア（以下Ｌ２Ｓキャッシャブルエリアという）
をＬ２キャッシュにできるかぎり保存するための仕組は
ない。
【００１３】２ウェイセットアソシエイティブ方式以上
のキャッシュシステムを改良して、例えば２ウェイのう
ちの１ウェイをＬ２Ｓキャッシャブルエリア専用として
割り当てて制御する方法は存在するが、この方法の場合
は、システム構成が複雑になり、費用もダイレクトマッ
プ方式と比較して高くなるため、低コストでメモリ性能
を向上させることは難しい。従って一般には、メモリシ
ステム構成を低コストで実現できるダイレクトマップ方
式のＬ２キャッシュシステムがパーソナルコンピュータ
のＬ２キャッシュとして広く普及している。
のキャッシュシステムを改良して、例えば２ウェイのう
ちの１ウェイをＬ２Ｓキャッシャブルエリア専用として
割り当てて制御する方法は存在するが、この方法の場合
は、システム構成が複雑になり、費用もダイレクトマッ
プ方式と比較して高くなるため、低コストでメモリ性能
を向上させることは難しい。従って一般には、メモリシ
ステム構成を低コストで実現できるダイレクトマップ方
式のＬ２キャッシュシステムがパーソナルコンピュータ
のＬ２キャッシュとして広く普及している。
【００１４】Ｌ２キャッシュの有効利用の観点から、
「特開平５−７３４１５号公報」においては、ＣＰＵの
内部の１次レベルキャッシュ（Ｌ１キャッシュ）と外部
のＬ２キャッシュに格納されるラインが重複する事を削
減する目的のための手段が開示されている。この手段
は、Ｌ２キャッシュの容量がＬ１キャッシュの容量より
も少ないとき、ＣＰＵが要求するアドレスに対応するラ
インがＬ１キャッシュに存在しないがＬ２キャッシュに
存在する場合、Ｌ２キャッシュに存在しているラインと
Ｌ１キャッシュに存在しているラインとを相互に交換す
る手段を使用することにより、Ｌ１キャッシュおよびＬ
Ｓキャッシュの有効利用を実現している。
「特開平５−７３４１５号公報」においては、ＣＰＵの
内部の１次レベルキャッシュ（Ｌ１キャッシュ）と外部
のＬ２キャッシュに格納されるラインが重複する事を削
減する目的のための手段が開示されている。この手段
は、Ｌ２キャッシュの容量がＬ１キャッシュの容量より
も少ないとき、ＣＰＵが要求するアドレスに対応するラ
インがＬ１キャッシュに存在しないがＬ２キャッシュに
存在する場合、Ｌ２キャッシュに存在しているラインと
Ｌ１キャッシュに存在しているラインとを相互に交換す
る手段を使用することにより、Ｌ１キャッシュおよびＬ
Ｓキャッシュの有効利用を実現している。
【００１５】また、「特開平５−２５７８０７号公報」
では、Ｌ１キャッシュリードミスし、さらにＬ２キャッ
シュリードミスした場合のメインメモリからのリードの
処理速度の向上手段が開示されている。
では、Ｌ１キャッシュリードミスし、さらにＬ２キャッ
シュリードミスした場合のメインメモリからのリードの
処理速度の向上手段が開示されている。
【００１６】「特開平４−２８８６４４号公報」では、
Ｌ１キャッシュとＬ２キャッシュが同時にリードミスし
た場合、メインメモリからのリードデータをＬ１キャッ
シュおよびＬ２キャッシュに単純に重複格納するのでは
なく、Ｌ１キャッシュモニタを採用することにより、Ｌ
１キャッシュの内部の状態によって、例えばＬ１キャッ
シュにインヴァリッド（ＩＮＶＡＬＩＤ）なキャッシュ
ラインが存在しないケースなどは、Ｌ２キャッシュにの
みメインメモリからのキャッシュラインを格納し、Ｌ１
キャッシュには格納しないなどの処理を行うことで、Ｌ
１キャッシュおよびＬＳキャッシュの有効利用と、Ｌ１
キャッシュとＬ２キャッシュの同時リードミスを削減す
る手段が開示されている。
Ｌ１キャッシュとＬ２キャッシュが同時にリードミスし
た場合、メインメモリからのリードデータをＬ１キャッ
シュおよびＬ２キャッシュに単純に重複格納するのでは
なく、Ｌ１キャッシュモニタを採用することにより、Ｌ
１キャッシュの内部の状態によって、例えばＬ１キャッ
シュにインヴァリッド（ＩＮＶＡＬＩＤ）なキャッシュ
ラインが存在しないケースなどは、Ｌ２キャッシュにの
みメインメモリからのキャッシュラインを格納し、Ｌ１
キャッシュには格納しないなどの処理を行うことで、Ｌ
１キャッシュおよびＬＳキャッシュの有効利用と、Ｌ１
キャッシュとＬ２キャッシュの同時リードミスを削減す
る手段が開示されている。
【００１７】
【発明が解決しようとする課題】上述したように、従来
の技術の第一の問題は、ダイレクトマップ方式のＬ２キ
ャッシュシステムでは、例えばマルチタスク処理等で、
ＴＡＧＲＡＭに格納される同じインデックスである下位
アドレスをもったＡラインとＢラインが頻繁にＣＰＵか
らリードアクセスされるとき、ＡラインとＢラインの両
方を同時にＬ２キャッシュに格納することが不可能であ
るため、ＡラインとＢラインを交互にアクセスする度に
キャシュラインフィルが行われてしまうことである。従
って、このときのアクセスは、Ｌ２キャッシュアクセス
ではなく、メインメモリリードサイクルに変換されてし
まい、ＡラインおよびＢラインはキャッシャブルエリア
に属するラインであるが処理速度が遅くなってしまう。
の技術の第一の問題は、ダイレクトマップ方式のＬ２キ
ャッシュシステムでは、例えばマルチタスク処理等で、
ＴＡＧＲＡＭに格納される同じインデックスである下位
アドレスをもったＡラインとＢラインが頻繁にＣＰＵか
らリードアクセスされるとき、ＡラインとＢラインの両
方を同時にＬ２キャッシュに格納することが不可能であ
るため、ＡラインとＢラインを交互にアクセスする度に
キャシュラインフィルが行われてしまうことである。従
って、このときのアクセスは、Ｌ２キャッシュアクセス
ではなく、メインメモリリードサイクルに変換されてし
まい、ＡラインおよびＢラインはキャッシャブルエリア
に属するラインであるが処理速度が遅くなってしまう。
【００１８】第二の問題は、ダイレクトマップ方式で
は、システム起動中にユーザができる限りＬ２キャッシ
ュアクセスしたいエリア（Ｌ２Ｓキャッシャブルエリ
ア）があり、システムが動作中に現在のキャッシャブル
エリアの範囲に別のキャッシャブルエリアの追加または
削除を実施する場合には、Ｌ２キャッシュ全てをフラッ
シュしなければならないことである。また、ダイレクト
マップ方式のＬ２キャッシュシステムでは、Ｌ２キャッ
シャブルエリアが複数に分割してＬ２キャッシュマップ
を構成している場合、特定のエリアだけを優先させてＬ
２キャッシュに格納しておくことはできない。
は、システム起動中にユーザができる限りＬ２キャッシ
ュアクセスしたいエリア（Ｌ２Ｓキャッシャブルエリ
ア）があり、システムが動作中に現在のキャッシャブル
エリアの範囲に別のキャッシャブルエリアの追加または
削除を実施する場合には、Ｌ２キャッシュ全てをフラッ
シュしなければならないことである。また、ダイレクト
マップ方式のＬ２キャッシュシステムでは、Ｌ２キャッ
シャブルエリアが複数に分割してＬ２キャッシュマップ
を構成している場合、特定のエリアだけを優先させてＬ
２キャッシュに格納しておくことはできない。
【００１９】本発明の目的は、ダイレクトマップ方式を
採用するＬ２キャッシュシステムの制限事項「ＴＡＧＲ
ＡＭのアドレス、すなわちＬ２キャッシュラインの下位
アドレスについて、同一の下位アドレスを持った２組の
ラインをＬ２キャッシュに格納することは不可能であ
る。」に対して、可能な限りコストを抑制いしてその制
限から生じる上述の欠点を緩和し、高速処理化を実現す
ることである。
採用するＬ２キャッシュシステムの制限事項「ＴＡＧＲ
ＡＭのアドレス、すなわちＬ２キャッシュラインの下位
アドレスについて、同一の下位アドレスを持った２組の
ラインをＬ２キャッシュに格納することは不可能であ
る。」に対して、可能な限りコストを抑制いしてその制
限から生じる上述の欠点を緩和し、高速処理化を実現す
ることである。
【００２０】詳述すると、第一の目的は、システムに高
負荷のマルチタスク処理をさせる場合、ユーザが設定し
た特定メモリエリア（Ｌ２Ｓキャッシャブルエリア）ア
クセスに対しては、Ｌ２キャッシュリードミスした場合
でも、Ｌ２キャッシュと同等に近い（メインメモリより
も高速な）アクセスが可能な補助バッファ（Ｌ２Ｓアド
レス・ステータス・データバッファ）にＬ２Ｓキャッシ
ャブルエリアに属するラインを格納することにより、他
のＬ２キャッシャブルエリアよりも高速処理を可能にす
ることである。
負荷のマルチタスク処理をさせる場合、ユーザが設定し
た特定メモリエリア（Ｌ２Ｓキャッシャブルエリア）ア
クセスに対しては、Ｌ２キャッシュリードミスした場合
でも、Ｌ２キャッシュと同等に近い（メインメモリより
も高速な）アクセスが可能な補助バッファ（Ｌ２Ｓアド
レス・ステータス・データバッファ）にＬ２Ｓキャッシ
ャブルエリアに属するラインを格納することにより、他
のＬ２キャッシャブルエリアよりも高速処理を可能にす
ることである。
【００２１】第二の目的は、Ｌ２Ｓアドレス・ステータ
ス・データバッファがＬ２キャッシュよりも容量が少な
くても、Ｌ２Ｓアドレス・ステータス・データバッファ
内部の制御を工夫することにより、Ｌ２キャッシュとＬ
２Ｓアドレス・ステータス・データバッファの有効利用
を可能にし、低コストでメモリ性能を向上させることを
可能にすることである。
ス・データバッファがＬ２キャッシュよりも容量が少な
くても、Ｌ２Ｓアドレス・ステータス・データバッファ
内部の制御を工夫することにより、Ｌ２キャッシュとＬ
２Ｓアドレス・ステータス・データバッファの有効利用
を可能にし、低コストでメモリ性能を向上させることを
可能にすることである。
【００２２】
【課題を解決するための手段】本発明の２次レベルキャ
ッシュメモリシステムは、ＣＰＵに内蔵されるＬ１キャ
ッシュと、メインメモリのアドレスとデータとの一部を
格納し、前記メインメモリよりも高速にリードライト動
作を行うことが可能なダイレクトマップライトバック対
応のＬ２キャッシュと、前記メインメモリを接続し前記
メインメモリおよび前記Ｌ２キャッシュを制御するシス
テムコントローラとを備える２次レベルキャッシュメモ
リシステムにおいて、ユーザが頻繁に使用するかまたは
可能な限りの高速な処理を希望する前記メインメモリの
特定領域に対し、Ｌ２キャッシュのリプレースメントに
よって前記Ｌ２キャッシュから追い出されたアドレスお
よびデータと前記Ｌ２キャッシュにおけるステータスと
の組の複数組を格納するＬ２Ｓアドレス・ステータス・
データバッファを前記システムコントローラ内に設け、
さらに、前記ＣＰＵまたは前記システムコントローラに
ローカルバスを介して接続されるローカルバスマスタか
ら前記メインメモリに対するリクエストの結果として前
記Ｌ２キャッシュにおいてキャッシュミスが発生したと
き、前記Ｌ２Ｓアドレス・ステータス・データバッファ
から前記ＣＰＵまたは前記システムコントローラに対し
てデータを転送し、さらに、前記Ｌ２キャッシュに対し
てアドレスとデータをエントリするとき、エントリする
アドレスが前記特定領域であるＬ２Ｓキャッシャブルエ
リアに属するか否かを示すＳＤフラグを用いて前記Ｌ２
Ｓアドレス・ステータス・データバッファと前記Ｌ２キ
ャッシュとを制御し、さらに、前記Ｌ２Ｓアドレス・ス
テータス・データバッファの内部に格納しているアドレ
スおよびデータに対する前記ＣＰＵまたは前記ローカル
バスマスタからのリクエストに対して、前記Ｌ２Ｓアド
レス・ステータス・データバッファからリクエストされ
たアドレスに対応するデータを転送するとき、前記Ｌ２
Ｓアドレス・ステータス・データバッファからリクエス
トされたアドレスに対応するデータを転送したことを記
録する複数組のアクセスカウンタをＬ２Ｓアドレス・ス
テータス・データバッファの各組に設け、前記アクセス
カウンタを用いて前記Ｌ２Ｓアドレス・ステータス・デ
ータバッファの内部の制御と前記Ｌ２キャッシュの制御
と前記メインメモリの制御とを行うようにしたものであ
る。
ッシュメモリシステムは、ＣＰＵに内蔵されるＬ１キャ
ッシュと、メインメモリのアドレスとデータとの一部を
格納し、前記メインメモリよりも高速にリードライト動
作を行うことが可能なダイレクトマップライトバック対
応のＬ２キャッシュと、前記メインメモリを接続し前記
メインメモリおよび前記Ｌ２キャッシュを制御するシス
テムコントローラとを備える２次レベルキャッシュメモ
リシステムにおいて、ユーザが頻繁に使用するかまたは
可能な限りの高速な処理を希望する前記メインメモリの
特定領域に対し、Ｌ２キャッシュのリプレースメントに
よって前記Ｌ２キャッシュから追い出されたアドレスお
よびデータと前記Ｌ２キャッシュにおけるステータスと
の組の複数組を格納するＬ２Ｓアドレス・ステータス・
データバッファを前記システムコントローラ内に設け、
さらに、前記ＣＰＵまたは前記システムコントローラに
ローカルバスを介して接続されるローカルバスマスタか
ら前記メインメモリに対するリクエストの結果として前
記Ｌ２キャッシュにおいてキャッシュミスが発生したと
き、前記Ｌ２Ｓアドレス・ステータス・データバッファ
から前記ＣＰＵまたは前記システムコントローラに対し
てデータを転送し、さらに、前記Ｌ２キャッシュに対し
てアドレスとデータをエントリするとき、エントリする
アドレスが前記特定領域であるＬ２Ｓキャッシャブルエ
リアに属するか否かを示すＳＤフラグを用いて前記Ｌ２
Ｓアドレス・ステータス・データバッファと前記Ｌ２キ
ャッシュとを制御し、さらに、前記Ｌ２Ｓアドレス・ス
テータス・データバッファの内部に格納しているアドレ
スおよびデータに対する前記ＣＰＵまたは前記ローカル
バスマスタからのリクエストに対して、前記Ｌ２Ｓアド
レス・ステータス・データバッファからリクエストされ
たアドレスに対応するデータを転送するとき、前記Ｌ２
Ｓアドレス・ステータス・データバッファからリクエス
トされたアドレスに対応するデータを転送したことを記
録する複数組のアクセスカウンタをＬ２Ｓアドレス・ス
テータス・データバッファの各組に設け、前記アクセス
カウンタを用いて前記Ｌ２Ｓアドレス・ステータス・デ
ータバッファの内部の制御と前記Ｌ２キャッシュの制御
と前記メインメモリの制御とを行うようにしたものであ
る。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２４】図１は本発明のキャッシュメモリ装置（Ｌ
２Ｓキャッシュメモリシステム）の一実施形態を組込ん
だコンピュータのブロック図、図２は図１の実施形態の
メモリマップ図、図３は図１の実施形態のアドレスを示
すフォーマット図、図４は図１のＬ２ＳバッファのＬ２
Ｓアドレス・ステータス部を示すブロック図、図５は図
１のＬ２ＳバッファのＬ２Ｓデータ部を示すブロック
図、図６〜図２０は図１の実施形態の各種の動作状態に
おける信号の流れを示す関連図である。
２Ｓキャッシュメモリシステム）の一実施形態を組込ん
だコンピュータのブロック図、図２は図１の実施形態の
メモリマップ図、図３は図１の実施形態のアドレスを示
すフォーマット図、図４は図１のＬ２ＳバッファのＬ２
Ｓアドレス・ステータス部を示すブロック図、図５は図
１のＬ２ＳバッファのＬ２Ｓデータ部を示すブロック
図、図６〜図２０は図１の実施形態の各種の動作状態に
おける信号の流れを示す関連図である。
【００２５】図１を参照すると、本発明のＬ２キャッシ
ュメモリシステムを組込んだコンピュータは、Ｌ１−キ
ャッシュ１００を内部に有するＣＰＵ１と、Ｌ２−キャ
ッシュ２００のアドレス部が各エントリに格納されるＬ
２−ＴＡＧＲＡＭ２と、Ｌ２−ＴＡＧＲＡＭ２に対応す
るデータが格納されるＬ２−データＳＲＡＭ３と、シス
テムコントローラ７と、上記のすべてを接続するホスト
バス８と、システムコトンローラ７とメモリバス５を介
して接続されるメインメモリ６と、ローカルバス２０を
介して接続されるローカルバスマスタとから構成されて
いる。
ュメモリシステムを組込んだコンピュータは、Ｌ１−キ
ャッシュ１００を内部に有するＣＰＵ１と、Ｌ２−キャ
ッシュ２００のアドレス部が各エントリに格納されるＬ
２−ＴＡＧＲＡＭ２と、Ｌ２−ＴＡＧＲＡＭ２に対応す
るデータが格納されるＬ２−データＳＲＡＭ３と、シス
テムコントローラ７と、上記のすべてを接続するホスト
バス８と、システムコトンローラ７とメモリバス５を介
して接続されるメインメモリ６と、ローカルバス２０を
介して接続されるローカルバスマスタとから構成されて
いる。
【００２６】Ｌ２−キャッシュ２００は、Ｌ２−ＴＡＧ
ＲＡＭ２とＬ２−データＳＲＡＭ３とから構成され、Ｌ
２−キャッシュ２００の各エントリに対応したラインの
Ｌ２キャッシュにおけるステータスは、システムコトロ
ーラ７の内部にＬ２ステータス１６として組み込まれて
いる。
ＲＡＭ２とＬ２−データＳＲＡＭ３とから構成され、Ｌ
２−キャッシュ２００の各エントリに対応したラインの
Ｌ２キャッシュにおけるステータスは、システムコトロ
ーラ７の内部にＬ２ステータス１６として組み込まれて
いる。
【００２７】また、システムコントローラ７は、Ｌ２Ｓ
キャッシャブルエリアに属するラインのアドレス部とス
テータス部とデータ部との組を複数組格納するためのＬ
２Ｓバッファ１５と、通常のＬ２キャッシャブルエリア
に関する制御を実施するＬ２コントロール部１１と、Ｌ
２Ｓキャッシャブルエリアに関する制御を実施するＬ２
Ｓコントロール部１２と、メインメモリ６とメインメモ
リライトバッフア１７とを制御するメインメモリコント
ロール部１０と、その他の図示していない機能回路とか
ら構成されている。
キャッシャブルエリアに属するラインのアドレス部とス
テータス部とデータ部との組を複数組格納するためのＬ
２Ｓバッファ１５と、通常のＬ２キャッシャブルエリア
に関する制御を実施するＬ２コントロール部１１と、Ｌ
２Ｓキャッシャブルエリアに関する制御を実施するＬ２
Ｓコントロール部１２と、メインメモリ６とメインメモ
リライトバッフア１７とを制御するメインメモリコント
ロール部１０と、その他の図示していない機能回路とか
ら構成されている。
【００２８】また、Ｌ２Ｓバッファ１５はＦＩＦＯ類似
形式を採用したＮ段のバッファであり、Ｌ２Ｓキャッシ
ャブルエリアのアドレス部とステータス部の組を複数組
格納するＬ２Ｓアドレス・ステータス部１３と、このＬ
２Ｓアドレス・ステータス部１３の格段のアドレスに対
応したメインメモリ６上のアドレスに格納されているデ
ータを格納するＬ２Ｓデータ部１４とから構成されてい
る。
形式を採用したＮ段のバッファであり、Ｌ２Ｓキャッシ
ャブルエリアのアドレス部とステータス部の組を複数組
格納するＬ２Ｓアドレス・ステータス部１３と、このＬ
２Ｓアドレス・ステータス部１３の格段のアドレスに対
応したメインメモリ６上のアドレスに格納されているデ
ータを格納するＬ２Ｓデータ部１４とから構成されてい
る。
【００２９】図２を参照すると、本コンピュータのメモ
リ空間は、最大で４Ｇバイトであり、したがって、アド
レスは３２ビットである。メモリマップはアドレス０ｈ
〜ＦＦＦＦＦＦＦＦｈ（ｈは１６進数であることを示
す）となる。そして、システムの初期化時に、メモリ空
間の中でＬ２キャッシャブルエリアとしてアドレス０ｈ
〜Ａ、Ｂ〜Ｃ、Ｄ〜ＦＦＦＦＦＦＦＦｈまでが設定さ
れ、さらに、Ｌ２ＳキャッシャブルエリアとしてＬ２キ
ャッシャブルエリアのＢ〜Ｃのブロックの一部であるＥ
〜Ｆの領域が設定される。Ｌ２Ｓキャッシャブルエリア
はＬ２キャッシャブルエリアの一部であり、Ｌ２キャッ
シャブルエリアの１ライン長とＬ２Ｓキャッシャブルエ
リアの１ライン長とは同じ長さである。
リ空間は、最大で４Ｇバイトであり、したがって、アド
レスは３２ビットである。メモリマップはアドレス０ｈ
〜ＦＦＦＦＦＦＦＦｈ（ｈは１６進数であることを示
す）となる。そして、システムの初期化時に、メモリ空
間の中でＬ２キャッシャブルエリアとしてアドレス０ｈ
〜Ａ、Ｂ〜Ｃ、Ｄ〜ＦＦＦＦＦＦＦＦｈまでが設定さ
れ、さらに、Ｌ２ＳキャッシャブルエリアとしてＬ２キ
ャッシャブルエリアのＢ〜Ｃのブロックの一部であるＥ
〜Ｆの領域が設定される。Ｌ２Ｓキャッシャブルエリア
はＬ２キャッシャブルエリアの一部であり、Ｌ２キャッ
シャブルエリアの１ライン長とＬ２Ｓキャッシャブルエ
リアの１ライン長とは同じ長さである。
【００３０】次に、このメモリ空間と図１のそれぞれの
ブロックに接続されるアドレスとの関係を図３を参照し
て説明する。
ブロックに接続されるアドレスとの関係を図３を参照し
て説明する。
【００３１】図３（ａ）を参照すると、本コンピュータ
で扱うアドレスは３２ビットであり、アドレス上位タグ
に相当するＡＤ−１（ＡＤ３１〜ＡＤ＊）と、アドレス
下位インデクスに相当するＡＤ−２（ＡＤ＊＊〜ＡＤ０
５）と、Ｌ２Ｓキャッシュライン内アドレスＡＤ−３
（ＡＤ０４〜ＡＤ００）とに区分される。ここで、＊＝
＊＊＋１ である。
で扱うアドレスは３２ビットであり、アドレス上位タグ
に相当するＡＤ−１（ＡＤ３１〜ＡＤ＊）と、アドレス
下位インデクスに相当するＡＤ−２（ＡＤ＊＊〜ＡＤ０
５）と、Ｌ２Ｓキャッシュライン内アドレスＡＤ−３
（ＡＤ０４〜ＡＤ００）とに区分される。ここで、＊＝
＊＊＋１ である。
【００３２】図３（ｂ）を参照すると、Ｌ２−ＴＡＧＲ
ＡＭ２に格納されるデータ（タグ）は、アドレス上位Ａ
Ｄ−１であり、Ｌ２−ＴＡＧＲＡＭ２を索引するアドレ
ス（インデックス）は、アドレス下位ＡＤ−２である。
ＡＭ２に格納されるデータ（タグ）は、アドレス上位Ａ
Ｄ−１であり、Ｌ２−ＴＡＧＲＡＭ２を索引するアドレ
ス（インデックス）は、アドレス下位ＡＤ−２である。
【００３３】図３（ｃ）を参照すると、Ｌ２ステータス
１６を索引するアドレスは、アドレス下位ＡＤ−２であ
り、Ｌ２ステータス１６に格納されるデータは、Ｌ２−
キャッシュ２００に格納されているラインが有効である
か否かを示すＶＡＬＩＤフラグと、Ｌ２−キャッシュ２
００に格納されているラインがメインメモリ６に対して
更新されているか否かを示すＤＩＲＴＹフラグと、Ｌ２
−キャッシュ２００に格納されているラインがＬ２Ｓキ
ャッシャブルエリアに属するか否かを示すＳＤフラグと
から構成されている。
１６を索引するアドレスは、アドレス下位ＡＤ−２であ
り、Ｌ２ステータス１６に格納されるデータは、Ｌ２−
キャッシュ２００に格納されているラインが有効である
か否かを示すＶＡＬＩＤフラグと、Ｌ２−キャッシュ２
００に格納されているラインがメインメモリ６に対して
更新されているか否かを示すＤＩＲＴＹフラグと、Ｌ２
−キャッシュ２００に格納されているラインがＬ２Ｓキ
ャッシャブルエリアに属するか否かを示すＳＤフラグと
から構成されている。
【００３４】図３（ｄ）を参照すると、Ｌ２Ｓアドレス
・ステータス部１３に格納されるアドレスは、アドレス
上位ＡＤ−１およびアドレス下位ＡＤ−２である。
・ステータス部１３に格納されるアドレスは、アドレス
上位ＡＤ−１およびアドレス下位ＡＤ−２である。
【００３５】図３（ｅ）を参照すると、Ｌ２−データＳ
ＲＡＭ３を索引するアドレスは、アドレス下位ＡＤ−２
である。
ＲＡＭ３を索引するアドレスは、アドレス下位ＡＤ−２
である。
【００３６】次に、Ｌ２Ｓバッファ１５について、図４
および図５を参照して説明する。
および図５を参照して説明する。
【００３７】Ｌ２Ｓバッファ１５は、Ｌ２Ｓアドレス・
ステータス部１３と、Ｌ２Ｓデータ部１４とから構成さ
れている。
ステータス部１３と、Ｌ２Ｓデータ部１４とから構成さ
れている。
【００３８】図４を参照するに、Ｌ２Ｓアドレス・ステ
ータス部１３は、インタフェースのラッチであるＬ２Ｓ
アドレス入力バッファ５００と、Ｌ２Ｓアドレス出力バ
ッフア５０１と、実質的なアドレスバッファであるＬ２
Ｓアドレスバッファ第１段１３１Ａ〜Ｌ２Ｓアドレスバ
ッファ第Ｎ段（１３１＋Ｎ）Ａと、これらに対応する比
較回路であるＬ２Ｓアドレス第１段コンペア部１３１Ｄ
〜Ｌ２Ｓアドレス第Ｎ段コンペア部（１３１＋Ｎ）Ｄ
と、Ｌ２Ｓバッファ１５の各段に格納したラインに対し
ＣＰＵ１またはローカルバスマスタ２１からのアクセス
を記録更新するＬ２Ｓアクセスカウンタ第１段１３１Ｂ
〜Ｌ２Ｓアクセスカウンタ第Ｎ段（１３１＋Ｎ）Ｂと、
Ｌ２Ｓバッファ１５に格納する各アドレスのステータス
であるＶＡＬＩＤフラグとＤＩＲＴＹフラグを格納する
レジスタ第１段１３１Ｃ〜レジスタ第Ｎ段（１３１＋
Ｎ）Ｃとから構成されている。
ータス部１３は、インタフェースのラッチであるＬ２Ｓ
アドレス入力バッファ５００と、Ｌ２Ｓアドレス出力バ
ッフア５０１と、実質的なアドレスバッファであるＬ２
Ｓアドレスバッファ第１段１３１Ａ〜Ｌ２Ｓアドレスバ
ッファ第Ｎ段（１３１＋Ｎ）Ａと、これらに対応する比
較回路であるＬ２Ｓアドレス第１段コンペア部１３１Ｄ
〜Ｌ２Ｓアドレス第Ｎ段コンペア部（１３１＋Ｎ）Ｄ
と、Ｌ２Ｓバッファ１５の各段に格納したラインに対し
ＣＰＵ１またはローカルバスマスタ２１からのアクセス
を記録更新するＬ２Ｓアクセスカウンタ第１段１３１Ｂ
〜Ｌ２Ｓアクセスカウンタ第Ｎ段（１３１＋Ｎ）Ｂと、
Ｌ２Ｓバッファ１５に格納する各アドレスのステータス
であるＶＡＬＩＤフラグとＤＩＲＴＹフラグを格納する
レジスタ第１段１３１Ｃ〜レジスタ第Ｎ段（１３１＋
Ｎ）Ｃとから構成されている。
【００３９】図５を参照するに、Ｌ２Ｓデータ部１４
は、インタフェースのラッチであるＬ２Ｓデータ入力バ
ッファ５０２および５０４と、Ｌ２Ｓデータ出力バッフ
ア５０３と、Ｌ２Ｓアドレスバッファ第１段１３１〜Ｌ
２Ｓアドレスバッファ第Ｎ段（１３１＋Ｎ）に対応する
データを格納するＬ２Ｓデータバッファ第１段１４１〜
Ｌ２Ｓデータバッファ第Ｎ段（１４１＋Ｎ）とから構成
されている。
は、インタフェースのラッチであるＬ２Ｓデータ入力バ
ッファ５０２および５０４と、Ｌ２Ｓデータ出力バッフ
ア５０３と、Ｌ２Ｓアドレスバッファ第１段１３１〜Ｌ
２Ｓアドレスバッファ第Ｎ段（１３１＋Ｎ）に対応する
データを格納するＬ２Ｓデータバッファ第１段１４１〜
Ｌ２Ｓデータバッファ第Ｎ段（１４１＋Ｎ）とから構成
されている。
【００４０】次に、図１のコンピュータの動作につい
て、図６〜図２０を参照して説明する。
て、図６〜図２０を参照して説明する。
【００４１】インデクス（アドレス）（ＡＤ−２）が等
しいＬ２Ｓキャッシャブルエリアに属する２組のライン
をＡラインおよびＢラインとし、また、アドレス（ＡＤ
−２）がＡラインおよびＢラインと等しい任意のライン
をＣラインとする。
しいＬ２Ｓキャッシャブルエリアに属する２組のライン
をＡラインおよびＢラインとし、また、アドレス（ＡＤ
−２）がＡラインおよびＢラインと等しい任意のライン
をＣラインとする。
【００４２】（１） まずＣＰＵ１からのＢラインに対
するメインメモリ６へのリードリクエストの結果が、Ｌ
２キャッシュ２００でミスした場合について説明する。
（図６参照）。
するメインメモリ６へのリードリクエストの結果が、Ｌ
２キャッシュ２００でミスした場合について説明する。
（図６参照）。
【００４３】ＣＰＵ１がリクエストしたＢラインのアド
レスをホストバス８を介してＬ２−ＴＡＧＲＡＭ２が受
け取ると、Ｌ２キャッシュミスであることが判明する。
メインメモリ６に対して、メインメモリコントロール部
１０からＬ２キャッシュ２００およびＬ２Ｓバッファ１
５でのヒット・ミスの判定を待たずにリード要求が発行
される。もしヒットであれば、後からそのリード要求を
キャンセルする。
レスをホストバス８を介してＬ２−ＴＡＧＲＡＭ２が受
け取ると、Ｌ２キャッシュミスであることが判明する。
メインメモリ６に対して、メインメモリコントロール部
１０からＬ２キャッシュ２００およびＬ２Ｓバッファ１
５でのヒット・ミスの判定を待たずにリード要求が発行
される。もしヒットであれば、後からそのリード要求を
キャンセルする。
【００４４】メインメモリコントロール部１０は、ホス
トバス８上のリクエストのアドレスによって指定される
データを、メインメモリ６を制御することにより、Ｂラ
インをメインメモリ６からリードして、ホストバス８を
介してＣＰＵ１に転送する。また、Ｌ２コントロール部
１１によってＢラインはＬ２−データＳＲＡＭ３に格納
され、さらに、Ｂラインのアドレスのアドレス上位ＡＤ
−１がアドレス下位ＡＤ−２で指定されるＬ２−ＴＡＧ
ＲＡＭ２のエントリに格納される。
トバス８上のリクエストのアドレスによって指定される
データを、メインメモリ６を制御することにより、Ｂラ
インをメインメモリ６からリードして、ホストバス８を
介してＣＰＵ１に転送する。また、Ｌ２コントロール部
１１によってＢラインはＬ２−データＳＲＡＭ３に格納
され、さらに、Ｂラインのアドレスのアドレス上位ＡＤ
−１がアドレス下位ＡＤ−２で指定されるＬ２−ＴＡＧ
ＲＡＭ２のエントリに格納される。
【００４５】また、Ｌ２Ｓコントロール部１２は、ＣＰ
Ｕ１がリードリクエストしたこのアドレスがＬ２Ｓキャ
ッシャブルエリアに属するか否かを検出し、Ｌ２Ｓキャ
ッシャブルエリアであればＬ２ステータス１６の対応す
るエントリのＳＤフラグをＬ２Ｓキャッシャブルエリア
を示すように変更し、ＶＡＬＩＤフラグを有効にセット
する。ＤＩＲＴＹフラグはメインメモリと共有にセット
する。
Ｕ１がリードリクエストしたこのアドレスがＬ２Ｓキャ
ッシャブルエリアに属するか否かを検出し、Ｌ２Ｓキャ
ッシャブルエリアであればＬ２ステータス１６の対応す
るエントリのＳＤフラグをＬ２Ｓキャッシャブルエリア
を示すように変更し、ＶＡＬＩＤフラグを有効にセット
する。ＤＩＲＴＹフラグはメインメモリと共有にセット
する。
【００４６】また、ＣＰＵ１がリクエストしたＢライン
のアドレスをホストバス８に出力すると同時に、Ｌ２Ｓ
コントロール部１２は、Ｌ２ステータス１６のリクエス
トアドレスＡＤ−２に対するエントリを索引し、Ｌ２キ
ャッシュ２００から追い出されるアドレスがＬ２Ｓキャ
ッシャブルエリアか否かを、ＳＤフラグとＶＡＬＩＤフ
ラグとＤＩＲＴＹフラグとにより調べる。この結果、Ｓ
ＤフラグがＬ２Ｓキャッシャブルエリアでなく、ＶＡＬ
ＩＤとＤＩＲＴＹフラグが共有を示している場合は、
（１）の処理を行うだけである。
のアドレスをホストバス８に出力すると同時に、Ｌ２Ｓ
コントロール部１２は、Ｌ２ステータス１６のリクエス
トアドレスＡＤ−２に対するエントリを索引し、Ｌ２キ
ャッシュ２００から追い出されるアドレスがＬ２Ｓキャ
ッシャブルエリアか否かを、ＳＤフラグとＶＡＬＩＤフ
ラグとＤＩＲＴＹフラグとにより調べる。この結果、Ｓ
ＤフラグがＬ２Ｓキャッシャブルエリアでなく、ＶＡＬ
ＩＤとＤＩＲＴＹフラグが共有を示している場合は、
（１）の処理を行うだけである。
【００４７】（２） もし追い出されるライン（以下Ａ
ラインと記す）がＬ２ＳキャッシャブルエリアでかつＡ
ラインのＶＡＬＩＤフラグが有効であったときは、Ｂラ
インをメインメモリ６からＣＰＵ１に転送し、Ｌ２キャ
ッシュ２００に格納する前に（図８参照）、Ａラインを
Ｌ２Ｓバッファ１５の空いているＶＡＬＩＤフラグが
（有効でない）段に格納する（図６参照）。すなわち、
Ｌ２Ｓアドレス・ステータス部１３のＬ２Ｓアドレス入
力バッファ５００に、Ｌ２−ＴＡＧＲＡＭ２から追い出
されたメモリアドレスのアドレス上位ＡＤ−１およびリ
クエストのアドレス下位ＡＤ−２を入れ、Ａラインのス
テータスフラグのＶＡＬＩＤフラグとＤＩＲＴＹフラグ
をＬ２ステータス１６より格納し、その後、Ｌ２Ｓアド
レスバッファ第１段１３１Ａ〜Ｌ２Ｓアドレスバッファ
第Ｎ段（１３１＋Ｎ）Ａのいずれかにアドレス上位ＡＤ
−１およびアドレス下位ＡＤ−２を格納する。Ｌ２Ｓバ
ッファ１５にＡラインを格納するとき、ＡラインのＤＩ
ＲＴＹフラグが更新を示している場合、Ｌ２Ｓコントロ
ール部１２は、メインメモリコントロール部１０にメイ
ンメモリライトバッフア１７の状態を確認し、メインメ
モリライトバッフア１７に空きがある場合、Ａラインを
Ｌ２Ｓバッファ１５に格納すると同時に、メインメモリ
６に対するライトバック処理も同時に実施する（図７参
照）。従ってＡラインはメインメモリ６に最新のデータ
が存在することになるため、Ｌ２Ｓバッファ１５に格納
するＡラインのＤＩＲＴＹフラグは共有にセットされ
る。ただし、メインメモリライトバッフア１７に空きが
ない場合、ＡラインはＬ２Ｓバッファ１５にのみ格納さ
れ、メインメモリ６には同時にライトバックされない。
従って、そのときＬ２Ｓバッファ１５に格納されるＡラ
インのＤＩＲＴＹフラグは、更新のまま格納される。
ラインと記す）がＬ２ＳキャッシャブルエリアでかつＡ
ラインのＶＡＬＩＤフラグが有効であったときは、Ｂラ
インをメインメモリ６からＣＰＵ１に転送し、Ｌ２キャ
ッシュ２００に格納する前に（図８参照）、Ａラインを
Ｌ２Ｓバッファ１５の空いているＶＡＬＩＤフラグが
（有効でない）段に格納する（図６参照）。すなわち、
Ｌ２Ｓアドレス・ステータス部１３のＬ２Ｓアドレス入
力バッファ５００に、Ｌ２−ＴＡＧＲＡＭ２から追い出
されたメモリアドレスのアドレス上位ＡＤ−１およびリ
クエストのアドレス下位ＡＤ−２を入れ、Ａラインのス
テータスフラグのＶＡＬＩＤフラグとＤＩＲＴＹフラグ
をＬ２ステータス１６より格納し、その後、Ｌ２Ｓアド
レスバッファ第１段１３１Ａ〜Ｌ２Ｓアドレスバッファ
第Ｎ段（１３１＋Ｎ）Ａのいずれかにアドレス上位ＡＤ
−１およびアドレス下位ＡＤ−２を格納する。Ｌ２Ｓバ
ッファ１５にＡラインを格納するとき、ＡラインのＤＩ
ＲＴＹフラグが更新を示している場合、Ｌ２Ｓコントロ
ール部１２は、メインメモリコントロール部１０にメイ
ンメモリライトバッフア１７の状態を確認し、メインメ
モリライトバッフア１７に空きがある場合、Ａラインを
Ｌ２Ｓバッファ１５に格納すると同時に、メインメモリ
６に対するライトバック処理も同時に実施する（図７参
照）。従ってＡラインはメインメモリ６に最新のデータ
が存在することになるため、Ｌ２Ｓバッファ１５に格納
するＡラインのＤＩＲＴＹフラグは共有にセットされ
る。ただし、メインメモリライトバッフア１７に空きが
ない場合、ＡラインはＬ２Ｓバッファ１５にのみ格納さ
れ、メインメモリ６には同時にライトバックされない。
従って、そのときＬ２Ｓバッファ１５に格納されるＡラ
インのＤＩＲＴＹフラグは、更新のまま格納される。
【００４８】また、ＡラインのデータをＬ２Ｓデータ部
１４のＬ２Ｓデータ入力バッファ５０２を介してＬ２Ｓ
アドレス・ステータス部１３の対応する段に格納する。
また、ＡラインをＬ２Ｓバッファ１５に格納するとき、
Ｌ２Ｓバッファ１５にＶＡＬＩＤフラグが無効を示すラ
インが複数格納されていた場合は、もっとも古い段の無
効ラインが格納されている段にＡラインを格納する。単
数の場合はそのラインの段にＡラインを格納する。Ｌ２
Ｓバッファ１５に格納されている各段のラインのＶＡＬ
ＩＤフラグが全て有効を示していた場合、各段のＤＩＲ
ＴＹフラグのうち更新でない段、すなわち共有している
段の中からもっとも古い段を消去してＡラインを格納す
る。共有ラインが単数の場合はそのラインが格納されて
いる段にＡラインを格納する。Ｌ２Ｓバッファ１５に格
納されているラインのＶＡＬＩＤフラグが全て更新を示
している場合は、Ｌ２Ｓバッファ１５のもっとも古い段
のバッファに格納されているラインをメインメモリ６に
ライトバック処理を行った後、その段にＡラインを格納
する。
１４のＬ２Ｓデータ入力バッファ５０２を介してＬ２Ｓ
アドレス・ステータス部１３の対応する段に格納する。
また、ＡラインをＬ２Ｓバッファ１５に格納するとき、
Ｌ２Ｓバッファ１５にＶＡＬＩＤフラグが無効を示すラ
インが複数格納されていた場合は、もっとも古い段の無
効ラインが格納されている段にＡラインを格納する。単
数の場合はそのラインの段にＡラインを格納する。Ｌ２
Ｓバッファ１５に格納されている各段のラインのＶＡＬ
ＩＤフラグが全て有効を示していた場合、各段のＤＩＲ
ＴＹフラグのうち更新でない段、すなわち共有している
段の中からもっとも古い段を消去してＡラインを格納す
る。共有ラインが単数の場合はそのラインが格納されて
いる段にＡラインを格納する。Ｌ２Ｓバッファ１５に格
納されているラインのＶＡＬＩＤフラグが全て更新を示
している場合は、Ｌ２Ｓバッファ１５のもっとも古い段
のバッファに格納されているラインをメインメモリ６に
ライトバック処理を行った後、その段にＡラインを格納
する。
【００４９】（３） 次に、（２）の動作後、Ｌ２−Ｔ
ＡＧＲＡＭ２から追い出されてＬ２Ｓバッファ１５に格
納されているＶＡＬＩＤフラグが有効を示しているＡラ
インに対してＣＰＵ１またはローカルバスマスタ２１か
らリクエストが出された場合について説明する。Ａライ
ンはＬ２Ｓバッファ１５の第Ｊ段に格納されているとす
る。（Ｌ２Ｓバッファ１５の総バッファ段数がＮ段で、
（１〈Ｊ〈Ｎ）の関係にあるとする。） （１）の場合と同様に、Ｌ２−キャッシュ２００でキャ
ッシュミスが発生すると同時に、Ｌ２Ｓバッファ１５の
Ｌ２Ｓアドレス・ステータス部１３およびＬ２−ＴＡＧ
ＲＡＭ２のＬ２ステータス１６にもリクエストのメモリ
アドレスが入力され、Ｌ２Ｓバッファ１５のＬ２Ｓアド
レス・ステータス部１３のＬ２Ｓアドレスバッファ第１
段１３１Ａ〜Ｌ２Ｓアドレスバッファ第Ｎ段（１３１＋
Ｎ）Ａに格納されているアドレスとＬ２Ｓアドレス第１
段コンペア部１３１Ｄ〜Ｌ２Ｓアドレス第Ｎ段コンペア
部（１３１＋Ｎ）Ｄにより比較される。このとき、
（２）においてＡラインのアドレスがＬ２Ｓアドレス・
ステータス部１３の第Ｊ段に格納されているので、比較
した結果は一致する。また、同時にリクエストされたア
ドレス下位ＡＤ−２に対応したＴＡＧＲＡＭ２のＬ２ス
テータス１６の状態をＬ２コントロール部１１とＬ２Ｓ
コントロール部１２は認識して後の処理に役立てる。
ＡＧＲＡＭ２から追い出されてＬ２Ｓバッファ１５に格
納されているＶＡＬＩＤフラグが有効を示しているＡラ
インに対してＣＰＵ１またはローカルバスマスタ２１か
らリクエストが出された場合について説明する。Ａライ
ンはＬ２Ｓバッファ１５の第Ｊ段に格納されているとす
る。（Ｌ２Ｓバッファ１５の総バッファ段数がＮ段で、
（１〈Ｊ〈Ｎ）の関係にあるとする。） （１）の場合と同様に、Ｌ２−キャッシュ２００でキャ
ッシュミスが発生すると同時に、Ｌ２Ｓバッファ１５の
Ｌ２Ｓアドレス・ステータス部１３およびＬ２−ＴＡＧ
ＲＡＭ２のＬ２ステータス１６にもリクエストのメモリ
アドレスが入力され、Ｌ２Ｓバッファ１５のＬ２Ｓアド
レス・ステータス部１３のＬ２Ｓアドレスバッファ第１
段１３１Ａ〜Ｌ２Ｓアドレスバッファ第Ｎ段（１３１＋
Ｎ）Ａに格納されているアドレスとＬ２Ｓアドレス第１
段コンペア部１３１Ｄ〜Ｌ２Ｓアドレス第Ｎ段コンペア
部（１３１＋Ｎ）Ｄにより比較される。このとき、
（２）においてＡラインのアドレスがＬ２Ｓアドレス・
ステータス部１３の第Ｊ段に格納されているので、比較
した結果は一致する。また、同時にリクエストされたア
ドレス下位ＡＤ−２に対応したＴＡＧＲＡＭ２のＬ２ス
テータス１６の状態をＬ２コントロール部１１とＬ２Ｓ
コントロール部１２は認識して後の処理に役立てる。
【００５０】（３−１） ＣＰＵ１のリクエストがリー
ドであった場合、Ｌ２Ｓコントロール部１２はＬ２Ｓバ
ッファ１５のＬ２Ｓデータ部１４の第Ｊ段からリクエス
トアドレスに一致した段のデータをＬ２Ｓデータ出力バ
ッファ５０３を介し、ホストバス８を介してＣＰＵ１対
して転送し（図９参照）、同時にＬ２Ｓバッファ１５内
のＬ２Ｓデータ入力バッファ５０４にも格納する。同時
に、Ａラインが最初格納されていた第Ｊ段のアドレス・
ステータス情報もＬ２Ｓアドレス入力バッファ５００に
移動し、Ａラインが格納されていた第Ｊ段の内容をクリ
アし、第Ｊ−１段を第Ｊ段へ、第Ｊ−２段を第Ｊ−１段
にシフトし、第１段を第２段まで順にシフトして、それ
ぞれアドレス・ステータス・データを順にシフトする。
そしてＬ２Ｓアドレス入力バッファ５００にコピーされ
たＡラインを第１段にシフトし、Ｌ２Ｓアクセスカウン
タ第１段１３１Ｂの値をにインクリメントする。そして
Ｌ２Ｓデータ入力バッファ５０４に格納されたデータを
Ｌ２Ｓデータバッファ第一段１４１にシフトする。
ドであった場合、Ｌ２Ｓコントロール部１２はＬ２Ｓバ
ッファ１５のＬ２Ｓデータ部１４の第Ｊ段からリクエス
トアドレスに一致した段のデータをＬ２Ｓデータ出力バ
ッファ５０３を介し、ホストバス８を介してＣＰＵ１対
して転送し（図９参照）、同時にＬ２Ｓバッファ１５内
のＬ２Ｓデータ入力バッファ５０４にも格納する。同時
に、Ａラインが最初格納されていた第Ｊ段のアドレス・
ステータス情報もＬ２Ｓアドレス入力バッファ５００に
移動し、Ａラインが格納されていた第Ｊ段の内容をクリ
アし、第Ｊ−１段を第Ｊ段へ、第Ｊ−２段を第Ｊ−１段
にシフトし、第１段を第２段まで順にシフトして、それ
ぞれアドレス・ステータス・データを順にシフトする。
そしてＬ２Ｓアドレス入力バッファ５００にコピーされ
たＡラインを第１段にシフトし、Ｌ２Ｓアクセスカウン
タ第１段１３１Ｂの値をにインクリメントする。そして
Ｌ２Ｓデータ入力バッファ５０４に格納されたデータを
Ｌ２Ｓデータバッファ第一段１４１にシフトする。
【００５１】（３−２） ＣＰＵ１のリクエストがライ
トであった場合、ホストバス８に出力されたＡラインの
データをＬ２Ｓバッファ１５のＬ２Ｓデータ部１４のＬ
２Ｓデータ入力バッファ５０２にラッチすると同時に、
Ｌ２Ｓバッファ１５の第Ｊ段に格納されているＡライン
のアドレス・ステータスをＬ２Ｓアドレス・ステータス
部１３のＬ２Ｓアドレス入力バッファ５００にコピー
し、データをＬ２Ｓデータ部１４のＬ２Ｓデータ入力バ
ッファ５０４にコピーする。ＣＰＵ１からのＡラインに
対するライトがラインライトであった場合はＬ２Ｓデー
タ入力バッファ５０２のデータをそのまま使用し、（３
−１）で処理したと同様にＬ２Ｓバッファ１５内部のシ
フト処理後Ｌ２Ｓアドレス入力バッファ５００のアドレ
スとステータスをＬ２Ｓデータ入力バッファ５０２のデ
ータを第１段にシフトする。ＣＰＵ１からのＡラインに
対するライトがＡラインの一部ブロックに対するライト
であった場合、Ｌ２Ｓコントロール部１２は、Ｌ２Ｓデ
ータ入力バッファ５０４に保持したデータに対しＬ２Ｓ
データ入力バッファ５０２のデータをマージ処理した結
果のＡラインを第１段のデータ部に格納する。そしてＬ
２Ｓアドレスカウンタ第１段１３１Ｂの値をインクリメ
ントし、レジスタ第１段１３１ＣのＤＩＲＴＹフラグを
更新を示すようにセットする。
トであった場合、ホストバス８に出力されたＡラインの
データをＬ２Ｓバッファ１５のＬ２Ｓデータ部１４のＬ
２Ｓデータ入力バッファ５０２にラッチすると同時に、
Ｌ２Ｓバッファ１５の第Ｊ段に格納されているＡライン
のアドレス・ステータスをＬ２Ｓアドレス・ステータス
部１３のＬ２Ｓアドレス入力バッファ５００にコピー
し、データをＬ２Ｓデータ部１４のＬ２Ｓデータ入力バ
ッファ５０４にコピーする。ＣＰＵ１からのＡラインに
対するライトがラインライトであった場合はＬ２Ｓデー
タ入力バッファ５０２のデータをそのまま使用し、（３
−１）で処理したと同様にＬ２Ｓバッファ１５内部のシ
フト処理後Ｌ２Ｓアドレス入力バッファ５００のアドレ
スとステータスをＬ２Ｓデータ入力バッファ５０２のデ
ータを第１段にシフトする。ＣＰＵ１からのＡラインに
対するライトがＡラインの一部ブロックに対するライト
であった場合、Ｌ２Ｓコントロール部１２は、Ｌ２Ｓデ
ータ入力バッファ５０４に保持したデータに対しＬ２Ｓ
データ入力バッファ５０２のデータをマージ処理した結
果のＡラインを第１段のデータ部に格納する。そしてＬ
２Ｓアドレスカウンタ第１段１３１Ｂの値をインクリメ
ントし、レジスタ第１段１３１ＣのＤＩＲＴＹフラグを
更新を示すようにセットする。
【００５２】（３−３） （３−１）と（３−２）にお
いてＣＰＵ１がリード／ライトリクエストしたＡライン
のアドレス下位ＡＤ−２に相当するＬ２キャッシュ２０
０のシステムコトンローラ７内部に格納されたＬ２ステ
ータス１６のＶＡＬＩＤフラグが無効であった場合、Ｌ
２Ｓコントロール部１２はＬ２Ｓバッファ１５内部の第
Ｊ段に格納されていたＡラインをＣＰＵ１に対してホス
トバス８を介して転送するとき、Ｌ２コントロール部１
１と共同で同時にＬ２キャッシュ２００に格納する処理
を行う（図１１参照）。この時、Ｌ２キャッシュ２００
のステータスであるＬ２ステータス１６も同時に変更す
るが、（３−１）の場合はＶＡＬＩＤフラグは有効に、
かつＤＩＲＴＹフラグはその時点での状態をそのままに
セットされ、（３−２）の場合はＶＡＬＩＤフラグは有
効にＤＩＲＴＹフラグは更新に必ずセットされる（図１
２参照）。さらに（３−１）（３−２）においてＬ２キ
ャッシュ２００にエントリされてるラインのＳＤフラグ
がＬ２Ｓキャッシャブルエリアに属することを示すよう
にＬ２ステータス１６にセットする。
いてＣＰＵ１がリード／ライトリクエストしたＡライン
のアドレス下位ＡＤ−２に相当するＬ２キャッシュ２０
０のシステムコトンローラ７内部に格納されたＬ２ステ
ータス１６のＶＡＬＩＤフラグが無効であった場合、Ｌ
２Ｓコントロール部１２はＬ２Ｓバッファ１５内部の第
Ｊ段に格納されていたＡラインをＣＰＵ１に対してホス
トバス８を介して転送するとき、Ｌ２コントロール部１
１と共同で同時にＬ２キャッシュ２００に格納する処理
を行う（図１１参照）。この時、Ｌ２キャッシュ２００
のステータスであるＬ２ステータス１６も同時に変更す
るが、（３−１）の場合はＶＡＬＩＤフラグは有効に、
かつＤＩＲＴＹフラグはその時点での状態をそのままに
セットされ、（３−２）の場合はＶＡＬＩＤフラグは有
効にＤＩＲＴＹフラグは更新に必ずセットされる（図１
２参照）。さらに（３−１）（３−２）においてＬ２キ
ャッシュ２００にエントリされてるラインのＳＤフラグ
がＬ２Ｓキャッシャブルエリアに属することを示すよう
にＬ２ステータス１６にセットする。
【００５３】（３−４） 次にローカルバスマスタ２１
からＡラインに対するリクエストがリードであった場合
について説明する。ローカルバスマスタ２１のリクエス
トしたラインがＣＰＵ１内部のＬ１キャッシュ１００に
存在する場合を考慮し、システムコトンローラ７はホス
トバス８を獲得した後、ＡラインのアドレスをＣＰＵ１
に対してスヌープさせる。
からＡラインに対するリクエストがリードであった場合
について説明する。ローカルバスマスタ２１のリクエス
トしたラインがＣＰＵ１内部のＬ１キャッシュ１００に
存在する場合を考慮し、システムコトンローラ７はホス
トバス８を獲得した後、ＡラインのアドレスをＣＰＵ１
に対してスヌープさせる。
【００５４】（３−４−１） まずＬ１キャッシュ１０
０のＡラインのスヌープ結果によりＬ１キャッシュ１０
０からＡラインのライトバック処理が実行されない場合
について説明する。ローカルバスマスタ２１からのリク
エストアドレスは（２）と同様にＬ２Ｓアドレスバッフ
ァ第１段１３１Ａ〜Ｌ２Ｓアドレスバッファ第Ｎ段（１
３１＋Ｎ）Ａと比較され、第Ｊ段にＡラインが存在し、
かつＡラインのＬ２Ｓアドレス・ステータス部１３のＶ
ＡＬＩＤフラグが有効を示しているので、Ｌ２Ｓコント
ロール部１２はリクエストアドレスに一致した第Ｊ段の
データをローカルバス２０を介してローカルバスマスタ
２１に転送する（図１３参照）。このとき、Ｌ２Ｓバッ
ファ１５に存在するＡラインの第Ｊ段のステータスのＤ
ＩＲＴＹフラグが更新を示していた場合、Ｌ２Ｓコント
ロール部１２はメインメモリコントロール部１０に対し
てＡラインのライトバック処理を実行させる（図１４参
照）。同時にＣＰＵ１がマスタの時と同様のＬ２Ｓバッ
ファ１５内部のシフト処理後、ＡラインをＬ２Ｓアドレ
ス入力バッファ５００とＬ２Ｓデータ入力バッファ５０
４にコピーした後Ｌ２Ｓバッファ１５のＡラインの格納
されている第Ｊ段を消去し、第１段から第Ｊ−１段のシ
フト処理を実行した後、第１段にＬ２Ｓアドレス入力バ
ッファ５００およびＬ２Ｓデータ入力バッファ５０４よ
りそれぞれアドレス・ステータス・データをシフトする
際、ＡラインのステータスのＤＩＲＴＹフラグを更新か
らメインメモリ６との共有を示すようにレジスタ第１段
１３１Ｃにセットし、Ｌ２Ｓアクセスカウンタ第１段１
３１Ｂの値をにインクリメントする。
０のＡラインのスヌープ結果によりＬ１キャッシュ１０
０からＡラインのライトバック処理が実行されない場合
について説明する。ローカルバスマスタ２１からのリク
エストアドレスは（２）と同様にＬ２Ｓアドレスバッフ
ァ第１段１３１Ａ〜Ｌ２Ｓアドレスバッファ第Ｎ段（１
３１＋Ｎ）Ａと比較され、第Ｊ段にＡラインが存在し、
かつＡラインのＬ２Ｓアドレス・ステータス部１３のＶ
ＡＬＩＤフラグが有効を示しているので、Ｌ２Ｓコント
ロール部１２はリクエストアドレスに一致した第Ｊ段の
データをローカルバス２０を介してローカルバスマスタ
２１に転送する（図１３参照）。このとき、Ｌ２Ｓバッ
ファ１５に存在するＡラインの第Ｊ段のステータスのＤ
ＩＲＴＹフラグが更新を示していた場合、Ｌ２Ｓコント
ロール部１２はメインメモリコントロール部１０に対し
てＡラインのライトバック処理を実行させる（図１４参
照）。同時にＣＰＵ１がマスタの時と同様のＬ２Ｓバッ
ファ１５内部のシフト処理後、ＡラインをＬ２Ｓアドレ
ス入力バッファ５００とＬ２Ｓデータ入力バッファ５０
４にコピーした後Ｌ２Ｓバッファ１５のＡラインの格納
されている第Ｊ段を消去し、第１段から第Ｊ−１段のシ
フト処理を実行した後、第１段にＬ２Ｓアドレス入力バ
ッファ５００およびＬ２Ｓデータ入力バッファ５０４よ
りそれぞれアドレス・ステータス・データをシフトする
際、ＡラインのステータスのＤＩＲＴＹフラグを更新か
らメインメモリ６との共有を示すようにレジスタ第１段
１３１Ｃにセットし、Ｌ２Ｓアクセスカウンタ第１段１
３１Ｂの値をにインクリメントする。
【００５５】（３−４−２） 次にＬ１キャッシュ１０
０に対するＡラインのスヌープ結果より、Ｌ１キャッシ
ュ１００に格納されていたＡラインのライトバック処理
が実行された場合について説明する。ＣＰＵ１に対して
はＡラインのリードリクエストのスヌープであるのでＡ
ラインのステートは無効にはならずに有効状態を保持し
続けることは可能である。すなわち、ＡラインはＬ１キ
ャッシュ１００に有効のまま存在し続けることが可能で
あるため、Ｌ２Ｓバッファ１５にＡラインが存在する必
要性が低い。従ってローカルバスマスタ２１からのリク
エストアドレスの結果ＡラインがＬ２Ｓバッファ１５に
存在した場合、Ｌ２Ｓバッファ１５に存在する第Ｊ段の
内容を消去しＬ２Ｓバッファ１５内部のシフト処理を実
行する事で、Ｌ２Ｓバッファ１５の有効活用をはかる。
この時、Ｌ２Ｓバッファ１５の第１段は空となる。もち
ろんシステムコトンローラ７はＡラインのＣＰＵ１から
のライトバック処理をメインメモリ６に対して行い、ロ
ーカルバスマスタ２１にデータを転送する（図１５参
照）。
０に対するＡラインのスヌープ結果より、Ｌ１キャッシ
ュ１００に格納されていたＡラインのライトバック処理
が実行された場合について説明する。ＣＰＵ１に対して
はＡラインのリードリクエストのスヌープであるのでＡ
ラインのステートは無効にはならずに有効状態を保持し
続けることは可能である。すなわち、ＡラインはＬ１キ
ャッシュ１００に有効のまま存在し続けることが可能で
あるため、Ｌ２Ｓバッファ１５にＡラインが存在する必
要性が低い。従ってローカルバスマスタ２１からのリク
エストアドレスの結果ＡラインがＬ２Ｓバッファ１５に
存在した場合、Ｌ２Ｓバッファ１５に存在する第Ｊ段の
内容を消去しＬ２Ｓバッファ１５内部のシフト処理を実
行する事で、Ｌ２Ｓバッファ１５の有効活用をはかる。
この時、Ｌ２Ｓバッファ１５の第１段は空となる。もち
ろんシステムコトンローラ７はＡラインのＣＰＵ１から
のライトバック処理をメインメモリ６に対して行い、ロ
ーカルバスマスタ２１にデータを転送する（図１５参
照）。
【００５６】（３−５） ローカルバスマスタ２１から
Ａラインに対するリクエストがライトであった場合、ロ
ーカルバスマスタ２１のリクエストしたラインがＣＰＵ
１内部のＬ１キャッシュ１００に存在する場合を考慮
し、システムコトンローラ７はホストバス８を獲得した
後、ＡラインのアドレスをＣＰＵ１に対してスヌープさ
せる。
Ａラインに対するリクエストがライトであった場合、ロ
ーカルバスマスタ２１のリクエストしたラインがＣＰＵ
１内部のＬ１キャッシュ１００に存在する場合を考慮
し、システムコトンローラ７はホストバス８を獲得した
後、ＡラインのアドレスをＣＰＵ１に対してスヌープさ
せる。
【００５７】（３−５−１） ローカルバスマスタ２１
からＡラインに対するリクエストがラインライトリクエ
ストであった場合、もしＣＰＵ１内部のＬ１キャッシュ
１００に対するＡラインのスヌープの結果、Ｌ１キャッ
シュ１００からメインメモリ６に対するＡラインのライ
トバック処理が実行された場合、Ｌ１キャッシュ１００
に存在していたＡラインはライトバック後、ローカルバ
スマスタ２１からのデータライトをサポートしない場
合、Ｌ１キャッシュ１００に存在するＡラインのステー
タスは無効ラインに変化する。従ってこの場合、Ｌ２Ｓ
コントロール部１２はローカルバスマスタ２１からＬ２
Ｓバッファ１５内部に存在するＡラインに対するリクエ
ストがラインライトリクエストであった場合、ライトデ
ータをＬ２Ｓデータ入力バッファ５０２に格納し、メイ
ンメモリ６に対してもＡラインをライトする（図１６参
照）。そしてＬ２Ｓバッファ１５内部のＡラインが格納
されてていた第Ｊ段の内容を消去する。そしてＬ２Ｓバ
ッファ１５内部の第１段〜第Ｊ−１段のシフト処理後、
Ａラインを第１段に格納するとき、レジスタ第１段１３
１ＣのＤＩＲＴＹフラグはメインメモリ６との共有に、
ＶＡＬＩＤフラグはそのまま有効にセットし、Ｌ２Ｓア
クセスカウンタ第１段１３１Ｂの値をインクリメントす
る。
からＡラインに対するリクエストがラインライトリクエ
ストであった場合、もしＣＰＵ１内部のＬ１キャッシュ
１００に対するＡラインのスヌープの結果、Ｌ１キャッ
シュ１００からメインメモリ６に対するＡラインのライ
トバック処理が実行された場合、Ｌ１キャッシュ１００
に存在していたＡラインはライトバック後、ローカルバ
スマスタ２１からのデータライトをサポートしない場
合、Ｌ１キャッシュ１００に存在するＡラインのステー
タスは無効ラインに変化する。従ってこの場合、Ｌ２Ｓ
コントロール部１２はローカルバスマスタ２１からＬ２
Ｓバッファ１５内部に存在するＡラインに対するリクエ
ストがラインライトリクエストであった場合、ライトデ
ータをＬ２Ｓデータ入力バッファ５０２に格納し、メイ
ンメモリ６に対してもＡラインをライトする（図１６参
照）。そしてＬ２Ｓバッファ１５内部のＡラインが格納
されてていた第Ｊ段の内容を消去する。そしてＬ２Ｓバ
ッファ１５内部の第１段〜第Ｊ−１段のシフト処理後、
Ａラインを第１段に格納するとき、レジスタ第１段１３
１ＣのＤＩＲＴＹフラグはメインメモリ６との共有に、
ＶＡＬＩＤフラグはそのまま有効にセットし、Ｌ２Ｓア
クセスカウンタ第１段１３１Ｂの値をインクリメントす
る。
【００５８】（３−５−２） Ｌ１キャッシュ１００へ
のスヌープの結果、Ａラインのメインメモリ６に対する
ライトバック処理が発生しない場合は、ローカルバスマ
スタ２１からＬ２Ｓバッファ１５に存在するＡラインに
対するラインライトをサポートするか否かをユーザ選択
可能にする。
のスヌープの結果、Ａラインのメインメモリ６に対する
ライトバック処理が発生しない場合は、ローカルバスマ
スタ２１からＬ２Ｓバッファ１５に存在するＡラインに
対するラインライトをサポートするか否かをユーザ選択
可能にする。
【００５９】（３−５−３） ローカルバスマスタ２１
からＡラインに対するライトリクエストがＡラインの一
部ブロックに対するライトリクエストであった場合、Ｃ
ＰＵ１のＬ１キャッシュ１００に対するＡラインのスヌ
ープの結果に関わらず、ローカルバスマスタ２１からの
ライトによるデータ更新をサポートする意味は少ない。
但し、Ｌ１キャッシュ１００に対するスヌープの結果ラ
イトバック処理が行われない場合、同時にＬ２Ｓバッフ
ァ１５に対するスヌープの結果、Ａラインのステータス
の内ＤＩＲＴＹフラグがメインメモリ６に対して更新を
示している場合は、ローカルバスマスタ２１からのメイ
ンメモリ６に対するライトの前にＬ２Ｓバッファ１５の
第Ｊ段に格納されてているＡラインをメインメモリライ
トバッフア１７に一旦ライトバックし、メインメモリラ
イトバッフア１７内部でローカルバスマスタ２１からの
Ａラインの一部ブロックに対するライトをマージ処理し
た後、メインメモリ６に対してライトを実施する。ま
た、Ｌ１キャッシュ１００に対するＡラインのスヌープ
処理の結果、ライトバック処理が起動された場合、Ｌ２
Ｓバッファ１５の第Ｊ段のＡラインはＬ１キャッシュ１
００からのＡラインのライトバック処理を無視して、第
Ｊ段のステータスのＶＡＬＩＤフラグを無効にし、Ｌ２
Ｓバッファ１５内部の第Ｊ段のＡラインを消去する。従
ってこの場合、ＡラインはＬ１キャッシュ１００からの
ライトバックされたＡラインをメインメモリライトバッ
フア１７に対してライトバックした後、ローカルバスマ
スタ２１からのＡラインに対する一部ブロックのライト
をメインメモリライトバッフア１７内部でマージ処理し
た結果をメインメモリ６に対してライトバック処理を実
施し、Ｌ２Ｓバッファ１５に対してライトサポートしな
い（図１７参照）。このときＬ２Ｓコントロール部１２
はＬ２Ｓバッファ１５の第Ｊ段を消去しＬ２Ｓバッファ
１５内部のシフト処理を実行する。Ｌ２Ｓバッファ１５
内部のシフト処理の結果Ｌ２Ｓバッファ１５の第１段は
空となる。仮に、ローカルバスマスタ２１からのＡライ
ンに対するライトリクエストが１バイトのライトリクエ
ストであった場合、ＣＰＵ１に対するＡラインのスヌー
プの結果ＣＰＵ１からメインメモリ６に対するＡライン
のライトバック処理が実行された場合、Ｌ２Ｓコントロ
ール部１２はＬ２Ｓバッファ１５に存在するＡラインに
対し、ＣＰＵ１からのＡラインライトバック処理を実行
し、さらに、ローカルバスマスタ２１からのＡラインの
１バイトの変更のためにＬ２Ｓバッファ１５内部に存在
するＡラインに対し、１バイトのデータ変更を実施しな
ければならない。ローカルバスマスタ２１からのＡライ
ンに対するライトアクセスがＡラインを複数ブロックに
分割しそれぞれのブロックに対して分割された複数回に
わたるライトアクセスが実施され、間にその他のＬ２Ｓ
バッファ１５内部のシフト処理が実施されるケースで
は、ローカルバスマスタ２１からのＡラインの一部ブロ
ックライトアクセスをサポートした場合のＬ２Ｓバッフ
ァ１５内部の処理量が比例して増大する分だけ性能向上
が期待できないので、本発明ではサポートしない。よっ
てローカルバスマスタ２１からのＡラインに対するライ
ンライト以外のライトリクエストに対し、Ｌ２Ｓコント
ロール部１２はＬ２Ｓバッファ１５に存在するＡライン
のステータスのＶＡＬＩＤフラグを無効にセットし、そ
の段の内容を消去する。
からＡラインに対するライトリクエストがＡラインの一
部ブロックに対するライトリクエストであった場合、Ｃ
ＰＵ１のＬ１キャッシュ１００に対するＡラインのスヌ
ープの結果に関わらず、ローカルバスマスタ２１からの
ライトによるデータ更新をサポートする意味は少ない。
但し、Ｌ１キャッシュ１００に対するスヌープの結果ラ
イトバック処理が行われない場合、同時にＬ２Ｓバッフ
ァ１５に対するスヌープの結果、Ａラインのステータス
の内ＤＩＲＴＹフラグがメインメモリ６に対して更新を
示している場合は、ローカルバスマスタ２１からのメイ
ンメモリ６に対するライトの前にＬ２Ｓバッファ１５の
第Ｊ段に格納されてているＡラインをメインメモリライ
トバッフア１７に一旦ライトバックし、メインメモリラ
イトバッフア１７内部でローカルバスマスタ２１からの
Ａラインの一部ブロックに対するライトをマージ処理し
た後、メインメモリ６に対してライトを実施する。ま
た、Ｌ１キャッシュ１００に対するＡラインのスヌープ
処理の結果、ライトバック処理が起動された場合、Ｌ２
Ｓバッファ１５の第Ｊ段のＡラインはＬ１キャッシュ１
００からのＡラインのライトバック処理を無視して、第
Ｊ段のステータスのＶＡＬＩＤフラグを無効にし、Ｌ２
Ｓバッファ１５内部の第Ｊ段のＡラインを消去する。従
ってこの場合、ＡラインはＬ１キャッシュ１００からの
ライトバックされたＡラインをメインメモリライトバッ
フア１７に対してライトバックした後、ローカルバスマ
スタ２１からのＡラインに対する一部ブロックのライト
をメインメモリライトバッフア１７内部でマージ処理し
た結果をメインメモリ６に対してライトバック処理を実
施し、Ｌ２Ｓバッファ１５に対してライトサポートしな
い（図１７参照）。このときＬ２Ｓコントロール部１２
はＬ２Ｓバッファ１５の第Ｊ段を消去しＬ２Ｓバッファ
１５内部のシフト処理を実行する。Ｌ２Ｓバッファ１５
内部のシフト処理の結果Ｌ２Ｓバッファ１５の第１段は
空となる。仮に、ローカルバスマスタ２１からのＡライ
ンに対するライトリクエストが１バイトのライトリクエ
ストであった場合、ＣＰＵ１に対するＡラインのスヌー
プの結果ＣＰＵ１からメインメモリ６に対するＡライン
のライトバック処理が実行された場合、Ｌ２Ｓコントロ
ール部１２はＬ２Ｓバッファ１５に存在するＡラインに
対し、ＣＰＵ１からのＡラインライトバック処理を実行
し、さらに、ローカルバスマスタ２１からのＡラインの
１バイトの変更のためにＬ２Ｓバッファ１５内部に存在
するＡラインに対し、１バイトのデータ変更を実施しな
ければならない。ローカルバスマスタ２１からのＡライ
ンに対するライトアクセスがＡラインを複数ブロックに
分割しそれぞれのブロックに対して分割された複数回に
わたるライトアクセスが実施され、間にその他のＬ２Ｓ
バッファ１５内部のシフト処理が実施されるケースで
は、ローカルバスマスタ２１からのＡラインの一部ブロ
ックライトアクセスをサポートした場合のＬ２Ｓバッフ
ァ１５内部の処理量が比例して増大する分だけ性能向上
が期待できないので、本発明ではサポートしない。よっ
てローカルバスマスタ２１からのＡラインに対するライ
ンライト以外のライトリクエストに対し、Ｌ２Ｓコント
ロール部１２はＬ２Ｓバッファ１５に存在するＡライン
のステータスのＶＡＬＩＤフラグを無効にセットし、そ
の段の内容を消去する。
【００６０】以上がＣＰＵ１またはローカルバスマスタ
２１からのＬ２Ｓバッファ１５とＬ２Ｓコントロール部
１２に関連したリードライトリクエストに対する処理で
ある。次に、上記以外のＬ２Ｓバッファ１５の各段のス
テータスの変化の仕方、また変化時のＬ２Ｓコントロー
ル部１２の制御について説明する。
２１からのＬ２Ｓバッファ１５とＬ２Ｓコントロール部
１２に関連したリードライトリクエストに対する処理で
ある。次に、上記以外のＬ２Ｓバッファ１５の各段のス
テータスの変化の仕方、また変化時のＬ２Ｓコントロー
ル部１２の制御について説明する。
【００６１】（４） Ｌ２Ｓバッファ１５のステータス
は各段に格納されるアドレスに対応したラインのステー
タスを示すフラグとして、各段のラインが有効であるか
無効であるかを示すＶＡＬＩＤフラグと、各段のライン
がメインメモリ６に対して更新されているか共有してい
るかを示すＤＩＲＴＹフラグと、Ｌ２Ｓバッファ１５に
存在している間にアクセスされた回数を記憶するアクセ
スカウンタとから構成される。
は各段に格納されるアドレスに対応したラインのステー
タスを示すフラグとして、各段のラインが有効であるか
無効であるかを示すＶＡＬＩＤフラグと、各段のライン
がメインメモリ６に対して更新されているか共有してい
るかを示すＤＩＲＴＹフラグと、Ｌ２Ｓバッファ１５に
存在している間にアクセスされた回数を記憶するアクセ
スカウンタとから構成される。
【００６２】前述のとおり、Ｌ２Ｓバッファ１５の内部
バッファ構造はＮ段のＦＩＦＯ類似形式である。従っ
て、最も最近アクセスされたかまたは入力されたライン
が第１段に格納され、最も長くＬ２Ｓバッファ１５の内
部に存在しているラインが第Ｎ段に格納されている。Ｌ
２Ｓバッファ１５はＣＰＵ１からのライトに対してメイ
ンメモリ６に対してライトバックをサポートしている。
従ってＬ２Ｓバッファ１５内部においてＤＩＲＴＹフラ
グが更新を示している状態のラインが格納可能である。
ただし、Ｌ２Ｓバッファ１５は有限であるので、Ｌ２Ｓ
バッファ１５内部に格納されているラインのＤＩＲＴＹ
フラグが全て更新を示しているような場合、新たにＬ２
Ｓキャッシャブルエリアに属するラインを格納する場
合、一旦、既に格納されている更新ラインのメインメモ
リへのライトバック処理が必要になる。従って、この場
合は余計な処理時間が必要になるため、Ｌ２Ｓコントロ
ール部１２はメインメモリコントロール部１０にメモリ
バス５とメインメモリライトバッフア１７の状態を常に
確認し、空きがある場合はＬ２Ｓバッファ１５内部のス
テータスのＶＡＬＩＤフラグが有効でかつＤＩＲＴＹフ
ラグが更新を示している段の中から第Ｎ段にに近い方の
段から順にメインメモリ６へのライトバック処理を他の
メモリアクセスに弊害を与えない範囲で実行し、メイン
メモリ６へのライトバック終了後ライトバックした段の
ラインのステータスのＶＡＬＩＤフラグを共有にセット
し直す処理を実施し、Ｌ２Ｓバッファ１５内部のＤＩＲ
ＴＹフラグが更新のラインを削減する。この流れを示し
たのが図２０である。
バッファ構造はＮ段のＦＩＦＯ類似形式である。従っ
て、最も最近アクセスされたかまたは入力されたライン
が第１段に格納され、最も長くＬ２Ｓバッファ１５の内
部に存在しているラインが第Ｎ段に格納されている。Ｌ
２Ｓバッファ１５はＣＰＵ１からのライトに対してメイ
ンメモリ６に対してライトバックをサポートしている。
従ってＬ２Ｓバッファ１５内部においてＤＩＲＴＹフラ
グが更新を示している状態のラインが格納可能である。
ただし、Ｌ２Ｓバッファ１５は有限であるので、Ｌ２Ｓ
バッファ１５内部に格納されているラインのＤＩＲＴＹ
フラグが全て更新を示しているような場合、新たにＬ２
Ｓキャッシャブルエリアに属するラインを格納する場
合、一旦、既に格納されている更新ラインのメインメモ
リへのライトバック処理が必要になる。従って、この場
合は余計な処理時間が必要になるため、Ｌ２Ｓコントロ
ール部１２はメインメモリコントロール部１０にメモリ
バス５とメインメモリライトバッフア１７の状態を常に
確認し、空きがある場合はＬ２Ｓバッファ１５内部のス
テータスのＶＡＬＩＤフラグが有効でかつＤＩＲＴＹフ
ラグが更新を示している段の中から第Ｎ段にに近い方の
段から順にメインメモリ６へのライトバック処理を他の
メモリアクセスに弊害を与えない範囲で実行し、メイン
メモリ６へのライトバック終了後ライトバックした段の
ラインのステータスのＶＡＬＩＤフラグを共有にセット
し直す処理を実施し、Ｌ２Ｓバッファ１５内部のＤＩＲ
ＴＹフラグが更新のラインを削減する。この流れを示し
たのが図２０である。
【００６３】また、Ｌ２Ｓバッファ１５内部のＬ２Ｓア
クセスカウンタ第１段１３１Ｂ〜Ｌ２Ｓアドレスカウン
タ第Ｎ段（１３１＋Ｎ）Ｂまでのうちカウンタ値がいっ
ぱいになった段に対してはＬ２キャッシュ２００に現在
格納されているラインの下位アドレスのインデクスが等
しいＳＤフラグをチェックした結果がＬ２Ｓキャッシャ
ブルエリアに属するラインである場合、そのままＬ２Ｓ
バッファ１５内部に保持し、ＳＤフラグがＬ２Ｓキャッ
シャブルエリアでないことを示している場合でかつ、そ
のラインのＬ２ステータスのＤＩＲＴＹフラグが更新を
示していない場合、ホストバス８がアイドルの時、シス
テムコントローラ７はホストバス権を獲得した後Ｌ２Ｓ
バッファ１５に格納されたラインのアドレスのアドレス
上位ＡＤ−１とアドレス下位ＡＤ−２とデータとＡＤ−
３とをホストバス８に出力しＬ２キャッシュ２００のＬ
２−ＴＡＧＲＡＭ２のアドレス下位ＡＤ−２のインデク
スで示されるアドレスにタグアドレスＡＤ−１を格納
し、Ｌ２−データＳＲＡＭ３の、アドレス下位ＡＤ−２
で示されるインデクスのアドレスにラインのデータを格
納し、ステータスをＬ２ステータス１６のアドレス下位
ＡＤ−２で示されるインデクスアドレスに格納し、Ｌ２
キャッシュ２００に格納したラインは、Ｌ２Ｓバッファ
１５に重複しないようにＬ２Ｓバッファ１５から出力し
た段を消去し、内部シフトし、Ｌ２Ｓバッファ１５の有
効的な活用をする。この流れを示したのが図１８であ
る。
クセスカウンタ第１段１３１Ｂ〜Ｌ２Ｓアドレスカウン
タ第Ｎ段（１３１＋Ｎ）Ｂまでのうちカウンタ値がいっ
ぱいになった段に対してはＬ２キャッシュ２００に現在
格納されているラインの下位アドレスのインデクスが等
しいＳＤフラグをチェックした結果がＬ２Ｓキャッシャ
ブルエリアに属するラインである場合、そのままＬ２Ｓ
バッファ１５内部に保持し、ＳＤフラグがＬ２Ｓキャッ
シャブルエリアでないことを示している場合でかつ、そ
のラインのＬ２ステータスのＤＩＲＴＹフラグが更新を
示していない場合、ホストバス８がアイドルの時、シス
テムコントローラ７はホストバス権を獲得した後Ｌ２Ｓ
バッファ１５に格納されたラインのアドレスのアドレス
上位ＡＤ−１とアドレス下位ＡＤ−２とデータとＡＤ−
３とをホストバス８に出力しＬ２キャッシュ２００のＬ
２−ＴＡＧＲＡＭ２のアドレス下位ＡＤ−２のインデク
スで示されるアドレスにタグアドレスＡＤ−１を格納
し、Ｌ２−データＳＲＡＭ３の、アドレス下位ＡＤ−２
で示されるインデクスのアドレスにラインのデータを格
納し、ステータスをＬ２ステータス１６のアドレス下位
ＡＤ−２で示されるインデクスアドレスに格納し、Ｌ２
キャッシュ２００に格納したラインは、Ｌ２Ｓバッファ
１５に重複しないようにＬ２Ｓバッファ１５から出力し
た段を消去し、内部シフトし、Ｌ２Ｓバッファ１５の有
効的な活用をする。この流れを示したのが図１８であ
る。
【００６４】この時、Ｌ２キャッシュ２００にラインを
戻す時、そのラインのＤＩＲＴＹフラグが更新であった
場合、メインメモリコントロール部１０からメインメモ
リライトバッフア１７の状態を確認し、空きがある場合
はメインメモリ６に対してライトバック処理を同時に実
施しライトバック処理後、Ｌ２ステータス１６のＤＩＲ
ＴＹフラグを更新から共有にセットする。この流れを示
したのが図１９である。
戻す時、そのラインのＤＩＲＴＹフラグが更新であった
場合、メインメモリコントロール部１０からメインメモ
リライトバッフア１７の状態を確認し、空きがある場合
はメインメモリ６に対してライトバック処理を同時に実
施しライトバック処理後、Ｌ２ステータス１６のＤＩＲ
ＴＹフラグを更新から共有にセットする。この流れを示
したのが図１９である。
【００６５】（５） 次に、システム動作中にユーザが
Ｌ２Ｓキャッシャブルエリアを切り替えたい場合は、Ｌ
２Ｓコントロール部１２は、下記の制御を実施する。
Ｌ２Ｓキャッシャブルエリアを切り替えたい場合は、Ｌ
２Ｓコントロール部１２は、下記の制御を実施する。
【００６６】まず、ＣＰＵ１またはローカルバスマスタ
２１からのメインメモリ６に対するメモリリクエストを
一旦中断する。そして、Ｌ２Ｓバッファ１５はＬ２キャ
ッシュ２００とは基本的に独立に動作可能であるため、
Ｌ２Ｓバッファ１５内のＶＡＬＩＤフラグが有効でかつ
ＤＩＲＴＹフラグが更新を示しているラインが存在して
いる段のすべてのラインをメインメモリ６へ書き戻すこ
とで、Ｌ２Ｓバッファ１５の内部におけるメインメモリ
６に対するＤＩＲＴＹフラグが更新を示しているライン
が存在しなくなる。そしてＬ２ステータス１６を初期化
する。この時点でＬ２Ｓバッファ１５をフラッシュする
ことにより、新たにユーザの設定するＬ２Ｓキャッシャ
ブルエリア対応に切り替えが可能になり、中断していた
ＣＰＵ１またはローカルバスマスタ２１からのメモリリ
クエストを開始することで、ユーザは、Ｌ２キャッシュ
２００をフラッシュすることなくシステム動作中にＬ２
Ｓキャッシャブルエリアを切り替えることが可能にな
る。
２１からのメインメモリ６に対するメモリリクエストを
一旦中断する。そして、Ｌ２Ｓバッファ１５はＬ２キャ
ッシュ２００とは基本的に独立に動作可能であるため、
Ｌ２Ｓバッファ１５内のＶＡＬＩＤフラグが有効でかつ
ＤＩＲＴＹフラグが更新を示しているラインが存在して
いる段のすべてのラインをメインメモリ６へ書き戻すこ
とで、Ｌ２Ｓバッファ１５の内部におけるメインメモリ
６に対するＤＩＲＴＹフラグが更新を示しているライン
が存在しなくなる。そしてＬ２ステータス１６を初期化
する。この時点でＬ２Ｓバッファ１５をフラッシュする
ことにより、新たにユーザの設定するＬ２Ｓキャッシャ
ブルエリア対応に切り替えが可能になり、中断していた
ＣＰＵ１またはローカルバスマスタ２１からのメモリリ
クエストを開始することで、ユーザは、Ｌ２キャッシュ
２００をフラッシュすることなくシステム動作中にＬ２
Ｓキャッシャブルエリアを切り替えることが可能にな
る。
【００６７】
【発明の効果】以上説明したように、本発明のダイレク
トマップライトバック方式を採用したＬ２キャッシュメ
モリシステムは、高負荷のマルチタスク処理を実施する
場合、ユーザが設定した特定メモリエリア（Ｌ２Ｓキャ
ッシャブルエリア）アクセスに対しては、Ｌ２キャッシ
ュミスした場合でも、Ｌ２キャッシュと同等に近い（メ
インメモリよりも高速な）アクセスが可能な補助バッフ
ァ（Ｌ２Ｓアドレス・ステータス・データバッファ）に
Ｌ２Ｓキャッシャブルエリアに属するラインを一時的に
格納してメモリリクエストに対応することにより、他の
Ｌ２キャッシャブルエリアよりも高速処理が可能になる
という効果がある。
トマップライトバック方式を採用したＬ２キャッシュメ
モリシステムは、高負荷のマルチタスク処理を実施する
場合、ユーザが設定した特定メモリエリア（Ｌ２Ｓキャ
ッシャブルエリア）アクセスに対しては、Ｌ２キャッシ
ュミスした場合でも、Ｌ２キャッシュと同等に近い（メ
インメモリよりも高速な）アクセスが可能な補助バッフ
ァ（Ｌ２Ｓアドレス・ステータス・データバッファ）に
Ｌ２Ｓキャッシャブルエリアに属するラインを一時的に
格納してメモリリクエストに対応することにより、他の
Ｌ２キャッシャブルエリアよりも高速処理が可能になる
という効果がある。
【００６８】また、Ｌ２Ｓアドレス・ステータス・デー
タバッファはＬ２Ｓキャッシャブルエリアに対するライ
トバックをサポートし、メインメモリとＬ２キャッシュ
の状態を把握して、他のメモリの制御に負担を与えたり
Ｌ２Ｓキャッシャブルエリア以外のＬ２キャッシャブル
エリアに弊害を与えることなく、Ｌ２Ｓアドレス・ステ
ータス・データバッファ内部からＬ２キャッシュへの書
き戻しやメインメモリへのライトバックを実施し、効率
よいＬ２キャッシュメモリシステムの運用とＬ２Ｓアド
レス・ステータス・データバッファの制御をすることに
より、メモリアクセス性能の向上に貢献することができ
るという効果がある。
タバッファはＬ２Ｓキャッシャブルエリアに対するライ
トバックをサポートし、メインメモリとＬ２キャッシュ
の状態を把握して、他のメモリの制御に負担を与えたり
Ｌ２Ｓキャッシャブルエリア以外のＬ２キャッシャブル
エリアに弊害を与えることなく、Ｌ２Ｓアドレス・ステ
ータス・データバッファ内部からＬ２キャッシュへの書
き戻しやメインメモリへのライトバックを実施し、効率
よいＬ２キャッシュメモリシステムの運用とＬ２Ｓアド
レス・ステータス・データバッファの制御をすることに
より、メモリアクセス性能の向上に貢献することができ
るという効果がある。
【００６９】更に、Ｌ２Ｓアドレス・ステータス・デー
タバッファはＬ２Ｓキャッシュとは基本的に独立に動作
が可能であるため、Ｌ２Ｓアドレス・ステータス・デー
タバッファ内部のＶＡＬＩＤフラグが有効でかつＤＩＲ
ＴＹフラグが更新を示しているラインのみをメモリメモ
リに書き戻すという最小限のペナルティを払うことによ
り、システム動作中にＬ２キャッシュとメインメモリに
対してデータのコーヒレンシを保証し、かつ、Ｌ２キャ
ッシュをフラッシュすることなくユーザの設定する特定
メモリエリアを変更することが可能になるため、操作性
を向上することが可能になるという効果がある。
タバッファはＬ２Ｓキャッシュとは基本的に独立に動作
が可能であるため、Ｌ２Ｓアドレス・ステータス・デー
タバッファ内部のＶＡＬＩＤフラグが有効でかつＤＩＲ
ＴＹフラグが更新を示しているラインのみをメモリメモ
リに書き戻すという最小限のペナルティを払うことによ
り、システム動作中にＬ２キャッシュとメインメモリに
対してデータのコーヒレンシを保証し、かつ、Ｌ２キャ
ッシュをフラッシュすることなくユーザの設定する特定
メモリエリアを変更することが可能になるため、操作性
を向上することが可能になるという効果がある。
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１の実施形態のメモリマップ図である。
【図３】図１の実施形態のアドレスを示す関連図であ
る。
る。
【図４】図１の実施形態のＬ２ＳバッファのＬ２Ｓアド
レス・ステータス部の構成を示すブロック図である。
レス・ステータス部の構成を示すブロック図である。
【図５】図１の実施形態のＬ２ＳバッファのＬ２Ｓデー
タ部の構成を示すブロック図である。
タ部の構成を示すブロック図である。
【図６】図１の実施形態の第一の状態における信号の流
れを示す関連図である。
れを示す関連図である。
【図７】図１の実施形態の第二の状態における信号の流
れを示す関連図である。
れを示す関連図である。
【図８】図１の実施形態の第三の状態における信号の流
れを示す関連図である。
れを示す関連図である。
【図９】図１の実施形態の第四の状態における信号の流
れを示す関連図である。
れを示す関連図である。
【図１０】図１の実施形態の第五の状態における信号の
流れを示す関連図である。
流れを示す関連図である。
【図１１】図１の実施形態の第六の状態における信号の
流れを示す関連図である。
流れを示す関連図である。
【図１２】図１の実施形態の第七の状態における信号の
流れを示す関連図である。
流れを示す関連図である。
【図１３】図１の実施形態の第八の状態における信号の
流れを示す関連図である。
流れを示す関連図である。
【図１４】図１の実施形態の第九の状態における信号の
流れを示す関連図である。
流れを示す関連図である。
【図１５】図１の実施形態の第十の状態における信号の
流れを示す関連図である。
流れを示す関連図である。
【図１６】図１の実施形態の第十一の状態における信号
の流れを示す関連図である。
の流れを示す関連図である。
【図１７】図１の実施形態の第十二の状態における信号
の流れを示す関連図である。
の流れを示す関連図である。
【図１８】図１の実施形態の第十三の状態における信号
の流れを示す関連図である。
の流れを示す関連図である。
【図１９】図１の実施形態の第十四の状態における信号
の流れを示す関連図である。
の流れを示す関連図である。
【図２０】図１の実施形態の第十五の状態における信号
の流れを示す関連図である。
の流れを示す関連図である。
【図２１】従来のキャッシュメモリ装置の一例を示すブ
ロック図である。
ロック図である。
【図２２】ダイレクトマップ方式のキャッシュシステム
のアドレスを示す模式図である。
のアドレスを示す模式図である。
１・３１ ＣＰＵ ２ Ｌ２ＴＡＧＲＡＭ ３ Ｌ２データＳＲＡＭ ５ メモリバス ６・３６ メインメモリ ７ システムコントローラ ８・３４ ホストバス １０ メインメモリコントロール部 １１ Ｌ２コントロール部 １２ Ｌ２Ｓコントロール部 １３ Ｌ２Ｓアドレス・ステータス部 １４ Ｌ２Ｓデータ部 １５ Ｌ２Ｓバッファ １６ Ｌ２ステータス １７ メインメモリライトバッファ ２０・３７ ローカルバス ２１・３８ ローカルバスマスタ ３２・１００ Ｌ１−キャッシュ ３３・２００ Ｌ２−キャッシュ ３５ システムコントローラ ４１ アドレス ４２ タグ ４３ インデックス ５００ Ｌ２Ｓアドレス入力バッファ ５０１ Ｌ２Ｓアドレス出力バッファ５０２・５０４ Ｌ２Ｓデータ入力バッファ ５０３ Ｌ２Ｓデータ出力バッファ
Claims (4)
- 【請求項１】 ＣＰＵに内蔵される１次レベルキャッシ
ュメモリと、メインメモリのアドレスとデータとの一部
を格納し前記メインメモリよりも高速にリードライト動
作を行うことが可能なダイレクトマップライトバック方
式の２次レベルキャッシュメモリと、前記メインメモリ
を接続し前記メインメモリおよび前記２次レベルキャッ
シュメモリを制御するシステムコントローラとを備える
２次レベルキャッシュメモリシステムであって、 ユーザが頻繁に使用するかまたは可能な限りの高速な処
理を希望する前記メインメモリの特定領域に対し、前記
２次レベルキャッシュメモリのリプレースメントによっ
て前記２次レベルキャッシュメモリから追い出されたア
ドレスおよびデータと前記アドレスの前記２次レベルキ
ャッシュメモリにおけるステータスとの組の複数組を格
納するＬ２Ｓアドレス・ステータス・データバッファを
前記システムコントローラ内に設けることを特徴とする
２次レベルキャッシュメモリシステム。 - 【請求項２】 前記ＣＰＵまたは前記システムコントロ
ーラにローカルバスを介して接続されるローカルバスマ
スタから前記メインメモリに対するリクエストの結果と
して前記２次レベルキャッシュメモリにおいてキャッシ
ュミスが発生したとき、前記Ｌ２Ｓアドレス・ステータ
ス・データバッファから前記ローカルバスマスタに対し
てデータを転送することを特徴とする請求項１記載の２
次レベルキャッシュメモリシステム。 - 【請求項３】 前記２次レベルキャッシュメモリに対し
てアドレスとデータをエントリするとき、エントリする
アドレスが前記特定領域であるＬ２Ｓキャッシャブルエ
リアに属するか否かを示すフラグを用いて前記Ｌ２Ｓア
ドレス・ステータス・データバッファと前記２次レベル
キャッシュメモリとを制御することを特徴とする請求項
１または請求項２記載の２次レベルキャッシュメモリシ
ステム。 - 【請求項４】 前記Ｌ２Ｓアドレス・ステータス・デー
タバッファからリクエストされたアドレスに対応するデ
ータを転送したことを記録する複数組のアクセスカウン
タを前記Ｌ２Ｓアドレス・ステータス・データバッファ
の各組に設け、 前記Ｌ２Ｓアドレス・ステータス・デ
ータバッファの内部に格納しているアドレスおよびデー
タに対する前記ＣＰＵまたは前記システムコントローラ
にローカルバスを介して接続されるローカルバスマスタ
からのリクエストに対して、前記Ｌ２Ｓアドレス・ステ
ータス・データバッファからリクエストされたアドレス
に対応するデータを転送するとき、前記アクセスカウン
タを用いて前記Ｌ２Ｓアドレス・ステータス・データバ
ッファの内部の制御と前記２次レベルキャッシュメモリ
の制御と前記メインメモリの制御とを行うことを特徴と
する請求項１または請求項２または請求項３記載の２次
レベルキャッシュメモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227227A JP3068469B2 (ja) | 1996-08-28 | 1996-08-28 | ２次レベルキャッシュメモリシステム |
| US08/919,194 US6256708B1 (en) | 1996-08-28 | 1997-08-28 | Auxiliary buffer for direct map cache |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227227A JP3068469B2 (ja) | 1996-08-28 | 1996-08-28 | ２次レベルキャッシュメモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307752A JPH10307752A (ja) | 1998-11-17 |
| JP3068469B2 true JP3068469B2 (ja) | 2000-07-24 |
Family
ID=16857504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227227A Expired - Fee Related JP3068469B2 (ja) | 1996-08-28 | 1996-08-28 | ２次レベルキャッシュメモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6256708B1 (ja) |
| JP (1) | JP3068469B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002055879A (ja) * | 2000-08-11 | 2002-02-20 | Univ Hiroshima | マルチポートキャッシュメモリ |
| KR100395768B1 (ko) * | 2001-06-16 | 2003-08-21 | 삼성전자주식회사 | 멀티 레벨 캐쉬 시스템 |
| TW569219B (en) * | 2002-09-30 | 2004-01-01 | Via Tech Inc | Architecture and method for updating cache data |
| US7546418B2 (en) * | 2003-08-20 | 2009-06-09 | Dell Products L.P. | System and method for managing power consumption and data integrity in a computer system |
| US7464181B2 (en) * | 2003-09-11 | 2008-12-09 | International Business Machines Corporation | Method for caching lookups based upon TCP traffic flow characteristics |
| GB2411019B (en) * | 2004-02-16 | 2007-03-07 | Advanced Risc Mach Ltd | Data accesses in data processing |
| JP2012194742A (ja) * | 2011-03-16 | 2012-10-11 | Nec Engineering Ltd | リプレースメントデータメモリ装置、中央演算装置及びリプレースメントデータ処理方法 |
| CN102646071B (zh) * | 2012-02-17 | 2014-07-30 | 中国科学院微电子研究所 | 单周期执行高速缓存写命中操作的装置及方法 |
| JP5791133B2 (ja) * | 2014-08-13 | 2015-10-07 | Ｎｅｃエンジニアリング株式会社 | リプレースメントデータメモリ装置、中央演算装置及びリプレースメントデータ処理用プログラム |
| US10296458B2 (en) * | 2017-05-31 | 2019-05-21 | Dell Products L.P. | Multi-level cache system in a software application |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0625984B2 (ja) * | 1990-02-20 | 1994-04-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | マルチプロセツサ・システム |
| EP0449540B1 (en) | 1990-03-27 | 2000-05-17 | Digital Equipment Corporation | Memory system and method with prefetch buffer |
| JPH04288644A (ja) | 1991-01-21 | 1992-10-13 | Oki Electric Ind Co Ltd | キャッシュメモリ制御方法 |
| GB2256512B (en) * | 1991-06-04 | 1995-03-15 | Intel Corp | Second level cache controller unit and system |
| JPH0573415A (ja) | 1991-09-17 | 1993-03-26 | Oki Electric Ind Co Ltd | 階層化キヤツシユ方式 |
| GB2264577B (en) | 1992-02-27 | 1995-06-14 | Hewlett Packard Co | Cache memory system |
| JPH05257807A (ja) | 1992-03-13 | 1993-10-08 | Sumitomo Electric Ind Ltd | キャッシュメモリ制御装置 |
| US5381539A (en) * | 1992-06-04 | 1995-01-10 | Emc Corporation | System and method for dynamically controlling cache management |
| US5465342A (en) * | 1992-12-22 | 1995-11-07 | International Business Machines Corporation | Dynamically adaptive set associativity for cache memories |
| US5640531A (en) * | 1993-06-22 | 1997-06-17 | Unisys Corporation | Enhanced computer operational system using auxiliary mini-cache for enhancement to general cache |
| US5603004A (en) | 1994-02-14 | 1997-02-11 | Hewlett-Packard Company | Method for decreasing time penalty resulting from a cache miss in a multi-level cache system |
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| US5561779A (en) * | 1994-05-04 | 1996-10-01 | Compaq Computer Corporation | Processor board having a second level writeback cache system and a third level writethrough cache system which stores exclusive state information for use in a multiprocessor computer system |
| US5829027A (en) * | 1994-05-04 | 1998-10-27 | Compaq Computer Corporation | Removable processor board having first, second and third level cache system for use in a multiprocessor computer system |
| US5490113A (en) * | 1994-06-15 | 1996-02-06 | Digital Equipment Corporation | Memory stream buffer |
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| US5752261A (en) * | 1996-11-07 | 1998-05-12 | Ncr Corporation | Method and apparatus for detecting thrashing in a cache memory |
-
1996
- 1996-08-28 JP JP8227227A patent/JP3068469B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-28 US US08/919,194 patent/US6256708B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10307752A (ja) | 1998-11-17 |
| US6256708B1 (en) | 2001-07-03 |
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