JP3068469B2 - 2次レベルキャッシュメモリシステム - Google Patents
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Description
テムのキャッシュメモリシステムに関し、特に、高速か
つ効率的に動作する2次レベルキャッシュメモリを有す
る2次レベルキャッシュメモリシステムに関する。
メモリシステム(2次レベルキャッシュシステム;L2
キャッシュシステム)の一例を示すブロック図である。
ムは、図21に示すように、1次レベルキャッシュ(L
1キャッシュ)32を内蔵しているCPU(中央演算処
理装置)31を接続しているホストバス34に、ダイレ
クトマップ方式の2次レベルキャッシュ(L2キャッシ
ュ)33とメインメモリ(主記憶装置)36をコントー
ロールする2次レベルシステムコトローラ(システムコ
トローラ)35が接続されており、メインメモリ36
は、システムコトローラ35に接続されている。また、
システムコトローラ35は、ローカルバス37を介して
ローカルバスマスタ38を接続している。
されているため、L2キャッシュ33よりも高速処理が
可能である。L2キャッシュ33は、メインメモリ36
よりも高速処理が可能である。ホストバス34は、アド
レス・データ・ステータス等を転送するバスである。
は、L1キャッシュ32よりも容量を大きくとることに
より、L1キャッシュ32に格納されていないメインメ
モリ36のデータの一部を格納して性能を向上させる役
割を持っている。
ムは、図22に示すように、メインメモリとキャッシュ
の間のデータの授受の単位を1ライン(プロック)と
し、物理的にメインメモリとキャッシュをライン単位に
分割して制御する。ラインのアドレス41は、タグ(Di
rectry:アドレス上位部分)42とインデックス(アド
レス下位部分)43に分割される。ダイレクトマップ方
式のキャッシュシステムは、1ウェイセットアソシエイ
ティブ方式のキャッシュシステムであり、タグとインデ
ックスが1対1に対応する構成を持つため、キャッシュ
に格納するラインのアドレスは、インデックスに基づい
て、対応するアドレスのタグをTAGRAMに格納し、
データは、データ格納用メモリのインデックスに対応し
たアドレスに格納する。そして、メモリリクエストされ
たアドレスのタグとキャッシュのTAGRAMに格納さ
れたタグが比較され、メモリリクエストされたアドレス
のタグとキャッシュのタグとが等しく、かつそのアドレ
スのラインが有効であるか否かを示すVALIDフラグ
が有効であった場合は、メモリリクエストされたライン
はキャッシュヒットとなる。そうでない場合はキャッシ
ュミスとなる。
2キャッシュシステムでは、同一の下位アドレス、すな
わち同一のインデックスを有する2組のラインを同時に
L2キャッシュに格納することは不可能である。
もいう)のL2キャッシュシステムは、メモリライトリ
クエストの結果L2キャッシュヒットした場合は、メイ
ンメモリへのライトは実行せず、L2キャッシュに対し
てのみライトを行う。またL2キャッシュのライトミス
をした場合は、下記の2通りの方法がある。
のときと同様に、L2キャッシュミスであってもL2キ
ャッシュのラインのリプレースメントを実行する。
イトリクエストの結果がL2キャッシュミスの場合、L
2キャッシュのリプレースメントは実施せず、メインメ
モリに対するライトのみを実行する。
キャッシュシステムは、メモリリクエストの結果がL2
キャッシュミスの場合は、nowrite allocate方式を前提
として取扱う。ライトバック方式のL2キャッシュシス
テムの場合、メモリライトリクエストの結果がL2キャ
ッシュヒットしたとき、L2キャッシュに対してのみラ
イトを実行するため、L2キャッシュに格納されてるラ
インのデータがメインメモリに対して一時的に更新さ
れ、メインメモリに格納されてるラインとの間にデータ
の不一致が発生する。このL2キャッシュに格納されて
るラインのデータがメインメモリに対して更新されたこ
とをDIRTYフラグを用いて記録し、メインメモリと
のデータのコーヒレンシを保証する制御が必要である。
この制御は、メモリリードリクエストの結果、L2キャ
ッシュミスによりL2キャッシュのリプレースメントが
実施されるとき、L2キャッシュから吐き出されるライ
ンのVALIDフラグが有効を示し、かつDIRTYフ
ラグが更新を示している場合に、そのラインを一旦メイ
ンメモリにライトバックすることによってデータのコー
ヒレンシを保証することが可能である。ライトバックの
後、リードリクエストしたラインをL2キャッシュに格
納する。
シュシステムは、上述の他に、L2キャッシュとメイン
メモリの関係において、L2キャッシャブルエリアやノ
ンキャッシャブルエリアやライトスルーエリアやライト
バックエリア等の設定が可能である。しかし、ダイレク
トマップ方式のキャッシュシステムにおいて、特定のメ
モリエリア(以下L2Sキャッシャブルエリアという)
をL2キャッシュにできるかぎり保存するための仕組は
ない。
のキャッシュシステムを改良して、例えば2ウェイのう
ちの1ウェイをL2Sキャッシャブルエリア専用として
割り当てて制御する方法は存在するが、この方法の場合
は、システム構成が複雑になり、費用もダイレクトマッ
プ方式と比較して高くなるため、低コストでメモリ性能
を向上させることは難しい。従って一般には、メモリシ
ステム構成を低コストで実現できるダイレクトマップ方
式のL2キャッシュシステムがパーソナルコンピュータ
のL2キャッシュとして広く普及している。
「特開平5−73415号公報」においては、CPUの
内部の1次レベルキャッシュ(L1キャッシュ)と外部
のL2キャッシュに格納されるラインが重複する事を削
減する目的のための手段が開示されている。この手段
は、L2キャッシュの容量がL1キャッシュの容量より
も少ないとき、CPUが要求するアドレスに対応するラ
インがL1キャッシュに存在しないがL2キャッシュに
存在する場合、L2キャッシュに存在しているラインと
L1キャッシュに存在しているラインとを相互に交換す
る手段を使用することにより、L1キャッシュおよびL
Sキャッシュの有効利用を実現している。
では、L1キャッシュリードミスし、さらにL2キャッ
シュリードミスした場合のメインメモリからのリードの
処理速度の向上手段が開示されている。
L1キャッシュとL2キャッシュが同時にリードミスし
た場合、メインメモリからのリードデータをL1キャッ
シュおよびL2キャッシュに単純に重複格納するのでは
なく、L1キャッシュモニタを採用することにより、L
1キャッシュの内部の状態によって、例えばL1キャッ
シュにインヴァリッド(INVALID)なキャッシュ
ラインが存在しないケースなどは、L2キャッシュにの
みメインメモリからのキャッシュラインを格納し、L1
キャッシュには格納しないなどの処理を行うことで、L
1キャッシュおよびLSキャッシュの有効利用と、L1
キャッシュとL2キャッシュの同時リードミスを削減す
る手段が開示されている。
の技術の第一の問題は、ダイレクトマップ方式のL2キ
ャッシュシステムでは、例えばマルチタスク処理等で、
TAGRAMに格納される同じインデックスである下位
アドレスをもったAラインとBラインが頻繁にCPUか
らリードアクセスされるとき、AラインとBラインの両
方を同時にL2キャッシュに格納することが不可能であ
るため、AラインとBラインを交互にアクセスする度に
キャシュラインフィルが行われてしまうことである。従
って、このときのアクセスは、L2キャッシュアクセス
ではなく、メインメモリリードサイクルに変換されてし
まい、AラインおよびBラインはキャッシャブルエリア
に属するラインであるが処理速度が遅くなってしまう。
は、システム起動中にユーザができる限りL2キャッシ
ュアクセスしたいエリア(L2Sキャッシャブルエリ
ア)があり、システムが動作中に現在のキャッシャブル
エリアの範囲に別のキャッシャブルエリアの追加または
削除を実施する場合には、L2キャッシュ全てをフラッ
シュしなければならないことである。また、ダイレクト
マップ方式のL2キャッシュシステムでは、L2キャッ
シャブルエリアが複数に分割してL2キャッシュマップ
を構成している場合、特定のエリアだけを優先させてL
2キャッシュに格納しておくことはできない。
採用するL2キャッシュシステムの制限事項「TAGR
AMのアドレス、すなわちL2キャッシュラインの下位
アドレスについて、同一の下位アドレスを持った2組の
ラインをL2キャッシュに格納することは不可能であ
る。」に対して、可能な限りコストを抑制いしてその制
限から生じる上述の欠点を緩和し、高速処理化を実現す
ることである。
負荷のマルチタスク処理をさせる場合、ユーザが設定し
た特定メモリエリア(L2Sキャッシャブルエリア)ア
クセスに対しては、L2キャッシュリードミスした場合
でも、L2キャッシュと同等に近い(メインメモリより
も高速な)アクセスが可能な補助バッファ(L2Sアド
レス・ステータス・データバッファ)にL2Sキャッシ
ャブルエリアに属するラインを格納することにより、他
のL2キャッシャブルエリアよりも高速処理を可能にす
ることである。
ス・データバッファがL2キャッシュよりも容量が少な
くても、L2Sアドレス・ステータス・データバッファ
内部の制御を工夫することにより、L2キャッシュとL
2Sアドレス・ステータス・データバッファの有効利用
を可能にし、低コストでメモリ性能を向上させることを
可能にすることである。
ッシュメモリシステムは、CPUに内蔵されるL1キャ
ッシュと、メインメモリのアドレスとデータとの一部を
格納し、前記メインメモリよりも高速にリードライト動
作を行うことが可能なダイレクトマップライトバック対
応のL2キャッシュと、前記メインメモリを接続し前記
メインメモリおよび前記L2キャッシュを制御するシス
テムコントローラとを備える2次レベルキャッシュメモ
リシステムにおいて、ユーザが頻繁に使用するかまたは
可能な限りの高速な処理を希望する前記メインメモリの
特定領域に対し、L2キャッシュのリプレースメントに
よって前記L2キャッシュから追い出されたアドレスお
よびデータと前記L2キャッシュにおけるステータスと
の組の複数組を格納するL2Sアドレス・ステータス・
データバッファを前記システムコントローラ内に設け、
さらに、前記CPUまたは前記システムコントローラに
ローカルバスを介して接続されるローカルバスマスタか
ら前記メインメモリに対するリクエストの結果として前
記L2キャッシュにおいてキャッシュミスが発生したと
き、前記L2Sアドレス・ステータス・データバッファ
から前記CPUまたは前記システムコントローラに対し
てデータを転送し、さらに、前記L2キャッシュに対し
てアドレスとデータをエントリするとき、エントリする
アドレスが前記特定領域であるL2Sキャッシャブルエ
リアに属するか否かを示すSDフラグを用いて前記L2
Sアドレス・ステータス・データバッファと前記L2キ
ャッシュとを制御し、さらに、前記L2Sアドレス・ス
テータス・データバッファの内部に格納しているアドレ
スおよびデータに対する前記CPUまたは前記ローカル
バスマスタからのリクエストに対して、前記L2Sアド
レス・ステータス・データバッファからリクエストされ
たアドレスに対応するデータを転送するとき、前記L2
Sアドレス・ステータス・データバッファからリクエス
トされたアドレスに対応するデータを転送したことを記
録する複数組のアクセスカウンタをL2Sアドレス・ス
テータス・データバッファの各組に設け、前記アクセス
カウンタを用いて前記L2Sアドレス・ステータス・デ
ータバッファの内部の制御と前記L2キャッシュの制御
と前記メインメモリの制御とを行うようにしたものであ
る。
て図面を参照して説明する。
2Sキャッシュメモリシステム)の一実施形態を組込ん
だコンピュータのブロック図、図2は図1の実施形態の
メモリマップ図、図3は図1の実施形態のアドレスを示
すフォーマット図、図4は図1のL2SバッファのL2
Sアドレス・ステータス部を示すブロック図、図5は図
1のL2SバッファのL2Sデータ部を示すブロック
図、図6〜図20は図1の実施形態の各種の動作状態に
おける信号の流れを示す関連図である。
ュメモリシステムを組込んだコンピュータは、L1−キ
ャッシュ100を内部に有するCPU1と、L2−キャ
ッシュ200のアドレス部が各エントリに格納されるL
2−TAGRAM2と、L2−TAGRAM2に対応す
るデータが格納されるL2−データSRAM3と、シス
テムコントローラ7と、上記のすべてを接続するホスト
バス8と、システムコトンローラ7とメモリバス5を介
して接続されるメインメモリ6と、ローカルバス20を
介して接続されるローカルバスマスタとから構成されて
いる。
RAM2とL2−データSRAM3とから構成され、L
2−キャッシュ200の各エントリに対応したラインの
L2キャッシュにおけるステータスは、システムコトロ
ーラ7の内部にL2ステータス16として組み込まれて
いる。
キャッシャブルエリアに属するラインのアドレス部とス
テータス部とデータ部との組を複数組格納するためのL
2Sバッファ15と、通常のL2キャッシャブルエリア
に関する制御を実施するL2コントロール部11と、L
2Sキャッシャブルエリアに関する制御を実施するL2
Sコントロール部12と、メインメモリ6とメインメモ
リライトバッフア17とを制御するメインメモリコント
ロール部10と、その他の図示していない機能回路とか
ら構成されている。
形式を採用したN段のバッファであり、L2Sキャッシ
ャブルエリアのアドレス部とステータス部の組を複数組
格納するL2Sアドレス・ステータス部13と、このL
2Sアドレス・ステータス部13の格段のアドレスに対
応したメインメモリ6上のアドレスに格納されているデ
ータを格納するL2Sデータ部14とから構成されてい
る。
リ空間は、最大で4Gバイトであり、したがって、アド
レスは32ビットである。メモリマップはアドレス0h
〜FFFFFFFFh(hは16進数であることを示
す)となる。そして、システムの初期化時に、メモリ空
間の中でL2キャッシャブルエリアとしてアドレス0h
〜A、B〜C、D〜FFFFFFFFhまでが設定さ
れ、さらに、L2SキャッシャブルエリアとしてL2キ
ャッシャブルエリアのB〜Cのブロックの一部であるE
〜Fの領域が設定される。L2Sキャッシャブルエリア
はL2キャッシャブルエリアの一部であり、L2キャッ
シャブルエリアの1ライン長とL2Sキャッシャブルエ
リアの1ライン長とは同じ長さである。
ブロックに接続されるアドレスとの関係を図3を参照し
て説明する。
で扱うアドレスは32ビットであり、アドレス上位タグ
に相当するAD−1(AD31〜AD*)と、アドレス
下位インデクスに相当するAD−2(AD**〜AD0
5)と、L2Sキャッシュライン内アドレスAD−3
(AD04〜AD00)とに区分される。ここで、*=
**+1 である。
AM2に格納されるデータ(タグ)は、アドレス上位A
D−1であり、L2−TAGRAM2を索引するアドレ
ス(インデックス)は、アドレス下位AD−2である。
16を索引するアドレスは、アドレス下位AD−2であ
り、L2ステータス16に格納されるデータは、L2−
キャッシュ200に格納されているラインが有効である
か否かを示すVALIDフラグと、L2−キャッシュ2
00に格納されているラインがメインメモリ6に対して
更新されているか否かを示すDIRTYフラグと、L2
−キャッシュ200に格納されているラインがL2Sキ
ャッシャブルエリアに属するか否かを示すSDフラグと
から構成されている。
・ステータス部13に格納されるアドレスは、アドレス
上位AD−1およびアドレス下位AD−2である。
RAM3を索引するアドレスは、アドレス下位AD−2
である。
および図5を参照して説明する。
ステータス部13と、L2Sデータ部14とから構成さ
れている。
ータス部13は、インタフェースのラッチであるL2S
アドレス入力バッファ500と、L2Sアドレス出力バ
ッフア501と、実質的なアドレスバッファであるL2
Sアドレスバッファ第1段131A〜L2Sアドレスバ
ッファ第N段(131+N)Aと、これらに対応する比
較回路であるL2Sアドレス第1段コンペア部131D
〜L2Sアドレス第N段コンペア部(131+N)D
と、L2Sバッファ15の各段に格納したラインに対し
CPU1またはローカルバスマスタ21からのアクセス
を記録更新するL2Sアクセスカウンタ第1段131B
〜L2Sアクセスカウンタ第N段(131+N)Bと、
L2Sバッファ15に格納する各アドレスのステータス
であるVALIDフラグとDIRTYフラグを格納する
レジスタ第1段131C〜レジスタ第N段(131+
N)Cとから構成されている。
は、インタフェースのラッチであるL2Sデータ入力バ
ッファ502および504と、L2Sデータ出力バッフ
ア503と、L2Sアドレスバッファ第1段131〜L
2Sアドレスバッファ第N段(131+N)に対応する
データを格納するL2Sデータバッファ第1段141〜
L2Sデータバッファ第N段(141+N)とから構成
されている。
て、図6〜図20を参照して説明する。
しいL2Sキャッシャブルエリアに属する2組のライン
をAラインおよびBラインとし、また、アドレス(AD
−2)がAラインおよびBラインと等しい任意のライン
をCラインとする。
するメインメモリ6へのリードリクエストの結果が、L
2キャッシュ200でミスした場合について説明する。
(図6参照)。
レスをホストバス8を介してL2−TAGRAM2が受
け取ると、L2キャッシュミスであることが判明する。
メインメモリ6に対して、メインメモリコントロール部
10からL2キャッシュ200およびL2Sバッファ1
5でのヒット・ミスの判定を待たずにリード要求が発行
される。もしヒットであれば、後からそのリード要求を
キャンセルする。
トバス8上のリクエストのアドレスによって指定される
データを、メインメモリ6を制御することにより、Bラ
インをメインメモリ6からリードして、ホストバス8を
介してCPU1に転送する。また、L2コントロール部
11によってBラインはL2−データSRAM3に格納
され、さらに、Bラインのアドレスのアドレス上位AD
−1がアドレス下位AD−2で指定されるL2−TAG
RAM2のエントリに格納される。
U1がリードリクエストしたこのアドレスがL2Sキャ
ッシャブルエリアに属するか否かを検出し、L2Sキャ
ッシャブルエリアであればL2ステータス16の対応す
るエントリのSDフラグをL2Sキャッシャブルエリア
を示すように変更し、VALIDフラグを有効にセット
する。DIRTYフラグはメインメモリと共有にセット
する。
のアドレスをホストバス8に出力すると同時に、L2S
コントロール部12は、L2ステータス16のリクエス
トアドレスAD−2に対するエントリを索引し、L2キ
ャッシュ200から追い出されるアドレスがL2Sキャ
ッシャブルエリアか否かを、SDフラグとVALIDフ
ラグとDIRTYフラグとにより調べる。この結果、S
DフラグがL2Sキャッシャブルエリアでなく、VAL
IDとDIRTYフラグが共有を示している場合は、
(1)の処理を行うだけである。
ラインと記す)がL2SキャッシャブルエリアでかつA
ラインのVALIDフラグが有効であったときは、Bラ
インをメインメモリ6からCPU1に転送し、L2キャ
ッシュ200に格納する前に(図8参照)、Aラインを
L2Sバッファ15の空いているVALIDフラグが
(有効でない)段に格納する(図6参照)。すなわち、
L2Sアドレス・ステータス部13のL2Sアドレス入
力バッファ500に、L2−TAGRAM2から追い出
されたメモリアドレスのアドレス上位AD−1およびリ
クエストのアドレス下位AD−2を入れ、Aラインのス
テータスフラグのVALIDフラグとDIRTYフラグ
をL2ステータス16より格納し、その後、L2Sアド
レスバッファ第1段131A〜L2Sアドレスバッファ
第N段(131+N)Aのいずれかにアドレス上位AD
−1およびアドレス下位AD−2を格納する。L2Sバ
ッファ15にAラインを格納するとき、AラインのDI
RTYフラグが更新を示している場合、L2Sコントロ
ール部12は、メインメモリコントロール部10にメイ
ンメモリライトバッフア17の状態を確認し、メインメ
モリライトバッフア17に空きがある場合、Aラインを
L2Sバッファ15に格納すると同時に、メインメモリ
6に対するライトバック処理も同時に実施する(図7参
照)。従ってAラインはメインメモリ6に最新のデータ
が存在することになるため、L2Sバッファ15に格納
するAラインのDIRTYフラグは共有にセットされ
る。ただし、メインメモリライトバッフア17に空きが
ない場合、AラインはL2Sバッファ15にのみ格納さ
れ、メインメモリ6には同時にライトバックされない。
従って、そのときL2Sバッファ15に格納されるAラ
インのDIRTYフラグは、更新のまま格納される。
14のL2Sデータ入力バッファ502を介してL2S
アドレス・ステータス部13の対応する段に格納する。
また、AラインをL2Sバッファ15に格納するとき、
L2Sバッファ15にVALIDフラグが無効を示すラ
インが複数格納されていた場合は、もっとも古い段の無
効ラインが格納されている段にAラインを格納する。単
数の場合はそのラインの段にAラインを格納する。L2
Sバッファ15に格納されている各段のラインのVAL
IDフラグが全て有効を示していた場合、各段のDIR
TYフラグのうち更新でない段、すなわち共有している
段の中からもっとも古い段を消去してAラインを格納す
る。共有ラインが単数の場合はそのラインが格納されて
いる段にAラインを格納する。L2Sバッファ15に格
納されているラインのVALIDフラグが全て更新を示
している場合は、L2Sバッファ15のもっとも古い段
のバッファに格納されているラインをメインメモリ6に
ライトバック処理を行った後、その段にAラインを格納
する。
AGRAM2から追い出されてL2Sバッファ15に格
納されているVALIDフラグが有効を示しているAラ
インに対してCPU1またはローカルバスマスタ21か
らリクエストが出された場合について説明する。Aライ
ンはL2Sバッファ15の第J段に格納されているとす
る。(L2Sバッファ15の総バッファ段数がN段で、
(1〈J〈N)の関係にあるとする。) (1)の場合と同様に、L2−キャッシュ200でキャ
ッシュミスが発生すると同時に、L2Sバッファ15の
L2Sアドレス・ステータス部13およびL2−TAG
RAM2のL2ステータス16にもリクエストのメモリ
アドレスが入力され、L2Sバッファ15のL2Sアド
レス・ステータス部13のL2Sアドレスバッファ第1
段131A〜L2Sアドレスバッファ第N段(131+
N)Aに格納されているアドレスとL2Sアドレス第1
段コンペア部131D〜L2Sアドレス第N段コンペア
部(131+N)Dにより比較される。このとき、
(2)においてAラインのアドレスがL2Sアドレス・
ステータス部13の第J段に格納されているので、比較
した結果は一致する。また、同時にリクエストされたア
ドレス下位AD−2に対応したTAGRAM2のL2ス
テータス16の状態をL2コントロール部11とL2S
コントロール部12は認識して後の処理に役立てる。
ドであった場合、L2Sコントロール部12はL2Sバ
ッファ15のL2Sデータ部14の第J段からリクエス
トアドレスに一致した段のデータをL2Sデータ出力バ
ッファ503を介し、ホストバス8を介してCPU1対
して転送し(図9参照)、同時にL2Sバッファ15内
のL2Sデータ入力バッファ504にも格納する。同時
に、Aラインが最初格納されていた第J段のアドレス・
ステータス情報もL2Sアドレス入力バッファ500に
移動し、Aラインが格納されていた第J段の内容をクリ
アし、第J−1段を第J段へ、第J−2段を第J−1段
にシフトし、第1段を第2段まで順にシフトして、それ
ぞれアドレス・ステータス・データを順にシフトする。
そしてL2Sアドレス入力バッファ500にコピーされ
たAラインを第1段にシフトし、L2Sアクセスカウン
タ第1段131Bの値をにインクリメントする。そして
L2Sデータ入力バッファ504に格納されたデータを
L2Sデータバッファ第一段141にシフトする。
トであった場合、ホストバス8に出力されたAラインの
データをL2Sバッファ15のL2Sデータ部14のL
2Sデータ入力バッファ502にラッチすると同時に、
L2Sバッファ15の第J段に格納されているAライン
のアドレス・ステータスをL2Sアドレス・ステータス
部13のL2Sアドレス入力バッファ500にコピー
し、データをL2Sデータ部14のL2Sデータ入力バ
ッファ504にコピーする。CPU1からのAラインに
対するライトがラインライトであった場合はL2Sデー
タ入力バッファ502のデータをそのまま使用し、(3
−1)で処理したと同様にL2Sバッファ15内部のシ
フト処理後L2Sアドレス入力バッファ500のアドレ
スとステータスをL2Sデータ入力バッファ502のデ
ータを第1段にシフトする。CPU1からのAラインに
対するライトがAラインの一部ブロックに対するライト
であった場合、L2Sコントロール部12は、L2Sデ
ータ入力バッファ504に保持したデータに対しL2S
データ入力バッファ502のデータをマージ処理した結
果のAラインを第1段のデータ部に格納する。そしてL
2Sアドレスカウンタ第1段131Bの値をインクリメ
ントし、レジスタ第1段131CのDIRTYフラグを
更新を示すようにセットする。
いてCPU1がリード/ライトリクエストしたAライン
のアドレス下位AD−2に相当するL2キャッシュ20
0のシステムコトンローラ7内部に格納されたL2ステ
ータス16のVALIDフラグが無効であった場合、L
2Sコントロール部12はL2Sバッファ15内部の第
J段に格納されていたAラインをCPU1に対してホス
トバス8を介して転送するとき、L2コントロール部1
1と共同で同時にL2キャッシュ200に格納する処理
を行う(図11参照)。この時、L2キャッシュ200
のステータスであるL2ステータス16も同時に変更す
るが、(3−1)の場合はVALIDフラグは有効に、
かつDIRTYフラグはその時点での状態をそのままに
セットされ、(3−2)の場合はVALIDフラグは有
効にDIRTYフラグは更新に必ずセットされる(図1
2参照)。さらに(3−1)(3−2)においてL2キ
ャッシュ200にエントリされてるラインのSDフラグ
がL2Sキャッシャブルエリアに属することを示すよう
にL2ステータス16にセットする。
からAラインに対するリクエストがリードであった場合
について説明する。ローカルバスマスタ21のリクエス
トしたラインがCPU1内部のL1キャッシュ100に
存在する場合を考慮し、システムコトンローラ7はホス
トバス8を獲得した後、AラインのアドレスをCPU1
に対してスヌープさせる。
0のAラインのスヌープ結果によりL1キャッシュ10
0からAラインのライトバック処理が実行されない場合
について説明する。ローカルバスマスタ21からのリク
エストアドレスは(2)と同様にL2Sアドレスバッフ
ァ第1段131A〜L2Sアドレスバッファ第N段(1
31+N)Aと比較され、第J段にAラインが存在し、
かつAラインのL2Sアドレス・ステータス部13のV
ALIDフラグが有効を示しているので、L2Sコント
ロール部12はリクエストアドレスに一致した第J段の
データをローカルバス20を介してローカルバスマスタ
21に転送する(図13参照)。このとき、L2Sバッ
ファ15に存在するAラインの第J段のステータスのD
IRTYフラグが更新を示していた場合、L2Sコント
ロール部12はメインメモリコントロール部10に対し
てAラインのライトバック処理を実行させる(図14参
照)。同時にCPU1がマスタの時と同様のL2Sバッ
ファ15内部のシフト処理後、AラインをL2Sアドレ
ス入力バッファ500とL2Sデータ入力バッファ50
4にコピーした後L2Sバッファ15のAラインの格納
されている第J段を消去し、第1段から第J−1段のシ
フト処理を実行した後、第1段にL2Sアドレス入力バ
ッファ500およびL2Sデータ入力バッファ504よ
りそれぞれアドレス・ステータス・データをシフトする
際、AラインのステータスのDIRTYフラグを更新か
らメインメモリ6との共有を示すようにレジスタ第1段
131Cにセットし、L2Sアクセスカウンタ第1段1
31Bの値をにインクリメントする。
0に対するAラインのスヌープ結果より、L1キャッシ
ュ100に格納されていたAラインのライトバック処理
が実行された場合について説明する。CPU1に対して
はAラインのリードリクエストのスヌープであるのでA
ラインのステートは無効にはならずに有効状態を保持し
続けることは可能である。すなわち、AラインはL1キ
ャッシュ100に有効のまま存在し続けることが可能で
あるため、L2Sバッファ15にAラインが存在する必
要性が低い。従ってローカルバスマスタ21からのリク
エストアドレスの結果AラインがL2Sバッファ15に
存在した場合、L2Sバッファ15に存在する第J段の
内容を消去しL2Sバッファ15内部のシフト処理を実
行する事で、L2Sバッファ15の有効活用をはかる。
この時、L2Sバッファ15の第1段は空となる。もち
ろんシステムコトンローラ7はAラインのCPU1から
のライトバック処理をメインメモリ6に対して行い、ロ
ーカルバスマスタ21にデータを転送する(図15参
照)。
Aラインに対するリクエストがライトであった場合、ロ
ーカルバスマスタ21のリクエストしたラインがCPU
1内部のL1キャッシュ100に存在する場合を考慮
し、システムコトンローラ7はホストバス8を獲得した
後、AラインのアドレスをCPU1に対してスヌープさ
せる。
からAラインに対するリクエストがラインライトリクエ
ストであった場合、もしCPU1内部のL1キャッシュ
100に対するAラインのスヌープの結果、L1キャッ
シュ100からメインメモリ6に対するAラインのライ
トバック処理が実行された場合、L1キャッシュ100
に存在していたAラインはライトバック後、ローカルバ
スマスタ21からのデータライトをサポートしない場
合、L1キャッシュ100に存在するAラインのステー
タスは無効ラインに変化する。従ってこの場合、L2S
コントロール部12はローカルバスマスタ21からL2
Sバッファ15内部に存在するAラインに対するリクエ
ストがラインライトリクエストであった場合、ライトデ
ータをL2Sデータ入力バッファ502に格納し、メイ
ンメモリ6に対してもAラインをライトする(図16参
照)。そしてL2Sバッファ15内部のAラインが格納
されてていた第J段の内容を消去する。そしてL2Sバ
ッファ15内部の第1段〜第J−1段のシフト処理後、
Aラインを第1段に格納するとき、レジスタ第1段13
1CのDIRTYフラグはメインメモリ6との共有に、
VALIDフラグはそのまま有効にセットし、L2Sア
クセスカウンタ第1段131Bの値をインクリメントす
る。
のスヌープの結果、Aラインのメインメモリ6に対する
ライトバック処理が発生しない場合は、ローカルバスマ
スタ21からL2Sバッファ15に存在するAラインに
対するラインライトをサポートするか否かをユーザ選択
可能にする。
からAラインに対するライトリクエストがAラインの一
部ブロックに対するライトリクエストであった場合、C
PU1のL1キャッシュ100に対するAラインのスヌ
ープの結果に関わらず、ローカルバスマスタ21からの
ライトによるデータ更新をサポートする意味は少ない。
但し、L1キャッシュ100に対するスヌープの結果ラ
イトバック処理が行われない場合、同時にL2Sバッフ
ァ15に対するスヌープの結果、Aラインのステータス
の内DIRTYフラグがメインメモリ6に対して更新を
示している場合は、ローカルバスマスタ21からのメイ
ンメモリ6に対するライトの前にL2Sバッファ15の
第J段に格納されてているAラインをメインメモリライ
トバッフア17に一旦ライトバックし、メインメモリラ
イトバッフア17内部でローカルバスマスタ21からの
Aラインの一部ブロックに対するライトをマージ処理し
た後、メインメモリ6に対してライトを実施する。ま
た、L1キャッシュ100に対するAラインのスヌープ
処理の結果、ライトバック処理が起動された場合、L2
Sバッファ15の第J段のAラインはL1キャッシュ1
00からのAラインのライトバック処理を無視して、第
J段のステータスのVALIDフラグを無効にし、L2
Sバッファ15内部の第J段のAラインを消去する。従
ってこの場合、AラインはL1キャッシュ100からの
ライトバックされたAラインをメインメモリライトバッ
フア17に対してライトバックした後、ローカルバスマ
スタ21からのAラインに対する一部ブロックのライト
をメインメモリライトバッフア17内部でマージ処理し
た結果をメインメモリ6に対してライトバック処理を実
施し、L2Sバッファ15に対してライトサポートしな
い(図17参照)。このときL2Sコントロール部12
はL2Sバッファ15の第J段を消去しL2Sバッファ
15内部のシフト処理を実行する。L2Sバッファ15
内部のシフト処理の結果L2Sバッファ15の第1段は
空となる。仮に、ローカルバスマスタ21からのAライ
ンに対するライトリクエストが1バイトのライトリクエ
ストであった場合、CPU1に対するAラインのスヌー
プの結果CPU1からメインメモリ6に対するAライン
のライトバック処理が実行された場合、L2Sコントロ
ール部12はL2Sバッファ15に存在するAラインに
対し、CPU1からのAラインライトバック処理を実行
し、さらに、ローカルバスマスタ21からのAラインの
1バイトの変更のためにL2Sバッファ15内部に存在
するAラインに対し、1バイトのデータ変更を実施しな
ければならない。ローカルバスマスタ21からのAライ
ンに対するライトアクセスがAラインを複数ブロックに
分割しそれぞれのブロックに対して分割された複数回に
わたるライトアクセスが実施され、間にその他のL2S
バッファ15内部のシフト処理が実施されるケースで
は、ローカルバスマスタ21からのAラインの一部ブロ
ックライトアクセスをサポートした場合のL2Sバッフ
ァ15内部の処理量が比例して増大する分だけ性能向上
が期待できないので、本発明ではサポートしない。よっ
てローカルバスマスタ21からのAラインに対するライ
ンライト以外のライトリクエストに対し、L2Sコント
ロール部12はL2Sバッファ15に存在するAライン
のステータスのVALIDフラグを無効にセットし、そ
の段の内容を消去する。
21からのL2Sバッファ15とL2Sコントロール部
12に関連したリードライトリクエストに対する処理で
ある。次に、上記以外のL2Sバッファ15の各段のス
テータスの変化の仕方、また変化時のL2Sコントロー
ル部12の制御について説明する。
は各段に格納されるアドレスに対応したラインのステー
タスを示すフラグとして、各段のラインが有効であるか
無効であるかを示すVALIDフラグと、各段のライン
がメインメモリ6に対して更新されているか共有してい
るかを示すDIRTYフラグと、L2Sバッファ15に
存在している間にアクセスされた回数を記憶するアクセ
スカウンタとから構成される。
バッファ構造はN段のFIFO類似形式である。従っ
て、最も最近アクセスされたかまたは入力されたライン
が第1段に格納され、最も長くL2Sバッファ15の内
部に存在しているラインが第N段に格納されている。L
2Sバッファ15はCPU1からのライトに対してメイ
ンメモリ6に対してライトバックをサポートしている。
従ってL2Sバッファ15内部においてDIRTYフラ
グが更新を示している状態のラインが格納可能である。
ただし、L2Sバッファ15は有限であるので、L2S
バッファ15内部に格納されているラインのDIRTY
フラグが全て更新を示しているような場合、新たにL2
Sキャッシャブルエリアに属するラインを格納する場
合、一旦、既に格納されている更新ラインのメインメモ
リへのライトバック処理が必要になる。従って、この場
合は余計な処理時間が必要になるため、L2Sコントロ
ール部12はメインメモリコントロール部10にメモリ
バス5とメインメモリライトバッフア17の状態を常に
確認し、空きがある場合はL2Sバッファ15内部のス
テータスのVALIDフラグが有効でかつDIRTYフ
ラグが更新を示している段の中から第N段にに近い方の
段から順にメインメモリ6へのライトバック処理を他の
メモリアクセスに弊害を与えない範囲で実行し、メイン
メモリ6へのライトバック終了後ライトバックした段の
ラインのステータスのVALIDフラグを共有にセット
し直す処理を実施し、L2Sバッファ15内部のDIR
TYフラグが更新のラインを削減する。この流れを示し
たのが図20である。
クセスカウンタ第1段131B〜L2Sアドレスカウン
タ第N段(131+N)Bまでのうちカウンタ値がいっ
ぱいになった段に対してはL2キャッシュ200に現在
格納されているラインの下位アドレスのインデクスが等
しいSDフラグをチェックした結果がL2Sキャッシャ
ブルエリアに属するラインである場合、そのままL2S
バッファ15内部に保持し、SDフラグがL2Sキャッ
シャブルエリアでないことを示している場合でかつ、そ
のラインのL2ステータスのDIRTYフラグが更新を
示していない場合、ホストバス8がアイドルの時、シス
テムコントローラ7はホストバス権を獲得した後L2S
バッファ15に格納されたラインのアドレスのアドレス
上位AD−1とアドレス下位AD−2とデータとAD−
3とをホストバス8に出力しL2キャッシュ200のL
2−TAGRAM2のアドレス下位AD−2のインデク
スで示されるアドレスにタグアドレスAD−1を格納
し、L2−データSRAM3の、アドレス下位AD−2
で示されるインデクスのアドレスにラインのデータを格
納し、ステータスをL2ステータス16のアドレス下位
AD−2で示されるインデクスアドレスに格納し、L2
キャッシュ200に格納したラインは、L2Sバッファ
15に重複しないようにL2Sバッファ15から出力し
た段を消去し、内部シフトし、L2Sバッファ15の有
効的な活用をする。この流れを示したのが図18であ
る。
戻す時、そのラインのDIRTYフラグが更新であった
場合、メインメモリコントロール部10からメインメモ
リライトバッフア17の状態を確認し、空きがある場合
はメインメモリ6に対してライトバック処理を同時に実
施しライトバック処理後、L2ステータス16のDIR
TYフラグを更新から共有にセットする。この流れを示
したのが図19である。
L2Sキャッシャブルエリアを切り替えたい場合は、L
2Sコントロール部12は、下記の制御を実施する。
21からのメインメモリ6に対するメモリリクエストを
一旦中断する。そして、L2Sバッファ15はL2キャ
ッシュ200とは基本的に独立に動作可能であるため、
L2Sバッファ15内のVALIDフラグが有効でかつ
DIRTYフラグが更新を示しているラインが存在して
いる段のすべてのラインをメインメモリ6へ書き戻すこ
とで、L2Sバッファ15の内部におけるメインメモリ
6に対するDIRTYフラグが更新を示しているライン
が存在しなくなる。そしてL2ステータス16を初期化
する。この時点でL2Sバッファ15をフラッシュする
ことにより、新たにユーザの設定するL2Sキャッシャ
ブルエリア対応に切り替えが可能になり、中断していた
CPU1またはローカルバスマスタ21からのメモリリ
クエストを開始することで、ユーザは、L2キャッシュ
200をフラッシュすることなくシステム動作中にL2
Sキャッシャブルエリアを切り替えることが可能にな
る。
トマップライトバック方式を採用したL2キャッシュメ
モリシステムは、高負荷のマルチタスク処理を実施する
場合、ユーザが設定した特定メモリエリア(L2Sキャ
ッシャブルエリア)アクセスに対しては、L2キャッシ
ュミスした場合でも、L2キャッシュと同等に近い(メ
インメモリよりも高速な)アクセスが可能な補助バッフ
ァ(L2Sアドレス・ステータス・データバッファ)に
L2Sキャッシャブルエリアに属するラインを一時的に
格納してメモリリクエストに対応することにより、他の
L2キャッシャブルエリアよりも高速処理が可能になる
という効果がある。
タバッファはL2Sキャッシャブルエリアに対するライ
トバックをサポートし、メインメモリとL2キャッシュ
の状態を把握して、他のメモリの制御に負担を与えたり
L2Sキャッシャブルエリア以外のL2キャッシャブル
エリアに弊害を与えることなく、L2Sアドレス・ステ
ータス・データバッファ内部からL2キャッシュへの書
き戻しやメインメモリへのライトバックを実施し、効率
よいL2キャッシュメモリシステムの運用とL2Sアド
レス・ステータス・データバッファの制御をすることに
より、メモリアクセス性能の向上に貢献することができ
るという効果がある。
タバッファはL2Sキャッシュとは基本的に独立に動作
が可能であるため、L2Sアドレス・ステータス・デー
タバッファ内部のVALIDフラグが有効でかつDIR
TYフラグが更新を示しているラインのみをメモリメモ
リに書き戻すという最小限のペナルティを払うことによ
り、システム動作中にL2キャッシュとメインメモリに
対してデータのコーヒレンシを保証し、かつ、L2キャ
ッシュをフラッシュすることなくユーザの設定する特定
メモリエリアを変更することが可能になるため、操作性
を向上することが可能になるという効果がある。
る。
レス・ステータス部の構成を示すブロック図である。
タ部の構成を示すブロック図である。
れを示す関連図である。
れを示す関連図である。
れを示す関連図である。
れを示す関連図である。
流れを示す関連図である。
流れを示す関連図である。
流れを示す関連図である。
流れを示す関連図である。
流れを示す関連図である。
流れを示す関連図である。
の流れを示す関連図である。
の流れを示す関連図である。
の流れを示す関連図である。
の流れを示す関連図である。
の流れを示す関連図である。
ロック図である。
のアドレスを示す模式図である。
Claims (4)
- 【請求項1】 CPUに内蔵される1次レベルキャッシ
ュメモリと、メインメモリのアドレスとデータとの一部
を格納し前記メインメモリよりも高速にリードライト動
作を行うことが可能なダイレクトマップライトバック方
式の2次レベルキャッシュメモリと、前記メインメモリ
を接続し前記メインメモリおよび前記2次レベルキャッ
シュメモリを制御するシステムコントローラとを備える
2次レベルキャッシュメモリシステムであって、 ユーザが頻繁に使用するかまたは可能な限りの高速な処
理を希望する前記メインメモリの特定領域に対し、前記
2次レベルキャッシュメモリのリプレースメントによっ
て前記2次レベルキャッシュメモリから追い出されたア
ドレスおよびデータと前記アドレスの前記2次レベルキ
ャッシュメモリにおけるステータスとの組の複数組を格
納するL2Sアドレス・ステータス・データバッファを
前記システムコントローラ内に設けることを特徴とする
2次レベルキャッシュメモリシステム。 - 【請求項2】 前記CPUまたは前記システムコントロ
ーラにローカルバスを介して接続されるローカルバスマ
スタから前記メインメモリに対するリクエストの結果と
して前記2次レベルキャッシュメモリにおいてキャッシ
ュミスが発生したとき、前記L2Sアドレス・ステータ
ス・データバッファから前記ローカルバスマスタに対し
てデータを転送することを特徴とする請求項1記載の2
次レベルキャッシュメモリシステム。 - 【請求項3】 前記2次レベルキャッシュメモリに対し
てアドレスとデータをエントリするとき、エントリする
アドレスが前記特定領域であるL2Sキャッシャブルエ
リアに属するか否かを示すフラグを用いて前記L2Sア
ドレス・ステータス・データバッファと前記2次レベル
キャッシュメモリとを制御することを特徴とする請求項
1または請求項2記載の2次レベルキャッシュメモリシ
ステム。 - 【請求項4】 前記L2Sアドレス・ステータス・デー
タバッファからリクエストされたアドレスに対応するデ
ータを転送したことを記録する複数組のアクセスカウン
タを前記L2Sアドレス・ステータス・データバッファ
の各組に設け、 前記L2Sアドレス・ステータス・デ
ータバッファの内部に格納しているアドレスおよびデー
タに対する前記CPUまたは前記システムコントローラ
にローカルバスを介して接続されるローカルバスマスタ
からのリクエストに対して、前記L2Sアドレス・ステ
ータス・データバッファからリクエストされたアドレス
に対応するデータを転送するとき、前記アクセスカウン
タを用いて前記L2Sアドレス・ステータス・データバ
ッファの内部の制御と前記2次レベルキャッシュメモリ
の制御と前記メインメモリの制御とを行うことを特徴と
する請求項1または請求項2または請求項3記載の2次
レベルキャッシュメモリシステム。
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