JP3068366B2 - 半導体プロセスの寸法基準用チップと寸法較正方法 - Google Patents
半導体プロセスの寸法基準用チップと寸法較正方法Info
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- Electron Beam Exposure (AREA)
Description
装置の描画、加工装置のプロセス基準寸法測定用試料に
係り、とくに異なるプロセスにより形成された複数の薄
膜毎の微細寸法を精度高く測定するに好適な半導体プロ
セス寸法基準試料に関する。
いては、加工プロセス毎に用意された基準寸法測定用試
料(基準チップ)の寸法を測定して基準寸法とし、当該
プロセスにおいて加工されるウエハパタ−ンの寸法計測
を行なうようにしていた。パターン寸法が1μm以下に
なると素子歩留まりがこの寸法計測の精度に大きく依存
するようになる。なお、上記寸法計測には測定用SEM
(Scanning Electron Microscope)や光干渉式座標測定装
置またはこれを内蔵する電子線描画装置等が用いられて
いる。また、従来の上記基準チップには加工プロセスに
応じた1種類の基準パタ−ンのみが設けられていた。
ップの製造工程図である。Siウエハ1上にホトレジス
ト2を形成した後、縮小投影露光装置により基準図形マ
スクのパタ−ンを露光、現像して(b)図に示すように
レジストをパターニングしてホトレジスト用基準チップ
とする。また、図8(c)のように上記ホトレジスト2
の開口部をドライエッチングしてSiウエハ1をパター
ニングし、レジストを除去、洗浄して同図(d)のよう
なSi用基準チップを得ていた。
Vac.Sci.Technol.B,vol.6,に
はレ−ザ干渉露光によりSiウエハ1上にSiパタ−ン
を直接加工して図9に示すようなSiの基準チップを作
製することが記載されている。また図10に示すよう
に、Siウエハ1上に形成したSiN膜7にパタ−ン加
工を行なうことも行なわれている。
造においては各製造工程毎に基準チップを用意してパタ
−ン加工前に基準チップを計測して計測値を当該工程の
制御装置(コンピュ−タ)に格納し、以後の加工寸法精
度を管理するようにしていた。しかし、上記基準チップ
は異なるウエハから切り出したものを用いていたので、
下記のような問題点が付随していた。
その厚み、うねり、捩じれ等の相違による電子線の吸
収、散乱等による寸法誤差が異なり、結果的に各工程の
基準チップの寸法誤差が異なるので各工程間の精度管理
に混乱が生じる。とくに大容量のDRAMのようにサブ
ミクロンの寸法精度が要求され、工程数が30に近くな
ると上記誤差の累積により歩留まりが急速に低下するこ
とが大きな問題であった。また、同一プロセスにおいて
も基準チップをウエハの異なるものに交換すると誤差が
発生するという問題もあった。
のメ−カ側が作成した基準チップにより較正されてユ−
ザに納入され、ユ−ザ側は自己用の基準チップを別途作
成して精度管理を行なっているので、基準ウエハの違い
によって必然的にメ−カとユ−ザが算出する寸法誤差間
に食違いが生じ、深刻なトラブルを発生する場合があっ
た。例えば、ライン幅1.1μmが得られる露光時間を
上記基準チップを用いた計測用SEMの計測値から算出
すると、プロセス現場では平均0.80sとなり、装置
メ−カ側の算出値は0.91sとなり、この相違により
ラインピッチ1μm当りの誤差はプロセス現場では−4
%、装置メ−カ側では0.5%となり、大きな違いが発
生する。この原因はプロセス現場と装置メ−カ側が用い
ている基準チップのウエハが異なることに由来してい
る。このような問題はIC/LSIの微細化により顕在
化したものであり、ISO(International Standard Or
ganization)ではIC/LSI用の基準寸法素子の標準
化に関する検討され始めている。本発明の目的は、上記
寸法計測誤差を低減することのできる半導体プロセス基
準寸法試料(基準チップ)を提供することにある。
に、上記基準チップを共通のウエハ上に形成した互いに
異なる半導体プロセス用の寸法基準用パタ−ン部から切
り出して形成するようにする。さらに、上記寸法基準用
パタ−ン部を当該半導体プロセスにより生成されるプロ
セス層に形成する。さらに、上記基準チップは共通のウ
エハ上に形成した互いに異なる半導体プロセス用の寸法
基準用パタ−ン部の複数を含むようにする。
体プロセス用の各寸法基準用パタ−ン部を当該半導体プ
ロセスの作業順に積層されるプロセス層上に順次形成す
る。また、寸法計測装置内に同一ウエハ上に形成した互
いに異なる半導体プロセス用の寸法基準用パタ−ン部の
複数を含む寸法基準チップを装着し、半導体プロセスの
作業順に順次形成されるウエハ上のパタ−ンの寸法を前
記寸法基準チップの当該半導体プロセス用の寸法基準用
パタ−ン部と比較して較正するようにする。
タ−ン部を共通のウエハ上に形成したり当該半導体プロ
セスにより生成されるプロセス層に形成することによ
り、ウエハの厚み、捩じれ等のバラツキにより生じる基
準チップ間の寸法偏差が消滅する。さらに、上記基準チ
ップに共通のウエハ上に形成した互いに異なる半導体プ
ロセス用の寸法基準用パタ−ン部の複数を含ませること
により、複数の半導体プロセス装置がウエハを共通とす
る基準チップにより校正される。
されるプロセス層上に各寸法基準用パタ−ン部を順次形
成することにより、当該半導体プロセスにより製作され
る半導体素子専用の基準チップが形成される。また、寸
法計測装置内に複数の上記基準パタ−ン部を含む寸法基
準チップを装着することにより、半導体プロセス作業毎
に形成されるウエハ上のパタ−ンが基準チップを交換す
ることなく較正される。
プ実施例の平面ならびに断面図である。図1(a)にお
いて、Siウエハ1面を複数の基準チップ区画に分割
し、各基準チップ15内には一連の半導体プロセスに必
要な各種無機膜の基準パタ−ンを設ける。例えば図1
(b)に示すように、上記基準チップ面にSiのパタ−
ン8、Siの熱酸化膜のパタ−ン9、Poly−Si膜
のパタ−ン10、SiN膜のパタ−ン11、PSG膜
(Phosphor Silicate Grass)のパタ−ン12、BPSG
膜(Born Phosphor Silicate Grass)のパタ−ン13、
Al膜のパタ−ン14等を形成する。
iN膜、PSG膜、BPSG膜、Al膜等はそれぞれの
プロセスを用いて生成し、マスキングにより線幅を0.
1〜1μmの範囲のものにする。また、図2は上記Si
のパタ−ン8の表面にPoly−Si膜やSiN膜31
を形成した本発明実施例の断面図である。図2ではレ−
ザ干渉露光法によりSiのパタ−ン8を加工し、その上
にPoly−Si膜またはSiN膜31等を形成する。
パタ−ン8をレ−ザ干渉露光法により加工するのでパタ
−ン精度を0.02μm(3σ)以下にまで高めること
ができる。
したSiのパタ−ン8上にSiO2/PSG/SiN等
の積層膜36を形成した場合の断面図である。上記Si
ウエハ1からは多数の基準チップ15が得られるので、
これらを当該IC/LSIの製造に必要な一連の無機膜
パタ−ンの各加工装置に配布することにより、各加工装
置はウエハを共通とする基準チップを用いて自己の加工
寸法を管理することができる。この結果、従来技術にお
けるウエハの厚みや捩じれ等の相違による基準寸法誤差
を排除することができる。
の厚みの均一性や平坦度が十分によいウエハが使用され
ているので、ウエハが共通である限り切り出し位置に関
わらず厚みと平坦度の均一な多数の基準チップを得るこ
とができるのである。
準チップ実施例の断面図である。図4においては、図1
(b)に示した無機膜の基準チップ15上に次ぎの工程
に必要なホトレジスト(有機膜)2の基準パタ−ンを形
成する。まず、図1(a)のウエハ1上にホトレジスト
膜2を塗布、乾燥し、縮小投影露光法、電子線描画法、
レ−ザ干渉露光法等によりレジスト2に所定の基準寸法
パタ−ンを形成する。この基準寸法幅は例えば0.1〜
1μmの範囲である。このようにして作製された基準チ
ップ16は、他の工程の基準チップとウエハが共通にな
るので、基準チップの厚みや捩じれ等の相違による基準
寸法誤差を排除することができる。
準チップ実施例の断面図である。IC/LSIでは半導
体加工工程順にプロセス層がウエハ上に積層されていく
ので、基準チップ上にも上記工程順に形成されるプロセ
ス層毎に基準パタ−ンを形成するようにすることが望ま
しい。図5はこのような基準チップ断面の一例である。
まず、基準チップ面にSiの熱酸化膜のパタ−ン9、P
oly−Si膜のパタ−ン10、SiN膜のパタ−ン1
1、Al膜のパタ−ン14およびレジストパタ−ン2、
およびSiのパタ−ン8、81等を順次生成する。また
Siのパタ−ン81に被覆する熱酸化膜はプロセスに応
じて他の熱酸化膜9と同時または別途形成される。
9、SiN膜のパタ−ン11等の上にPoly−Si膜
のパタ−ン10を被せ、さらにBPSG膜のパタ−ン1
3、PSG膜のパタ−ン12、Al膜のパタ−ン14等
を順次形成する。このように、IC/LSIの加工工程
順に積層されるプロセス層毎に基準パタ−ンを形成する
ようにすると、各プロセス層の高さが実際に製造される
IC/LSIの各プロセス層の高さと等しくなるので、
露光装置や電子線描画装置の焦点位置を等しく保つこと
ができ、焦点ずれによる誤差を低減することができる。
いては同一のウエハから切りだしたチップ上にIC/L
SIの製造に必要な一連の基準パタ−ンの複数を搭載す
るようにした。しかし図6に示すように、単一の基準パ
タ−ンを搭載したチップを製造プロセス数に応じて組み
合わせて一つの台の上に取付け、これを基準チップ15
の替わりに用いることもできる。
Siパタ−ンの基準試料21と熱酸化膜形成試料22と
Poly−Si膜パタ−ンの基準試料23を取付け、金
属サセプタ24を金属の治具25へ装着し、全体を一つ
の基準試料として用いる。なお一般的には、一枚のSi
ウエハ上に当該LSIの各製造プロセスの基準パタ−ン
を形成して各製造プロセスの基準パタ−ンを個別に切り
出し、これらを組み合わせて図5のように治具化する。
数を10、同基準パタ−ンのチップサイズを3mm角と
して6インチSiウエハから切り出すと10種類の基準
パタ−ンチップがそれぞれ約100個づつ得られるの
で、100台の寸法計測装置に同一Siウエハから取れ
た10種類の基準パタ−ンチップを搭載した治具25を
供給することができる。この結果、100台の寸法計測
装置間ではウエハの相違によって生じる誤差が発生しな
いので、当該LSIの各加工プロセスのパタ−ンサイズ
を極めて高精度に評価することができる。
準チップ15、16、17等を用いて被加工ウエハ10
0の寸法計測を行なう測定用SEMの構成図である。な
お、説明の簡単化のため以後基準チップ15、16、1
7等を150で代表して示すことにする。図7におい
て、被加工ウエハ100と基準チップ150は測定用S
EM101のチャンバ−102内のテ−ブル上に設置さ
れる。
査範囲内に置いて所定プロセスの基準パタ−ンを電子ビ
−ム103により走査し、基準チップ150からの2次
電子検出により上記基準パタ−ンのピッチ寸法を検出す
る。次いで上記テ−ブルを移動して被加工ウエハ100
の上記所定プロセスの加工パタ−ンを電子ビ−ム103
により走査し、その2次電子検出により上記加工パタ−
ンのピッチ寸法を検出して上記基準パタ−ンのピッチ寸
法と比較し、加工誤差を評価する。
ップ上の基準パタ−ン数が1種類であったので、加工プ
ロセスが替わる毎に被加工ウエハと基準チップの双方を
入れ替え、位置合わせして設定する必要があった。しか
し、図7においては基準チップが多数の加工プロセスに
対応する基準パタ−ンを備えているので、プロセス毎に
被加工ウエハ100のみを出し入れすればよくなり加工
誤差の評価作業を大幅に効率化することができる。
パタ−ン寸法誤差を低減した半導体プロセス用の基準寸
法試料(基準チップ)を提供することができる。すなわ
ち本発明では、各加工プロセス毎の基準寸法パタ−ンを
同一のウエハ上に形成するので、ウエハの厚み、うね
り、捩じれ等の相違に基づく電子線の吸収、散乱等によ
る寸法誤差のない基準チップを提供することができる。
N膜の0.8μm幅のラインパタ−ンをウエハの異なる
従来の基準チップを用いて測定した結果、約−5〜10
%(−0.04〜+0.08μm)のライン幅誤差が生
じたが、本発明による基準チップを用いると上記ライン
幅誤差は約0〜2.5%(0〜+0.02μm)であっ
た。これより本発明によりライン幅誤差を略1/4に低
減できることがわかる。
ンをまとめて一つの上記基準チップ上に設けることもで
きるので、例えば測定用SEM等を用いた基準チップに
よる被加工ウエハのパタ−ン寸法較正作業を効率化する
ことができる。本発明はとくに大容量DRAMのように
30近い工程数数を有し、同じ各工程にサブミクロンの
寸法精度が要求される場合に、寸法誤差の累積を低減で
きるのでその歩留まりを向上することができる。また、
本発明の基準チップは同一ウエハから多数取り出すこと
ができるので、複数の寸法計測装置間の誤差レベルを一
致させて製造現場の寸法精度水準を高く維持することが
できる。
例の断面図である。
図である。
図である。
ある。
ある。
用SEMの概念図である。
部、4…Siパタ−ン、7…SiN膜、8…Siのパタ
−ン、9…熱酸化膜のパタ−ン、10…のパタ−ン、1
2…PSG膜のパタ−ン、13…BPSG膜のパタ−
ン、14…Al膜のパタ−ン、15、16…基準チッ
プ、24…金属サセプタ、25…治具、100…被加工
ウエハ、101…測定用SEM、105…基準チップ、
31…Poly−Si膜/SiN膜、36…積層膜。
Claims (5)
- 【請求項1】 半導体プロセスにおけるパタ−ン寸法較
正用の基準チップにおいて、共通のウエハ上に形成した
各種半導体プロセス用の複数の寸法基準用パタ−ン部の
中の少なくとも一つを切り出して形成したことを特徴と
する半導体プロセスの寸法基準用チップ。 - 【請求項2】 請求項1において、上記寸法基準用パタ
−ン部は当該半導体プロセスにより生成されるプロセス
層に形成されたものであることを特徴とする半導体プロ
セスの寸法基準用チップ。 - 【請求項3】 請求項1または2において、上記パタ−
ン寸法較正用の基準チップは上記共通のウエハ上に形成
した互いに異なる半導体プロセス用の寸法基準用パタ−
ン部の複数を含むようにしたことを特徴とする半導体プ
ロセスの寸法基準用チップ。 - 【請求項4】 請求項4において、上記互いに異なる半
導体プロセス用の各寸法基準用パタ−ン部を当該半導体
装置製造プロセスの作業順に積層されるプロセス層上に
順次形成するようにしたことを特徴とする半導体プロセ
スの寸法基準用チップ。 - 【請求項5】 寸法計測装置によりウエハ上のパタ−ン
と寸法基準用チップのパタ−ンの双方を計測してウエハ
上のパタ−ン寸法を較正する半導体プロセスのパタ−ン
寸法較正方法において、上記寸法計測装置内に共通のウ
エハ上に形成された互いに異なる半導体プロセス用の寸
法基準用パタ−ン部の複数を含む寸法基準チップを装着
し、半導体プロセスの作業順に順次形成されるウエハ上
のパタ−ンの寸法を前記寸法基準チップの当該半導体プ
ロセス用の寸法基準用パタ−ン部と比較して較正するよ
うにしたことを特徴とする半導体プロセスの寸法較正方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5116708A JP3068366B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体プロセスの寸法基準用チップと寸法較正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5116708A JP3068366B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体プロセスの寸法基準用チップと寸法較正方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06333805A JPH06333805A (ja) | 1994-12-02 |
JP3068366B2 true JP3068366B2 (ja) | 2000-07-24 |
Family
ID=14693859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5116708A Expired - Lifetime JP3068366B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体プロセスの寸法基準用チップと寸法較正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3068366B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU7687300A (en) * | 1999-10-15 | 2001-04-23 | Nikon Corporation | Reference wafer for controlling accuracy and method for producing the same, aligner, and method for fabricating device |
KR100319898B1 (ko) * | 2000-03-20 | 2002-01-10 | 윤종용 | 웨이퍼의 치수인자 측정방법 및 그 장치 |
-
1993
- 1993-05-19 JP JP5116708A patent/JP3068366B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH06333805A (ja) | 1994-12-02 |
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