JP3068366B2 - 半導体プロセスの寸法基準用チップと寸法較正方法 - Google Patents
半導体プロセスの寸法基準用チップと寸法較正方法Info
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- JP3068366B2 JP3068366B2 JP5116708A JP11670893A JP3068366B2 JP 3068366 B2 JP3068366 B2 JP 3068366B2 JP 5116708 A JP5116708 A JP 5116708A JP 11670893 A JP11670893 A JP 11670893A JP 3068366 B2 JP3068366 B2 JP 3068366B2
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Description
【０００１】
【産業上の利用分野】本発明は荷電粒子を用いる半導体
装置の描画、加工装置のプロセス基準寸法測定用試料に
係り、とくに異なるプロセスにより形成された複数の薄
膜毎の微細寸法を精度高く測定するに好適な半導体プロ
セス寸法基準試料に関する。
装置の描画、加工装置のプロセス基準寸法測定用試料に
係り、とくに異なるプロセスにより形成された複数の薄
膜毎の微細寸法を精度高く測定するに好適な半導体プロ
セス寸法基準試料に関する。
【０００２】
【従来の技術】ＩＣ，ＬＳＩ等の半導体装置の製造にお
いては、加工プロセス毎に用意された基準寸法測定用試
料（基準チップ）の寸法を測定して基準寸法とし、当該
プロセスにおいて加工されるウエハパタ−ンの寸法計測
を行なうようにしていた。パターン寸法が１μｍ以下に
なると素子歩留まりがこの寸法計測の精度に大きく依存
するようになる。なお、上記寸法計測には測定用ＳＥＭ
(Scanning Electron Microscope)や光干渉式座標測定装
置またはこれを内蔵する電子線描画装置等が用いられて
いる。また、従来の上記基準チップには加工プロセスに
応じた１種類の基準パタ−ンのみが設けられていた。
いては、加工プロセス毎に用意された基準寸法測定用試
料（基準チップ）の寸法を測定して基準寸法とし、当該
プロセスにおいて加工されるウエハパタ−ンの寸法計測
を行なうようにしていた。パターン寸法が１μｍ以下に
なると素子歩留まりがこの寸法計測の精度に大きく依存
するようになる。なお、上記寸法計測には測定用ＳＥＭ
(Scanning Electron Microscope)や光干渉式座標測定装
置またはこれを内蔵する電子線描画装置等が用いられて
いる。また、従来の上記基準チップには加工プロセスに
応じた１種類の基準パタ−ンのみが設けられていた。
【０００３】図８（ａ）は従来のホトレジスト用基準チ
ップの製造工程図である。Ｓｉウエハ１上にホトレジス
ト２を形成した後、縮小投影露光装置により基準図形マ
スクのパタ−ンを露光、現像して（ｂ）図に示すように
レジストをパターニングしてホトレジスト用基準チップ
とする。また、図８（ｃ）のように上記ホトレジスト２
の開口部をドライエッチングしてＳｉウエハ１をパター
ニングし、レジストを除去、洗浄して同図（ｄ）のよう
なＳｉ用基準チップを得ていた。
ップの製造工程図である。Ｓｉウエハ１上にホトレジス
ト２を形成した後、縮小投影露光装置により基準図形マ
スクのパタ−ンを露光、現像して（ｂ）図に示すように
レジストをパターニングしてホトレジスト用基準チップ
とする。また、図８（ｃ）のように上記ホトレジスト２
の開口部をドライエッチングしてＳｉウエハ１をパター
ニングし、レジストを除去、洗浄して同図（ｄ）のよう
なＳｉ用基準チップを得ていた。
【０００４】また、１９８８年、Ｎｏｖ／ＤｅｃのＪ，
Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ，ｖｏｌ．６，に
はレ−ザ干渉露光によりＳｉウエハ１上にＳｉパタ−ン
を直接加工して図９に示すようなＳｉの基準チップを作
製することが記載されている。また図１０に示すよう
に、Ｓｉウエハ１上に形成したＳｉＮ膜７にパタ−ン加
工を行なうことも行なわれている。
Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ，ｖｏｌ．６，に
はレ−ザ干渉露光によりＳｉウエハ１上にＳｉパタ−ン
を直接加工して図９に示すようなＳｉの基準チップを作
製することが記載されている。また図１０に示すよう
に、Ｓｉウエハ１上に形成したＳｉＮ膜７にパタ−ン加
工を行なうことも行なわれている。
【０００５】
【発明が解決しようとする課題】従来のＩＣ／ＬＳＩ製
造においては各製造工程毎に基準チップを用意してパタ
−ン加工前に基準チップを計測して計測値を当該工程の
制御装置（コンピュ−タ）に格納し、以後の加工寸法精
度を管理するようにしていた。しかし、上記基準チップ
は異なるウエハから切り出したものを用いていたので、
下記のような問題点が付随していた。
造においては各製造工程毎に基準チップを用意してパタ
−ン加工前に基準チップを計測して計測値を当該工程の
制御装置（コンピュ−タ）に格納し、以後の加工寸法精
度を管理するようにしていた。しかし、上記基準チップ
は異なるウエハから切り出したものを用いていたので、
下記のような問題点が付随していた。
【０００６】すなわち、周知のようにウエハが異なると
その厚み、うねり、捩じれ等の相違による電子線の吸
収、散乱等による寸法誤差が異なり、結果的に各工程の
基準チップの寸法誤差が異なるので各工程間の精度管理
に混乱が生じる。とくに大容量のＤＲＡＭのようにサブ
ミクロンの寸法精度が要求され、工程数が３０に近くな
ると上記誤差の累積により歩留まりが急速に低下するこ
とが大きな問題であった。また、同一プロセスにおいて
も基準チップをウエハの異なるものに交換すると誤差が
発生するという問題もあった。
その厚み、うねり、捩じれ等の相違による電子線の吸
収、散乱等による寸法誤差が異なり、結果的に各工程の
基準チップの寸法誤差が異なるので各工程間の精度管理
に混乱が生じる。とくに大容量のＤＲＡＭのようにサブ
ミクロンの寸法精度が要求され、工程数が３０に近くな
ると上記誤差の累積により歩留まりが急速に低下するこ
とが大きな問題であった。また、同一プロセスにおいて
も基準チップをウエハの異なるものに交換すると誤差が
発生するという問題もあった。
【０００７】また、現状ではＩＣ／ＬＳＩ加工装置はそ
のメ−カ側が作成した基準チップにより較正されてユ−
ザに納入され、ユ−ザ側は自己用の基準チップを別途作
成して精度管理を行なっているので、基準ウエハの違い
によって必然的にメ−カとユ−ザが算出する寸法誤差間
に食違いが生じ、深刻なトラブルを発生する場合があっ
た。例えば、ライン幅１．１μｍが得られる露光時間を
上記基準チップを用いた計測用ＳＥＭの計測値から算出
すると、プロセス現場では平均０．８０ｓとなり、装置
メ−カ側の算出値は０．９１ｓとなり、この相違により
ラインピッチ１μｍ当りの誤差はプロセス現場では−４
％、装置メ−カ側では０．５％となり、大きな違いが発
生する。この原因はプロセス現場と装置メ−カ側が用い
ている基準チップのウエハが異なることに由来してい
る。このような問題はＩＣ／ＬＳＩの微細化により顕在
化したものであり、ＩＳＯ(International Standard Or
ganization)ではＩＣ／ＬＳＩ用の基準寸法素子の標準
化に関する検討され始めている。本発明の目的は、上記
寸法計測誤差を低減することのできる半導体プロセス基
準寸法試料（基準チップ）を提供することにある。
のメ−カ側が作成した基準チップにより較正されてユ−
ザに納入され、ユ−ザ側は自己用の基準チップを別途作
成して精度管理を行なっているので、基準ウエハの違い
によって必然的にメ−カとユ−ザが算出する寸法誤差間
に食違いが生じ、深刻なトラブルを発生する場合があっ
た。例えば、ライン幅１．１μｍが得られる露光時間を
上記基準チップを用いた計測用ＳＥＭの計測値から算出
すると、プロセス現場では平均０．８０ｓとなり、装置
メ−カ側の算出値は０．９１ｓとなり、この相違により
ラインピッチ１μｍ当りの誤差はプロセス現場では−４
％、装置メ−カ側では０．５％となり、大きな違いが発
生する。この原因はプロセス現場と装置メ−カ側が用い
ている基準チップのウエハが異なることに由来してい
る。このような問題はＩＣ／ＬＳＩの微細化により顕在
化したものであり、ＩＳＯ(International Standard Or
ganization)ではＩＣ／ＬＳＩ用の基準寸法素子の標準
化に関する検討され始めている。本発明の目的は、上記
寸法計測誤差を低減することのできる半導体プロセス基
準寸法試料（基準チップ）を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、上記基準チップを共通のウエハ上に形成した互いに
異なる半導体プロセス用の寸法基準用パタ−ン部から切
り出して形成するようにする。さらに、上記寸法基準用
パタ−ン部を当該半導体プロセスにより生成されるプロ
セス層に形成する。さらに、上記基準チップは共通のウ
エハ上に形成した互いに異なる半導体プロセス用の寸法
基準用パタ−ン部の複数を含むようにする。
に、上記基準チップを共通のウエハ上に形成した互いに
異なる半導体プロセス用の寸法基準用パタ−ン部から切
り出して形成するようにする。さらに、上記寸法基準用
パタ−ン部を当該半導体プロセスにより生成されるプロ
セス層に形成する。さらに、上記基準チップは共通のウ
エハ上に形成した互いに異なる半導体プロセス用の寸法
基準用パタ−ン部の複数を含むようにする。
【０００９】また、上記基準チップの互いに異なる半導
体プロセス用の各寸法基準用パタ−ン部を当該半導体プ
ロセスの作業順に積層されるプロセス層上に順次形成す
る。また、寸法計測装置内に同一ウエハ上に形成した互
いに異なる半導体プロセス用の寸法基準用パタ−ン部の
複数を含む寸法基準チップを装着し、半導体プロセスの
作業順に順次形成されるウエハ上のパタ−ンの寸法を前
記寸法基準チップの当該半導体プロセス用の寸法基準用
パタ−ン部と比較して較正するようにする。
体プロセス用の各寸法基準用パタ−ン部を当該半導体プ
ロセスの作業順に積層されるプロセス層上に順次形成す
る。また、寸法計測装置内に同一ウエハ上に形成した互
いに異なる半導体プロセス用の寸法基準用パタ−ン部の
複数を含む寸法基準チップを装着し、半導体プロセスの
作業順に順次形成されるウエハ上のパタ−ンの寸法を前
記寸法基準チップの当該半導体プロセス用の寸法基準用
パタ−ン部と比較して較正するようにする。
【００１０】
【作用】互いに異なる半導体プロセス用の寸法基準用パ
タ−ン部を共通のウエハ上に形成したり当該半導体プロ
セスにより生成されるプロセス層に形成することによ
り、ウエハの厚み、捩じれ等のバラツキにより生じる基
準チップ間の寸法偏差が消滅する。さらに、上記基準チ
ップに共通のウエハ上に形成した互いに異なる半導体プ
ロセス用の寸法基準用パタ−ン部の複数を含ませること
により、複数の半導体プロセス装置がウエハを共通とす
る基準チップにより校正される。
タ−ン部を共通のウエハ上に形成したり当該半導体プロ
セスにより生成されるプロセス層に形成することによ
り、ウエハの厚み、捩じれ等のバラツキにより生じる基
準チップ間の寸法偏差が消滅する。さらに、上記基準チ
ップに共通のウエハ上に形成した互いに異なる半導体プ
ロセス用の寸法基準用パタ−ン部の複数を含ませること
により、複数の半導体プロセス装置がウエハを共通とす
る基準チップにより校正される。
【００１１】また、当該半導体プロセスの作業順に積層
されるプロセス層上に各寸法基準用パタ−ン部を順次形
成することにより、当該半導体プロセスにより製作され
る半導体素子専用の基準チップが形成される。また、寸
法計測装置内に複数の上記基準パタ−ン部を含む寸法基
準チップを装着することにより、半導体プロセス作業毎
に形成されるウエハ上のパタ−ンが基準チップを交換す
ることなく較正される。
されるプロセス層上に各寸法基準用パタ−ン部を順次形
成することにより、当該半導体プロセスにより製作され
る半導体素子専用の基準チップが形成される。また、寸
法計測装置内に複数の上記基準パタ−ン部を含む寸法基
準チップを装着することにより、半導体プロセス作業毎
に形成されるウエハ上のパタ−ンが基準チップを交換す
ることなく較正される。
【００１２】
【実施例】〔実施例 １〕図１は本発明による基準チッ
プ実施例の平面ならびに断面図である。図１（ａ）にお
いて、Ｓｉウエハ１面を複数の基準チップ区画に分割
し、各基準チップ１５内には一連の半導体プロセスに必
要な各種無機膜の基準パタ−ンを設ける。例えば図１
（ｂ）に示すように、上記基準チップ面にＳｉのパタ−
ン８、Ｓｉの熱酸化膜のパタ−ン９、Ｐｏｌｙ−Ｓｉ膜
のパタ−ン１０、ＳｉＮ膜のパタ−ン１１、ＰＳＧ膜
（Phosphor Silicate Grass)のパタ−ン１２、ＢＰＳＧ
膜(Born Phosphor Silicate Grass）のパタ−ン１３、
Ａｌ膜のパタ−ン１４等を形成する。
プ実施例の平面ならびに断面図である。図１（ａ）にお
いて、Ｓｉウエハ１面を複数の基準チップ区画に分割
し、各基準チップ１５内には一連の半導体プロセスに必
要な各種無機膜の基準パタ−ンを設ける。例えば図１
（ｂ）に示すように、上記基準チップ面にＳｉのパタ−
ン８、Ｓｉの熱酸化膜のパタ−ン９、Ｐｏｌｙ−Ｓｉ膜
のパタ−ン１０、ＳｉＮ膜のパタ−ン１１、ＰＳＧ膜
（Phosphor Silicate Grass)のパタ−ン１２、ＢＰＳＧ
膜(Born Phosphor Silicate Grass）のパタ−ン１３、
Ａｌ膜のパタ−ン１４等を形成する。
【００１３】上記Ｓｉ熱酸化膜、Ｐｏｌｙ−Ｓｉ膜、Ｓ
ｉＮ膜、ＰＳＧ膜、ＢＰＳＧ膜、Ａｌ膜等はそれぞれの
プロセスを用いて生成し、マスキングにより線幅を０．
１〜１μｍの範囲のものにする。また、図２は上記Ｓｉ
のパタ−ン８の表面にＰｏｌｙ−Ｓｉ膜やＳｉＮ膜３１
を形成した本発明実施例の断面図である。図２ではレ−
ザ干渉露光法によりＳｉのパタ−ン８を加工し、その上
にＰｏｌｙ−Ｓｉ膜またはＳｉＮ膜３１等を形成する。
パタ−ン８をレ−ザ干渉露光法により加工するのでパタ
−ン精度を０．０２μｍ（３σ）以下にまで高めること
ができる。
ｉＮ膜、ＰＳＧ膜、ＢＰＳＧ膜、Ａｌ膜等はそれぞれの
プロセスを用いて生成し、マスキングにより線幅を０．
１〜１μｍの範囲のものにする。また、図２は上記Ｓｉ
のパタ−ン８の表面にＰｏｌｙ−Ｓｉ膜やＳｉＮ膜３１
を形成した本発明実施例の断面図である。図２ではレ−
ザ干渉露光法によりＳｉのパタ−ン８を加工し、その上
にＰｏｌｙ−Ｓｉ膜またはＳｉＮ膜３１等を形成する。
パタ−ン８をレ−ザ干渉露光法により加工するのでパタ
−ン精度を０．０２μｍ（３σ）以下にまで高めること
ができる。
【００１４】図３は同様にレ−ザ干渉露光法により形成
したＳｉのパタ−ン８上にＳｉＯ2／ＰＳＧ／ＳｉＮ等
の積層膜３６を形成した場合の断面図である。上記Ｓｉ
ウエハ１からは多数の基準チップ１５が得られるので、
これらを当該ＩＣ／ＬＳＩの製造に必要な一連の無機膜
パタ−ンの各加工装置に配布することにより、各加工装
置はウエハを共通とする基準チップを用いて自己の加工
寸法を管理することができる。この結果、従来技術にお
けるウエハの厚みや捩じれ等の相違による基準寸法誤差
を排除することができる。
したＳｉのパタ−ン８上にＳｉＯ2／ＰＳＧ／ＳｉＮ等
の積層膜３６を形成した場合の断面図である。上記Ｓｉ
ウエハ１からは多数の基準チップ１５が得られるので、
これらを当該ＩＣ／ＬＳＩの製造に必要な一連の無機膜
パタ−ンの各加工装置に配布することにより、各加工装
置はウエハを共通とする基準チップを用いて自己の加工
寸法を管理することができる。この結果、従来技術にお
けるウエハの厚みや捩じれ等の相違による基準寸法誤差
を排除することができる。
【００１５】なお、現在でSuper Flat Waferと称してそ
の厚みの均一性や平坦度が十分によいウエハが使用され
ているので、ウエハが共通である限り切り出し位置に関
わらず厚みと平坦度の均一な多数の基準チップを得るこ
とができるのである。
の厚みの均一性や平坦度が十分によいウエハが使用され
ているので、ウエハが共通である限り切り出し位置に関
わらず厚みと平坦度の均一な多数の基準チップを得るこ
とができるのである。
【００１６】〔実施例 ２〕図４は本発明による他の基
準チップ実施例の断面図である。図４においては、図１
（ｂ）に示した無機膜の基準チップ１５上に次ぎの工程
に必要なホトレジスト（有機膜）２の基準パタ−ンを形
成する。まず、図１（ａ）のウエハ１上にホトレジスト
膜２を塗布、乾燥し、縮小投影露光法、電子線描画法、
レ−ザ干渉露光法等によりレジスト２に所定の基準寸法
パタ−ンを形成する。この基準寸法幅は例えば０．１〜
１μｍの範囲である。このようにして作製された基準チ
ップ１６は、他の工程の基準チップとウエハが共通にな
るので、基準チップの厚みや捩じれ等の相違による基準
寸法誤差を排除することができる。
準チップ実施例の断面図である。図４においては、図１
（ｂ）に示した無機膜の基準チップ１５上に次ぎの工程
に必要なホトレジスト（有機膜）２の基準パタ−ンを形
成する。まず、図１（ａ）のウエハ１上にホトレジスト
膜２を塗布、乾燥し、縮小投影露光法、電子線描画法、
レ−ザ干渉露光法等によりレジスト２に所定の基準寸法
パタ−ンを形成する。この基準寸法幅は例えば０．１〜
１μｍの範囲である。このようにして作製された基準チ
ップ１６は、他の工程の基準チップとウエハが共通にな
るので、基準チップの厚みや捩じれ等の相違による基準
寸法誤差を排除することができる。
【００１７】〔実施例 ３〕図５は本発明による他の基
準チップ実施例の断面図である。ＩＣ／ＬＳＩでは半導
体加工工程順にプロセス層がウエハ上に積層されていく
ので、基準チップ上にも上記工程順に形成されるプロセ
ス層毎に基準パタ−ンを形成するようにすることが望ま
しい。図５はこのような基準チップ断面の一例である。
まず、基準チップ面にＳｉの熱酸化膜のパタ−ン９、Ｐ
ｏｌｙ−Ｓｉ膜のパタ−ン１０、ＳｉＮ膜のパタ−ン１
１、Ａｌ膜のパタ−ン１４およびレジストパタ−ン２、
およびＳｉのパタ−ン８、８１等を順次生成する。また
Ｓｉのパタ−ン８１に被覆する熱酸化膜はプロセスに応
じて他の熱酸化膜９と同時または別途形成される。
準チップ実施例の断面図である。ＩＣ／ＬＳＩでは半導
体加工工程順にプロセス層がウエハ上に積層されていく
ので、基準チップ上にも上記工程順に形成されるプロセ
ス層毎に基準パタ−ンを形成するようにすることが望ま
しい。図５はこのような基準チップ断面の一例である。
まず、基準チップ面にＳｉの熱酸化膜のパタ−ン９、Ｐ
ｏｌｙ−Ｓｉ膜のパタ−ン１０、ＳｉＮ膜のパタ−ン１
１、Ａｌ膜のパタ−ン１４およびレジストパタ−ン２、
およびＳｉのパタ−ン８、８１等を順次生成する。また
Ｓｉのパタ−ン８１に被覆する熱酸化膜はプロセスに応
じて他の熱酸化膜９と同時または別途形成される。
【００１８】次いで、中央部のＳｉ熱酸化膜のパタ−ン
９、ＳｉＮ膜のパタ−ン１１等の上にＰｏｌｙ−Ｓｉ膜
のパタ−ン１０を被せ、さらにＢＰＳＧ膜のパタ−ン１
３、ＰＳＧ膜のパタ−ン１２、Ａｌ膜のパタ−ン１４等
を順次形成する。このように、ＩＣ／ＬＳＩの加工工程
順に積層されるプロセス層毎に基準パタ−ンを形成する
ようにすると、各プロセス層の高さが実際に製造される
ＩＣ／ＬＳＩの各プロセス層の高さと等しくなるので、
露光装置や電子線描画装置の焦点位置を等しく保つこと
ができ、焦点ずれによる誤差を低減することができる。
９、ＳｉＮ膜のパタ−ン１１等の上にＰｏｌｙ−Ｓｉ膜
のパタ−ン１０を被せ、さらにＢＰＳＧ膜のパタ−ン１
３、ＰＳＧ膜のパタ−ン１２、Ａｌ膜のパタ−ン１４等
を順次形成する。このように、ＩＣ／ＬＳＩの加工工程
順に積層されるプロセス層毎に基準パタ−ンを形成する
ようにすると、各プロセス層の高さが実際に製造される
ＩＣ／ＬＳＩの各プロセス層の高さと等しくなるので、
露光装置や電子線描画装置の焦点位置を等しく保つこと
ができ、焦点ずれによる誤差を低減することができる。
【００１９】〔実施例 ４〕上記本発明の各実施例にお
いては同一のウエハから切りだしたチップ上にＩＣ／Ｌ
ＳＩの製造に必要な一連の基準パタ−ンの複数を搭載す
るようにした。しかし図６に示すように、単一の基準パ
タ−ンを搭載したチップを製造プロセス数に応じて組み
合わせて一つの台の上に取付け、これを基準チップ１５
の替わりに用いることもできる。
いては同一のウエハから切りだしたチップ上にＩＣ／Ｌ
ＳＩの製造に必要な一連の基準パタ−ンの複数を搭載す
るようにした。しかし図６に示すように、単一の基準パ
タ−ンを搭載したチップを製造プロセス数に応じて組み
合わせて一つの台の上に取付け、これを基準チップ１５
の替わりに用いることもできる。
【００２０】図６は一例として、金属サセプタ２４上に
Ｓｉパタ−ンの基準試料２１と熱酸化膜形成試料２２と
Ｐｏｌｙ−Ｓｉ膜パタ−ンの基準試料２３を取付け、金
属サセプタ２４を金属の治具２５へ装着し、全体を一つ
の基準試料として用いる。なお一般的には、一枚のＳｉ
ウエハ上に当該ＬＳＩの各製造プロセスの基準パタ−ン
を形成して各製造プロセスの基準パタ−ンを個別に切り
出し、これらを組み合わせて図５のように治具化する。
Ｓｉパタ−ンの基準試料２１と熱酸化膜形成試料２２と
Ｐｏｌｙ−Ｓｉ膜パタ−ンの基準試料２３を取付け、金
属サセプタ２４を金属の治具２５へ装着し、全体を一つ
の基準試料として用いる。なお一般的には、一枚のＳｉ
ウエハ上に当該ＬＳＩの各製造プロセスの基準パタ−ン
を形成して各製造プロセスの基準パタ−ンを個別に切り
出し、これらを組み合わせて図５のように治具化する。
【００２１】例えば上記各製造プロセスの基準パタ−ン
数を１０、同基準パタ−ンのチップサイズを３ｍｍ角と
して６インチＳｉウエハから切り出すと１０種類の基準
パタ−ンチップがそれぞれ約１００個づつ得られるの
で、１００台の寸法計測装置に同一Ｓｉウエハから取れ
た１０種類の基準パタ−ンチップを搭載した治具２５を
供給することができる。この結果、１００台の寸法計測
装置間ではウエハの相違によって生じる誤差が発生しな
いので、当該ＬＳＩの各加工プロセスのパタ−ンサイズ
を極めて高精度に評価することができる。
数を１０、同基準パタ−ンのチップサイズを３ｍｍ角と
して６インチＳｉウエハから切り出すと１０種類の基準
パタ−ンチップがそれぞれ約１００個づつ得られるの
で、１００台の寸法計測装置に同一Ｓｉウエハから取れ
た１０種類の基準パタ−ンチップを搭載した治具２５を
供給することができる。この結果、１００台の寸法計測
装置間ではウエハの相違によって生じる誤差が発生しな
いので、当該ＬＳＩの各加工プロセスのパタ−ンサイズ
を極めて高精度に評価することができる。
【００２２】〔実施例 ５〕図７は上記本発明による基
準チップ１５、１６、１７等を用いて被加工ウエハ１０
０の寸法計測を行なう測定用ＳＥＭの構成図である。な
お、説明の簡単化のため以後基準チップ１５、１６、１
７等を１５０で代表して示すことにする。図７におい
て、被加工ウエハ１００と基準チップ１５０は測定用Ｓ
ＥＭ１０１のチャンバ−１０２内のテ−ブル上に設置さ
れる。
準チップ１５、１６、１７等を用いて被加工ウエハ１０
０の寸法計測を行なう測定用ＳＥＭの構成図である。な
お、説明の簡単化のため以後基準チップ１５、１６、１
７等を１５０で代表して示すことにする。図７におい
て、被加工ウエハ１００と基準チップ１５０は測定用Ｓ
ＥＭ１０１のチャンバ−１０２内のテ−ブル上に設置さ
れる。
【００２３】まず、基準チップ１５０を電子ビ−ムの走
査範囲内に置いて所定プロセスの基準パタ−ンを電子ビ
−ム１０３により走査し、基準チップ１５０からの２次
電子検出により上記基準パタ−ンのピッチ寸法を検出す
る。次いで上記テ−ブルを移動して被加工ウエハ１００
の上記所定プロセスの加工パタ−ンを電子ビ−ム１０３
により走査し、その２次電子検出により上記加工パタ−
ンのピッチ寸法を検出して上記基準パタ−ンのピッチ寸
法と比較し、加工誤差を評価する。
査範囲内に置いて所定プロセスの基準パタ−ンを電子ビ
−ム１０３により走査し、基準チップ１５０からの２次
電子検出により上記基準パタ−ンのピッチ寸法を検出す
る。次いで上記テ−ブルを移動して被加工ウエハ１００
の上記所定プロセスの加工パタ−ンを電子ビ−ム１０３
により走査し、その２次電子検出により上記加工パタ−
ンのピッチ寸法を検出して上記基準パタ−ンのピッチ寸
法と比較し、加工誤差を評価する。
【００２４】従来のや加工誤差評価においては、基準チ
ップ上の基準パタ−ン数が１種類であったので、加工プ
ロセスが替わる毎に被加工ウエハと基準チップの双方を
入れ替え、位置合わせして設定する必要があった。しか
し、図７においては基準チップが多数の加工プロセスに
対応する基準パタ−ンを備えているので、プロセス毎に
被加工ウエハ１００のみを出し入れすればよくなり加工
誤差の評価作業を大幅に効率化することができる。
ップ上の基準パタ−ン数が１種類であったので、加工プ
ロセスが替わる毎に被加工ウエハと基準チップの双方を
入れ替え、位置合わせして設定する必要があった。しか
し、図７においては基準チップが多数の加工プロセスに
対応する基準パタ−ンを備えているので、プロセス毎に
被加工ウエハ１００のみを出し入れすればよくなり加工
誤差の評価作業を大幅に効率化することができる。
【００２５】
【発明の効果】本発明により、異なる加工プロセス間の
パタ−ン寸法誤差を低減した半導体プロセス用の基準寸
法試料（基準チップ）を提供することができる。すなわ
ち本発明では、各加工プロセス毎の基準寸法パタ−ンを
同一のウエハ上に形成するので、ウエハの厚み、うね
り、捩じれ等の相違に基づく電子線の吸収、散乱等によ
る寸法誤差のない基準チップを提供することができる。
パタ−ン寸法誤差を低減した半導体プロセス用の基準寸
法試料（基準チップ）を提供することができる。すなわ
ち本発明では、各加工プロセス毎の基準寸法パタ−ンを
同一のウエハ上に形成するので、ウエハの厚み、うね
り、捩じれ等の相違に基づく電子線の吸収、散乱等によ
る寸法誤差のない基準チップを提供することができる。
【００２５】実験によれば、３枚の被加工ウエハのＳｉ
Ｎ膜の０．８μｍ幅のラインパタ−ンをウエハの異なる
従来の基準チップを用いて測定した結果、約−５〜１０
％（−０．０４〜＋０．０８μｍ）のライン幅誤差が生
じたが、本発明による基準チップを用いると上記ライン
幅誤差は約０〜２．５％（０〜＋０．０２μｍ）であっ
た。これより本発明によりライン幅誤差を略１／４に低
減できることがわかる。
Ｎ膜の０．８μｍ幅のラインパタ−ンをウエハの異なる
従来の基準チップを用いて測定した結果、約−５〜１０
％（−０．０４〜＋０．０８μｍ）のライン幅誤差が生
じたが、本発明による基準チップを用いると上記ライン
幅誤差は約０〜２．５％（０〜＋０．０２μｍ）であっ
た。これより本発明によりライン幅誤差を略１／４に低
減できることがわかる。
【００２６】また、各加工プロセス毎の基準寸法パタ−
ンをまとめて一つの上記基準チップ上に設けることもで
きるので、例えば測定用ＳＥＭ等を用いた基準チップに
よる被加工ウエハのパタ−ン寸法較正作業を効率化する
ことができる。本発明はとくに大容量ＤＲＡＭのように
３０近い工程数数を有し、同じ各工程にサブミクロンの
寸法精度が要求される場合に、寸法誤差の累積を低減で
きるのでその歩留まりを向上することができる。また、
本発明の基準チップは同一ウエハから多数取り出すこと
ができるので、複数の寸法計測装置間の誤差レベルを一
致させて製造現場の寸法精度水準を高く維持することが
できる。
ンをまとめて一つの上記基準チップ上に設けることもで
きるので、例えば測定用ＳＥＭ等を用いた基準チップに
よる被加工ウエハのパタ−ン寸法較正作業を効率化する
ことができる。本発明はとくに大容量ＤＲＡＭのように
３０近い工程数数を有し、同じ各工程にサブミクロンの
寸法精度が要求される場合に、寸法誤差の累積を低減で
きるのでその歩留まりを向上することができる。また、
本発明の基準チップは同一ウエハから多数取り出すこと
ができるので、複数の寸法計測装置間の誤差レベルを一
致させて製造現場の寸法精度水準を高く維持することが
できる。
【図１】本発明によるウエハの平面図と基準チップ実施
例の断面図である。
例の断面図である。
【図２】本発明による基準チップの他のパタ−ンの断面
図である。
図である。
【図３】本発明による基準チップの他のパタ−ンの断面
図である。
図である。
【図４】本発明による他の基準チップ実施例の断面図で
ある。
ある。
【図５】本発明による他の基準チップ実施例の断面図で
ある。
ある。
【図６】本発明による基準チップ治具の断面図である。
【図７】本発明によるパタ−ン寸法較正方法を示す測定
用ＳＥＭの概念図である。
用ＳＥＭの概念図である。
【図８】從来の基準チップの製造工程図である。
【図９】從来の基準チップの断面図である。
【図１０】從来の他の基準チップの断面図である。
１…Ｓｉウエハ、２…ホトレジスト、３…パタ−ニグ
部、４…Ｓｉパタ−ン、７…ＳｉＮ膜、８…Ｓｉのパタ
−ン、９…熱酸化膜のパタ−ン、１０…のパタ−ン、１
２…ＰＳＧ膜のパタ−ン、１３…ＢＰＳＧ膜のパタ−
ン、１４…Ａｌ膜のパタ−ン、１５、１６…基準チッ
プ、２４…金属サセプタ、２５…治具、１００…被加工
ウエハ、１０１…測定用ＳＥＭ、１０５…基準チップ、
３１…Ｐｏｌｙ−Ｓｉ膜／ＳｉＮ膜、３６…積層膜。
部、４…Ｓｉパタ−ン、７…ＳｉＮ膜、８…Ｓｉのパタ
−ン、９…熱酸化膜のパタ−ン、１０…のパタ−ン、１
２…ＰＳＧ膜のパタ−ン、１３…ＢＰＳＧ膜のパタ−
ン、１４…Ａｌ膜のパタ−ン、１５、１６…基準チッ
プ、２４…金属サセプタ、２５…治具、１００…被加工
ウエハ、１０１…測定用ＳＥＭ、１０５…基準チップ、
３１…Ｐｏｌｙ−Ｓｉ膜／ＳｉＮ膜、３６…積層膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 H01L 21/66
Claims (5)
- 【請求項１】 半導体プロセスにおけるパタ−ン寸法較
正用の基準チップにおいて、共通のウエハ上に形成した
各種半導体プロセス用の複数の寸法基準用パタ−ン部の
中の少なくとも一つを切り出して形成したことを特徴と
する半導体プロセスの寸法基準用チップ。 - 【請求項２】 請求項１において、上記寸法基準用パタ
−ン部は当該半導体プロセスにより生成されるプロセス
層に形成されたものであることを特徴とする半導体プロ
セスの寸法基準用チップ。 - 【請求項３】 請求項１または２において、上記パタ−
ン寸法較正用の基準チップは上記共通のウエハ上に形成
した互いに異なる半導体プロセス用の寸法基準用パタ−
ン部の複数を含むようにしたことを特徴とする半導体プ
ロセスの寸法基準用チップ。 - 【請求項４】 請求項４において、上記互いに異なる半
導体プロセス用の各寸法基準用パタ−ン部を当該半導体
装置製造プロセスの作業順に積層されるプロセス層上に
順次形成するようにしたことを特徴とする半導体プロセ
スの寸法基準用チップ。 - 【請求項５】 寸法計測装置によりウエハ上のパタ−ン
と寸法基準用チップのパタ−ンの双方を計測してウエハ
上のパタ−ン寸法を較正する半導体プロセスのパタ−ン
寸法較正方法において、上記寸法計測装置内に共通のウ
エハ上に形成された互いに異なる半導体プロセス用の寸
法基準用パタ−ン部の複数を含む寸法基準チップを装着
し、半導体プロセスの作業順に順次形成されるウエハ上
のパタ−ンの寸法を前記寸法基準チップの当該半導体プ
ロセス用の寸法基準用パタ−ン部と比較して較正するよ
うにしたことを特徴とする半導体プロセスの寸法較正方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116708A JP3068366B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体プロセスの寸法基準用チップと寸法較正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116708A JP3068366B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体プロセスの寸法基準用チップと寸法較正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333805A JPH06333805A (ja) | 1994-12-02 |
| JP3068366B2 true JP3068366B2 (ja) | 2000-07-24 |
Family
ID=14693859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116708A Expired - Lifetime JP3068366B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体プロセスの寸法基準用チップと寸法較正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068366B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7687300A (en) * | 1999-10-15 | 2001-04-23 | Nikon Corporation | Reference wafer for controlling accuracy and method for producing the same, aligner, and method for fabricating device |
| KR100319898B1 (ko) * | 2000-03-20 | 2002-01-10 | 윤종용 | 웨이퍼의 치수인자 측정방법 및 그 장치 |
-
1993
- 1993-05-19 JP JP5116708A patent/JP3068366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06333805A (ja) | 1994-12-02 |
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