JP3067996U - Non-volatile semiconductor memory cell array - Google Patents
Non-volatile semiconductor memory cell arrayInfo
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Abstract
(57)【要約】
【課題】 非揮発性半導体メモリセルアレイとその製造
方法の提供。
【解決手段】 伝統的なフローティングゲート、コント
ロールゲート、セルソース極及びセルドレイン極を形成
してあるほかに、ローカルソース極が加えられたものと
され、それによりデバイスの動作を向上し、またこの設
計によりセルアレイのコンタクトウインドウの数を減少
でき、セルアレイの寸法縮小に有効であり、また、本考
案は各２本の金属線中に一つの隔離領域を増設してあ
り、それによりセルアレイの寸法縮小後のクロストーク
の発生を防ぎ、その信頼性を高めることができる。
(57) Abstract: Provided is a nonvolatile semiconductor memory cell array and a method of manufacturing the same. SOLUTION: In addition to forming a traditional floating gate, a control gate, a cell source electrode and a cell drain electrode, a local source electrode is added, thereby improving the operation of the device. The design can reduce the number of contact windows in the cell array, which is effective in reducing the size of the cell array. In addition, the present invention adds one isolation region in each two metal lines, thereby reducing the size of the cell array. The occurrence of later crosstalk can be prevented, and the reliability can be improved.
Description
【０００１】[0001]
本考案は、一種の非揮発性半導体メモリセルアレイ（Ｎｏｎ−Ｖｏｌａｔｉｌ ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｌｌａｙ）とそ の製造方法に関し：とくに、一種のローカルソース領域（Ｌｏｃａｌ Ｓｏｕｒ ｃｅ）を増加した設計を有することで、そのアレイ結合の比率（ｃｏｕｐｌｉｎ ｇ ｒａｔｉｏ）を増加したものとその製造方法に関する。 The present invention relates to a non-volatile semiconductor memory cell array and a method of manufacturing the non-volatile semiconductor memory cell array. Particularly, the present invention has a design in which a type of a local source region is increased. The present invention relates to an increase in the coupling ratio and a method for producing the same.
【０００２】[0002]
図１は伝統的なスタック式非揮発性半導体メモリセルの断面図であり、その製 造方法は以下のとおりであった。即ち、まず半導体ウエハー１上に、一層のトン ネル酸化層２（ｔｕｎｎｅｌ ｏｘｉｄｅ）と第１ポリシリコン層３を形成し、 その後、伝統的なリソグラフィーとエッチング技術を用いて、必要なパターンを 定義する。さらにこのパターン上に、第１誘電層４と１層の第２ポリシリコン層 ５を堆積させる。なお、通常、該第１誘電層４の組成は、酸化シリコン／ニトロ 化シリコン／酸化シリコンのＯＮＯサンドイッチ構造とされる。こうしてこのメ モリセルのゲート極を形成するが、その中、該ゲート極はさらにフローティング ゲート３Ａとコントロールゲート５Ａの２種の異なる機能の部分に分けられる。 FIG. 1 is a cross-sectional view of a conventional stacked nonvolatile semiconductor memory cell, and its manufacturing method is as follows. That is, first, a layer of a tunnel oxide layer 2 (tunnel oxide) and a first polysilicon layer 3 are formed on a semiconductor wafer 1, and then a necessary pattern is defined by using a traditional lithography and etching technique. . Further, a first dielectric layer 4 and a second polysilicon layer 5 are deposited on the pattern. Normally, the composition of the first dielectric layer 4 is an ONO sandwich structure of silicon oxide / silicon nitrate / silicon oxide. In this manner, the gate electrode of the memory cell is formed, in which the gate electrode is further divided into two different functions, that is, a floating gate 3A and a control gate 5A.
【０００３】 続いて、ゲート極に被覆されていないウエハー領域に、必要な不純物イオンを 注入してソース領域６とドレイン領域７を形成し、その後、さらに一層の第２誘 電層８を堆積させ（通常、該第２誘電層は酸化シリコン或いはニトロ化シリコン で組成される）、最後に、リソグラフィーとエッチング技術を用いて、ドレイン 領域７の上方に一つのコンタクトウインドウ９（ｃｏｎｔａｃｔ ｗｉｎｄｏｗ ）を開け、以上を以て非揮発性半導体メモリセルの構造を完成していた。Subsequently, necessary impurity ions are implanted into a wafer region not covered with the gate electrode to form a source region 6 and a drain region 7, and then a second dielectric layer 8 is further deposited. (Usually, the second dielectric layer is composed of silicon oxide or nitrated silicon). Finally, one contact window 9 is opened above the drain region 7 using lithography and etching techniques, Thus, the structure of the nonvolatile semiconductor memory cell has been completed.
【０００４】 続いて、図２は伝統的なスタック式非揮発性半導体メモリセルのレイアウト図 であり、図中の符号１０で示される領域は隔離領域とされる。FIG. 2 is a layout diagram of a conventional stacked nonvolatile semiconductor memory cell, and an area indicated by reference numeral 10 in the figure is an isolation area.
【０００５】 以上の説明で分かるように、伝統的なスタック式非揮発性半導体メモリセルの 設計は、各二つの非揮発性半導体メモリセルの間に一つのコンタクトウインドウ を開ける必要があり、そのためメモリセルの大きさが相対的に制限されることと なった。また一方で、シリコン基板（図２中のＳ領域）が、第１ポリシリコン層 の既にエッチングされた部分で、セルフエッチングプロセスで、トレンチを受け る可能性があり、そのためにソース線の連続性に影響が生じた。このほか、不断 にデバイス寸法が縮小される中にあって、２本の金属線間の距離が非常に接近す るためのクロストーク（ｃｒｏｓｓ ｔａｌｋ）の状況が発生しやすくなった。 このように、上述の伝統的な非揮発性半導体メモリセルは欠点を有しており、そ れが該デバイスの信頼性に影響を及ぼすことになった。[0005] As can be seen from the above description, the traditional stacked nonvolatile semiconductor memory cell design requires opening one contact window between each two nonvolatile semiconductor memory cells, and thus the memory The cell size was relatively limited. On the other hand, the silicon substrate (S region in FIG. 2) may be subject to a trench in the already etched portion of the first polysilicon layer in a self-etching process, which results in the continuity of the source line. Was affected. In addition, as device dimensions are constantly being reduced, the situation of crosstalk due to the very close distance between two metal lines has become more likely to occur. Thus, the traditional non-volatile semiconductor memory cells described above have drawbacks, which have affected the reliability of the device.
【０００６】[0006]
本考案は、伝統的な設計に較べ、一つのローカルソース領域を増した設計によ り、上述の欠点を徹底的に解決でき、並びにそのアレイ結合比率を増加できる、 一種の非揮発性半導体メモリセルアレイを提供することを課題としている。 The present invention provides a type of non-volatile semiconductor memory which can completely solve the above-mentioned drawbacks and can increase the array coupling ratio thereof by designing one local source region as compared with the traditional design. It is an object to provide a cell array.
【０００７】 本考案は次に、ドレイン領域のコンタクトウインドウを開ける必要がなく、メ モリセル寸法を縮小でき、その密度を高められる、一種の非揮発性半導体メモリ セルアレイの設計を提供することを課題としている。Another object of the present invention is to provide a kind of nonvolatile semiconductor memory cell array design which can reduce the size of the memory cell and increase the density without having to open the contact window of the drain region. I have.
【０００８】 本考案はさらに、構造が簡単で、製造が容易である、一種の非揮発性半導体メ モリセルアレイを提供することを課題としている。Another object of the present invention is to provide a kind of nonvolatile semiconductor memory cell array which has a simple structure and is easy to manufacture.
【０００９】 本考案はさらにまた、低作業電圧で、操作が容易であり、携帯しやすい非揮発 性半導体メモリセルアレイを提供することを課題としている。Another object of the present invention is to provide a non-volatile semiconductor memory cell array which is easy to operate at a low operating voltage, and is easy to carry.
【００１０】 本考案はさらに、二つの金属線中に、一つの隔離領域を増設してあり、デバイ ス寸法を縮小してもクロストークを発生せず、デバイスの信頼性を高めることが できる、一種の非揮発性半導体メモリセルアレイを提供することを課題としてい る。According to the present invention, one isolation region is additionally provided between two metal wires, and even if the device size is reduced, crosstalk does not occur and the reliability of the device can be improved. It is an object to provide a kind of nonvolatile semiconductor memory cell array.
【００１１】[0011]
請求項１の考案は、シリコン基板上で行と列をなす複数のフローティングゲー トと、 フローティングゲートの上にあって列をなすと共に連続して排列された複数のコ ントロールゲートと、 シリコン基板上に位置し行をなす複数のローカルビット線と、 ローカルビット線の下方のシリコン基板内に位置し行をなし交錯し両者間がフロ ーティングゲートで隔てられている複数のセルソース領域とセルドレイン領域と 、 列をなしセルドレイン領域と交錯して排列された、複数のローカルソース領域と 、 シリコン基板内に位置し、行をなしローカルビット線の間に位置し、その存在す る列の隣合うセルドレイン領域とローカルソース領域を隔離する複数の隔離領域 、 以上を具えてなる、非揮発性半導体メモリセルアレイとしている。 The invention of claim 1 comprises a plurality of floating gates in rows and columns on a silicon substrate, a plurality of control gates in columns and continuously arranged above the floating gates, and a plurality of control gates on the silicon substrate. And a plurality of cell source regions and cell drains located in the silicon substrate below the local bit lines, forming a row, and intersecting with each other and separated by a floating gate. A plurality of local source regions, arranged in the silicon substrate, arranged in rows and intersecting with the cell drain region forming the column and the cell drain region, and located in the row between the local bit lines and adjacent to the existing column. A nonvolatile semiconductor memory cell array comprising a plurality of isolation regions for isolating a cell drain region and a local source region that match each other.
【００１２】 請求項２の考案は、前記ローカルソース領域の全部を共同ローカルソース領域 に連接させたことを特徴とする、請求項１に記載の非揮発性半導体メモリセルア レイとしている。According to a second aspect of the present invention, there is provided the nonvolatile semiconductor memory cell array according to the first aspect, wherein all of the local source regions are connected to a common local source region.
【００１３】[0013]
図３に示されるのは本考案の非揮発性半導体メモリセルアレイの望ましい実施 例のレイアウト図であり、そのセルアレイは、 セルアドレスの選択機能を進行する上方選択線３１と、 共同ローカルソース線３２と、 シリコン基板上で行と列をなす複数のフローティングゲート３３と、 フローティングゲート３３の上にあって列をなすと共に連続して排列された複数 のコントロールゲート３４と、 シリコン基板上に位置し行をなす複数のローカルビット線３５（Ｌｏｃａｌ Ｂ ｉｔ ｌｉｎｅ）と、 ローカルビット線３５の下に位置し交錯する行をなす複数のセルソース領域３６ とセルドレイン領域３７で、両者間がフローティングゲート３３で隔離されてい るものと、 列をなし、セルドレイン領域３７と交錯して排列された、複数のローカルソース 領域３８と、 行をなしローカルビット線３５の間に位置し、その存在する列の隣合うセルドレ イン領域３７とローカルソース領域３８を隔離する複数の隔離領域３９と、 ローカルワード線と外界データ線（ｄａｔａ ｌｉｎｅ）（図には表示せず）の 複数のコンタクトウインドウ４０、以上を含む。 FIG. 3 is a layout diagram of a preferred embodiment of the nonvolatile semiconductor memory cell array of the present invention. The cell array includes an upper selection line 31 for performing a cell address selection function, a common local source line 32, A plurality of floating gates 33 that form rows and columns on the silicon substrate; a plurality of control gates 34 that form a column on the floating gates 33 and are continuously arranged; A plurality of local bit lines 35, a plurality of cell source regions 36 and a plurality of cell drain regions 37 located below the local bit lines 35 and intersecting with each other are separated by a floating gate 33. And a plurality of rows arranged in a row and intersected with the cell drain region 37. A plurality of isolation regions 39, which are located between the local bit lines 35 and form adjacent rows, and which isolate the adjacent cell drain regions 37 and the local source regions 38, local word lines and external data. It includes a plurality of contact windows 40 of a data line (not shown).
【００１４】 図４に示されるように、上記共同ローカルソース線３２は、一つの共同下方選 択３０（ｂｏｔｔｏｍ ｓｅｌｅｃｔ）が制御し、その中、ＷＬ（０）、ＷＬ（ ２）、・・・、ＷＬ（ｎ−２）、ＷＬ（ｎ−１）はワード線とされ、Ｄａｔａ（ ０）、・・・、Ｄａｔａ（ｍ−１）はデータ線とされ、ワード線とデータ線は交 差するよう排列されてアレイの構造を形成している。As shown in FIG. 4, the common local source line 32 is controlled by one common bottom selection 30 (bottom select), in which WL (0), WL (2),. , WL (n-2) and WL (n-1) are word lines, and Data (0),..., Data (m-1) are data lines, and the word lines and data lines cross each other. Are arranged in a row to form an array structure.
【００１５】 続いて、図５は本考案のもう１種の非揮発性半導体メモリセルアレイのレイア ウト図である。該実施例の構造は基本的には図３に示されるものとほぼ同じであ るが、ローカルソース領域が分けられている。図６に示されるように、該実施例 では各ローカルソース領域３８がいずれも一本の独立した制御線ＢＳ（０）、・ ・・、ＢＳ（ｍ−１）を有している。FIG. 5 is a layout diagram of another nonvolatile semiconductor memory cell array according to the present invention. The structure of this embodiment is basically the same as that shown in FIG. 3, except that the local source region is separated. As shown in FIG. 6, in this embodiment, each local source region 38 has one independent control line BS (0),..., BS (m-1).
【００１６】 図７は本考案のセルをワード線ＢＢ方向に切断した断面図である。本考案の開 始材料はｐ型シリコン基板４１で、まずｐ型シリコン基板４１に隔離用のフィー ルド酸化層４２とトンネル酸化層４６を形成する。続いて、フィールド酸化層４ ２とトンネル酸化層４６の上方に一層のホトレジスト４３を塗布し、その後、リ ソグラフィーとエッチング技術を用いて、活性領域と隔離領域を定義する。その 中、該活性領域中には、 一つのセルチャネル（ｃｅｌｌ ｃｈａｎｎｅｌ）と、 一つのセルソース領域及びドレイン領域（ｃｅｌｌ ｓｏｕｒｃｅ／ｄｒａｉｎ ）とが含まれる。FIG. 7 is a cross-sectional view of the cell of the present invention cut in the direction of the word line BB. The starting material of the present invention is a p-type silicon substrate 41. First, a field oxide layer 42 for isolation and a tunnel oxide layer 46 are formed on the p-type silicon substrate 41. Subsequently, a layer of photoresist 43 is applied over the field oxide layer 42 and the tunnel oxide layer 46, and then an active region and an isolated region are defined using lithography and etching techniques. The active region includes one cell channel, and one cell source region and one drain region (cell source / drain).
【００１７】 上述のフィールド酸化層４２は熱酸化法（Ｔｈｅｒｍａｌ Ｇｒｏｗｔｈ）を 利用し、上述のｐ型シリコン基板４１の表面のシリコン原子を酸化して形成する 。熱酸化の温度は１１００から１２００℃の間とし、厚さ３０００から６５００ オングストロームの間の酸化層を形成する。上述のトンネル酸化層４６も熱酸化 法で形成し、その厚さは５０から１００オングストロームの間とする。The field oxide layer 42 is formed by oxidizing silicon atoms on the surface of the p-type silicon substrate 41 using a thermal oxidation method (Thermal Growth). The temperature of the thermal oxidation is between 1100 and 1200 ° C., forming an oxide layer between 3000 and 6500 angstroms thick. The above-described tunnel oxide layer 46 is also formed by a thermal oxidation method and has a thickness between 50 and 100 angstroms.
【００１８】 図８も本考案のセルをワード線ＢＢ方向に切断した断面図である。続いて、一 層の第１ポリシリコン層４７を堆積させた後、リソグラフィーとエッチング技術 を用いてフローティングゲートパターンを定義し、さらにこのパターン上に、一 層の酸化シリコン／ニトロ化シリコン／酸化シリコンのＯＮＯサンドイッチ構造 を有する第１誘電層４９を堆積する。それらの厚さはいずれも１００から３００ オングストロームの間とし、さらにポリサイド層５１と第２誘電層５３を順に堆 積させ、最後に再びリソグラフィーとエッチング技術を用いて、コントロールゲ ートを定義しワード線のパターンを形成する。FIG. 8 is also a sectional view of the cell of the present invention cut in the direction of the word line BB. Subsequently, after depositing a first polysilicon layer 47, a floating gate pattern is defined using lithography and etching techniques, and a single layer of silicon oxide / nitrated silicon / silicon oxide is formed on the pattern. A first dielectric layer 49 having an ONO sandwich structure is deposited. Each of them has a thickness of 100 to 300 Å, a polycide layer 51 and a second dielectric layer 53 are sequentially deposited, and finally the control gate is defined again by using lithography and etching techniques to define a control gate. Form a line pattern.
【００１９】 上述の第１ポリシリコン層４７は、通常、ポリシリコン形成と同時にドープす る方式の低圧化学気相成長法（ＬＰＣＶＤＦ）で形成し、その反応気体は（１５ ％ＰＨ3 ／８５％ＳｉＨ4 ）と（５％ＰＨ3 ／９５％Ｎ2 ）の混合気体とし、反 応圧力は１ｔｏｒｒ、反応温度は約５５０℃、その厚さは５００から２０００オ ングストロームの間とする。上述の第１ポリシリコン層に対するプラズマエッチ ングには、磁場増強式反応性イオンエッチング（ＭＡＲＩＥ）或いは電子サクロ トロン共鳴（ＥＣＲ）プラズマエッチング、或いは伝統的な反応性イオンエッチ ング（ＲＩＥ）技術を用い、サブミクロン集積回路技術領域にあっては、通常、 磁場増強式反応性イオンエッチング（ＭＡＲＩＥ）を用い、その反応気体はＣｌ 2 、ＳＦ6 及びＨＢｒの混合気体とする。上述のポリサイド層５１は、通常は堆 積法で形成したタングステンシリコン或いはチタンシリコン等、金属けい化物を とし、その厚さは１０００から３０００オングストロームの間とする。上述の第 ２誘電層５３は、通常低圧化学気相成長法（ＬＰＣＶＤ）を利用して形成した酸 化シリコン或いはニトロ化シリコン（Ｓｉ3 Ｎ4 ）とし、その厚さは１０００か ら３０００オングストロームの間とする。The above-mentioned first polysilicon layer 47 is usually formed by low-pressure chemical vapor deposition (LPCVDF) in which doping is performed simultaneously with formation of polysilicon, and the reaction gas is (15% PH).Three / 85% SiHFour ) And (5% PHThree / 95% NTwo ), A reaction pressure of 1 torr, a reaction temperature of about 550 ° C., and a thickness between 500 and 2000 angstroms. The plasma etching of the first polysilicon layer is performed using magnetic field enhanced reactive ion etching (MARIE), electron cyclotron resonance (ECR) plasma etching, or traditional reactive ion etching (RIE) technology. In the submicron integrated circuit technology area, a magnetic field-enhanced reactive ion etching (MARIE) is generally used, and the reaction gas is Cl. Two , SF6 And a mixed gas of HBr. The above-mentioned polycide layer 51 is usually made of a metal silicide such as tungsten silicon or titanium silicon formed by a deposition method, and has a thickness between 1000 and 3000 angstroms. The above-mentioned second dielectric layer 53 is made of silicon oxide or silicon nitride (Si), usually formed using low pressure chemical vapor deposition (LPCVD).Three NFour ) And its thickness is between 1000 and 3000 angstroms.
【００２０】 図９から図１３はいずれもローカルビット線ＣＣ方向で切断した断面図である 。まず、図９は、フラッシュ或いはＥＰＲＯＭメモリセルソース領域とセルドレ イン領域のドープステップを示し、通常は、イオン注入法を用いて砒素（Ａｓ75 ）イオン５５を打ち込み、そのイオン注入エネルギー量は２０から８０ｋｅＶの 間とし、注入イオン量は１Ｅ１５から５Ｅ１５イオン／平方センチメートルの間 とする。9 to 13 are cross-sectional views cut in the direction of the local bit line CC. First, FIG. 9 shows a doping step of a flash or EPROM memory cell source region and a cell drain region. Usually, arsenic (As 75 ) ions 55 are implanted by ion implantation, and the ion implantation energy amount is from 20. 80 keV, and the amount of implanted ions is between 1E15 and 5E15 ions / cm 2.
【００２１】 その後、図１０に示されるように、セルソース領域３６とドレイン領域３７領 域上方に、一層のセルソース及びドレイン酸化層５７（ｃｅｌｌ ｓｏｕｒｃｅ ／ｄｒａｉｎ ｏｘｉｄｅ）を形成し、さらに図１０の如くスペーサ（ｓｐａｃ ｅｒ）酸化層５９を堆積させる。上述のセルソース及びドレイン酸化層５７形成 のステップは、ソースとドレインの不純物混入の動作でもあり、純窒素の環境の 下で、温度約９００から１０００℃で約３０分進行し、ソースとドレインの不純 物を設計どおりに正確に分布させる。上述のスペーサ酸化層５９は通常はプラズ マ増強式化学気相成長法（ＰＥＣＶＤ）で形成したテトラエトロキシルシラン（ ＴＥＯＳ）とし、その厚さは２０００から４０００オングストロームの間とする 。Thereafter, as shown in FIG. 10, a single layer of cell source / drain oxide layer 57 (cell source / drain oxide) is formed above the region of the cell source region 36 and the drain region 37. A spacer oxide layer 59 is deposited as described above. The above-described step of forming the cell source and drain oxide layers 57 is also an operation of mixing impurities into the source and the drain, and proceeds at a temperature of about 900 to 1000 ° C. for about 30 minutes in an environment of pure nitrogen to form the source and the drain. Distribute impurities exactly as designed. The spacer oxide layer 59 described above is typically tetra-ethoxyl silane (TEOS) formed by plasma enhanced chemical vapor deposition (PECVD) and has a thickness between 2000 and 4000 Angstroms.
【００２２】 次に、図１１に示されるように、まずリソグラフィー技術を用いてホトレジス トパターン６１を形成し、ソース領域上方の酸化層を保護し、さらに垂直異方性 プラズマエッチング技術を用いて、余分な酸化層を除去し、スペーサの支承する 酸化層５９を形成する。酸化層のプラズマエッチングには通常磁場増強式反応性 イオンエッチング（ＭＡＲＩＥ）を利用し、その反応気体は、通常ＣＦ4 、ＣＨ Ｆ3 及びＡｒとする。Next, as shown in FIG. 11, first, a photoresist pattern 61 is formed using lithography technology, the oxide layer above the source region is protected, and further, using vertical anisotropic plasma etching technology, An excess oxide layer is removed to form an oxide layer 59 that supports the spacer. Magnetic field enhanced reactive ion etching (MARIE) is usually used for plasma etching of the oxide layer, and the reactive gases are usually CF 4 , CH F 3 and Ar.
【００２３】 最後に、図１２と図１３は、ローカルビット線（Ｌｏｃａｌ Ｂｉｔ Ｌｉｎ ｅ）とローカルソース領域は同時に形成し、一層の導電層６３を、その厚さ２０ ００から４０００オングストロームの間に形成した後、リソグラフィーとエッチ ング技術を用いてローカルビット線とローカルソース領域を定義する。上述の導 電層６３の材料はポリシリコン、タングステン或いはタングステンシリコン、チ タンシリコン等の金属けい化物とする。図１２はローカルビット線に沿って切断 した断面図であり、図１３はローカルソース領域に沿って切断した断面図である 。Finally, FIGS. 12 and 13 show that the local bit line (Local Bit Line) and the local source region are formed at the same time, and one conductive layer 63 is formed between 2000 and 4000 angstroms in thickness. After that, local bit lines and local source regions are defined using lithography and etching techniques. The material of the conductive layer 63 is a metal silicide such as polysilicon, tungsten or tungsten silicon or titanium silicon. FIG. 12 is a sectional view taken along a local bit line, and FIG. 13 is a sectional view taken along a local source region.
【００２４】 最後に、以下の表１を以て、本考案のセルの動作原理を説明する。このセルが プログラミング動作を執行する時、ローカルビット線（即ちセルドレイン領域３ ７）部分は必ず正の低電位（ＬＶ）にあり、もしワード線（即ちコントロールゲ ート３４）部分が負の高電位（−ＨＶ）にあれば、電子はフローティングゲート ３３よりセルドレイン領域３７中に進入する。これは図１２の（Ａ）部分に示さ れるとおりである。反対に、このセルが消去動作を執行するとき、ソースとロー カルビット線（即ちセルドレイン領域）はいずれも０Ｖとなり、ワード線（コン トロールゲート）部分が高電位（ＨＶ）となり、電子はチャンネルよりフローテ ィングゲート３３に進入し、もとあったデータを消去する。これは図１２の（Ｂ ）部分に示されるとおりである。このセルが読み出し（Ｒｅａｄ）動作を行う時 、ワード線（コントロールゲート）とセルドレイン領域はいずれも正の低電位（ ＋ＬＶ）となる。Finally, the operation principle of the cell of the present invention will be described with reference to Table 1 below. When the cell performs a programming operation, the local bit line (ie, cell drain region 37) portion is always at a positive low potential (LV), and if the word line (ie, control gate 34) portion is at a negative high level. If it is at the potential (−HV), electrons enter the cell drain region 37 from the floating gate 33. This is as shown in part (A) of FIG. Conversely, when this cell performs an erasing operation, the source and the local bit line (ie, cell drain region) are both at 0V, the word line (control gate) is at a high potential (HV), and electrons are flowing from the channel. The data enters the floating gate 33 and erases the original data. This is as shown in part (B) of FIG. When this cell performs a read operation, both the word line (control gate) and the cell drain region have a positive low potential (+ LV).
【表１】 [Table 1]
【００２５】[0025]
本考案の提供する非揮発性半導体メモリセルアレイとその製造方法は、その設 計が伝統的なフローティングゲート、コントロールゲート、セルソース領域及び セルドレイン領域を形成してあるほかに、ローカルソース領域が加えられたもの とされ、それによりデバイスの動作を向上し、またこの設計によりセルアレイの コンタクトウインドウの数を減少でき、セルアレイの寸法縮小に有効であり、ま た、本考案は各２本の金属線中に一つの隔離領域を増設してあり、それによりセ ルアレイの寸法縮小後のクロストークの発生を防ぎ、その信頼性を高めることが できる。 The non-volatile semiconductor memory cell array provided by the present invention and the method of manufacturing the same include a conventional floating gate, a control gate, a cell source region, and a cell drain region. This design improves the operation of the device, and this design can reduce the number of contact windows in the cell array, which is effective in reducing the size of the cell array. One isolation region is additionally provided inside, thereby preventing the occurrence of crosstalk after the cell array is reduced in size and improving its reliability.
【図１】伝統的なスタック式非揮発性半導体メモリセル
の断面図である。FIG. 1 is a cross-sectional view of a traditional stacked nonvolatile semiconductor memory cell.
【図２】伝統的なスタック式非揮発性半導体メモリセル
のレイアウト図である。FIG. 2 is a layout diagram of a traditional stacked nonvolatile semiconductor memory cell.
【図３】本考案の実施例の共同ローカルソース領域を有
する非揮発性半導体メモリセルアレイのレイアウト図で
ある。FIG. 3 is a layout diagram of a nonvolatile semiconductor memory cell array having a common local source region according to an embodiment of the present invention;
【図４】図３の等効電気回路図である。FIG. 4 is an equivalent electric circuit diagram of FIG. 3;
【図５】本考案の別の実施例の独立ローカルソース領域
を有する非揮発性半導体メモリセルアレイのレイアウト
図である。FIG. 5 is a layout diagram of a nonvolatile semiconductor memory cell array having an independent local source region according to another embodiment of the present invention;
【図６】図５の等効電気回路図である。6 is an equivalent electric circuit diagram of FIG.
【図７】本考案の非揮発性半導体メモリセルの製造方法
を示す断面図である。FIG. 7 is a cross-sectional view illustrating a method of manufacturing a nonvolatile semiconductor memory cell according to the present invention;
【図８】本考案の非揮発性半導体メモリセルの製造方法
を示す断面図である。FIG. 8 is a cross-sectional view illustrating a method of manufacturing the nonvolatile semiconductor memory cell of the present invention.
【図９】本考案の非揮発性半導体メモリセルの製造方法
を示す断面図である。FIG. 9 is a cross-sectional view illustrating the method of manufacturing the nonvolatile semiconductor memory cell of the present invention.
【図１０】本考案の非揮発性半導体メモリセルの製造方
法を示す断面図である。FIG. 10 is a cross-sectional view illustrating the method of manufacturing the nonvolatile semiconductor memory cell according to the present invention;
【図１１】本考案の非揮発性半導体メモリセルの製造方
法を示す断面図である。FIG. 11 is a cross-sectional view illustrating the method of manufacturing the nonvolatile semiconductor memory cell of the present invention.
【図１２】本考案の非揮発性半導体メモリセルの製造方
法を示す断面図である。FIG. 12 is a cross-sectional view illustrating the method of manufacturing the nonvolatile semiconductor memory cell of the present invention.
【図１３】本考案の非揮発性半導体メモリセルの製造方
法を示す断面図である。FIG. 13 is a cross-sectional view illustrating the method of manufacturing the nonvolatile semiconductor memory cell of the present invention.
【図１４】本考案の非揮発性半導体メモリセルの操作表
示図である。FIG. 14 is a diagram illustrating the operation of the nonvolatile semiconductor memory cell of the present invention.
３１ 上方選択線 ３２ 共同ローカルソース線 ３３ フローティングゲート ３４ コントロールゲート ３５ ローカルビット線 ３６ セルソース領域 ３７ セルドレイン領域 ３８ ローカルソース領域 ３９ 隔離領域 ４０ コンタクトウインドウ ３０ 共同下方選択 ４１ ｐ型シリコン基板 ４２ フィールド酸化層 ４６ トンネル酸化層 ４３ ホトレジスト ４７ 第１ポリシリコン層 ４９ 第１誘電層 ５１ ポリサイド層 ５３ 第２誘電層 ５７ セルソース及びドレイン酸化層 ５９ スペーサ酸化層 ６１ ホトレジストパターン ６３ 導電層 REFERENCE SIGNS LIST 31 upper selection line 32 common local source line 33 floating gate 34 control gate 35 local bit line 36 cell source region 37 cell drain region 38 local source region 39 isolation region 40 contact window 30 common lower selection 41 p-type silicon substrate 42 field oxide layer Reference Signs List 46 tunnel oxide layer 43 photoresist 47 first polysilicon layer 49 first dielectric layer 51 polycide layer 53 second dielectric layer 57 cell source and drain oxide layer 59 spacer oxide layer 61 photoresist pattern 63 conductive layer
Claims (2)
ローティングゲートと、フローティングゲートの上にあ
って列をなすと共に連続して排列された複数のコントロ
ールゲートと、シリコン基板上に位置し行をなす複数の
ローカルビット線と、ローカルビット線の下方のシリコ
ン基板内に位置し行をなし交錯し両者間がフローティン
グゲートで隔てられている複数のセルソース領域とセル
ドレイン領域と、列をなしセルドレイン領域と交錯して
排列された、複数のローカルソース領域と、シリコン基
板内に位置し、行をなしローカルビット線の間に位置
し、その存在する列の隣合うセルドレイン領域とローカ
ルソース領域を隔離する複数の隔離領域、以上を具えて
なる、非揮発性半導体メモリセルアレイ。A plurality of floating gates arranged in rows and columns on a silicon substrate; a plurality of control gates arranged in columns on the floating gates and continuously arranged; A plurality of local bit lines, a plurality of cell source regions and a plurality of cell drain regions located in the silicon substrate below the local bit lines and intersecting each other and separated by a floating gate. A plurality of local source regions interleaved with the cell drain region, and a plurality of local source regions located in the silicon substrate, located between rows and located between the local bit lines, and adjacent cell drain regions and local sources in the existing column. A non-volatile semiconductor memory cell array comprising a plurality of isolated regions for isolating regions.
ーカルソース領域に連接していることを特徴とする、請
求項１に記載の非揮発性半導体メモリセルアレイ。2. The non-volatile semiconductor memory cell array according to claim 1, wherein all of the local source regions are connected to a common local source region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999006884U JP3067996U (en) | 1999-09-08 | 1999-09-08 | Non-volatile semiconductor memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999006884U JP3067996U (en) | 1999-09-08 | 1999-09-08 | Non-volatile semiconductor memory cell array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3067996U true JP3067996U (en) | 2000-04-21 |
Family
ID=43201503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1999006884U Expired - Lifetime JP3067996U (en) | 1999-09-08 | 1999-09-08 | Non-volatile semiconductor memory cell array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067996U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916456A (en) * | 2019-05-09 | 2020-11-10 | 闪矽公司 | Scalable logic gate non-volatile memory array and method of making same |
-
1999
- 1999-09-08 JP JP1999006884U patent/JP3067996U/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111916456A (en) * | 2019-05-09 | 2020-11-10 | 闪矽公司 | Scalable logic gate non-volatile memory array and method of making same |
| CN111916456B (en) * | 2019-05-09 | 2024-04-30 | 芯立嘉集成电路(杭州)有限公司 | Scalable logic gate non-volatile memory array and method of manufacturing the same |
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