JP3067222B2 - デイジタル復調器 - Google Patents
デイジタル復調器Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えば、PSK 信号及び
ASK 信号または両者を合わせたQAM 信号を用いて、通信
を行う無線装置の受信部で使用されるデイジタル復調器
に関するものである。
ASK 信号または両者を合わせたQAM 信号を用いて、通信
を行う無線装置の受信部で使用されるデイジタル復調器
に関するものである。
【０００２】近年の通信方式はデイジタル方式の開発が
進んで来ており、受信側の復調器もデイジタル方式で構
成しなければならないが、復調器として回路規模の縮小
化及び高速化を図ることが必要である。
進んで来ており、受信側の復調器もデイジタル方式で構
成しなければならないが、復調器として回路規模の縮小
化及び高速化を図ることが必要である。
【０００３】
【従来の技術】図６は従来例の記憶部のブロック図、図
７は図６の動作説明図、図８は従来例の記憶部を適用し
たデイジタル復調器のブロック図の一例、図９はデイジ
タルフイルタの原理説明図で、(A) は原理構成部、(B)
はフイルタのインパルス応答図である。なお、図７の左
側の符号は図６の同じ符号の部分の波形を示す。
７は図６の動作説明図、図８は従来例の記憶部を適用し
たデイジタル復調器のブロック図の一例、図９はデイジ
タルフイルタの原理説明図で、(A) は原理構成部、(B)
はフイルタのインパルス応答図である。なお、図７の左
側の符号は図６の同じ符号の部分の波形を示す。
【０００４】以下、図９を参照して図８の動作を説明す
るが、図８に記載したデイジタル復調器は、本出願人が
平成２年８月23日に出願した「デイジタル復調器」の請
求項１に示すものと同一で、既に出願した明細書にこの
デイジタル復調器の動作について詳細説明がなされてい
るので、概略説明を行う。
るが、図８に記載したデイジタル復調器は、本出願人が
平成２年８月23日に出願した「デイジタル復調器」の請
求項１に示すものと同一で、既に出願した明細書にこの
デイジタル復調器の動作について詳細説明がなされてい
るので、概略説明を行う。
【０００５】先ず、アナログ/ デイジタル変換器( 以
下、A/D変換器と省略する)11, 12 は入力したＩch及び
Ｑchのベースバンド信号を、例えば８ビットのデイジタ
ルデータに変換してデイジタルフイルタ( 以下、DFと省
略する)13, 14 に送出する。
下、A/D変換器と省略する)11, 12 は入力したＩch及び
Ｑchのベースバンド信号を、例えば８ビットのデイジタ
ルデータに変換してデイジタルフイルタ( 以下、DFと省
略する)13, 14 に送出する。
【０００６】DF 13, 14 は印加されたタップ係数を利用
して、入力したデイジタルデータに含まれる雑音成分の
除去及び波形整形を行うので、雑音成分が削減され，波
形整形されて明瞭な輪郭を持つデイジタル化アイパター
ンが位相差検出器15に加えられる。
して、入力したデイジタルデータに含まれる雑音成分の
除去及び波形整形を行うので、雑音成分が削減され，波
形整形されて明瞭な輪郭を持つデイジタル化アイパター
ンが位相差検出器15に加えられる。
【０００７】ここで、DFは、例えば、図９の(A )に示す
様に入力信号をシフトレジスタ131 に加えて、１ビット
シフトする毎にタップ係数・・ａ3,ａ4,ａ5,・・を乗算
して加算器134 で加算することにより、入力信号に対し
てフイルタ動作を行うものである。
様に入力信号をシフトレジスタ131 に加えて、１ビット
シフトする毎にタップ係数・・ａ3,ａ4,ａ5,・・を乗算
して加算器134 で加算することにより、入力信号に対し
てフイルタ動作を行うものである。
【０００８】なお、所望の周波数特性を持つフイルタに
インパルスを印加した時、時間軸上で図９の(B )に示す
様なインパルス応答特性が得られるが、この応答特性の
うちの周期T のサンプリング点 ・・S4, S5, S6・・に
おける値 ・・a4, a5, a6・・がタップ係数である。
インパルスを印加した時、時間軸上で図９の(B )に示す
様なインパルス応答特性が得られるが、この応答特性の
うちの周期T のサンプリング点 ・・S4, S5, S6・・に
おける値 ・・a4, a5, a6・・がタップ係数である。
【０００９】さて、位相差検出器15はDF 13, 14 の出力
を利用してデイジタル化されたアイパターンの開口部と
ビットタイミングとの位置ずれ, 即ち位相差を検出した
後、ループフイルタ16で位相差検出器からの検出結果に
含まれる雑音成分を除去して記憶部３と制御回路２に送
出する。
を利用してデイジタル化されたアイパターンの開口部と
ビットタイミングとの位置ずれ, 即ち位相差を検出した
後、ループフイルタ16で位相差検出器からの検出結果に
含まれる雑音成分を除去して記憶部３と制御回路２に送
出する。
【００１０】また、発振器17は上記のベースバンド信号
から取り出したクロックのビットレートの、例えば２倍
のビットレートのクロックを発生してA/D 変換器11, 12
と DF 13, 14に送出すると共に、禁止回路18を介して直
接に、または２分周器19を介して位相差検出器15, ルー
プフイルタ16, 制御回路２にも送出する。
から取り出したクロックのビットレートの、例えば２倍
のビットレートのクロックを発生してA/D 変換器11, 12
と DF 13, 14に送出すると共に、禁止回路18を介して直
接に、または２分周器19を介して位相差検出器15, ルー
プフイルタ16, 制御回路２にも送出する。
【００１１】ここで、記憶部３は上記の検出結果に対応
するさまざまなタップ係数が予め書き込まれているい
る。例えば、図９の(B) のサンプリング点 S5 について
見ると、検出結果, 即ち位相差x が０の時はタップ係数
ａ5 が, x11 の時はタップ係数ａ511 が, x21 の時はタ
ップ係数ａ521 が、またｘ10の時はタップ係数ａ
510 が、・・それぞれ読み出される様に書き込まれてい
る。これを全てのサンプリング点について行っている。
するさまざまなタップ係数が予め書き込まれているい
る。例えば、図９の(B) のサンプリング点 S5 について
見ると、検出結果, 即ち位相差x が０の時はタップ係数
ａ5 が, x11 の時はタップ係数ａ511 が, x21 の時はタ
ップ係数ａ521 が、またｘ10の時はタップ係数ａ
510 が、・・それぞれ読み出される様に書き込まれてい
る。これを全てのサンプリング点について行っている。
【００１２】そこで、印加された検出結果に対応するタ
ップ係数が記憶部３から読み出され、DF 13, 14 に送出
されるので、ビットタイミングの位置とアイパターンの
開口部とが一致する。
ップ係数が記憶部３から読み出され、DF 13, 14 に送出
されるので、ビットタイミングの位置とアイパターンの
開口部とが一致する。
【００１３】つまり、ビットタイミングは、最初はアイ
パターン開口部と一致しないので、この部分を打たな
い。そこで、検出結果に対応する分だけビットタイミン
グをシフトしてビットタイミングがアイパターン開口部
を打つ様にする。これにより、雑音除去及び波形整形が
効果的に行われる。
パターン開口部と一致しないので、この部分を打たな
い。そこで、検出結果に対応する分だけビットタイミン
グをシフトしてビットタイミングがアイパターン開口部
を打つ様にする。これにより、雑音除去及び波形整形が
効果的に行われる。
【００１４】さて、制御回路２は位相差検出器からの検
出結果，即ち検出した位相差を加算していて、位相差の
合計が (360/2)＝180 度になったら制御信号を禁止回路
18に送出して、禁止回路から送出されるクロックを１ク
ロックだけ停止する。
出結果，即ち検出した位相差を加算していて、位相差の
合計が (360/2)＝180 度になったら制御信号を禁止回路
18に送出して、禁止回路から送出されるクロックを１ク
ロックだけ停止する。
【００１５】これは、図９の(B) 中の、例えば、サンプ
リング点S5が右側にシフトしてS6と一致した時、１クロ
ック停止すれば隣のサンプリング点S6にシフトすること
になり、ビットタイミングの周波数を強制的に合わせる
ことができる。
リング点S5が右側にシフトしてS6と一致した時、１クロ
ック停止すれば隣のサンプリング点S6にシフトすること
になり、ビットタイミングの周波数を強制的に合わせる
ことができる。
【００１６】次に、図６，図７を参照して図８中の記憶
部３の動作を説明するが、説明を簡単にする為、書き込
まれたタップ係数（８ビット構成とする）はa0〜a3の４
個とする。
部３の動作を説明するが、説明を簡単にする為、書き込
まれたタップ係数（８ビット構成とする）はa0〜a3の４
個とする。
【００１７】また、記憶部３は図６に示す様に、４種類
のタップ係数が書き込まれているROM 32と、ROM のアド
レスを制御するカウンタ31と、D タイプ・フリップフロ
ップ( 以下、D-FFと省略する)33 〜36などで構成されて
いる。なお、D-FF33 〜36はそれぞれ８個あるが、１個
で代表させている。
のタップ係数が書き込まれているROM 32と、ROM のアド
レスを制御するカウンタ31と、D タイプ・フリップフロ
ップ( 以下、D-FFと省略する)33 〜36などで構成されて
いる。なお、D-FF33 〜36はそれぞれ８個あるが、１個
で代表させている。
【００１８】さて、図８の位相差検出器からの検出結果
ｘ1 がROM 32に印加する。一方、カウンタはクロックに
より歩進したカウント値を同じくROM に印加し、検出結
果とカウント値が読み出しアドレストなる（図７の C
K5,x1 参照) 。
ｘ1 がROM 32に印加する。一方、カウンタはクロックに
より歩進したカウント値を同じくROM に印加し、検出結
果とカウント値が読み出しアドレストなる（図７の C
K5,x1 参照) 。
【００１９】そこで、図７−O1に示す様に、ROM 32から
対応するタップ係数a0〜a3が順次、読み出され、図７-O
2 〜O5に示す様にクロックCK1 〜CK4 で対応するD-FF 3
3 〜36にラッチされた後、DF13 に印加される。
対応するタップ係数a0〜a3が順次、読み出され、図７-O
2 〜O5に示す様にクロックCK1 〜CK4 で対応するD-FF 3
3 〜36にラッチされた後、DF13 に印加される。
【００２０】なお、図６は１つのROM で４つのタップ係
数を順次、読み出す様にしているが、４つのROM を使用
すれば１回のアクセスで４つのタップ係数が読み出せ
る。また、図７中のBRはビットレートである。
数を順次、読み出す様にしているが、４つのROM を使用
すれば１回のアクセスで４つのタップ係数が読み出せ
る。また、図７中のBRはビットレートである。
【００２１】
【発明が解決しようとする課題】ここで、記憶部は検出
結果ｘの全ての値に対応する８ビット構成のタップ係数
を記憶しているのでメモリ容量が大きくなる。
結果ｘの全ての値に対応する８ビット構成のタップ係数
を記憶しているのでメモリ容量が大きくなる。
【００２２】また、１ビットの時間内に１回の DF の計
算に必要なタップ係数を読み出さなければならないの
で、高速動作が必要な時には複数のROM を用意して分割
記憶させ、タップ係数を並列に同時にアクセスしなけれ
ばならない。
算に必要なタップ係数を読み出さなければならないの
で、高速動作が必要な時には複数のROM を用意して分割
記憶させ、タップ係数を並列に同時にアクセスしなけれ
ばならない。
【００２３】つまり、回路規模を小さくすると高速動作
が困難となり、高速動作が行える様にすると回路規模が
大きくなると云う問題がある。本発明は回路規模の縮小
化及び高速化を図ることを目的とする。
が困難となり、高速動作が行える様にすると回路規模が
大きくなると云う問題がある。本発明は回路規模の縮小
化及び高速化を図ることを目的とする。
【００２４】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。図中、13, 14は入力するＩch及びＱchの
デイジタルデータに対して、印加されるタップ係数と該
デイジタルデータのビットレートの２倍以上のビットレ
ートを有するクロックとを利用して雑音除去・波形整形
して出力するデイジタルフイルタで、５は該デイジタル
フイルタの２つの出力を用いて位相差を検出し、検出し
た位相差の雑音を除去して出力する位相差検出部であ
る。
ック図を示す。図中、13, 14は入力するＩch及びＱchの
デイジタルデータに対して、印加されるタップ係数と該
デイジタルデータのビットレートの２倍以上のビットレ
ートを有するクロックとを利用して雑音除去・波形整形
して出力するデイジタルフイルタで、５は該デイジタル
フイルタの２つの出力を用いて位相差を検出し、検出し
た位相差の雑音を除去して出力する位相差検出部であ
る。
【００２５】また、４は該位相差検出部の出力に対応し
て、該デイジタルフイルタの出力位相が最適となる様な
タップ係数が読み出される記憶手段で、41はサンプリン
グ点ｓから±ｍサンプリング周期だけ離れたサンプリン
グ点までの間のタップ係数の最大値と最小値の差分の差
分タップ係数が、該サンプリング点ｓのタップ係数とし
て対応する領域に書き込まれる記憶部分であり、42は該
記憶部分から読み出された差分タップ係数と該タップ係
数の最小値とを加えて、該サンプリング点ｓのタップ係
数として出力する出力部分である。
て、該デイジタルフイルタの出力位相が最適となる様な
タップ係数が読み出される記憶手段で、41はサンプリン
グ点ｓから±ｍサンプリング周期だけ離れたサンプリン
グ点までの間のタップ係数の最大値と最小値の差分の差
分タップ係数が、該サンプリング点ｓのタップ係数とし
て対応する領域に書き込まれる記憶部分であり、42は該
記憶部分から読み出された差分タップ係数と該タップ係
数の最小値とを加えて、該サンプリング点ｓのタップ係
数として出力する出力部分である。
【００２６】
【作用】本発明は図２の中のサンプリング点（以下、点
と省略する）S4が点S5までシフトする場合( 特許請求の
範囲のｍ＝１に対応する）、点S4のタップ係数が点S5の
タップ係数よりも小さくなることはない。
と省略する）S4が点S5までシフトする場合( 特許請求の
範囲のｍ＝１に対応する）、点S4のタップ係数が点S5の
タップ係数よりも小さくなることはない。
【００２７】なお、点S4のサンプリング値b4＝Δb45 ＋
b5で示されるが、Δb45 は検出結果に対応して値が変化
する可変部分であるが、b5は値が固定な固定部分（最小
値）である。
b5で示されるが、Δb45 は検出結果に対応して値が変化
する可変部分であるが、b5は値が固定な固定部分（最小
値）である。
【００２８】そこで、Δb45 ( 特許請求の範囲の差分タ
ップ係数に対応する) のみを記憶手段の記憶部分41に記
憶し、b5は固定部分だから記憶しない様にした。点S4が
点S3の方にシフトする場合も上記と同様に可変部分のタ
ップ係数Δb43 のみを記憶する。なお、固定部分は対応
するパターンが発生する様な回路を作ればよい。
ップ係数に対応する) のみを記憶手段の記憶部分41に記
憶し、b5は固定部分だから記憶しない様にした。点S4が
点S3の方にシフトする場合も上記と同様に可変部分のタ
ップ係数Δb43 のみを記憶する。なお、固定部分は対応
するパターンが発生する様な回路を作ればよい。
【００２９】なお、従来は点S4のサンプリング値b4とし
て可変部分と固定部分の両方を、例えば８ビットで表し
て全てをROM に記憶していた。そこで、差分タップ係数
が４ビットで表せると、この差分タップ係数のみを記憶
することにより、同一のアドレス領域に２つの差分タッ
プ係数を書き込むことが可能となる。
て可変部分と固定部分の両方を、例えば８ビットで表し
て全てをROM に記憶していた。そこで、差分タップ係数
が４ビットで表せると、この差分タップ係数のみを記憶
することにより、同一のアドレス領域に２つの差分タッ
プ係数を書き込むことが可能となる。
【００３０】即ち、１回のアクセスで２つのタップ係数
が読み出せるので回路規模が小さくなる。逆に、同じ回
路規模なら高速動作が可能となる。
が読み出せるので回路規模が小さくなる。逆に、同じ回
路規模なら高速動作が可能となる。
【００３１】
【実施例】図３は本発明の実施例のブロック図、図４は
図２の動作説明図、図５は本発明の記憶部を適用したデ
イジタル復調器のブロック図の一例を示す。
図２の動作説明図、図５は本発明の記憶部を適用したデ
イジタル復調器のブロック図の一例を示す。
【００３２】なお、図４の左側の符号は図３の同じ符号
の部分の波形を示す。また、全図を通じて同一符号は同
一対象物を示す。ここで、位相差検出器15，ループフイ
ルタ16は位相差検出部５の構成部分、記憶部分４１，
出力部分42は記憶手段４の構成部分を示す。以下、図３
〜図５の動作を説明するが、図５については記憶部分４
が本発明の部分で、他の部分は従来例と同じ為に概略説
明を行い、記憶部分について詳細に説明する。
の部分の波形を示す。また、全図を通じて同一符号は同
一対象物を示す。ここで、位相差検出器15，ループフイ
ルタ16は位相差検出部５の構成部分、記憶部分４１，
出力部分42は記憶手段４の構成部分を示す。以下、図３
〜図５の動作を説明するが、図５については記憶部分４
が本発明の部分で、他の部分は従来例と同じ為に概略説
明を行い、記憶部分について詳細に説明する。
【００３３】先ず、図５のA/D 変換器 11, 12 は入力し
たＩch及びＱchのベースバンド信号をディジタルデータ
に変換してDF 13, 14 に送出し、ここでデイジタルデー
タ中の雑音成分の除去, 波形整形を行って出力( アイパ
ターン) を位相差検出器15に送出する。
たＩch及びＱchのベースバンド信号をディジタルデータ
に変換してDF 13, 14 に送出し、ここでデイジタルデー
タ中の雑音成分の除去, 波形整形を行って出力( アイパ
ターン) を位相差検出器15に送出する。
【００３４】そこで、位相差検出器15はアイパターンの
開口部とビットタイミングとの位相差ｘを検出した後、
ループフイルタ16で雑音成分を除去して記憶手段４と制
御回路２に検出結果（位相差）を送出する。
開口部とビットタイミングとの位相差ｘを検出した後、
ループフイルタ16で雑音成分を除去して記憶手段４と制
御回路２に検出結果（位相差）を送出する。
【００３５】また、発振器17はベースバンド信号から取
り出したクロックの、例えば２倍のビットレートのクロ
ックを発生してA/D 変換器11, 12と DF 13, 14に送出す
ると共に、禁止回路18を介して直接に、または２分周器
19を介して位相差検出器15, ループフイルタ16, 制御回
路２に送出している。
り出したクロックの、例えば２倍のビットレートのクロ
ックを発生してA/D 変換器11, 12と DF 13, 14に送出す
ると共に、禁止回路18を介して直接に、または２分周器
19を介して位相差検出器15, ループフイルタ16, 制御回
路２に送出している。
【００３６】記憶手段４は上記の位相差ｘに対応するさ
まざまなタップ係数が予め書き込まれているいるので、
入力した位相差に対応するタップ係数を出力することに
より、ビットタイミングはアイパターンの開口部を打つ
様になる。
まざまなタップ係数が予め書き込まれているいるので、
入力した位相差に対応するタップ係数を出力することに
より、ビットタイミングはアイパターンの開口部を打つ
様になる。
【００３７】さて、制御回路２は位相差の合計が (360/
2)＝180 度になったら制御信号を禁止回路18に送出し
て、禁止回路から送出されるクロックを１クロックだけ
停止させる。これにより、サンプリング点が隣のサンプ
リング点にシフトすることになり、ビットタイミングの
周波数を強制的に合わせることができる。
2)＝180 度になったら制御信号を禁止回路18に送出し
て、禁止回路から送出されるクロックを１クロックだけ
停止させる。これにより、サンプリング点が隣のサンプ
リング点にシフトすることになり、ビットタイミングの
周波数を強制的に合わせることができる。
【００３８】次に、図４を参照して図３の動作を説明す
るが、説明を簡単にする為にタップ係数（８ビット構成
とする）はｂ0 〜ｂ3 の４個とする。また、D-FF 421〜
424 はそれぞれ８個のD-FFで構成されているが、１個の
D-FFで代表させている。
るが、説明を簡単にする為にタップ係数（８ビット構成
とする）はｂ0 〜ｂ3 の４個とする。また、D-FF 421〜
424 はそれぞれ８個のD-FFで構成されているが、１個の
D-FFで代表させている。
【００３９】更に、図中の412 はタップ係数を記憶して
おくROM であり、同一のアドレスに２つの差分タップ係
数（それぞれ、４ビットずつ）が書き込まれているとす
る。例えば、差分タップ係数Δb0とΔb1がアドレス１番
地に対応する領域の上位４ビット分、下位４ビット分
に、Δb2とΔb3がアドレス２番地に対応する領域の上位
４ビット分、下位４ビット分にそれぞれ書き込まれてい
る。
おくROM であり、同一のアドレスに２つの差分タップ係
数（それぞれ、４ビットずつ）が書き込まれているとす
る。例えば、差分タップ係数Δb0とΔb1がアドレス１番
地に対応する領域の上位４ビット分、下位４ビット分
に、Δb2とΔb3がアドレス２番地に対応する領域の上位
４ビット分、下位４ビット分にそれぞれ書き込まれてい
る。
【００４０】また、411 はこのROM のアドレス制御を行
うカウンタであり、421 〜424 はROM 412 から読み出し
たタップ係数( 上記の差分タップ係数である) をラッチ
しておくD-FFである。
うカウンタであり、421 〜424 はROM 412 から読み出し
たタップ係数( 上記の差分タップ係数である) をラッチ
しておくD-FFである。
【００４１】更に、DF 13 は読み出したタップ係数を使
用して計算を行うデイジタルフイルタであり、D-FF 421
〜424 には固定部分のタップ係数を与える為の特定パタ
ーンK1〜K4が印加されている。
用して計算を行うデイジタルフイルタであり、D-FF 421
〜424 には固定部分のタップ係数を与える為の特定パタ
ーンK1〜K4が印加されている。
【００４２】さて、図５の位相差検出部６からの検出結
果ｘ1 がROM 412 に印加する。一方、カウンタ411 はク
ロックCK5 により歩進したカウント値を同じくROM に印
加するので、２つの入力が読み出しアドレストなる（図
４のCK5,x 参照) 。
果ｘ1 がROM 412 に印加する。一方、カウンタ411 はク
ロックCK5 により歩進したカウント値を同じくROM に印
加するので、２つの入力が読み出しアドレストなる（図
４のCK5,x 参照) 。
【００４３】そこで、図２のO1示す様に、ROM 412 から
差分タップ係数Δb0とΔb1の８ビットが並列に読み出さ
れ、上位４ビット（Δb0) はD-FF 421に、下位４ビット
（Δb1) はD-FF 422に加えられる。
差分タップ係数Δb0とΔb1の８ビットが並列に読み出さ
れ、上位４ビット（Δb0) はD-FF 421に、下位４ビット
（Δb1) はD-FF 422に加えられる。
【００４４】一方、ここには予め固定部分のダップ係数
K1, K2( それぞれ４ビット）が印加されているので、ク
ロックCK1 が印加されるとD-FF 421に差分タップ係数Δ
b0と固定部分のタップ係数K1が取り込まれてタップ係数
b0としてラッチされる。
K1, K2( それぞれ４ビット）が印加されているので、ク
ロックCK1 が印加されるとD-FF 421に差分タップ係数Δ
b0と固定部分のタップ係数K1が取り込まれてタップ係数
b0としてラッチされる。
【００４５】同時に、D-FF 422には差分タップ係数Δb1
と固定部分のタップ係数K2が取り込まれてタップ係数b1
としてラッチされる( 図２のO2, O3参照) 。また、CK5
の１クロック後にROM 412 から差分タップ係数Δb2とΔ
b3が上記と同様に並列に読み出されてΔb2はD-FF 423
に、Δb3はD-FF 424に印加される。
と固定部分のタップ係数K2が取り込まれてタップ係数b1
としてラッチされる( 図２のO2, O3参照) 。また、CK5
の１クロック後にROM 412 から差分タップ係数Δb2とΔ
b3が上記と同様に並列に読み出されてΔb2はD-FF 423
に、Δb3はD-FF 424に印加される。
【００４６】ここには、固定部分のタップ係数として
K3, K4がそれぞれ印加されているので、クロックCK2 の
印加によりD-FF 423にΔb2とK2が、D-FF 424にΔb3とK3
が同時に取り込まれてタップ係数b2, b3としてラッチさ
れる( 図２のO4, O5参照)。
K3, K4がそれぞれ印加されているので、クロックCK2 の
印加によりD-FF 423にΔb2とK2が、D-FF 424にΔb3とK3
が同時に取り込まれてタップ係数b2, b3としてラッチさ
れる( 図２のO4, O5参照)。
【００４７】そこで、図４のビットレート(BR)の立上り
点( 図中の下矢部分) でD-FF 421〜424 にラッチされた
タップ係数b0〜b3を DF に送出する。なお、固定部分の
タップ係数K1〜K4はハード的に接地及び電源電圧を用い
て、例えば１０１１の様に設定しておけばよい。
点( 図中の下矢部分) でD-FF 421〜424 にラッチされた
タップ係数b0〜b3を DF に送出する。なお、固定部分の
タップ係数K1〜K4はハード的に接地及び電源電圧を用い
て、例えば１０１１の様に設定しておけばよい。
【００４８】即ち、ROM 412 に書き込まれるタップ係数
は差分でよいので、例えば１つのアドレスで２つのタッ
プ係数を書き込むことが可能となり、回路規模が縮小す
る。また、ROM からの読み出しも１つのクロックで２つ
のタップ係数が読み出されるので、高速動作が可能とな
る。
は差分でよいので、例えば１つのアドレスで２つのタッ
プ係数を書き込むことが可能となり、回路規模が縮小す
る。また、ROM からの読み出しも１つのクロックで２つ
のタップ係数が読み出されるので、高速動作が可能とな
る。
【００４９】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小化及び高速化を図ることができると
云う効果がある。
ば、回路規模の縮小化及び高速化を図ることができると
云う効果がある。
【図１】本発明の原理ブロック図である。
【図２】図１の動作説明図である。
【図３】本発明の実施例のブロック図である。
【図４】図２の動作説明図である。
【図５】本発明の記憶部を適用したデイジタル復調器の
ブロック図の一例である。
ブロック図の一例である。
【図６】従来例の記憶部のブロック図である。
【図７】図６の動作説明図である。
【図８】従来例の記憶部を適用したデイジタル復調器の
ブロック図の一例である。
ブロック図の一例である。
【図９】デイジタルフイルタの原理説明図で、(A) は原
理構成部、(B) はフイルタのインパルス応答図である。
理構成部、(B) はフイルタのインパルス応答図である。
４ 記憶手段 ５ 位相差検出部 13, 14 デイジタルフィルタ 15 位相差検出部 41 記憶部分 42 出力部分
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−139451（ＪＰ，Ａ) 特開 昭61−198848（ＪＰ，Ａ) 特開 平４−104542（ＪＰ，Ａ) 特開 平３−262235（ＪＰ，Ａ) 特開 平３−4647（ＪＰ，Ａ) 特開 昭61−199349（ＪＰ，Ａ) 特開 平４−107031（ＪＰ，Ａ) 特開 平２−126293（ＪＰ，Ａ) 特開 平１−221000（ＪＰ，Ａ) 特開 平２−301873（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (1)
- 【請求項１】Ｉチャネル受信信号及びＱチャネル受信信
号をそれぞれデイジタルデータに変換するＡ／Ｄ変換器
と、 各デイジタルデータを波形整形するデイジタルフイルタ
と、該Ａ／Ｄ変換器とデイジタルフィルタにビットレー
トの２倍以上のクロックを与える発振器と、 両デイジタルフィルタの出力波形から得られるアイ開口
部とビットタイミングの位相差を検出する位相差検出部
と 、該検出位相差の内の雑音成分除去を行うループフィルタ
と 、該デイジタルフィルタの複数の位相差毎のインパルス応
答に対するタップ係数のセット値を保持する記憶手段と
を有し、 前記ループフィルタの位相差出力を該記憶手段のアドレ
ス部にフィードバックして、該位相差出力値が零に近づ
くように、該記憶手段からインパルス応答のタップ係数
の読出制御を行う、デイジタル復調器において 、該記憶手段が、サンプリング点ｓから±ｍサンプリング
周期（ｍは正の整数）だけ離れたサンプリング点までの
間のタップ係数の最大値と最小値の差分の差分タップ係
数が、該サンプリング点のタップ係数として対応する領
域に書き込まれる記憶部分と、 該記憶部分から読み出された差分タップ係数と該タップ
係数の最小値とを加えて、該サンプリング点ｓのタップ
係数として出力する出力部分を 有することを特徴とする
デイジタル復調器 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028179A JP3067222B2 (ja) | 1991-02-22 | 1991-02-22 | デイジタル復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028179A JP3067222B2 (ja) | 1991-02-22 | 1991-02-22 | デイジタル復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267658A JPH04267658A (ja) | 1992-09-24 |
| JP3067222B2 true JP3067222B2 (ja) | 2000-07-17 |
Family
ID=12241496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028179A Expired - Fee Related JP3067222B2 (ja) | 1991-02-22 | 1991-02-22 | デイジタル復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067222B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943369A (en) * | 1996-02-27 | 1999-08-24 | Thomson Consumer Electronics, Inc. | Timing recovery system for a digital signal processor |
-
1991
- 1991-02-22 JP JP3028179A patent/JP3067222B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04267658A (ja) | 1992-09-24 |
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| JPH0410776B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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