JP3066864B2 - ダイナミック・ランダム・アクセス・メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 DRAM装置、特に、外部からロウアクセス選択信号（又
はロウアドレスストローブ信号）▲▼およびコラ
ムアクセス選択信号（又はコラムアドレスストローブ信
号）▲▼を所定のタイミングで印加し、それに基
づき該DRAM装置におけるリフレッシュの制御を行うよう
にした技術に関し、 メモリが長時間アクセスされない場合の外部からのリ
フレッシュ制御を簡単化することを目的とし、 外部からコラムアクセス選択信号およびロウアクセス
選択信号がそれぞれ所定のタイミングで入力された時に
所定レベルの検出信号を出力し、その後内部で生成され
たリフレッシュ要求信号に応答して内部ロウアクセス選
択信号（又は内部ロウアドレスストローブ信号）および
内部コラムアクセス選択信号（又は内部コラムアドレス
ストローブ信号）を出力する制御回路と、メモリ・セル
・アレイと、前記内部ロウアクセス選択信号および内部
コラムアクセス選択信号に応答して前記メモリ・セル・
アレイに対しアクセスを行う周辺回路と、所定の周期で
パルスを発振する回路と、該発振されたパルスを前記検
出信号に応答して計数し、該検出信号が前記所定レベル
になった時点から第１の所定時間（最初のリフレッシュ
を行うまでの時間）経過した時点で第１の信号を出力
し、その後該検出信号が該所定レベルから逸脱する時点
まで第２の所定時間（リフレッシュを行う周期）毎に第
２の信号を出力する回路と、前記検出信号が前記所定レ
ベルにある時に前記第１または第２の信号に応答して前
記リフレッシュ要求信号を発生する回路とを具備するよ
うに構成する。

〔産業上の利用分野〕

本発明は、ダイナミック・ランダム・アクセス・メモ
リ装置（以下、DRAM装置と称する）に関し、特に、外部
からロウアクセス選択信号▲▼およびコラムアク
セス選択信号▲▼を所定のタイミング（例えば▲
▼ before ▲▼、いわゆるCBR方式）で印
加し、それに基づき該DRAM装置におけるリフレッシュの
制御を行うようにした技術に関する。

〔従来の技術、および発明が解決しようとする課題〕

DRAM装置においては、メモリに対するアクセスの有無
にかかわらず、メモリセルに書込まれたデータを保持す
るために一定時間毎に必ず１回は該データのリフレッシ
ュを行う必要がある。

CBR方式を用いてリフレッシュを行う場合、まずロー
・アクティブのコラムアクセス選択信号▲▼のレ
ベルを所定のタイミングで立下げてコラムデコーダ等の
周辺回路を有効にし、次いでロー・アクティブのロウア
クセス選択信号▲▼ のレベルを立下げてロウデ
コーダ等の周辺回路を有効にし、それによってセルアレ
イ内のセルに対しワード線単位で順次リフレッシュを行
い、該リフレッシュが終了する時点を見計らって信号▲
▼および▲▼のレベルを立上げるようにな
っている。つまり、所定の時点で信号▲▼および
▲▼のレベルをCBR方式で立下げ、一定時間後に
該信号のレベルを立上げることにより、リフレッシュ制
御が行われるようになっている。

このようなリフレッシュ制御は、メモリを長時間アク
セスしない場合にも当然必要であり、しかもその場合、
一定時間毎に外部から所定のタイミングで信号▲
▼および▲▼のレベルを立下げたり、あるいは立
上げたりする必要がある。これは、該信号を供給する側
の装置、例えばCPU、から見た場合、リフレッシュ制御
が煩雑になることを意味し、ひいては該装置の構成が複
雑化することにもなるので、好ましいとは言えない。

本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、メモリが長時間アクセスされない場合の外
部からのリフレッシュ制御を簡単化することができるDR
AM装置を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、所定のタイミング
でコラムアクセス選択信号▲▼およびロウアクセ
ス選択信号▲▼をいったん印加した後は、該タイ
ミングに基づく制御信号を所定レベルに保持するだけ
で、メモリ内部で自動的にリフレッシュ（セルフ・リフ
レッシュ）が行われるように回路構成を工夫することに
より、解決される。

従って、本発明によるDRAM装置は、第１図（ａ）のブ
ロック構成図に示されるように、外部から所定のレベル
のコラムアクセス選択信号▲▼およびロウアクセ
ス選択信号▲▼がそれぞれ所定のタイミング（CB
R方式）で入力された時に所定レベルの検出信号C₀を出
力し、その後内部で生成されたリフレッシュ要求信号C₃
に応答して所定レベルの内部ロウアクセス選択信号▲
▼および内部コラムアクセス選択信号▲
▼を出力する制御回路１と、メモリ・セル・アレイ２
と、前記内部ロウアクセス選択信号および内部コラムア
クセス選択信号に応答して前記メモリ・セル・アレイに
対しアクセスを行う周辺回路３と、所定の周期でパルス
Ｐを発振する回路４と、該発振されたパルスを前記検出
信号に応答して計数し、該検出信号が前記所定レベルに
なった時点から第１の所定時間t₁経過した時点で第１の
信号C₁を出力し、その後該検出信号が該所定レベルから
逸脱する時点まで第２の所定時間t₂毎に第２の信号C₂を
出力する回路５と、前記検出信号が前記所定レベルにあ
る時に前記第１または第２の信号に応答して前記リフレ
ッシュ要求信号を発生する回路６とを具備している。

ここで、第１の所定時間は前記検出信号が前記所定レ
ベルになった時点から最初のリフレッシュを行うまでの
時間に設定され、前記第２の所定時間はリフレッシュを
行う周期に設定されている。

また、本発明の好適な一形態によれば、外部ロウアク
セス選択信号及び外部コラムアクセス選択信号が、CBR
のタイミングで入力され、該外部ロウアクセス選択信号
が活性状態を維持している間、内部ロウアクセス選択信
号に応答してセルフリフレッシュ動作を繰り返し行うDR
AM装置であって、前記外部ロウアクセス選択信号が活性
状態から非活性状態に遷移する時点で、前記内部ロウア
クセス選択信号が活性状態にある場合、該内部ロウアク
セス選択信号の活性状態から非活性状態への遷移に応答
して前記セルフリフレッシュ動作を解除することを特徴
とするDRAM装置が提供される。

〔作 用〕

上述した構成によれば、第１図（ｂ）のタイミング図
に示されるように、コラムアクセス選択信号▲▼
およびロウアクセス選択信号▲▼が所定のタイミ
ングで所定レベル（図示の例では“L"レベル）に変化す
ると所定レベル（図示の例では“H"レベル）の検出信号
C₀が出力され、この検出信号に応答して時間計測回路５
は発振回路４のパルスを計数し始め、第１の所定時間t₁
経過した時点で第１の信号C₁を出力する。リフレッシュ
要求信号発生回路６は、この第１の信号C₁に応答してリ
フレッシュ要求信号C₃を出力する（１回目のリフレッシ
ュ）。この１回目のリフレッシュが行われた後は、検出
信号C₀が“H"レベルにある限り第２の所定時間t₂毎に第
２の信号C₂が出力され、それによってリフレッシュ要求
信号C₃が出力される。

つまり、外部からコラムアクセス選択信号▲▼
およびロウアクセス選択信号▲▼を所定のタイミ
ングでいったん印加した後は、該タイミングに基づく検
出信号C₀を所定レベルに保持し、リフレッシュ要求信号
C₃によって内部ロウアクセス選択信号▲▼と内
部コラムアクセス選択信号▲▼を制御し、それ
によって、外部からコラムアクセス選択信号▲▼
およびロウアクセス選択信号▲▼が所定のタイミ
ングで入力された場合と同じ状態を内部的に作り出し、
セルフ・リフレッシュを行うようになっている。

従って、仮にメモリが長時間アクセスされない場合
に、外部から一定時間毎にその都度リフレッシュのため
の信号印加を行う必要がないので、外部からのリフレッ
シュ制御が簡単化される。

また、外部ロウアクセス選択信号が活性状態から非活
性状態に遷移する時点で、内部ロウアクセス選択信号が
活性状態にある場合、該内部ロウアクセス選択信号の活
性状態から非活性状態への遷移に応答してセルフリフレ
ッシュ動作を解除するように構成した場合には、セルフ
リフレッシュ動作中にその動作が中断されてメモリセル
に記憶されている情報が破壊されるといった不都合を解
消することができる。

なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。

〔実施例〕

第２図には本発明の一実施例としてのDRAM装置の構成
がブロック的に示される。

同図において、10は複数のワード線およびビット線の
交差部にそれぞれダイナミック型メモリ・セル、例えば
１トランジスタ・１キャパシタ型のセル、が配設されて
なる通常のメモリ・セル・アレイ、11は外部からのアド
レス信号ADDのバッファリングを行うアドレス・バッフ
ァ、12はCBR検出信号φ_８（後述）に応答してアドレス
・バッファ11からの出力アドレスまたはリフレッシュ用
アドレス・カウンタ20からの出力のアドレスのいずれか
を選択するアドレス・セレクタ、13はアドレス・バッフ
ァ11を介して入力されるコラム・アドレスを内部コラム
アクセス選択信号φ_７（後述）に応答してデコードする
コラム・デコーダ、14はアドレス・セレクタ12を通して
入力されるロウ・アドレスを予めデコードするプリ・ロ
ウ・デコーダ、15はプリ・ロウ・デコードに基づくロウ
・アドレスを内部ロウアクセス選択信号φ_６（後述）に
応答してデコードするロウ・デコーダ、16は内部ロウア
クセス選択信号φ_６に応答して動作するセンス・アンプ
および入出力（I/0）ゲート、をそれぞれ示す。

21は基板電位発生回路であって、基板を所定の電位に
バイアスするためにDRAMには通常設けられているもの
で、所定の周期でパルス信号を発生する（出力信号をφ
_１とする）。22は該パルス信号φ_１の波形を短形状に整
形する波形整形回路を示し、その出力信号をφ_２とす
る。

23はカウンタを示し、CBR検出信号φ_８が所定レベル
（本実施例では“H"レベル）にある時にイネーブル状態
となり、波形整形回路を介して入力されるパルス信号φ
_２を分周する。カウンタ23は、タイマとして機能し、該
カウンタのビット数で決まる所定時間が経過した時点で
“L"レベルの信号φ_３（下位ビット・カウンタ出力信
号）または“L"レベルの信号φ_４（上位ビット・カウン
タ出力信号）を出力する。この場合の所定時間は、上位
ビット・カウンタ出力信号φ_４については、CBR検出信
号φ_８が“H"レベルに変化した時点から最初のリフレッ
シュを行うまでの時間に設定されており、一方、下位ビ
ット・カウンタ出力信号φ_３については、リフレッシュ
を行う周期に設定されている。

上位ビット・カウンタ出力信号φ_４と下位ビット・カ
ウンタ出力信号φ_３の出力の切換えは、アンドゲート24
の出力信号φ₁₂によって行われる。このアンドゲート24
は、CBR検出信号φ_８およびカウンタ出力選択信号φ_９
（後述）応答して信号φ₁₂（上位ビット・カウンタ・イ
ネーブル信号）を出力するもので、本実施例では信号φ
₁₂が“H"レベルの時に上位ビット・カウンタ出力信号φ
_４が出力され、一方、CBR検出信号φ_８が“H"レベルで
且つカウンタ出力選択信号φ_９が“L"レベルの時に下位
ビット・カウンタ出力信号φ_３が出力されるようになっ
ている。

25はリフレッシュ要求信号発生回路であって、CBR検
出信号φ_８が“H"レベルにある時に、波形整形回路を介
して入力されるパルス信号φ_２に基づき、上位ビット・
カウンタ出力信号φ_４または下位ビット・カウン出力信
号φ_３に応答してリフレッシュ要求信号φ₁₁を出力する
機能を有している。また、前述のカウンタ出力選択信号
φ_９は、CBR検出信号φ_８が“L"レベルに変化した時に
“H"レベルとなり、カウンタ23から“L"レベルの上位
ビット・カウンタ出力信号φ_４が出力された時に“L"レ
ベルとなる。

26はアービタであって、ロー・アクティブのロウアク
セス選択信号▲▼とリフレッシュ要求信号φ₁₁と
内部▲▼，▲▼発生回路27（後述）から出
力されるロー・アクティブの内部ロウアクセス選択信号
φ_６とに応答してアビータ出力信号φ_５を出力する。こ
のアビータ26は主な機能として、セルフ・リフレッシュ
動作をリセットする際（具体的にはロウアクセス選択信
号▲▼を“H"レベルに立上げた時）に起こり得る
誤動作の可能性を排除する機能を有している。

内部▲▼，▲▼発生回路27は、ロウアク
セス選択信号▲▼とロー・アクティブのコラムア
クセス選択信号▲▼とリフレッシュ要求信号φ₁₁
とアービタ出力信号φ_５とアクティブ・タイムアウト信
号φ₁₀とに応答してロー・アクティブの内部ロウアクセ
ス選択信号φ_６および内部コラムアクセス選択信号φ_７
を発生する機能を有している。

この内部ロウアクセス選択信号φ_６および内部コラム
アクセス選択信号φ_７は、まず最初に“L"レベルのコラ
ムアクセス選択信号▲▼およびロウアクセス選択
信号▲▼がCBR方式で入力された時に“L"レベル
となり、次いで最初のリフレッシュ要求信号φ₁₁（“H"
レベル）が出力された時点で“H"レベルとなり、該リフ
レッシュ要求信号φ₁₁が“L"レベルとなった時点で“L"
レベルとなり、さらに、“L"レベルのアクティブ・タイ
ムアウト信号φ₁₀に応答して“H"レベルとなるように制
御される。つまり、内部ロウアクセス選択信号φ_６のパ
ルス幅はこのアクティブ・タイムアウト信号φ₁₀によっ
て規定される。このアクティブ・タイムアウト信号φ₁₀
は、センス・アンプ動作が終了した時点で入力される制
御信号であって、具合的には、該センス・アンプに印加
する電圧が“H"レベルまたは“L"レベルに変化した時に
それに応答して出力される信号である。

最初のリフレッシュが終了すると、それ以降の内部ロ
ウアクセス選択信号φ₆ および内部コラムアクセス選択
信号φ_７は、リフレッシュ要求信号φ₁₁の立下がりエッ
ジに応答して“L"レベルとなり、アクティブ・タイムア
ウト信号φ₁₀の立下がりエッジに応答して“H"レベルと
なる。この変化は、ロウアクセス選択信号▲▼が
“H"レベルとなる時点まで自動的に繰り返される。

つまり、外部からコラムアクセス選択信号▲▼
およびロウアクセス選択信号▲▼がCBR方式でい
ったん入力されると、それ以降はメモリ内部でリフレッ
シュ要求信号φ₁₁に基づき内部ロウアクセス選択信号φ
_６および内部コラムアクセス選択信号φ₇ を制御し、そ
れによって、外部からコラムアクセス選択信号▲
▼およびロウアクセス選択信号▲▼がCBR方式で
入力された場合と同じ状態を自動的に作り出し、セルフ
・リフレッシュを行うようになっている。

最後に、28はモード制御回路を示し、該回路は、ロウ
アクセス選択信号▲▼と内部ロウアクセス選択信
号φ_６と内部コラムアクセス選択信号φ_７に応答し、信
号φ_６およびφ_７、すなわちロウアクセス選択信号▲
▼およびコラムアクセス選択信号▲▼がCBR
のタイミングで“L"レベルに変化したことを検出して前
述の“H"レベルのCBR検出信号φ_８を出力する機能を有
している。

次に、第２図における主要部の具体的な回路構成につ
いて第３図〜第６図を参照しながら説明する。

第３図にはリフレッシュ要求信号発生回路25の一構成
例が示される。同図において、33および35はそれぞれ２
つのナンドゲートからなるフリップフロップ、36は２つ
のノアゲートからなるフリップフロップを示す。

このリフレッシュ要求信号発生回路は、下位ビット・
カウンタ出力信号φ_３とフリップフロップ35の出力信号
に応答するノアゲート31と、該ノアゲート31の出力信号
と上位ビット・カウンタ出力信号φ_４に応答するノアゲ
ート32と、該ノアゲート32の出力信号とCBR検出信号φ
_８に応答するフリップフロップ33と、該フリップフロッ
プ33の出力信号とノアゲート２の出力信号に応答するナ
ンドゲート34と、該ナンドゲート34の出力信号とCBR検
出信号φ_８に応答するフリップフロップ35と、波形整形
回路の出力信号φ_２とナンドゲート34の出力信号に応答
するフリップフロップ36と、フリップフロップ35の出力
信号とCBR検出信号φ_８に応答するナンドゲート37と、
フリップフロップ36の出力信号とナンドゲート34の出力
信号に応答してリフレッシュ要求信号φ₁₁を出力するノ
アゲート38と、ナンドゲート37の出力信号を反転させて
カウンタ出力選択信号φ_９を出力するインバータ39とか
ら構成されている。

第４図にはアービタ26の一構成例が示される。同図に
おいて、44は２つのナンドゲートからなるフリップフロ
ップを示す。

このアービタは、ロウアクセス選択信号▲▼に
応答するインバータ41と、該インバータ41の出力信号と
リフレッシュ要求信号φ₁₁に応答するナンドゲート42
と、ロウアクセス選択信号▲▼と内部ロウアクセ
ス選択信号φ_６に応答するナンドゲート43と、該ナンド
ゲート42および43の出力信号に応答してアービタ出力信
号φ_５を出力するフリップフロップ44とから構成されて
いる。

第５図には内部▲▼，▲▼発生回路27の
一構成例が示される。同図において、52は２つのナンド
ゲートからなるフリップフロップを示す。

この内部▲▼，▲▼発生回路は、アクテ
ィブ・タイムアウト信号φ₁₀に応答するインバータ51
と、該インバータ51の出力信号とリフレッシュ要求信号
φ₁₁に応答するフリップフロップ52と、リフレッシュ要
求信号φ₁₁に応答するインバータ53と、フリップフロッ
プ52の出力信号とインバータ51の出力信号に応答するナ
ンドゲート54と、該ナンドゲート54の出力信号とインバ
ータ53の出力信号に応答するナンドゲート55と、該ナン
ドゲート55の出力信号とアービタ出力信号φ_５に応答す
るノアゲート56と、該ノアゲート56の出力信号に応答す
るインバータ57と、該インバータ57の出力信号とロウア
クセス選択信号▲▼に応答するナンドゲート58R
と、該ナンドゲート58Rの出力信号を反転させて内部ロ
ウアクセス選択信号φ_６を出力するインバータ59Rと、
インバータ57の出力信号とコラムアクセス選択信号▲
▼に応答するナンドゲート58Cと、該ナンドゲート5
8Cの出力信号を反転させて内部コラムアクセス選択信号
φ_７を出力するインバータ59Cとから構成されている。

第６図にはモード制御回路28の一構成例が示される。
同図において、68は２つのナンドゲートからなるフリッ
プフロップを示す。

このモード制御回路は、内部ロウアクセス選択信号φ
_６の変化を所定時間だけ遅延させて伝達する遅延回路64
と、該遅延回路64の出力信号と内部コラムアクセス選択
信号φ_７に応答するノアゲート65と、該ノアゲート65の
出力信号に応答するインバータ66と、ロウアクセス選択
信号▲▼に応答するインバータ67と、該インバー
タ66および67の出力信号に応答してCBR検出信号φ_８を
出力するフリップフロップ68とから構成されている。遅
延回路64は、入力信号に応答するインバータ61と抵抗器
62およびMOSキャパシタ63からなる積分回路とからなる
遅延回路が３段、直列接続された構成を有している。

次に、第２図〜第６図に示されるDRAM装置のセルフ・
リフレッシュ動作について、第７図の動作のタイミング
図を参照しながら説明する。

コラムアクセス選択信号▲▼およびロウアクセ
ス選択信号▲▼がCBRのタイミングで“L"レベル
に変化すると、CBR検出信号φ_８が“H"レベルとなり、
カウンタ23は上位、下位ともイネーブル状態となる。こ
のカウンタ23に、波形整形回路22を介してパルス信号φ
_２が供給され、セルフ・リフレッシュ・モード（セルフ
・リフレッシュ動作が行われるモード）に入るまでの待
ち時間のタイマ動作が始まる。

このタイマ動作が開始された時点では上位ビット・カ
ウンタ・イネーブル信号φ₁₂が“H"レベルとなっている
ので、カウンタ23の上位ビット・カウンタ出力信号φ_４
が有効となる。上位ビット・カウンタ出力信号φ_４が
“L"レベルに立下がる時点、すなわち上述の待ち時間が
終了した時点で最初のリフレッシュ要求信号φ₁₁が出力
される。この時点で内部はアクティブ状態となるが、リ
フレッシュ要求信号φ₁₁が“H"レベルになると同時に内
部ロウアクセス選択信号φ₆ が “H"レベルに立上がっ
て一度スタンバイ状態となる。

次いで、リフレッシュ要求信号φ₁₁が“L"レベルに立
下がった時点で内部ロウアクセス選択信号φ_６が“L"レ
ベルに立下がる。この時、モード制御回路28がCBRモー
ドであると判定するように内部コラムアクセス選択信号
φ_７も“L"レベルに立下がる。アクティブ・タイムアウ
ト信号φ₁₀は、内部ロウアクセス選択信号φ_６が“L"レ
ベルに立下がった後の時点で“H"レベルとなる。センス
・アンプ動作が終了した時点で該信号φ₁₀は“L"レベル
となり、その立下がりエッジに応答して内部ロウアクセ
ス選択信号φ_６および内部コラムアクセス選択信号φ_７
が“H"レベルとなり、スタンバイ状態となる。

この状態で次のリフレッシュ要求信号φ₁₁が出力され
るまで待機し、該信号φ₁₁が “L"レベルに立下がった
時点で、上述したように内部ロウアクセス選択信号φ_６
および内部コラムアクセス選択信号φ_７のレベルを制御
して内部的にCBRモードに入る。このような動作すなわ
ちリフレッシュは、ロウアクセス選択信号▲▼が
“H"レベルに立上がるまでの間、リフレッシュ要求信号
φ₁₁の立下がりエッジ毎に繰り返される。

次に、第２図〜第６図に示されるDRAM装置のセルフ・
リフレッシュ・リセット動作について、第８図および第
９図の動作タイミング図を参照しながら説明する。

第８図の例示は、セルフ・リフレッシュ動作の実行中
にロウアクセス選択信号▲▼を“H"レベルに立上
げた場合のタイミング波形を示す。

この場合にはCBRモードの最中であるので、ロウアク
セス選択信号▲▼が“H"レベルになった時点から
該モードが終了する時点、すなわちアクティブ・タイム
アウト信号φ₁₀が“L"レベルになる時点まで内部ロウア
クセス選択信号φ_６を“L"レベルに保ってから通常スタ
ンバイ・モードに入る。なお、リフレッシュ要求信号φ
₁₁の立下がり時点とロウアクセス選択信号▲▼の
立上がり時点が一致した場合には誤動作が起こり得るの
で、前述したように、アービタ26によって、通常スタン
バイ・モードに入るか、あるいは内部CBRモードに入る
かを決定する。

第９図の例示は、セルフ・リフレッシュ動作が行われ
ていない時にロウアクセス選択信号▲▼を“H"レ
ベルに立上げた場合のタイミング波形を示す。

この場合にはCBRモードの最中でないので、ロウアク
セス選択信号▲▼を“H"レベルに立上げた時点で
直ぐに通常スタンバイ・モードに入ることができる。

〔発明の効果〕

以上説明したように本発明のDRAM装置によれば、仮に
メモリが長時間アクセスされない場合に、外部から一定
時間毎にその都度リフレッシュのための信号印加を行う
必要がなく、それ故、外部からのリフレッシュ制御を簡
単化することができる。また、内部リフレッシュの周期
がμsecオーダーで比較的長いため、平均消費電流も少
なく、バッテリー・バックアップを比較的簡単な構成で
行うことができる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明のDRAM装置の原理を
示す図であって、（ａ）はブロック構成図、（ｂ）は動
作を概念的に示したタイミング図、 第２図は本発明の一実施例の構成を示すブロック図、 第３図は第２図におけるリフレッシュ要求信号発生回路
の一構成例を示す回路図、 第４図は第２図におけるアービタの一構成例を示す回路
図、 第５図は第２図における内部▲▼，▲▼発
生回路の一構成例を示す回路図、 第６図は第２図におけるモード制御回路の一構成例を示
す回路図、 第７図は第２図装置によるセルフ・リフレッシュ動作を
説明するための動作タイミング図、 第８図は第２図装置によるセルブ・リフレッシュ・リセ
ット動作の一例を説明するための動作タイミング図、 第９図は第２図装置によるセルフ・リフレッシュ・リセ
ット動作の他の例を説明するための動作タイミング図、 である。 （符号の説明） １……制御回路、 ２……メモリ・セル・アレイ、 ３……周辺回路、 ４……発振回路、 ５……時間計測回路、 ６……リフレッシュ要求信号発生回路、 ▲▼……ロウアクセス選択信号、 ▲▼……コラムアクセス選択信号、 ▲▼……内部ロウアクセス選択信号、 ▲▼……内部コラムアクセス選択信号、 C₀……CBR検出信号、 C₁,C₂……時間計測回路の出力信号、 C₃……リフレッシュ要求信号、 Ｐ……発振回路の出力パルス、 t₁,t₂……所定時間。

フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭61−57097（ＪＰ，Ａ) 特開 平１−13292（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部ロウアドレスストローブ信号及び外部
   コラムアドレスストローブ信号が、CBR（▲▼ be
   fore ▲▼）のタイミングで入力され該外部ロウ
   アドレスストローブ信号が活性状態を維持している間セ
   ルフ・リフレッシュ・モードとなり、内部ロウアドレス
   ストローブ信号に応答してセルフ・リフレッシュ動作を
   繰り返し行うダイナミック・ランダム・アクセス・メモ
   リ装置であって、 前記外部ロウアドレスストローブ信号が活性状態から非
   活性状態に遷移する時点で、前記内部ロウアドレススト
   ローブ信号が活性状態にある場合、該内部ロウアドレス
   ストローブ信号が活性状態から非活性状態へ遷移した後
   で前記セルフ・リフレッシュ・モードを解除するアービ
   タを有することを特徴とするダイナミック・ランダム・
   アクセス・メモリ装置。