JP3064435B2 - 一連のビット流周波数を２倍または１／ ２にする装置 - Google Patents
一連のビット流周波数を２倍または１／ ２にする装置Info
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- JP3064435B2 JP3064435B2 JP3011661A JP1166191A JP3064435B2 JP 3064435 B2 JP3064435 B2 JP 3064435B2 JP 3011661 A JP3011661 A JP 3011661A JP 1166191 A JP1166191 A JP 1166191A JP 3064435 B2 JP3064435 B2 JP 3064435B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
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- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Shift Register Type Memory (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は第１のクロック周波数で
入ってくる一連のビットの流れからなる各語を２倍の周
波数の語に変換し、残りの期間を充填ビットで埋めるよ
うな装置に関する。逆にまた本発明による装置は所定の
周波数で入ってくるビットの流れからこれらのビットの
半分を選び、そしてそれらを半分のビット周波数で伝達
する。第１図は８ビット語の場合にダブラーによって実
現される機能を示している。連続する語の流れの中の一
語ＤF を考える、ここでは各ビットｄ０…ｄ７はクロッ
ク周波数Ｆで到着する、これから２倍のビット、ここで
は16だが、を含む一語Ｄ2Fを得たいとすると、ここでは
ビットはクロック周波数２Ｆで到着する。従ってその語
Ｄ2Fはビットｄ０−ｄ７および充填ビットｒ０−ｒ７を
含むことになる。
入ってくる一連のビットの流れからなる各語を２倍の周
波数の語に変換し、残りの期間を充填ビットで埋めるよ
うな装置に関する。逆にまた本発明による装置は所定の
周波数で入ってくるビットの流れからこれらのビットの
半分を選び、そしてそれらを半分のビット周波数で伝達
する。第１図は８ビット語の場合にダブラーによって実
現される機能を示している。連続する語の流れの中の一
語ＤF を考える、ここでは各ビットｄ０…ｄ７はクロッ
ク周波数Ｆで到着する、これから２倍のビット、ここで
は16だが、を含む一語Ｄ2Fを得たいとすると、ここでは
ビットはクロック周波数２Ｆで到着する。従ってその語
Ｄ2Fはビットｄ０−ｄ７および充填ビットｒ０−ｒ７を
含むことになる。
【発明が解決しようとする課題】より高い精度で動作を
行うために語のビット数を２倍にすることがしばしば有
用である。この時一旦動作を終了した後は、８つの最も
重要なビットが語Ｄ2F中から再び取り出されそしてそれ
らは分割装置の中で再び語ＤF に変換される。本発明の
目的は一つの装置でダブラーとしてもあるいはディバイ
ダーとしても動作可能な装置を提供することである。
行うために語のビット数を２倍にすることがしばしば有
用である。この時一旦動作を終了した後は、８つの最も
重要なビットが語Ｄ2F中から再び取り出されそしてそれ
らは分割装置の中で再び語ＤF に変換される。本発明の
目的は一つの装置でダブラーとしてもあるいはディバイ
ダーとしても動作可能な装置を提供することである。
【課題を解決するための手段】この目的を達成するため
に本発明は、周波数Ｆで駆動される一連の第１の１ビッ
トレジスター；周波数２Ｆで駆動される第２のレジスタ
ー；第１のレジスターの最初のレジスターの入力端に接
続されかつまた第１のゲートを介して第２のレジスター
の入力端に接続されている内部線に接続されている入力
端子；第１のレジスターの２番目から終りまでの各々の
入力端に接続され先行するレジスターの出力、内部線あ
るいは第２のレジスターの出力を選択するための第１の
マルチプレクサー；その出力が装置の出力に対応しかつ
第１のレジスターの一番後のレジスターの出力、第２の
レジスターの出力あるいは充填ビットのいずれか１つを
選択する第２のマルチプレクサー；各第１のレジスター
の出力端と内部線間に設けられた第２の転送ゲート；お
よびこれら種々のゲートおよびマルチプレクサーを制御
するための手段を有する一連のビット周波数を２倍ある
いは１／２にするための装置を提供する。２倍化する動
作においては、第１のゲートは阻止されておりかつ入力
は第１のレジスターの最初のレジスターに常に与えられ
ており；各第１のマルチプレクサーは各第１のレジスタ
ーの出力を次の第１のレジスターに常に接続するように
構成されており；出力マルチプレクサーは一語の伝達時
間の最初の半分の期間中一連の充填ビットを次に第２の
レジスターの一連の出力を交互に供給するように制御さ
れ；そして各第２の転送ゲートは最後のゲートが先ず最
初に１度導通され以下のゲートは連続して２度導通され
かつ最初のゲートは一度だけ導通されるように駆動され
る。１／２か動作においては、第１のゲートは入力端子
を２倍周波数レジスターの入力端に常に接続するよう構
成されており；第２のゲートは阻止されており；第１の
レジスターの最後のレジスターの出力は出力マルチプレ
クサーを介して出力端子に常に接続されており；および
第１のマルチプレクサーはそれらの入力の１つを所定の
順序で各第１のレジスターに送るように順次制御され
る。本発明の上に述べたおよびその他の目的、特徴およ
び効果は添付した図面に示した望ましい実施例について
の以下の詳細な説明から明らかになるはずである。
に本発明は、周波数Ｆで駆動される一連の第１の１ビッ
トレジスター；周波数２Ｆで駆動される第２のレジスタ
ー；第１のレジスターの最初のレジスターの入力端に接
続されかつまた第１のゲートを介して第２のレジスター
の入力端に接続されている内部線に接続されている入力
端子；第１のレジスターの２番目から終りまでの各々の
入力端に接続され先行するレジスターの出力、内部線あ
るいは第２のレジスターの出力を選択するための第１の
マルチプレクサー；その出力が装置の出力に対応しかつ
第１のレジスターの一番後のレジスターの出力、第２の
レジスターの出力あるいは充填ビットのいずれか１つを
選択する第２のマルチプレクサー；各第１のレジスター
の出力端と内部線間に設けられた第２の転送ゲート；お
よびこれら種々のゲートおよびマルチプレクサーを制御
するための手段を有する一連のビット周波数を２倍ある
いは１／２にするための装置を提供する。２倍化する動
作においては、第１のゲートは阻止されておりかつ入力
は第１のレジスターの最初のレジスターに常に与えられ
ており；各第１のマルチプレクサーは各第１のレジスタ
ーの出力を次の第１のレジスターに常に接続するように
構成されており；出力マルチプレクサーは一語の伝達時
間の最初の半分の期間中一連の充填ビットを次に第２の
レジスターの一連の出力を交互に供給するように制御さ
れ；そして各第２の転送ゲートは最後のゲートが先ず最
初に１度導通され以下のゲートは連続して２度導通され
かつ最初のゲートは一度だけ導通されるように駆動され
る。１／２か動作においては、第１のゲートは入力端子
を２倍周波数レジスターの入力端に常に接続するよう構
成されており；第２のゲートは阻止されており；第１の
レジスターの最後のレジスターの出力は出力マルチプレ
クサーを介して出力端子に常に接続されており；および
第１のマルチプレクサーはそれらの入力の１つを所定の
順序で各第１のレジスターに送るように順次制御され
る。本発明の上に述べたおよびその他の目的、特徴およ
び効果は添付した図面に示した望ましい実施例について
の以下の詳細な説明から明らかになるはずである。
【実施例】以下の説明においては、８ビット語を処理す
る装置を取り上げる。しかし本発明は処理される語のビ
ット数に係らずより一般化して適応可能であることは明
らかであろう。図２は本発明による装置の全体図を示
す。この装置は周波数Ｆで動作する５つのレジスターＲ
４−Ｒ０および周波数２Ｆで動作するレジスターＲを含
んでいる。レジスターＲ４は回路の入力端子ＩＮに接続
されている。レジスターＲ３，Ｒ２，Ｒ１およびＲ０は
マルチプレクサーＭ４，Ｍ３，Ｍ２およびＭ１の出力端
に接続されており、これらマルチプレクサーは３つの入
力のうちの１つすなわち内部線Ｌ、あるいは先攻するレ
ジスターの出力あるいはさらにレジスターＲの出力の１
つを選択できるように構成されている。内部線Ｌはレジ
スターＲの入力端に接続されておりかつゲートＴ５を介
して端子ＩＮあるいはゲートＴ４−Ｔ０を介してレジス
ターＲ４−Ｒ０の１つの出力端から入力を受け取ること
ができる。マルチプレクサーＭはレジスターＲの出力、
レジスターＲ０の出力あるいはさらに充填ビットｒのい
ずれか１つをその回路の出力として供給する。ゲートＴ
０−Ｔ５は具体的には３状態バッファーであり、すなわ
ちこれらの装置はそれらの出力端（内部線Ｌに対して）
から入力信号のバッファー付き再生信号あるいはイネー
ブル信号によるＯＮ状態のいずれか一つを供給すること
ができる。ダブラー ダブラーとしてのこの回路の動作を図３および図５によ
って以下に説明する。図３では常に閉じているゲートは
簡単な短絡回路によって置き換えられ、および常に開い
ているゲートは取り除かれている点を除いては図２と同
様である。同様に、同じ入力端に常に向けられているマ
ルチプレクサーは短絡回路に置き換えられている。図３
の構成において、マルチプレクサーＭ１−Ｍ４はそれら
に先行しているレジスターの出力を引き続いて選択して
おり、すなわちデータは従来のシフトレジスターを構成
しているレジスターＲ４−Ｒ０に連続して伝えられてお
りかつゲートＴ５は常に阻止されている。ビットｄ0 −
ｄ7 を含む１データ語が図３の回路によって変換される
方法を以下に説明する。図５において、ｔ１，ｔ２，ｔ
３…は周波数２Ｆのクロック周期に対応する連続する時
間を示している。具体的には任意の時間を基準にしてこ
れに続く時間がクロック周期２Ｆに関連づけられてい
る。時間ｔ１の時、第１のビットｄ０が入力端ＩＮに到
着する時間ｔ３で、これはレジスターＲ４に移される。
時間ｔ４で、マルチプレクサーＭはその充填ビット入力
端に接続されそして一連の充填ビット、例えば０、がそ
の出力端ＯＵＴに与えられる。それから、入力ビットは
レジスターＲ４−Ｒ０中をクロック周波数Ｆで規則的に
シフトされる。従って時間ｔ11でレジスターＲ４−Ｒ０
はビットｄ４−ｄ０をそれぞれ含むことになる。この時
から、低速度レジスターＲ４−Ｒ０からレジスターＲお
よびマルチプレクサーＭの出力端ＯＵＴに向けて転送が
始まる。時間ｔ11でゲートＴ０が閉じられレジスターＲ
０の内容物ｄ０が内部線Ｌおよび２倍周波数レジスター
Ｒに向けて転送される。同時に、マルチプレクサーＭは
レジスターＲの出力を端子ＯＵＴに向けるように制御さ
れる。時間ｔ12において、転送ゲートＴ１が閉じられか
つレジスターＲ１の内容物がラインＬに向けて転送され
る。時間ｔ13において、レジスターＲ１はデータｄ２を
受け取りそれはゲートＴ１の新たな閉成によってライン
Ｌ、レジスターＲおよび出力端に向けて即座に転送され
る。かくして転送ゲートＴ０，Ｔ１およびＴ１は上に述
べたようにそれから転送ゲートＴ２，Ｔ２，Ｔ３，Ｔ３
およびＴ４がシーケンスに従って閉じられそして図５に
示すように、時間ｔ18でビットｄ７が出力端に向けて転
送される。時間ｔ19からは時間ｔ17で入力端ＩＮに到着
していた次の語の最初のビットをレジスターＲ４が受け
入れ得る状態にあることが図から解る。上の例において
は充填ビットは一貫して０であった。しかし一貫して１
を使うこともできるしあるいはまたビット符号を引き延
ばすことすなわちそれが与えられてたとき、一般的にデ
ータ語の最も重要なビットである符号ビットを充填ビッ
トの全期間中に渡って繰り返すこともまた可能である。
同様に所定の語あるいはもう１つのデータ流からの語を
挿入することも可能である。また一方図５に示した例で
は、充填ビットはデータビット語の前に設けられてい
る。しかしこの装置はシーケンスに従って動作するの
で、これとは逆に２倍周波数語中に先ずデータビットを
次に充填ビットを設けることもまた可能である。ディバイダー 図４および図６は本発明の装置がビット周波数の１／２
ディバイダーとして使用されている場合を示している。
この場合において、ゲートＴ５は常に増巾器として動作
しており、またゲートＴ０−Ｔ４は常に開かれている。
かくして入力ＩＮは常にレジスターＲに与えられてい
る。レジスターＲ４は動作しない。レジスターＲの出力
はレジスターＲ３−Ｒ０の内の１つの入力端に選択的に
接続可能であり同様に内部線Ｌもレジスターの内の１つ
の入力端に接続可能であり、またレジスターＲ２−Ｒ０
はそれに加えて先行するレジスターの出力を受けること
ができるように構成されている。マルチプレクサーＭは
その出力端ＯＵＴにレジスターＲ０の出力を与える。こ
の回路によって、マルチプレクサーＭ４−Ｍ１を適切に
選択することによってかくレジスターＲ２−Ｒ０中に先
行するレジスターの内容物、レジスターＲの出力あるい
はさらに内部線Ｌの内容物を導入することが可能である
ことが解るであろう。先ず周波数２Ｆの16ビット入力語
は廃棄される予定の連続するビットｒ0 −ｒ7 およびそ
れに続く半分の周波数で伝達される予定のビットＤ０−
Ｄ７を含むとすると、その入力部は先ず時間ｔ０および
ｔ９間ではレジスターＲの出力端とレジスターＲ３−Ｒ
０間の伝達はブロックされそしてレジスターＲの出力は
失われる。時間ｔ９の時ビットｄ０は入力端ＩＮに到着
しそれは内部線ＬからマルチプレクサーＭ１を介してレ
ジスターＲ０に直接伝達されそして出力端に与えられ
る。時間ｔ10においてビットＤ１が到着しそれはレジス
ターＲに与えられる。時間ｔ11でビットＤ２が到着しそ
してマルチプレクサーＭ２を介してレジスターＲ１に直
接伝達される、一方レジスターＲに含まれていたビット
Ｄ１はレジスターＲ０に伝達されそして出力端に供給さ
れる。時間ｔ12においてビットＤ３が到着しそしてそれ
はレジスターＲに供給される。時間ｔ13においてビット
Ｄ４が到着する。そしてそれはレジスターＲにまたマル
チプレクサーＭ３を介してレジスターＲ２に送られる、
一方レジスターＲに含まれているビットＤ３はレジスタ
ーＲ１に送られる。それと同時に、マルチプレクサーＭ
１はレジスターＲ１の内容物をレジスターＲ０に伝達
し、かつそこから出力端に伝える。時間ｔ14において、
ビットＤ５が到着しそしてそれはレジスターＲに送られ
る。時間ｔ15においてビットＤ６が到着し、そしてそれ
はマルチプレクサーＭ４を介してレジスターＲ３に送ら
れる一方レジスターＲに含まれているビットＤ５はマル
チプレクサーＭ３を介してレジスターＲ２に送られそし
て一方マルチプレクサーＭ２およびＭ１はレジスターＲ
２に含まれているビットＤ４をレジスターＲ１におよび
レジスターＲ１に含まれているビットＤ３をレジスター
Ｒ０にそうして出力端にそれぞれ確実に伝達する。時間
ｔ16において語の最後のビットＤ７が到着しそれはレジ
スターＲに伝達される。時間ｔ17からはレジスターＲの
内容物Ｄ７がレジスターＲ３に送られ一方レジスターＲ
３，Ｒ２およびＲ１の内容物はレジスターＲ２，Ｒ１お
よびＲ０にシフトされる。レジスターＲ３，Ｒ２，Ｒ１
およびＲ０を次々にシフトすることによってビットＤ
４，Ｄ５，Ｄ６，Ｄ７はかくして出力端で順々に得られ
る。以上述べたビットの流れおよび図６の時間ｔ10およ
び時間ｔ24間のレジスターＲ０一連の内容物を再び考慮
するとビットＤ０−Ｄ７が周波数Ｆで有効に送り出され
たことが解るであろう。簡単にするために、ここでは１
つの具体的な16ビット語の場合を検討してきた。しかし
この16ビット語は一連の語の一部でありかつ同様な動作
が各語について待ち時間無しで規則的に繰り返されると
いうことは明らかであろう。図６の矢印は問題の語の処
理中に先行するおよび次に来る語について成された転送
を示している。もちろん、以上は本発明の概略例示的な
実施例についての説明である、当業者は集積回路技術、
例えばＣＭＯＳ技術を使ってマルチプレクサー、転送ゲ
ートおよび単セル型レジスターを実現することができる
であろう。他方、システムの動作は転送ゲートおよびマ
ルチプレクサーに加えられねばならない制御信号のシー
ケンスを示すことによって説明された。これらの機能を
実現し、かつこれらの連続的な制御信号を与える論理回
路の構成は当業者にとっては簡単なことである、すなわ
ち当業者はメモリーあるいはプログラム可能な論理アレ
ー中の種々の構成要素に適用される制御シーケンスを公
知の方法で事前に記憶させておけばよい。２倍にされる
データの数がＮの時、このＮが偶数ならば必要なレジス
ターの数は２＋（Ｎ／２）となりＮが奇数の場合には２
＋[(Ｎ−１）／２] となることが計算から解る。
る装置を取り上げる。しかし本発明は処理される語のビ
ット数に係らずより一般化して適応可能であることは明
らかであろう。図２は本発明による装置の全体図を示
す。この装置は周波数Ｆで動作する５つのレジスターＲ
４−Ｒ０および周波数２Ｆで動作するレジスターＲを含
んでいる。レジスターＲ４は回路の入力端子ＩＮに接続
されている。レジスターＲ３，Ｒ２，Ｒ１およびＲ０は
マルチプレクサーＭ４，Ｍ３，Ｍ２およびＭ１の出力端
に接続されており、これらマルチプレクサーは３つの入
力のうちの１つすなわち内部線Ｌ、あるいは先攻するレ
ジスターの出力あるいはさらにレジスターＲの出力の１
つを選択できるように構成されている。内部線Ｌはレジ
スターＲの入力端に接続されておりかつゲートＴ５を介
して端子ＩＮあるいはゲートＴ４−Ｔ０を介してレジス
ターＲ４−Ｒ０の１つの出力端から入力を受け取ること
ができる。マルチプレクサーＭはレジスターＲの出力、
レジスターＲ０の出力あるいはさらに充填ビットｒのい
ずれか１つをその回路の出力として供給する。ゲートＴ
０−Ｔ５は具体的には３状態バッファーであり、すなわ
ちこれらの装置はそれらの出力端（内部線Ｌに対して）
から入力信号のバッファー付き再生信号あるいはイネー
ブル信号によるＯＮ状態のいずれか一つを供給すること
ができる。ダブラー ダブラーとしてのこの回路の動作を図３および図５によ
って以下に説明する。図３では常に閉じているゲートは
簡単な短絡回路によって置き換えられ、および常に開い
ているゲートは取り除かれている点を除いては図２と同
様である。同様に、同じ入力端に常に向けられているマ
ルチプレクサーは短絡回路に置き換えられている。図３
の構成において、マルチプレクサーＭ１−Ｍ４はそれら
に先行しているレジスターの出力を引き続いて選択して
おり、すなわちデータは従来のシフトレジスターを構成
しているレジスターＲ４−Ｒ０に連続して伝えられてお
りかつゲートＴ５は常に阻止されている。ビットｄ0 −
ｄ7 を含む１データ語が図３の回路によって変換される
方法を以下に説明する。図５において、ｔ１，ｔ２，ｔ
３…は周波数２Ｆのクロック周期に対応する連続する時
間を示している。具体的には任意の時間を基準にしてこ
れに続く時間がクロック周期２Ｆに関連づけられてい
る。時間ｔ１の時、第１のビットｄ０が入力端ＩＮに到
着する時間ｔ３で、これはレジスターＲ４に移される。
時間ｔ４で、マルチプレクサーＭはその充填ビット入力
端に接続されそして一連の充填ビット、例えば０、がそ
の出力端ＯＵＴに与えられる。それから、入力ビットは
レジスターＲ４−Ｒ０中をクロック周波数Ｆで規則的に
シフトされる。従って時間ｔ11でレジスターＲ４−Ｒ０
はビットｄ４−ｄ０をそれぞれ含むことになる。この時
から、低速度レジスターＲ４−Ｒ０からレジスターＲお
よびマルチプレクサーＭの出力端ＯＵＴに向けて転送が
始まる。時間ｔ11でゲートＴ０が閉じられレジスターＲ
０の内容物ｄ０が内部線Ｌおよび２倍周波数レジスター
Ｒに向けて転送される。同時に、マルチプレクサーＭは
レジスターＲの出力を端子ＯＵＴに向けるように制御さ
れる。時間ｔ12において、転送ゲートＴ１が閉じられか
つレジスターＲ１の内容物がラインＬに向けて転送され
る。時間ｔ13において、レジスターＲ１はデータｄ２を
受け取りそれはゲートＴ１の新たな閉成によってライン
Ｌ、レジスターＲおよび出力端に向けて即座に転送され
る。かくして転送ゲートＴ０，Ｔ１およびＴ１は上に述
べたようにそれから転送ゲートＴ２，Ｔ２，Ｔ３，Ｔ３
およびＴ４がシーケンスに従って閉じられそして図５に
示すように、時間ｔ18でビットｄ７が出力端に向けて転
送される。時間ｔ19からは時間ｔ17で入力端ＩＮに到着
していた次の語の最初のビットをレジスターＲ４が受け
入れ得る状態にあることが図から解る。上の例において
は充填ビットは一貫して０であった。しかし一貫して１
を使うこともできるしあるいはまたビット符号を引き延
ばすことすなわちそれが与えられてたとき、一般的にデ
ータ語の最も重要なビットである符号ビットを充填ビッ
トの全期間中に渡って繰り返すこともまた可能である。
同様に所定の語あるいはもう１つのデータ流からの語を
挿入することも可能である。また一方図５に示した例で
は、充填ビットはデータビット語の前に設けられてい
る。しかしこの装置はシーケンスに従って動作するの
で、これとは逆に２倍周波数語中に先ずデータビットを
次に充填ビットを設けることもまた可能である。ディバイダー 図４および図６は本発明の装置がビット周波数の１／２
ディバイダーとして使用されている場合を示している。
この場合において、ゲートＴ５は常に増巾器として動作
しており、またゲートＴ０−Ｔ４は常に開かれている。
かくして入力ＩＮは常にレジスターＲに与えられてい
る。レジスターＲ４は動作しない。レジスターＲの出力
はレジスターＲ３−Ｒ０の内の１つの入力端に選択的に
接続可能であり同様に内部線Ｌもレジスターの内の１つ
の入力端に接続可能であり、またレジスターＲ２−Ｒ０
はそれに加えて先行するレジスターの出力を受けること
ができるように構成されている。マルチプレクサーＭは
その出力端ＯＵＴにレジスターＲ０の出力を与える。こ
の回路によって、マルチプレクサーＭ４−Ｍ１を適切に
選択することによってかくレジスターＲ２−Ｒ０中に先
行するレジスターの内容物、レジスターＲの出力あるい
はさらに内部線Ｌの内容物を導入することが可能である
ことが解るであろう。先ず周波数２Ｆの16ビット入力語
は廃棄される予定の連続するビットｒ0 −ｒ7 およびそ
れに続く半分の周波数で伝達される予定のビットＤ０−
Ｄ７を含むとすると、その入力部は先ず時間ｔ０および
ｔ９間ではレジスターＲの出力端とレジスターＲ３−Ｒ
０間の伝達はブロックされそしてレジスターＲの出力は
失われる。時間ｔ９の時ビットｄ０は入力端ＩＮに到着
しそれは内部線ＬからマルチプレクサーＭ１を介してレ
ジスターＲ０に直接伝達されそして出力端に与えられ
る。時間ｔ10においてビットＤ１が到着しそれはレジス
ターＲに与えられる。時間ｔ11でビットＤ２が到着しそ
してマルチプレクサーＭ２を介してレジスターＲ１に直
接伝達される、一方レジスターＲに含まれていたビット
Ｄ１はレジスターＲ０に伝達されそして出力端に供給さ
れる。時間ｔ12においてビットＤ３が到着しそしてそれ
はレジスターＲに供給される。時間ｔ13においてビット
Ｄ４が到着する。そしてそれはレジスターＲにまたマル
チプレクサーＭ３を介してレジスターＲ２に送られる、
一方レジスターＲに含まれているビットＤ３はレジスタ
ーＲ１に送られる。それと同時に、マルチプレクサーＭ
１はレジスターＲ１の内容物をレジスターＲ０に伝達
し、かつそこから出力端に伝える。時間ｔ14において、
ビットＤ５が到着しそしてそれはレジスターＲに送られ
る。時間ｔ15においてビットＤ６が到着し、そしてそれ
はマルチプレクサーＭ４を介してレジスターＲ３に送ら
れる一方レジスターＲに含まれているビットＤ５はマル
チプレクサーＭ３を介してレジスターＲ２に送られそし
て一方マルチプレクサーＭ２およびＭ１はレジスターＲ
２に含まれているビットＤ４をレジスターＲ１におよび
レジスターＲ１に含まれているビットＤ３をレジスター
Ｒ０にそうして出力端にそれぞれ確実に伝達する。時間
ｔ16において語の最後のビットＤ７が到着しそれはレジ
スターＲに伝達される。時間ｔ17からはレジスターＲの
内容物Ｄ７がレジスターＲ３に送られ一方レジスターＲ
３，Ｒ２およびＲ１の内容物はレジスターＲ２，Ｒ１お
よびＲ０にシフトされる。レジスターＲ３，Ｒ２，Ｒ１
およびＲ０を次々にシフトすることによってビットＤ
４，Ｄ５，Ｄ６，Ｄ７はかくして出力端で順々に得られ
る。以上述べたビットの流れおよび図６の時間ｔ10およ
び時間ｔ24間のレジスターＲ０一連の内容物を再び考慮
するとビットＤ０−Ｄ７が周波数Ｆで有効に送り出され
たことが解るであろう。簡単にするために、ここでは１
つの具体的な16ビット語の場合を検討してきた。しかし
この16ビット語は一連の語の一部でありかつ同様な動作
が各語について待ち時間無しで規則的に繰り返されると
いうことは明らかであろう。図６の矢印は問題の語の処
理中に先行するおよび次に来る語について成された転送
を示している。もちろん、以上は本発明の概略例示的な
実施例についての説明である、当業者は集積回路技術、
例えばＣＭＯＳ技術を使ってマルチプレクサー、転送ゲ
ートおよび単セル型レジスターを実現することができる
であろう。他方、システムの動作は転送ゲートおよびマ
ルチプレクサーに加えられねばならない制御信号のシー
ケンスを示すことによって説明された。これらの機能を
実現し、かつこれらの連続的な制御信号を与える論理回
路の構成は当業者にとっては簡単なことである、すなわ
ち当業者はメモリーあるいはプログラム可能な論理アレ
ー中の種々の構成要素に適用される制御シーケンスを公
知の方法で事前に記憶させておけばよい。２倍にされる
データの数がＮの時、このＮが偶数ならば必要なレジス
ターの数は２＋（Ｎ／２）となりＮが奇数の場合には２
＋[(Ｎ−１）／２] となることが計算から解る。
【発明の効果】本発明の効果の中で、以上述べた装置は
その制御モードに従ってディバイダーとしてもあるいは
ダブラーとしても動作可能であるという効果を示しかつ
本装置はデータビットの数の関数として全モジュール化
できるのでさらに簡単に構成することができるというこ
とが理解されるであろう。
その制御モードに従ってディバイダーとしてもあるいは
ダブラーとしても動作可能であるという効果を示しかつ
本装置はデータビットの数の関数として全モジュール化
できるのでさらに簡単に構成することができるというこ
とが理解されるであろう。
【図１】本発明の装置が達成することをねらっている機
能を示す図である。
能を示す図である。
【図２】本発明による装置の実施例を概略的に示す図で
ある。
ある。
【図３】ダブラーとして動作している図２の装置を示す
図である。
図である。
【図４】ディバイダーとして動作している図２の装置を
示す図である。
示す図である。
【図５】ダブラーとして動作している本発明による装置
の動作を説明するために作成されたタイミング図であ
る。
の動作を説明するために作成されたタイミング図であ
る。
【図６】ディバイダーの動作するタイミング図である。
Ｒ４−Ｒ０ 周波数Ｆで動作する第１の１ビットレジス
ター Ｒ 周波数２Ｆで動作する第２のレジスター Ｔ５ 第１のゲート Ｍ４−Ｍ１ 第１のマルチプレクサー Ｍ 第２のマルチプレクサー Ｔ４−Ｔ０ 第２の転送ゲート
ター Ｒ 周波数２Ｆで動作する第２のレジスター Ｔ５ 第１のゲート Ｍ４−Ｍ１ 第１のマルチプレクサー Ｍ 第２のマルチプレクサー Ｔ４−Ｔ０ 第２の転送ゲート
フロントページの続き (56)参考文献 特開 昭58−137348（ＪＰ，Ａ) 特開 昭62−135032（ＪＰ，Ａ) 特開 昭63−726（ＪＰ，Ａ) 特開 昭63−46835（ＪＰ，Ａ) 特開 平２−117245（ＪＰ，Ａ) 実開 昭58−538（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/00 H03K 5/00 H04L 7/00
Claims (3)
- 【請求項１】 周波数Ｆで駆動される一連の第１の１ビ
ットレジスター（Ｒ４−Ｒ０）、周波数２Ｆで駆動され
る第２のレジスター（Ｒ）、上記第１のレジスター中の
最初のレジスター（Ｒ４）の入力部に接続されかつ、第
１のゲート（Ｔ５）を介して、上記第２のレジスターの
入力部に接続されている内部線（Ｌ）に接続されている
入力端（ＩＮ）、上記第１のレジスターのそれぞれ（Ｒ
３−Ｒ０）の入力部にそれぞれ接続され先攻するレジス
ターの出力、上記内部線あるいは上記第２のレジスター
の出力のいづれか１つを選択する第１のマルチプレクサ
ー（Ｍ４−Ｍ１）、その出力が装置の出力に対応しかつ
上記第１のレジスター中の最後のレジスター（Ｒ０）の
出力、第２のレジスターの出力あるいは充填用ビットの
いづれか１つを選択する第２のマルチプレクサー
（Ｍ）、各２第１のレジスターの出力部と上記内部線間
に設けられた第２の転送ゲート（Ｔ４−Ｔ０）、および
上記種々のゲートおよびマルチプレクサーを制御するた
めの手段を有する一連のビットの周波数を２倍あるいは
１／２にするための装置。 - 【請求項２】 上記第１のゲート（Ｔ５）は阻止されて
おりかつ入力は上記第１のレジスター中の最初のレジス
ター（Ｒ４）に常に与えられており、各第１のマルチプ
レクサー（Ｍ４−Ｍ１）は各第１のレジスターの出力を
次の第１のレジスターに常に接続するように構成されお
り、上記第２のマルチプレクサー（Ｍ）は一語の伝送期
間の最初の半分の期間中一連の充填ビットを次に上記第
２のレジスター（Ｒ）の一連の出力を交互に供給するよ
うに制御されおよび各第２の転送ゲート（Ｔ４−Ｔ０）
は上記第２のゲート中の最後のゲート（Ｔ０）が最初に
一度導通し、上記第２のゲート中のそれに続くゲートが
引き続いて２度導通されかつ上記第２のゲート中の最初
のゲートは一度導通されるように駆動されるダブラーと
して接続された請求項１に記載の装置。 - 【請求項３】 上記第１のゲート（Ｔ５）は入力端子
（ＩＮ）を上記第２のレジスター（Ｒ）の入力部に常に
接続するように構成されており、第２のゲート（Ｔ４−
Ｔ０）は阻止されており、上記第１のレジスター中の最
後のレジスター（Ｒ０）の出力は上記第２のマルチプレ
クサー（Ｍ）を介して出力端子（ＯＵＴ）に常に接続さ
れておりかつ上記第１のマルチプレクサー（Ｍ４−Ｍ
１）はそれらの入力の１つを所定の順序で各第１のレジ
スター（Ｒ３−Ｒ０）に送るように順次制御されるディ
バイダーとして接続された請求項１に記載の装置。
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