JPS58170117A - 直列並列・並列直列変換回路 - Google Patents
直列並列・並列直列変換回路Info
- Publication number
- JPS58170117A JPS58170117A JP5160282A JP5160282A JPS58170117A JP S58170117 A JPS58170117 A JP S58170117A JP 5160282 A JP5160282 A JP 5160282A JP 5160282 A JP5160282 A JP 5160282A JP S58170117 A JPS58170117 A JP S58170117A
- Authority
- JP
- Japan
- Prior art keywords
- register
- shift
- data
- shift register
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、lワードを構成するビット数を任意に設定で
きる直列並列・並列直列変換回路に関する。
きる直列並列・並列直列変換回路に関する。
従来技術と問題点〕 ゛
シリアル・インタフェースでデータを転送する場合、デ
ータはワード単位で転送される。1ワードは、例えば1
4ビツト又は8ビツトで構成されている・従来技術にお
いては、1.ワードのビット数が固定であり、ワード構
成を可使とすることが出来なかりた・ 〔発明の目的〕9、 本発明は、上記の考察に基づくものでありて、シリアル
・インタフェース上におけるワード−の・ビット数を可
変とできるようにした直列並列・並列直列変換回路を提
供することを目的としている。
ータはワード単位で転送される。1ワードは、例えば1
4ビツト又は8ビツトで構成されている・従来技術にお
いては、1.ワードのビット数が固定であり、ワード構
成を可使とすることが出来なかりた・ 〔発明の目的〕9、 本発明は、上記の考察に基づくものでありて、シリアル
・インタフェース上におけるワード−の・ビット数を可
変とできるようにした直列並列・並列直列変換回路を提
供することを目的としている。
そしてそのため、本発明の直列並列・並列直列変換回路
は、シリアル・インタフェースに*続されたシフト・レ
ジスタと、受信の場合にはセット信号が生成されると上
記シフト・レジスタのデータがセットされ送信の場合に
はセット信号が生成されると自己のデータが上記シフト
・レジスタにセットされるバッファ・レジスタと、上記
シフト・レジスタに対するシフト信号を生成するシフト
信号生成回路と、上記シフト信号をカウントする2と共
にセット信号が生成されるとその内容がクリアされるビ
ット・カウンタと、1ワードを構成するビット数が設定
されるビット数設定回路と、上記ビット−カウンタの内
容と上記ビット数設定回路の内容とが一致した時にセッ
ト信号を生成するセット信号生成手段と、プp゛セッサ
とを備え、上I 記プ。ヤ、tが、上記パ、7ア0
.シュ、をリードおよびライトできると共に、上記ビッ
ト数設定回路に任意の数値をセットできるように構成さ
れていることす特徴とするものである。
は、シリアル・インタフェースに*続されたシフト・レ
ジスタと、受信の場合にはセット信号が生成されると上
記シフト・レジスタのデータがセットされ送信の場合に
はセット信号が生成されると自己のデータが上記シフト
・レジスタにセットされるバッファ・レジスタと、上記
シフト・レジスタに対するシフト信号を生成するシフト
信号生成回路と、上記シフト信号をカウントする2と共
にセット信号が生成されるとその内容がクリアされるビ
ット・カウンタと、1ワードを構成するビット数が設定
されるビット数設定回路と、上記ビット−カウンタの内
容と上記ビット数設定回路の内容とが一致した時にセッ
ト信号を生成するセット信号生成手段と、プp゛セッサ
とを備え、上I 記プ。ヤ、tが、上記パ、7ア0
.シュ、をリードおよびライトできると共に、上記ビッ
ト数設定回路に任意の数値をセットできるように構成さ
れていることす特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第1図は本発明の1実施例のブロック図、jlI!2図
は受信時の動作を説明するタイムチャート、第3wAは
送信時の動作を説明するタイムチャートである。
は受信時の動作を説明するタイムチャート、第3wAは
送信時の動作を説明するタイムチャートである。
第1図において、1はシフト・レジスタ、2−Oと2−
1はバッファ・レジスタ、3はシフト信号生成回路、4
はビット−カウンタ、5はビット数設定n路、sはiイ
クロプ京セッサ、7は比較回路をそれぞれ示している。
1はバッファ・レジスタ、3はシフト信号生成回路、4
はビット−カウンタ、5はビット数設定n路、sはiイ
クロプ京セッサ、7は比較回路をそれぞれ示している。
シフト・レジスタ1は左方向および右方向のいずれの方
崗にシフト可能であると共に、並列データ入力可能であ
り、また並列データ出力可能なもf)テアル。シフト・
レジスタ1の直列入出力端子はシリアル・インタフェー
スに接続されている。
崗にシフト可能であると共に、並列データ入力可能であ
り、また並列データ出力可能なもf)テアル。シフト・
レジスタ1の直列入出力端子はシリアル・インタフェー
スに接続されている。
シフト・レジスタ1の内容はバッファ・レジスタ2−0
と 2−IK上セツト能であり、また、ノ(ソファ
・レジスタ2−0と2−1の内容はシフト・レジスタ1
にセットすることが出来る。シフト信号生成手段3は、
シフト・レジスタ1に対するシフト信号を生成するもの
である。ビット−カラ/り4ハ、シフト・レジスタlに
入力されたピッ)?、或はシフト・レジスタ1から出力
されたビット数のカウントを行うものであり、このビッ
ト・カウンタ3はセット信号によってクリアされる。ビ
ット数設定回路5には、マイクロプロセッサ6によって
1ワードを構成するビット数がセットされる。
と 2−IK上セツト能であり、また、ノ(ソファ
・レジスタ2−0と2−1の内容はシフト・レジスタ1
にセットすることが出来る。シフト信号生成手段3は、
シフト・レジスタ1に対するシフト信号を生成するもの
である。ビット−カラ/り4ハ、シフト・レジスタlに
入力されたピッ)?、或はシフト・レジスタ1から出力
されたビット数のカウントを行うものであり、このビッ
ト・カウンタ3はセット信号によってクリアされる。ビ
ット数設定回路5には、マイクロプロセッサ6によって
1ワードを構成するビット数がセットされる。
1ワードを構成するビット数は可変である・マイクワプ
ロセッサ6は、バッファ・レジスタ2−0および2−1
にデータを書込むことが出沫ると共に、バッファQレジ
スタ2−0と2−1 の内容を読取ることが出来る。マ
イクロプロセッサ6は、その他に送信か或は受信かなど
の指示を行う、比較回路7は、ビット・カウンタ4の内
容とビット設定回路5の内容とを比較し、両者が一致し
た時にセット信号を出力する。送信の場合にはセット信
号が生成されると、バッファ・レジスタ2−0 と2−
1のデータはシフト・レジスタ1にセットされ受信の場
合にはセット信号が生成されると、シフト・レジスタ1
のデータがノ(ソファ・レジスタ2−0と2−1にセッ
トされる。受信時には1.シリアル入力データはシフト
・レジスタ1に順次に取込まれ、シフト・レジスタ1の
内容カッ(ソファ・レジスタ2−0と2−1に移され、
モして〕(ソファ・レジスタ2−0と2−1の内容がマ
イクロプロセッサ6によって読取られる。送信時には、
マイクロプロセッサ6によってデータが)(ソファ・レ
ジスタ2−0と2−1に書込まれ、バッファ・レジスタ
2−〇と2−1のデータがシフト・レジスタ1にセット
され、シフト・レジスタ1のデータが1ビツトずつ順番
に出力される。なお、第1図の回路全体はLSL 化
されているものである。
ロセッサ6は、バッファ・レジスタ2−0および2−1
にデータを書込むことが出沫ると共に、バッファQレジ
スタ2−0と2−1 の内容を読取ることが出来る。マ
イクロプロセッサ6は、その他に送信か或は受信かなど
の指示を行う、比較回路7は、ビット・カウンタ4の内
容とビット設定回路5の内容とを比較し、両者が一致し
た時にセット信号を出力する。送信の場合にはセット信
号が生成されると、バッファ・レジスタ2−0 と2−
1のデータはシフト・レジスタ1にセットされ受信の場
合にはセット信号が生成されると、シフト・レジスタ1
のデータがノ(ソファ・レジスタ2−0と2−1にセッ
トされる。受信時には1.シリアル入力データはシフト
・レジスタ1に順次に取込まれ、シフト・レジスタ1の
内容カッ(ソファ・レジスタ2−0と2−1に移され、
モして〕(ソファ・レジスタ2−0と2−1の内容がマ
イクロプロセッサ6によって読取られる。送信時には、
マイクロプロセッサ6によってデータが)(ソファ・レ
ジスタ2−0と2−1に書込まれ、バッファ・レジスタ
2−〇と2−1のデータがシフト・レジスタ1にセット
され、シフト・レジスタ1のデータが1ビツトずつ順番
に出力される。なお、第1図の回路全体はLSL 化
されているものである。
第2図は受信時の動作を説明するためのタイムチャート
である。第2図の例では1ワードが5ビツト構成である
としている。第2図から判るように、シリアル入力デー
タは)くルヌ列で表わされるが、論理「1」のパルスは
幅が長く、論理「0」のパルスは幅が短かくされている
。シフト信号を1パルス周期の略図にの時点で生成され
る。ジアジ信号が生成される度に、シリアル入力データ
は、1ビツトずつシフト・レジスタ1に取込まれる。
である。第2図の例では1ワードが5ビツト構成である
としている。第2図から判るように、シリアル入力デー
タは)くルヌ列で表わされるが、論理「1」のパルスは
幅が長く、論理「0」のパルスは幅が短かくされている
。シフト信号を1パルス周期の略図にの時点で生成され
る。ジアジ信号が生成される度に、シリアル入力データ
は、1ビツトずつシフト・レジスタ1に取込まれる。
ビット・カウンタ4の内容はシフト信号が生成切れる度
に+1される。1ワードが5ビット構成シ場合にはビッ
ト数設定回路5には数値@41が秘定されている。ビッ
ト・カウンタ4の内容が数置@4”となると、ビット数
設定回路5の内容と一重するので、セット信号が生成さ
れ、シフト・しうスタ1の内容はバッファ・レジ、スタ
2−0と2−1鱈移される。
に+1される。1ワードが5ビット構成シ場合にはビッ
ト数設定回路5には数値@41が秘定されている。ビッ
ト・カウンタ4の内容が数置@4”となると、ビット数
設定回路5の内容と一重するので、セット信号が生成さ
れ、シフト・しうスタ1の内容はバッファ・レジ、スタ
2−0と2−1鱈移される。
第3図は送信時の動作を説明するためのタイ−チャート
である。シフト・レジスタ1にはバッファ・レジスタ2
−0と2−1の内容が移され、シフ1信号が生成される
度にシフト・レジスタ1のデータは1ビツトずつ出力さ
れる。シフト出力デー」i の形式は、シフト入力デ
ータと同じである。第:図の例でも、1ワードは5ビツ
ト構成とされて−る。ビット・カウンタ4とビット数設
定回路5−内容とが一致すると、バッファ・レジスタ2
−0と2−1の中に前取て準備されている次のワードが
シフト・レジスターにセットされる。
である。シフト・レジスタ1にはバッファ・レジスタ2
−0と2−1の内容が移され、シフ1信号が生成される
度にシフト・レジスタ1のデータは1ビツトずつ出力さ
れる。シフト出力デー」i の形式は、シフト入力デ
ータと同じである。第:図の例でも、1ワードは5ビツ
ト構成とされて−る。ビット・カウンタ4とビット数設
定回路5−内容とが一致すると、バッファ・レジスタ2
−0と2−1の中に前取て準備されている次のワードが
シフト・レジスターにセットされる。
以上の説明から明らかなように、本発1jllKよれ1
ば、1ワードを構成するビット数を任意に変更す1
ることが可能となる。
ば、1ワードを構成するビット数を任意に変更す1
ることが可能となる。
[
【4、図面の簡単な説明
シ 第1図は本発明の1実施例のブロック図、第2
図は受信時の動作を説明するタイムチャート、第3図は
送信時の動作を説明するタイムチャートである。
図は受信時の動作を説明するタイムチャート、第3図は
送信時の動作を説明するタイムチャートである。
1・・・シフト・レジスタ、2−0と2−1・・・バッ
ファ・レジスタ、3・・・シフト信号生成回路、4・・
・ビット・カウンタ、5・・・ビット数設定回路、6・
・・r マイクロプロセッサ、7・・・比較回路。
ファ・レジスタ、3・・・シフト信号生成回路、4・・
・ビット・カウンタ、5・・・ビット数設定回路、6・
・・r マイクロプロセッサ、7・・・比較回路。
轡許出願人 富士通株式会社
代理人弁場士 京 谷 四 部
)
Claims (1)
- シリアル・インタフェースKII続されたシフト・レジ
スタと、受信の場合にはセット信号が生成されると上記
シフト・レジスタのデータがセットされ送信の場合には
セット信奄が生成されると自己のデータが上記シフト・
レジスタにセットされるバッファ・レジスタと、上記シ
フト・レジスタに対するシフト信号を生成す為シフト信
号生成回路と、上記シフト信号をカウントすると共にセ
ット信号が生成されるとその内容がクリアされるビット
・カウンタと、1ワードを構成するビット数が設定され
るビット数設定回−と、上記ビット・カウンタの内容と
上記ビット数設定回数の内容とが一致した時にセット信
号を生成するセット信号生成手段と、プロセッサとを備
え、上記プiセッサが、上記バッファ・レジスタをリー
ドおよびライトできると共に、上記ビット数設定回路に
任意の数値をセットできるように構成されていることを
特徴とする直列並列・並列直列変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5160282A JPS58170117A (ja) | 1982-03-30 | 1982-03-30 | 直列並列・並列直列変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5160282A JPS58170117A (ja) | 1982-03-30 | 1982-03-30 | 直列並列・並列直列変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58170117A true JPS58170117A (ja) | 1983-10-06 |
Family
ID=12891444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5160282A Pending JPS58170117A (ja) | 1982-03-30 | 1982-03-30 | 直列並列・並列直列変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58170117A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
JPS61256828A (ja) * | 1985-01-17 | 1986-11-14 | Oki Electric Ind Co Ltd | 直並列変換回路 |
JPS62121563A (ja) * | 1985-11-21 | 1987-06-02 | Mitsubishi Electric Corp | ワ−ドシリアルビツトパラレル転送装置 |
JPS6361355A (ja) * | 1986-09-02 | 1988-03-17 | Toshiba Corp | デ−タ処理装置 |
JPS63118967A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シリアルインタ−フエイス回路 |
EP0337471A2 (en) * | 1988-04-14 | 1989-10-18 | Nec Corporation | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
-
1982
- 1982-03-30 JP JP5160282A patent/JPS58170117A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
JPS61256828A (ja) * | 1985-01-17 | 1986-11-14 | Oki Electric Ind Co Ltd | 直並列変換回路 |
JPS62121563A (ja) * | 1985-11-21 | 1987-06-02 | Mitsubishi Electric Corp | ワ−ドシリアルビツトパラレル転送装置 |
JPS6361355A (ja) * | 1986-09-02 | 1988-03-17 | Toshiba Corp | デ−タ処理装置 |
JPS63118967A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シリアルインタ−フエイス回路 |
EP0337471A2 (en) * | 1988-04-14 | 1989-10-18 | Nec Corporation | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4593393A (en) | Quasi parallel cyclic redundancy checker | |
US3395400A (en) | Serial to parallel data converter | |
GB1581836A (en) | Cpu-i/o bus interface for a data processing system | |
JPS58170117A (ja) | 直列並列・並列直列変換回路 | |
GB2236934A (en) | Maximum length shift register sequence generator circuit | |
US3309671A (en) | Input-output section | |
EP0292943A2 (en) | Digital input/output circuit capable of sending and receiving data in different modes | |
US4755817A (en) | Data transmission system having transmission intervals which are adjustable for data words of various lengths | |
JPH0327635A (ja) | デイジタル通信装置 | |
JPH0863954A (ja) | 先入先出し(fifo)メモリ | |
US5111488A (en) | Doubling/dividing device for a series bit flow | |
JPS60241150A (ja) | デ−タ転送装置 | |
JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
RU2012146C1 (ru) | Устройство для передачи и приема цифровых сигналов | |
JPS6115640Y2 (ja) | ||
SU1043710A1 (ru) | Устройство дл приема и передачи информации | |
KR0155718B1 (ko) | 동기 데이타 발생장치 | |
SU1051527A1 (ru) | Устройство дл сопр жени | |
SU1762307A1 (ru) | Устройство дл передачи информации | |
JP2999020B2 (ja) | 音声ミキシング部におけるグルーピング処理方式 | |
SU962898A1 (ru) | Многоканальное устройство св зи дл вычислительной системы | |
SU1462422A1 (ru) | Асинхронный последовательный регистр | |
SU1081637A1 (ru) | Устройство дл ввода информации | |
JPH01164141A (ja) | 並列データ同期回路 | |
SU496550A1 (ru) | Устройство многоканального ввода |