JPS58170117A - 直列並列・並列直列変換回路 - Google Patents
直列並列・並列直列変換回路Info
- Publication number
- JPS58170117A JPS58170117A JP5160282A JP5160282A JPS58170117A JP S58170117 A JPS58170117 A JP S58170117A JP 5160282 A JP5160282 A JP 5160282A JP 5160282 A JP5160282 A JP 5160282A JP S58170117 A JPS58170117 A JP S58170117A
- Authority
- JP
- Japan
- Prior art keywords
- register
- shift
- data
- shift register
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ｌワードを構成するビット数を任意に設定で
きる直列並列・並列直列変換回路に関する。
きる直列並列・並列直列変換回路に関する。
従来技術と問題点〕 ゛
シリアル・インタフェースでデータを転送する場合、デ
ータはワード単位で転送される。１ワードは、例えば１
４ビツト又は８ビツトで構成されている・従来技術にお
いては、１．ワードのビット数が固定であり、ワード構
成を可使とすることが出来なかりた・ 〔発明の目的〕９、 本発明は、上記の考察に基づくものでありて、シリアル
・インタフェース上におけるワード−の・ビット数を可
変とできるようにした直列並列・並列直列変換回路を提
供することを目的としている。
ータはワード単位で転送される。１ワードは、例えば１
４ビツト又は８ビツトで構成されている・従来技術にお
いては、１．ワードのビット数が固定であり、ワード構
成を可使とすることが出来なかりた・ 〔発明の目的〕９、 本発明は、上記の考察に基づくものでありて、シリアル
・インタフェース上におけるワード−の・ビット数を可
変とできるようにした直列並列・並列直列変換回路を提
供することを目的としている。
そしてそのため、本発明の直列並列・並列直列変換回路
は、シリアル・インタフェースに＊続されたシフト・レ
ジスタと、受信の場合にはセット信号が生成されると上
記シフト・レジスタのデータがセットされ送信の場合に
はセット信号が生成されると自己のデータが上記シフト
・レジスタにセットされるバッファ・レジスタと、上記
シフト・レジスタに対するシフト信号を生成するシフト
信号生成回路と、上記シフト信号をカウントする２と共
にセット信号が生成されるとその内容がクリアされるビ
ット・カウンタと、１ワードを構成するビット数が設定
されるビット数設定回路と、上記ビット−カウンタの内
容と上記ビット数設定回路の内容とが一致した時にセッ
ト信号を生成するセット信号生成手段と、プｐ゛セッサ
とを備え、上Ｉ 記プ。ヤ、ｔが、上記パ、７ア０
．シュ、をリードおよびライトできると共に、上記ビッ
ト数設定回路に任意の数値をセットできるように構成さ
れていることす特徴とするものである。
は、シリアル・インタフェースに＊続されたシフト・レ
ジスタと、受信の場合にはセット信号が生成されると上
記シフト・レジスタのデータがセットされ送信の場合に
はセット信号が生成されると自己のデータが上記シフト
・レジスタにセットされるバッファ・レジスタと、上記
シフト・レジスタに対するシフト信号を生成するシフト
信号生成回路と、上記シフト信号をカウントする２と共
にセット信号が生成されるとその内容がクリアされるビ
ット・カウンタと、１ワードを構成するビット数が設定
されるビット数設定回路と、上記ビット−カウンタの内
容と上記ビット数設定回路の内容とが一致した時にセッ
ト信号を生成するセット信号生成手段と、プｐ゛セッサ
とを備え、上Ｉ 記プ。ヤ、ｔが、上記パ、７ア０
．シュ、をリードおよびライトできると共に、上記ビッ
ト数設定回路に任意の数値をセットできるように構成さ
れていることす特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明の１実施例のブロック図、ｊｌＩ！２図
は受信時の動作を説明するタイムチャート、第３ｗＡは
送信時の動作を説明するタイムチャートである。
は受信時の動作を説明するタイムチャート、第３ｗＡは
送信時の動作を説明するタイムチャートである。
第１図において、１はシフト・レジスタ、２−Ｏと２−
１はバッファ・レジスタ、３はシフト信号生成回路、４
はビット−カウンタ、５はビット数設定ｎ路、ｓはｉイ
クロプ京セッサ、７は比較回路をそれぞれ示している。
１はバッファ・レジスタ、３はシフト信号生成回路、４
はビット−カウンタ、５はビット数設定ｎ路、ｓはｉイ
クロプ京セッサ、７は比較回路をそれぞれ示している。
シフト・レジスタ１は左方向および右方向のいずれの方
崗にシフト可能であると共に、並列データ入力可能であ
り、また並列データ出力可能なもｆ）テアル。シフト・
レジスタ１の直列入出力端子はシリアル・インタフェー
スに接続されている。
崗にシフト可能であると共に、並列データ入力可能であ
り、また並列データ出力可能なもｆ）テアル。シフト・
レジスタ１の直列入出力端子はシリアル・インタフェー
スに接続されている。
シフト・レジスタ１の内容はバッファ・レジスタ２−０
と ２−ＩＫ上セツト能であり、また、ノ（ソファ
・レジスタ２−０と２−１の内容はシフト・レジスタ１
にセットすることが出来る。シフト信号生成手段３は、
シフト・レジスタ１に対するシフト信号を生成するもの
である。ビット−カラ／り４ハ、シフト・レジスタｌに
入力されたピッ）？、或はシフト・レジスタ１から出力
されたビット数のカウントを行うものであり、このビッ
ト・カウンタ３はセット信号によってクリアされる。ビ
ット数設定回路５には、マイクロプロセッサ６によって
１ワードを構成するビット数がセットされる。
と ２−ＩＫ上セツト能であり、また、ノ（ソファ
・レジスタ２−０と２−１の内容はシフト・レジスタ１
にセットすることが出来る。シフト信号生成手段３は、
シフト・レジスタ１に対するシフト信号を生成するもの
である。ビット−カラ／り４ハ、シフト・レジスタｌに
入力されたピッ）？、或はシフト・レジスタ１から出力
されたビット数のカウントを行うものであり、このビッ
ト・カウンタ３はセット信号によってクリアされる。ビ
ット数設定回路５には、マイクロプロセッサ６によって
１ワードを構成するビット数がセットされる。
１ワードを構成するビット数は可変である・マイクワプ
ロセッサ６は、バッファ・レジスタ２−０および２−１
にデータを書込むことが出沫ると共に、バッファＱレジ
スタ２−０と２−１ の内容を読取ることが出来る。マ
イクロプロセッサ６は、その他に送信か或は受信かなど
の指示を行う、比較回路７は、ビット・カウンタ４の内
容とビット設定回路５の内容とを比較し、両者が一致し
た時にセット信号を出力する。送信の場合にはセット信
号が生成されると、バッファ・レジスタ２−０ と２−
１のデータはシフト・レジスタ１にセットされ受信の場
合にはセット信号が生成されると、シフト・レジスタ１
のデータがノ（ソファ・レジスタ２−０と２−１にセッ
トされる。受信時には１．シリアル入力データはシフト
・レジスタ１に順次に取込まれ、シフト・レジスタ１の
内容カッ（ソファ・レジスタ２−０と２−１に移され、
モして〕（ソファ・レジスタ２−０と２−１の内容がマ
イクロプロセッサ６によって読取られる。送信時には、
マイクロプロセッサ６によってデータが）（ソファ・レ
ジスタ２−０と２−１に書込まれ、バッファ・レジスタ
２−〇と２−１のデータがシフト・レジスタ１にセット
され、シフト・レジスタ１のデータが１ビツトずつ順番
に出力される。なお、第１図の回路全体はＬＳＬ 化
されているものである。
ロセッサ６は、バッファ・レジスタ２−０および２−１
にデータを書込むことが出沫ると共に、バッファＱレジ
スタ２−０と２−１ の内容を読取ることが出来る。マ
イクロプロセッサ６は、その他に送信か或は受信かなど
の指示を行う、比較回路７は、ビット・カウンタ４の内
容とビット設定回路５の内容とを比較し、両者が一致し
た時にセット信号を出力する。送信の場合にはセット信
号が生成されると、バッファ・レジスタ２−０ と２−
１のデータはシフト・レジスタ１にセットされ受信の場
合にはセット信号が生成されると、シフト・レジスタ１
のデータがノ（ソファ・レジスタ２−０と２−１にセッ
トされる。受信時には１．シリアル入力データはシフト
・レジスタ１に順次に取込まれ、シフト・レジスタ１の
内容カッ（ソファ・レジスタ２−０と２−１に移され、
モして〕（ソファ・レジスタ２−０と２−１の内容がマ
イクロプロセッサ６によって読取られる。送信時には、
マイクロプロセッサ６によってデータが）（ソファ・レ
ジスタ２−０と２−１に書込まれ、バッファ・レジスタ
２−〇と２−１のデータがシフト・レジスタ１にセット
され、シフト・レジスタ１のデータが１ビツトずつ順番
に出力される。なお、第１図の回路全体はＬＳＬ 化
されているものである。
第２図は受信時の動作を説明するためのタイムチャート
である。第２図の例では１ワードが５ビツト構成である
としている。第２図から判るように、シリアル入力デー
タは）くルヌ列で表わされるが、論理「１」のパルスは
幅が長く、論理「０」のパルスは幅が短かくされている
。シフト信号を１パルス周期の略図にの時点で生成され
る。ジアジ信号が生成される度に、シリアル入力データ
は、１ビツトずつシフト・レジスタ１に取込まれる。
である。第２図の例では１ワードが５ビツト構成である
としている。第２図から判るように、シリアル入力デー
タは）くルヌ列で表わされるが、論理「１」のパルスは
幅が長く、論理「０」のパルスは幅が短かくされている
。シフト信号を１パルス周期の略図にの時点で生成され
る。ジアジ信号が生成される度に、シリアル入力データ
は、１ビツトずつシフト・レジスタ１に取込まれる。
ビット・カウンタ４の内容はシフト信号が生成切れる度
に＋１される。１ワードが５ビット構成シ場合にはビッ
ト数設定回路５には数値＠４１が秘定されている。ビッ
ト・カウンタ４の内容が数置＠４”となると、ビット数
設定回路５の内容と一重するので、セット信号が生成さ
れ、シフト・しうスタ１の内容はバッファ・レジ、スタ
２−０と２−１鱈移される。
に＋１される。１ワードが５ビット構成シ場合にはビッ
ト数設定回路５には数値＠４１が秘定されている。ビッ
ト・カウンタ４の内容が数置＠４”となると、ビット数
設定回路５の内容と一重するので、セット信号が生成さ
れ、シフト・しうスタ１の内容はバッファ・レジ、スタ
２−０と２−１鱈移される。
第３図は送信時の動作を説明するためのタイ−チャート
である。シフト・レジスタ１にはバッファ・レジスタ２
−０と２−１の内容が移され、シフ１信号が生成される
度にシフト・レジスタ１のデータは１ビツトずつ出力さ
れる。シフト出力デー」ｉ の形式は、シフト入力デ
ータと同じである。第：図の例でも、１ワードは５ビツ
ト構成とされて−る。ビット・カウンタ４とビット数設
定回路５−内容とが一致すると、バッファ・レジスタ２
−０と２−１の中に前取て準備されている次のワードが
シフト・レジスターにセットされる。
である。シフト・レジスタ１にはバッファ・レジスタ２
−０と２−１の内容が移され、シフ１信号が生成される
度にシフト・レジスタ１のデータは１ビツトずつ出力さ
れる。シフト出力デー」ｉ の形式は、シフト入力デ
ータと同じである。第：図の例でも、１ワードは５ビツ
ト構成とされて−る。ビット・カウンタ４とビット数設
定回路５−内容とが一致すると、バッファ・レジスタ２
−０と２−１の中に前取て準備されている次のワードが
シフト・レジスターにセットされる。
以上の説明から明らかなように、本発１ｊｌｌＫよれ１
ば、１ワードを構成するビット数を任意に変更す１
ることが可能となる。
ば、１ワードを構成するビット数を任意に変更す１
ることが可能となる。
［
【４、図面の簡単な説明
シ 第１図は本発明の１実施例のブロック図、第２
図は受信時の動作を説明するタイムチャート、第３図は
送信時の動作を説明するタイムチャートである。
図は受信時の動作を説明するタイムチャート、第３図は
送信時の動作を説明するタイムチャートである。
１・・・シフト・レジスタ、２−０と２−１・・・バッ
ファ・レジスタ、３・・・シフト信号生成回路、４・・
・ビット・カウンタ、５・・・ビット数設定回路、６・
・・ｒ マイクロプロセッサ、７・・・比較回路。
ファ・レジスタ、３・・・シフト信号生成回路、４・・
・ビット・カウンタ、５・・・ビット数設定回路、６・
・・ｒ マイクロプロセッサ、７・・・比較回路。
轡許出願人 富士通株式会社
代理人弁場士 京 谷 四 部
）
Claims (1)
- シリアル・インタフェースＫＩＩ続されたシフト・レジ
スタと、受信の場合にはセット信号が生成されると上記
シフト・レジスタのデータがセットされ送信の場合には
セット信奄が生成されると自己のデータが上記シフト・
レジスタにセットされるバッファ・レジスタと、上記シ
フト・レジスタに対するシフト信号を生成す為シフト信
号生成回路と、上記シフト信号をカウントすると共にセ
ット信号が生成されるとその内容がクリアされるビット
・カウンタと、１ワードを構成するビット数が設定され
るビット数設定回−と、上記ビット・カウンタの内容と
上記ビット数設定回数の内容とが一致した時にセット信
号を生成するセット信号生成手段と、プロセッサとを備
え、上記プｉセッサが、上記バッファ・レジスタをリー
ドおよびライトできると共に、上記ビット数設定回路に
任意の数値をセットできるように構成されていることを
特徴とする直列並列・並列直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160282A JPS58170117A (ja) | 1982-03-30 | 1982-03-30 | 直列並列・並列直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160282A JPS58170117A (ja) | 1982-03-30 | 1982-03-30 | 直列並列・並列直列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170117A true JPS58170117A (ja) | 1983-10-06 |
Family
ID=12891444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160282A Pending JPS58170117A (ja) | 1982-03-30 | 1982-03-30 | 直列並列・並列直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170117A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
| JPS61256828A (ja) * | 1985-01-17 | 1986-11-14 | Oki Electric Ind Co Ltd | 直並列変換回路 |
| JPS62121563A (ja) * | 1985-11-21 | 1987-06-02 | Mitsubishi Electric Corp | ワ−ドシリアルビツトパラレル転送装置 |
| JPS6361355A (ja) * | 1986-09-02 | 1988-03-17 | Toshiba Corp | デ−タ処理装置 |
| JPS63118967A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シリアルインタ−フエイス回路 |
| EP0337471A2 (en) * | 1988-04-14 | 1989-10-18 | Nec Corporation | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
-
1982
- 1982-03-30 JP JP5160282A patent/JPS58170117A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
| JPS61256828A (ja) * | 1985-01-17 | 1986-11-14 | Oki Electric Ind Co Ltd | 直並列変換回路 |
| JPS62121563A (ja) * | 1985-11-21 | 1987-06-02 | Mitsubishi Electric Corp | ワ−ドシリアルビツトパラレル転送装置 |
| JPS6361355A (ja) * | 1986-09-02 | 1988-03-17 | Toshiba Corp | デ−タ処理装置 |
| JPS63118967A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シリアルインタ−フエイス回路 |
| EP0337471A2 (en) * | 1988-04-14 | 1989-10-18 | Nec Corporation | Serial input-output circuit for forward and backward producing bits from bidirectional shift registers |
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