JP3064029B2 - パルス幅測定回路 - Google Patents
パルス幅測定回路Info
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- JP3064029B2 JP3064029B2 JP3052829A JP5282991A JP3064029B2 JP 3064029 B2 JP3064029 B2 JP 3064029B2 JP 3052829 A JP3052829 A JP 3052829A JP 5282991 A JP5282991 A JP 5282991A JP 3064029 B2 JP3064029 B2 JP 3064029B2
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Description
【０００１】
【産業上の利用分野】本発明はパルス幅測定回路に係
り、詳しくは被測定入力パルスの１サイクル幅を連続的
に測定するパルス幅測定回路に関するものである。近
年、ある検出値（例えば物理量）をパルス信号のパルス
幅に置き換えて検出する装置は種々発表されている。こ
の種の装置はマイクロコンピューターに基づいて種々制
御されるが、この装置においても小型化、軽量化が望ま
れている。そのため、ＩＣチップの小型化及びプログラ
ム量の縮小化が要求されている。
り、詳しくは被測定入力パルスの１サイクル幅を連続的
に測定するパルス幅測定回路に関するものである。近
年、ある検出値（例えば物理量）をパルス信号のパルス
幅に置き換えて検出する装置は種々発表されている。こ
の種の装置はマイクロコンピューターに基づいて種々制
御されるが、この装置においても小型化、軽量化が望ま
れている。そのため、ＩＣチップの小型化及びプログラ
ム量の縮小化が要求されている。
【０００２】
【従来の技術】従来、１サイクルのパルス幅（立ち上が
りエッジから次の立ち上がりエッジ、又は立ち下がりエ
ッジから次の立ち下がりエッジまで）を連続的に測定す
る場合には、パルス幅測定終了のタイミングと次のパル
ス測定開始のタイミングが同時タイミングとなるため、
カウンタをクリアするタイミング、カウント値（測定
値）をデータバッファに転送するタイミング等を制御す
ることが非常に難しい。そのため、図９に示すように２
つのカウンターを設けたパルス幅測定回路が提案されて
いる。
りエッジから次の立ち上がりエッジ、又は立ち下がりエ
ッジから次の立ち下がりエッジまで）を連続的に測定す
る場合には、パルス幅測定終了のタイミングと次のパル
ス測定開始のタイミングが同時タイミングとなるため、
カウンタをクリアするタイミング、カウント値（測定
値）をデータバッファに転送するタイミング等を制御す
ることが非常に難しい。そのため、図９に示すように２
つのカウンターを設けたパルス幅測定回路が提案されて
いる。
【０００３】このパルス幅測定回路は、図９で示すよう
にエッジ検出回路６０が被測定入力パルス信号ＰＳを入
力し、被測定入力パルス信号ＰＳの立ち上がりエッジを
検出しそのエッジ検出信号をカウントクロツク生成回路
６１及びＣＰＵ６２に出力する。カウントクロツク生成
回路６１は基本クロック信号ＣＬＫを入力し、そのクロ
ック信号ＣＬＫを前記エッジ検出信号に基づいてカウン
タ６３，６４のいずれか一方に入力するようにしてい
る。前記ＣＰＵ６２はカウンタ６３，６４をプログラム
制御する。ＣＰＵ６２はエッジ検出回路６０からのエッ
ジ検出信号に基づいてクロック信号ＣＬＫが入力される
カウンタ６３，６４を交互にカウント動作させ、図１０
に示すように被測定入力パルス信号ＰＳの１サイクル分
のパルス幅のカウント動作を行っていたカウンタを動作
終了させるとともに、他方のカウンタに対して次の被測
定入力パルス信号ＰＳの１サイクル分のパルス幅のカウ
ントを開始させる。そして、各カウンタ６３，６４が交
互にカウントした値ＣＯＮＴ１，ＣＯＮＴ２を読み取る
ことによって被測定入力パルス信号ＰＳの１サイクルの
パルス幅を連続して測定していた。
にエッジ検出回路６０が被測定入力パルス信号ＰＳを入
力し、被測定入力パルス信号ＰＳの立ち上がりエッジを
検出しそのエッジ検出信号をカウントクロツク生成回路
６１及びＣＰＵ６２に出力する。カウントクロツク生成
回路６１は基本クロック信号ＣＬＫを入力し、そのクロ
ック信号ＣＬＫを前記エッジ検出信号に基づいてカウン
タ６３，６４のいずれか一方に入力するようにしてい
る。前記ＣＰＵ６２はカウンタ６３，６４をプログラム
制御する。ＣＰＵ６２はエッジ検出回路６０からのエッ
ジ検出信号に基づいてクロック信号ＣＬＫが入力される
カウンタ６３，６４を交互にカウント動作させ、図１０
に示すように被測定入力パルス信号ＰＳの１サイクル分
のパルス幅のカウント動作を行っていたカウンタを動作
終了させるとともに、他方のカウンタに対して次の被測
定入力パルス信号ＰＳの１サイクル分のパルス幅のカウ
ントを開始させる。そして、各カウンタ６３，６４が交
互にカウントした値ＣＯＮＴ１，ＣＯＮＴ２を読み取る
ことによって被測定入力パルス信号ＰＳの１サイクルの
パルス幅を連続して測定していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
パルス幅測定回路においては、カウンタ６３，６４が２
個必要となるため、回路規模が大きくなる問題があっ
た。しかも、ＣＰＵ６２はこの２個のカウンタ６３，６
４を制御する分だけ制御プログラム量が増大し、ソフト
ウェアでの制御に大きな負担がかかっていた。
パルス幅測定回路においては、カウンタ６３，６４が２
個必要となるため、回路規模が大きくなる問題があっ
た。しかも、ＣＰＵ６２はこの２個のカウンタ６３，６
４を制御する分だけ制御プログラム量が増大し、ソフト
ウェアでの制御に大きな負担がかかっていた。
【０００５】本発明は上記問題点を解消するためになさ
れたものであって、その目的は１個のカウンタで１サイ
クルのパルス幅を連続的に測定することができ、回路規
模の縮小を図ることができるとともに、ソフトウェアで
の制御の負担を軽減することができるパルス幅測定回路
を提供することにある。
れたものであって、その目的は１個のカウンタで１サイ
クルのパルス幅を連続的に測定することができ、回路規
模の縮小を図ることができるとともに、ソフトウェアで
の制御の負担を軽減することができるパルス幅測定回路
を提供することにある。
【０００６】
【課題を解決するための手段】図１は本発明の原理を説
明するための原理図を示し、エッジ検出回路１は２相の
基本クロック信号φ１，φ２を入力するとともに、被測
定入力パルスＰＳを入力する。２相基本クロックφ１，
φ２は図２に示すように被測定入力パルス信号ＰＳの周
期よりも短い同一周期のクロック信号であって、互いに
オーバラップしないように位相がずれている。エッジ検
出回路１は、被測定入力パルスＰＳの立ち上がりをクロ
ックパルスφ１の立ち上がり信号で検出したとき、ワン
ショットのパルス信号Ａを出力し、又、クロックパルス
φ２でその被測定入力パルスＰＳの立ち上がりを検出し
たとき、ワンショットのパルス信号Ｂを出力する。
明するための原理図を示し、エッジ検出回路１は２相の
基本クロック信号φ１，φ２を入力するとともに、被測
定入力パルスＰＳを入力する。２相基本クロックφ１，
φ２は図２に示すように被測定入力パルス信号ＰＳの周
期よりも短い同一周期のクロック信号であって、互いに
オーバラップしないように位相がずれている。エッジ検
出回路１は、被測定入力パルスＰＳの立ち上がりをクロ
ックパルスφ１の立ち上がり信号で検出したとき、ワン
ショットのパルス信号Ａを出力し、又、クロックパルス
φ２でその被測定入力パルスＰＳの立ち上がりを検出し
たとき、ワンショットのパルス信号Ｂを出力する。
【０００７】カウンタ制御回路２はフリップフロップ回
路にて構成され、前記エッジ検出回路１から出力される
タイミング信号Ａ，Ｂを入力する。カウンタ制御回路２
はタイミング信号Ａの立ち上がりに基づいてＨレベルか
らＬレベルに立ち下がり、タイミング信号Ｂの立ち上が
り信号に基づいてＬレベルからＨレベルに立ち上がるカ
ウントイネーブル信号ＣＥをカウンタ制御信号として出
力する。
路にて構成され、前記エッジ検出回路１から出力される
タイミング信号Ａ，Ｂを入力する。カウンタ制御回路２
はタイミング信号Ａの立ち上がりに基づいてＨレベルか
らＬレベルに立ち下がり、タイミング信号Ｂの立ち上が
り信号に基づいてＬレベルからＨレベルに立ち上がるカ
ウントイネーブル信号ＣＥをカウンタ制御信号として出
力する。
【０００８】カウンタ回路３はこのカウントイネーブル
信号ＣＥとカウントクロック信号ＣＬＫを入力し、カウ
ントイネーブル信号ＣＥがＨレベルに立ち上がった時、
内容をリセットし同信号ＣＥがＨレベルの期間中カウン
トクロツク信号ＣＬＫをカウントする。又、カウンタ回
路３はカウントイネーブル信号ＣＥがＬレベルに立ち下
がった時、カウントクロツク信号ＣＬＫのカウントを停
止し、その時のカウント値ＣＯＮＴを出力する。
信号ＣＥとカウントクロック信号ＣＬＫを入力し、カウ
ントイネーブル信号ＣＥがＨレベルに立ち上がった時、
内容をリセットし同信号ＣＥがＨレベルの期間中カウン
トクロツク信号ＣＬＫをカウントする。又、カウンタ回
路３はカウントイネーブル信号ＣＥがＬレベルに立ち下
がった時、カウントクロツク信号ＣＬＫのカウントを停
止し、その時のカウント値ＣＯＮＴを出力する。
【０００９】
【作用】エッジ検出回路１によって、被測定入力パルス
ＰＳの立ち上がる毎にそのパルスＰＳの立ち上がりに応
答して位相のずれた、タイミングの異なる２つのパルス
信号Ａ，Ｂが作られる。そして、この２つのパルス信号
Ａ，Ｂによって、カウンタ制御回路２は被測定入力パル
スＰＳが立ち上がる毎（被測定入力パルスの１サイクル
毎）にＨレベルから一定期間、即ちタイミング信号Ａ，
Ｂの位相差分だけＬレベルに立ち下がり再びＨレベルに
立ち上がるカウントイネーブル信号ＣＥを出力すること
になる。
ＰＳの立ち上がる毎にそのパルスＰＳの立ち上がりに応
答して位相のずれた、タイミングの異なる２つのパルス
信号Ａ，Ｂが作られる。そして、この２つのパルス信号
Ａ，Ｂによって、カウンタ制御回路２は被測定入力パル
スＰＳが立ち上がる毎（被測定入力パルスの１サイクル
毎）にＨレベルから一定期間、即ちタイミング信号Ａ，
Ｂの位相差分だけＬレベルに立ち下がり再びＨレベルに
立ち上がるカウントイネーブル信号ＣＥを出力すること
になる。
【００１０】そして、カウンタ回路３はカウントイネー
ブル信号ＣＥがＬレベルになっている期間にカウント動
作を停止し今回の１サイクルにおける被測定入力パルス
ＰＳのパルス幅のカウント値ＣＯＮＴを出力するととも
にリセットし次の１サイクルにおける被測定入力パルス
ＰＳのパルス幅のカウント動作に備える。従って、カウ
ンタ回路３は被測定入力パルスＰＳにおける１サイクル
のパルス幅を連続してカンウトすることが可能となる。
ブル信号ＣＥがＬレベルになっている期間にカウント動
作を停止し今回の１サイクルにおける被測定入力パルス
ＰＳのパルス幅のカウント値ＣＯＮＴを出力するととも
にリセットし次の１サイクルにおける被測定入力パルス
ＰＳのパルス幅のカウント動作に備える。従って、カウ
ンタ回路３は被測定入力パルスＰＳにおける１サイクル
のパルス幅を連続してカンウトすることが可能となる。
【００１１】
【実施例】以下、本発明のパルス幅測定回路の一実施例
を図面に従って説明する。図３はパルス幅測定回路の概
要を説明するブロック回路図であって、エッジ検出回路
１０は互いにオーバラップしない位相がずれた基本クロ
ック信号φ１，φ２及びその相補信号（以下、反転基本
クロック信号という）φ１Ｘ，φ２Ｘを入力するととも
に、被測定入力パルスＰＳを入力する。前記エッジ検出
回路１０は図４に示すように５個のクロックドラッチ回
路１１〜１５が直列に接続されて、初段のクロックドラ
ッチ回路１１のデータ入力端子Ｄに被測定入力パルスＰ
Ｓが入力される。そして、初段、３段目及び最終段クロ
ックドラッチ回路１１，１３，１５はクロック入力端子
Ｃに一方の前記基本クロック信号φ１が、反転クロック
入力端子ＣＸにその反転基本クロック信号φ１Ｘが入力
されるようになっている。一方、２段目及び４段目クロ
ックドラッチ回路１２，１４はクロック入力端子Ｃに他
方の前記基本クロック信号φ２が、反転クロック入力端
子ＣＸにその反転基本クロック信号φ２Ｘが入力される
ようになっている。
を図面に従って説明する。図３はパルス幅測定回路の概
要を説明するブロック回路図であって、エッジ検出回路
１０は互いにオーバラップしない位相がずれた基本クロ
ック信号φ１，φ２及びその相補信号（以下、反転基本
クロック信号という）φ１Ｘ，φ２Ｘを入力するととも
に、被測定入力パルスＰＳを入力する。前記エッジ検出
回路１０は図４に示すように５個のクロックドラッチ回
路１１〜１５が直列に接続されて、初段のクロックドラ
ッチ回路１１のデータ入力端子Ｄに被測定入力パルスＰ
Ｓが入力される。そして、初段、３段目及び最終段クロ
ックドラッチ回路１１，１３，１５はクロック入力端子
Ｃに一方の前記基本クロック信号φ１が、反転クロック
入力端子ＣＸにその反転基本クロック信号φ１Ｘが入力
されるようになっている。一方、２段目及び４段目クロ
ックドラッチ回路１２，１４はクロック入力端子Ｃに他
方の前記基本クロック信号φ２が、反転クロック入力端
子ＣＸにその反転基本クロック信号φ２Ｘが入力される
ようになっている。
【００１２】初段クロックドラッチ回路１１は被測定入
力パルスＰＳがＬレベルからＨレベルに反転して、その
時の基本クロック信号φ１がＨレベル又はＬレベルから
Ｈレベルになった時（反転基本クロック信号φ１ＸがＬ
レベル又はＨレベルからＬレベルになった時）、出力端
子ＱからＨレベルの出力信号Ｑ１を出力するとともに、
そのＨレベルの出力信号Ｑ１を被測定入力パルスＰＳが
Ｌレベルに反転しないかぎり保持する。２段目クロック
ドラッチ回路１２は被測定入力パルスＰＳのＨレベルを
ラッチして初段クロックドラッチ回路１１の出力信号Ｑ
１がＬレベルからＨレベルに反転して、その時の前記基
本クロック信号φ１より遅れて他方の基本クロック信号
φ２がＨレベル又はＬレベルからＨレベルになると（反
転基本クロック信号φ２ＸがＬレベル又はＨレベルから
Ｌレベルになると）、出力端子ＱからＨレベルの出力信
号Ｑ２を出力するとともに、そのＨレベルの出力信号Ｑ
２を出力信号Ｑ１がＬレベルに反転しないかぎり保持す
る。
力パルスＰＳがＬレベルからＨレベルに反転して、その
時の基本クロック信号φ１がＨレベル又はＬレベルから
Ｈレベルになった時（反転基本クロック信号φ１ＸがＬ
レベル又はＨレベルからＬレベルになった時）、出力端
子ＱからＨレベルの出力信号Ｑ１を出力するとともに、
そのＨレベルの出力信号Ｑ１を被測定入力パルスＰＳが
Ｌレベルに反転しないかぎり保持する。２段目クロック
ドラッチ回路１２は被測定入力パルスＰＳのＨレベルを
ラッチして初段クロックドラッチ回路１１の出力信号Ｑ
１がＬレベルからＨレベルに反転して、その時の前記基
本クロック信号φ１より遅れて他方の基本クロック信号
φ２がＨレベル又はＬレベルからＨレベルになると（反
転基本クロック信号φ２ＸがＬレベル又はＨレベルから
Ｌレベルになると）、出力端子ＱからＨレベルの出力信
号Ｑ２を出力するとともに、そのＨレベルの出力信号Ｑ
２を出力信号Ｑ１がＬレベルに反転しないかぎり保持す
る。
【００１３】３段目クロックドラッチ回路１３は前記出
力信号Ｑ２がＨレベルに反転すると、その時の基本クロ
ック信号φ１がＨレベル又はＨレベルに反転した時、出
力端子ＱからＨレベルの出力信号Ｑ３を出力するととも
に、そのＨレベルの出力信号Ｑ３を出力信号Ｑ２がＬレ
ベルに反転しないかぎり保持する。４段目クロックドラ
ッチ回路１４は前記出力信号Ｑ３がＨレベルに反転し
て、その時の基本クロック信号φ２がＨレベル又はＨレ
ベルに反転すると、出力端子ＱからＨレベルの出力信号
Ｑ４を出力するとともに、そのＨレベルの出力信号Ｑ４
を出力信号Ｑ３がＬレベルに反転しないかぎり保持す
る。また、最終段クロックドラッチ回路１５は前記出力
信号Ｑ４がＨレベルに反転すると、その時の基本クロッ
ク信号φ１がＨレベル又はＨレベルに反転した時、出力
端子ＱからＨレベルの出力信号Ｑ５を出力するととも
に、そのＨレベルの出力信号Ｑ５を出力信号Ｑ４がＬレ
ベルに反転しないかぎり保持する。
力信号Ｑ２がＨレベルに反転すると、その時の基本クロ
ック信号φ１がＨレベル又はＨレベルに反転した時、出
力端子ＱからＨレベルの出力信号Ｑ３を出力するととも
に、そのＨレベルの出力信号Ｑ３を出力信号Ｑ２がＬレ
ベルに反転しないかぎり保持する。４段目クロックドラ
ッチ回路１４は前記出力信号Ｑ３がＨレベルに反転し
て、その時の基本クロック信号φ２がＨレベル又はＨレ
ベルに反転すると、出力端子ＱからＨレベルの出力信号
Ｑ４を出力するとともに、そのＨレベルの出力信号Ｑ４
を出力信号Ｑ３がＬレベルに反転しないかぎり保持す
る。また、最終段クロックドラッチ回路１５は前記出力
信号Ｑ４がＨレベルに反転すると、その時の基本クロッ
ク信号φ１がＨレベル又はＨレベルに反転した時、出力
端子ＱからＨレベルの出力信号Ｑ５を出力するととも
に、そのＨレベルの出力信号Ｑ５を出力信号Ｑ４がＬレ
ベルに反転しないかぎり保持する。
【００１４】従って、図５に示すように初段クロックド
ラッチ回路１１の出力信号Ｑ１は被測定入力パルスＰＳ
に対して、また、各クロックドラッチ回路１２〜１５の
出力信号Ｑ２〜Ｑ５はそれぞれ前段の出力信号に対して
所定の位相遅れの出力波形となる。そして、３段目、４
段目及び最終段クロックドラッチ回路１３〜１５の出力
信号Ｑ３〜Ｑ５は論理ゲート回路に出力される。論理ゲ
ート回路は４個のノット回路１６〜１９、２個のナンド
回路２０，２１及び２個のノア回路２２，２３にて構成
される。
ラッチ回路１１の出力信号Ｑ１は被測定入力パルスＰＳ
に対して、また、各クロックドラッチ回路１２〜１５の
出力信号Ｑ２〜Ｑ５はそれぞれ前段の出力信号に対して
所定の位相遅れの出力波形となる。そして、３段目、４
段目及び最終段クロックドラッチ回路１３〜１５の出力
信号Ｑ３〜Ｑ５は論理ゲート回路に出力される。論理ゲ
ート回路は４個のノット回路１６〜１９、２個のナンド
回路２０，２１及び２個のノア回路２２，２３にて構成
される。
【００１５】そして、ナンド回路２０は前記出力信号Ｑ
３と、ノット回路１６を介して出力信号Ｑ４を入力す
る。従って、ナンド回路２０の出力信号Ａは出力信号Ｑ
３がＨレベルに反転してから出力信号Ｑ４がＨレベルに
反転するまでの間だけＬレベルとなる。また、他方のナ
ンド回路２１は前記出力信号Ｑ４と、ノット回路１７を
介して出力信号Ｑ５を入力する。従って、このナンド回
路２１の出力信号Ｂは出力信号Ｑ４がＨレベルに反転し
てから出力信号Ｑ５がＨレベルに反転するまでの間だけ
Ｌレベルとなる。
３と、ノット回路１６を介して出力信号Ｑ４を入力す
る。従って、ナンド回路２０の出力信号Ａは出力信号Ｑ
３がＨレベルに反転してから出力信号Ｑ４がＨレベルに
反転するまでの間だけＬレベルとなる。また、他方のナ
ンド回路２１は前記出力信号Ｑ４と、ノット回路１７を
介して出力信号Ｑ５を入力する。従って、このナンド回
路２１の出力信号Ｂは出力信号Ｑ４がＨレベルに反転し
てから出力信号Ｑ５がＨレベルに反転するまでの間だけ
Ｌレベルとなる。
【００１６】一方、ノア回路２２は前記出力信号Ｑ３
と、ノット回路１６を介して出力信号Ｑ４を入力し、そ
の出力信号を次段のノット回路１８に出力する。従っ
て、ノット回路１８から出力される出力信号Ｃは出力信
号Ｑ３がＬレベルに反転してから出力信号Ｑ４がＬレベ
ルに反転するまでの間だけＬレベルとなる。また、他方
のノア回路２３は前記出力信号Ｑ４と、ノット回路１７
を介して出力信号Ｑ５を入力し、その出力信号を次段の
ノット回路１９に出力する。従って、このノット回路１
９の出力信号Ｄは出力信号Ｑ４がＬレベルに反転してか
ら出力信号Ｑ５がＬレベルに反転するまでの間だけＬレ
ベルとなる。
と、ノット回路１６を介して出力信号Ｑ４を入力し、そ
の出力信号を次段のノット回路１８に出力する。従っ
て、ノット回路１８から出力される出力信号Ｃは出力信
号Ｑ３がＬレベルに反転してから出力信号Ｑ４がＬレベ
ルに反転するまでの間だけＬレベルとなる。また、他方
のノア回路２３は前記出力信号Ｑ４と、ノット回路１７
を介して出力信号Ｑ５を入力し、その出力信号を次段の
ノット回路１９に出力する。従って、このノット回路１
９の出力信号Ｄは出力信号Ｑ４がＬレベルに反転してか
ら出力信号Ｑ５がＬレベルに反転するまでの間だけＬレ
ベルとなる。
【００１７】従って、前記ナンド回路２０の出力信号Ａ
は被測定入力パルスＰＳに対して位相遅れがあるものの
その時々の被測定入力パルスＰＳの立ち上がりに応答し
てＬレベルの信号を出力する。又、前記ナンド回路２１
の出力信号Ｂは前記出力信号ＡがＬレベルからＨレベル
の立ち上がると同時にＬレベルの信号を出力する。即
ち、このエッジ検出回路１０においてはこの位相の異な
る２つの出力信号Ａ，Ｂによってその時々の被測定入力
パルスＰＳの立ち上がりを検出していることになる。
は被測定入力パルスＰＳに対して位相遅れがあるものの
その時々の被測定入力パルスＰＳの立ち上がりに応答し
てＬレベルの信号を出力する。又、前記ナンド回路２１
の出力信号Ｂは前記出力信号ＡがＬレベルからＨレベル
の立ち上がると同時にＬレベルの信号を出力する。即
ち、このエッジ検出回路１０においてはこの位相の異な
る２つの出力信号Ａ，Ｂによってその時々の被測定入力
パルスＰＳの立ち上がりを検出していることになる。
【００１８】一方、ノア回路２２の出力信号Ｃは同じく
被測定入力パルスＰＳに対して位相遅れがあるもののそ
の時々の被測定入力パルスＰＳの立ち下がりに応答して
Ｌレベルの信号を出力する。又、前記ノア回路２３の出
力信号Ｄは前記出力信号ＣがＬレベルからＨレベルの立
ち上がると同時にＬレベルの信号を出力する。即ち、こ
のエッジ検出回路１０においてはこの位相の異なる２つ
の出力信号Ｃ，Ｄにてその時々の被測定入力パルスＰＳ
の立ち下がりを検出していることになる。
被測定入力パルスＰＳに対して位相遅れがあるもののそ
の時々の被測定入力パルスＰＳの立ち下がりに応答して
Ｌレベルの信号を出力する。又、前記ノア回路２３の出
力信号Ｄは前記出力信号ＣがＬレベルからＨレベルの立
ち上がると同時にＬレベルの信号を出力する。即ち、こ
のエッジ検出回路１０においてはこの位相の異なる２つ
の出力信号Ｃ，Ｄにてその時々の被測定入力パルスＰＳ
の立ち下がりを検出していることになる。
【００１９】前記エッジ検出回路１０の各出力信号Ａ〜
Ｄは選択回路３０に出力される。選択回路３０は図６に
示すように、イクスクルーシブノア回路３１，２個のノ
ット回路３２，３３、４個のアンド回路３４〜３７、２
個のノア回路３８，３９及び２個のナンド回路３０ａ，
３０ｂから構成されている。イクスクルーシブノア回路
３１は２ビットのモード選択信号Ｗ０，Ｗ１を入力す
る。モード選択信号Ｗ０，Ｗ１は前記出力信号Ａ〜Ｄの
うち、被測定入力パルスＰＳの立ち上がりに応答する出
力信号Ａ，Ｂ、又は立ち下がりに応答する出力信号Ｃ，
Ｄのいずれか一方のグループを選択する信号であって、
モード選択信号Ｗ０，Ｗ１が「Ｌ，Ｈ」の時、出力信号
Ａ，Ｂを、モード選択信号Ｗ０，Ｗ１が「Ｈ，Ｈ」の
時、出力信号Ｃ，Ｄを選択するコード信号になってい
る。
Ｄは選択回路３０に出力される。選択回路３０は図６に
示すように、イクスクルーシブノア回路３１，２個のノ
ット回路３２，３３、４個のアンド回路３４〜３７、２
個のノア回路３８，３９及び２個のナンド回路３０ａ，
３０ｂから構成されている。イクスクルーシブノア回路
３１は２ビットのモード選択信号Ｗ０，Ｗ１を入力す
る。モード選択信号Ｗ０，Ｗ１は前記出力信号Ａ〜Ｄの
うち、被測定入力パルスＰＳの立ち上がりに応答する出
力信号Ａ，Ｂ、又は立ち下がりに応答する出力信号Ｃ，
Ｄのいずれか一方のグループを選択する信号であって、
モード選択信号Ｗ０，Ｗ１が「Ｌ，Ｈ」の時、出力信号
Ａ，Ｂを、モード選択信号Ｗ０，Ｗ１が「Ｈ，Ｈ」の
時、出力信号Ｃ，Ｄを選択するコード信号になってい
る。
【００２０】前記アンド回路３４は前記出力信号Ｄとモ
ード選択信号Ｗ０を入力し、その出力信号をノア回路３
８に出力する。また、アンド回路３５は前記出力信号Ｂ
とノット回路３２を介してモード選択信号Ｗ０を入力
し、その出力をノア回路３８に出力する。従って、モー
ド選択信号Ｗ０が「Ｈ」の時、出力信号Ｄが選択され、
被測定入力パルスＰＳの立ち上がりに応答するＬレベル
の出力信号Ｄを出力する。反対にモード選択信号Ｗ０が
「Ｌ」の時、出力信号Ｂが選択され、被測定入力パルス
ＰＳの立ち下がりに応答するＬレベルの出力信号Ｂを出
力する。
ード選択信号Ｗ０を入力し、その出力信号をノア回路３
８に出力する。また、アンド回路３５は前記出力信号Ｂ
とノット回路３２を介してモード選択信号Ｗ０を入力
し、その出力をノア回路３８に出力する。従って、モー
ド選択信号Ｗ０が「Ｈ」の時、出力信号Ｄが選択され、
被測定入力パルスＰＳの立ち上がりに応答するＬレベル
の出力信号Ｄを出力する。反対にモード選択信号Ｗ０が
「Ｌ」の時、出力信号Ｂが選択され、被測定入力パルス
ＰＳの立ち下がりに応答するＬレベルの出力信号Ｂを出
力する。
【００２１】前記アンド回路３６は前記出力信号Ｃとイ
クスクルーシブノア回路３１からの出力信号を入力し、
その出力信号をノア回路３９に出力する。また、アンド
回路３７は前記出力信号Ａと、ノット回路３３を介して
イクスクルーシブノア回路３１からの出力信号を入力
し、その出力をノア回路３９に出力する。従って、モー
ド選択信号Ｗ０，Ｗ１が「Ｈ，Ｈ」の時、出力信号Ｃが
選択され、被測定入力パルスＰＳの立ち上がりに応答す
るＬレベルの出力信号Ｃを出力する。反対にモード選択
信号Ｗ０，Ｗ１が「Ｌ，Ｈ」の時、出力信号Ａが選択さ
れ、被測定入力パルスＰＳの立ち下がりに応答するＬレ
ベルの出力信号Ａを出力する。そして、選択回路３０は
ノア回路３８から出力される信号（出力信号Ｂ又は出力
信号Ｄ）はナンド回路３０ａに出力される。ナンド回路
３０ａは前記基本クロック信号φ２を入力するようにな
っていて、基本クロック信号φ２がＨレベルであって、
ノア回路３８から出力される前記信号がＨレベルのとき
のみＬレベルのスタート信号ＳＴＸを次段の制御回路と
してのフリップフロップ回路４０に出力する。又、ノア
回路３９から出力される信号（出力信号Ａ又は出力信号
Ｃ）はナンド回路３０ｂに出力される。ナンド回路３０
ｂは前記基本クロック信号φ１を入力するようになって
いて、基本クロック信号φ１がＨレベルであって、ノア
回路３９から出力される前記信号がＨレベルのときのみ
Ｌレベルのエンド信号ＥＮＸを次段のカウンタ制御回路
としてのフリップフロップ回路４０に出力する。即ち、
このナンド回路３０ａ，３０ｂにおいて、基本クロック
信号φ１，φ２を加えてアクティブパルス幅を少し短く
し、次段のフリップフロップ回路４０のセット信号とリ
セット信号の競合をさけるようにしている。
クスクルーシブノア回路３１からの出力信号を入力し、
その出力信号をノア回路３９に出力する。また、アンド
回路３７は前記出力信号Ａと、ノット回路３３を介して
イクスクルーシブノア回路３１からの出力信号を入力
し、その出力をノア回路３９に出力する。従って、モー
ド選択信号Ｗ０，Ｗ１が「Ｈ，Ｈ」の時、出力信号Ｃが
選択され、被測定入力パルスＰＳの立ち上がりに応答す
るＬレベルの出力信号Ｃを出力する。反対にモード選択
信号Ｗ０，Ｗ１が「Ｌ，Ｈ」の時、出力信号Ａが選択さ
れ、被測定入力パルスＰＳの立ち下がりに応答するＬレ
ベルの出力信号Ａを出力する。そして、選択回路３０は
ノア回路３８から出力される信号（出力信号Ｂ又は出力
信号Ｄ）はナンド回路３０ａに出力される。ナンド回路
３０ａは前記基本クロック信号φ２を入力するようにな
っていて、基本クロック信号φ２がＨレベルであって、
ノア回路３８から出力される前記信号がＨレベルのとき
のみＬレベルのスタート信号ＳＴＸを次段の制御回路と
してのフリップフロップ回路４０に出力する。又、ノア
回路３９から出力される信号（出力信号Ａ又は出力信号
Ｃ）はナンド回路３０ｂに出力される。ナンド回路３０
ｂは前記基本クロック信号φ１を入力するようになって
いて、基本クロック信号φ１がＨレベルであって、ノア
回路３９から出力される前記信号がＨレベルのときのみ
Ｌレベルのエンド信号ＥＮＸを次段のカウンタ制御回路
としてのフリップフロップ回路４０に出力する。即ち、
このナンド回路３０ａ，３０ｂにおいて、基本クロック
信号φ１，φ２を加えてアクティブパルス幅を少し短く
し、次段のフリップフロップ回路４０のセット信号とリ
セット信号の競合をさけるようにしている。
【００２２】カウンタ制御回路としてのフリップフロッ
プ回路４０は図７に示すように２個のナンド回路４１，
４２と１個のノット回路４３とから構成されている。ナ
ンド回路４１は他方のナンド回路４２の出力を入力する
とともに、前記スタート信号ＳＴＸを入力する。他方の
ナンド回路４２は一方のナンド回路４１の出力を入力す
るとともに、前記エンド信号ＥＮＸを入力する。また、
前記ナンド回路４２の出力はノット回路４３に出力さ
れ、そのノット回路４３の出力はカウントイネーブル信
号ＣＥとして出力される。そして、ナンド回路４１にＬ
レベルのスタート信号ＳＴＸ（出力信号Ｂ又は出力信号
Ｄ）が入力されると、フリップフロップ回路４０はセッ
トされカウントイネーブル信号ＣＥがＨレベルになる。
そして、ナンド回路４２にＬレベルのエンド信号ＥＮＸ
（出力信号Ａ又は出力信号Ｄ）が入力されると、フリッ
プフロップ回路４０はリセットされカウントイネーブル
信号ＣＥがＨレベルからＬレベルになる。従って、カウ
ントイネーブル信号ＣＥはスタート信号ＳＴＸがＬレベ
ルに立ち下がった時からエンド信号ＥＮＸが立ち下がる
までの間だけＨレベルの信号を出力、即ち、フリップフ
ロップ回路４０は被測定入力パルスＰＳと同じ周期でＨ
レベルのカウントイネーブル信号ＣＥを出力する。
プ回路４０は図７に示すように２個のナンド回路４１，
４２と１個のノット回路４３とから構成されている。ナ
ンド回路４１は他方のナンド回路４２の出力を入力する
とともに、前記スタート信号ＳＴＸを入力する。他方の
ナンド回路４２は一方のナンド回路４１の出力を入力す
るとともに、前記エンド信号ＥＮＸを入力する。また、
前記ナンド回路４２の出力はノット回路４３に出力さ
れ、そのノット回路４３の出力はカウントイネーブル信
号ＣＥとして出力される。そして、ナンド回路４１にＬ
レベルのスタート信号ＳＴＸ（出力信号Ｂ又は出力信号
Ｄ）が入力されると、フリップフロップ回路４０はセッ
トされカウントイネーブル信号ＣＥがＨレベルになる。
そして、ナンド回路４２にＬレベルのエンド信号ＥＮＸ
（出力信号Ａ又は出力信号Ｄ）が入力されると、フリッ
プフロップ回路４０はリセットされカウントイネーブル
信号ＣＥがＨレベルからＬレベルになる。従って、カウ
ントイネーブル信号ＣＥはスタート信号ＳＴＸがＬレベ
ルに立ち下がった時からエンド信号ＥＮＸが立ち下がる
までの間だけＨレベルの信号を出力、即ち、フリップフ
ロップ回路４０は被測定入力パルスＰＳと同じ周期でＨ
レベルのカウントイネーブル信号ＣＥを出力する。
【００２３】フリップフロップ回路４０のカウントイネ
ーブル信号ＣＥはカウントクロック生成回路５０に出力
される。カウントクロック生成回路５０は前記基本クロ
ック信号φ１及びその反転基本クロック信号φ１Ｘを入
力するとともに、前記カウントイネーブル信号ＣＥを入
力するようになっている。そして、カウントイネーブル
信号ＣＥがＨレベルのとき、基本クロック信号φ１を分
周し、その分周信号に基づいて互いにオバーラップしな
い位相がずれたノンオーバラップのカウントクロック信
号Ｃ１，Ｃ２を生成し次段のカウンタ５１に出力する。
反対に、カウントイネーブル信号ＣＥがＬレベルのと
き、前記カウントクロック信号Ｃ１，Ｃ２を生成を休止
し、次段のカウンタ５１への出力を停止するようになっ
ている。
ーブル信号ＣＥはカウントクロック生成回路５０に出力
される。カウントクロック生成回路５０は前記基本クロ
ック信号φ１及びその反転基本クロック信号φ１Ｘを入
力するとともに、前記カウントイネーブル信号ＣＥを入
力するようになっている。そして、カウントイネーブル
信号ＣＥがＨレベルのとき、基本クロック信号φ１を分
周し、その分周信号に基づいて互いにオバーラップしな
い位相がずれたノンオーバラップのカウントクロック信
号Ｃ１，Ｃ２を生成し次段のカウンタ５１に出力する。
反対に、カウントイネーブル信号ＣＥがＬレベルのと
き、前記カウントクロック信号Ｃ１，Ｃ２を生成を休止
し、次段のカウンタ５１への出力を停止するようになっ
ている。
【００２４】前記カウンタ５１は同期型ダウンカウンタ
であって、カウントイネーブル信号ＣＥとカウントクロ
ック信号Ｃ１，Ｃ２に基づいて前記カウントクロック信
号Ｃ１，Ｃ２を減算カウントする。カウンタ５１は図８
に示すようにカウントイネーブル信号ＣＥがＬレベルに
立ち下がったとき、カウント動作を停止しその時のカウ
ント値ＣＯＮＴを次段の測定値格納メモリ５２に出力
し、カウントイネーブル信号ＣＥがＬレベルからＨレベ
ルに立ち上がった時、カウント値ＣＯＮＴを「ＦＦ（Ｂ
ＣＤコード）」にリセットし減算動作を可能な状態にす
る。そして、カウンタ５１はカウントイネーブル信号Ｃ
ＥがＨレベルのとき、カウントクロック信号Ｃ１を入力
して減算動作し、次に入力されるカウントクロック信号
Ｃ２に基づいてカウンタ回路５１の内部に設けたバッフ
ァにその演算結果（カウント値ＣＯＮＴ）を転送する。
従って、同カウンタ５１は互いにオバーラップしない位
相がずれた２つのカウントクロック信号Ｃ１，Ｃ２に応
じてカウント値ＣＯＮＴが「１」づつ減算される。
であって、カウントイネーブル信号ＣＥとカウントクロ
ック信号Ｃ１，Ｃ２に基づいて前記カウントクロック信
号Ｃ１，Ｃ２を減算カウントする。カウンタ５１は図８
に示すようにカウントイネーブル信号ＣＥがＬレベルに
立ち下がったとき、カウント動作を停止しその時のカウ
ント値ＣＯＮＴを次段の測定値格納メモリ５２に出力
し、カウントイネーブル信号ＣＥがＬレベルからＨレベ
ルに立ち上がった時、カウント値ＣＯＮＴを「ＦＦ（Ｂ
ＣＤコード）」にリセットし減算動作を可能な状態にす
る。そして、カウンタ５１はカウントイネーブル信号Ｃ
ＥがＨレベルのとき、カウントクロック信号Ｃ１を入力
して減算動作し、次に入力されるカウントクロック信号
Ｃ２に基づいてカウンタ回路５１の内部に設けたバッフ
ァにその演算結果（カウント値ＣＯＮＴ）を転送する。
従って、同カウンタ５１は互いにオバーラップしない位
相がずれた２つのカウントクロック信号Ｃ１，Ｃ２に応
じてカウント値ＣＯＮＴが「１」づつ減算される。
【００２５】次に、上記のように構成されたパルス幅測
定回路の作用について説明する。なお、説明の便宜上選
択回路３０は「Ｌ，Ｈ」のモード選択信号Ｗ０，Ｗ１が
入力されていて、被測定入力パルスＰＳの立ち上がりに
応答する出力信号Ａ，Ｂを選択して同入力パルスＰＳの
パルス幅測定を説明する場合について説明する。いま、
エッジ検出回路１０は被測定入力パルスＰＳを入力する
と、基本クロック信号φ１，φ２と反転基本クロック信
号φ１Ｘ，φ２Ｘに基づいてその時々の被測定入力パル
スＰＳの立ち上がりに応答してＬレベルとなる出力信号
Ａと同出力信号ＡがＬレベルからＨレベルに立ち上がる
と同時にＬレベルとなる出力信号Ｂを出力する。また、
エッジ検出回路１０はその時々の被測定入力パルスＰＳ
の立ち下がりに応答してＬレベルとなる出力信号Ｃと同
出力信号ＣがＬレベルからＨレベルに立ち上がると同時
にＬレベルとなる出力信号Ｄを出力する。即ち、エッジ
検出回路１０はその時々の被測定入力パルスＰＳの立ち
上がりエッジに応答した各出力信号Ａ〜Ｄを出力してい
る。
定回路の作用について説明する。なお、説明の便宜上選
択回路３０は「Ｌ，Ｈ」のモード選択信号Ｗ０，Ｗ１が
入力されていて、被測定入力パルスＰＳの立ち上がりに
応答する出力信号Ａ，Ｂを選択して同入力パルスＰＳの
パルス幅測定を説明する場合について説明する。いま、
エッジ検出回路１０は被測定入力パルスＰＳを入力する
と、基本クロック信号φ１，φ２と反転基本クロック信
号φ１Ｘ，φ２Ｘに基づいてその時々の被測定入力パル
スＰＳの立ち上がりに応答してＬレベルとなる出力信号
Ａと同出力信号ＡがＬレベルからＨレベルに立ち上がる
と同時にＬレベルとなる出力信号Ｂを出力する。また、
エッジ検出回路１０はその時々の被測定入力パルスＰＳ
の立ち下がりに応答してＬレベルとなる出力信号Ｃと同
出力信号ＣがＬレベルからＨレベルに立ち上がると同時
にＬレベルとなる出力信号Ｄを出力する。即ち、エッジ
検出回路１０はその時々の被測定入力パルスＰＳの立ち
上がりエッジに応答した各出力信号Ａ〜Ｄを出力してい
る。
【００２６】そして、選択回路３０にて各出力信号信号
Ａ〜Ｄのうち被測定入力パルスＰＳの立ち上がりに応答
してＬレベルとなる出力信号Ａと出力信号Ｂを選択し、
スタート信号ＳＴＸとして出力信号Ａ及びエンド信号Ｅ
ＮＸとして出力信号Ｂをフリップフロツプ回路４０に出
力する。フリップフロップ回路４０はＬレベルのスター
ト信号ＳＴＸ（出力信号Ｂ）に応答してセットされ、カ
ウントイネーブル信号ＣＥがＨレベルに反転する。続い
て入力されるエンド信号ＥＮＸ（出力信号Ａ）に応答し
てフリップフロップ回路４０はリセットされカウントイ
ネーブル信号ＣＥがＨレベルからＬレベルになる。従っ
て、フリップフロップ回路４０はスタート信号ＳＴＸが
Ｌレベルに立ち下がった時からエンド信号ＥＮＸが立ち
下がるまでの間だけＨレベルのカウントイネーブル信号
ＣＥを、即ち被測定入力パルスＰＳと同じ周期でＨレベ
ルとなるカウントイネーブル信号ＣＥを出力する。
Ａ〜Ｄのうち被測定入力パルスＰＳの立ち上がりに応答
してＬレベルとなる出力信号Ａと出力信号Ｂを選択し、
スタート信号ＳＴＸとして出力信号Ａ及びエンド信号Ｅ
ＮＸとして出力信号Ｂをフリップフロツプ回路４０に出
力する。フリップフロップ回路４０はＬレベルのスター
ト信号ＳＴＸ（出力信号Ｂ）に応答してセットされ、カ
ウントイネーブル信号ＣＥがＨレベルに反転する。続い
て入力されるエンド信号ＥＮＸ（出力信号Ａ）に応答し
てフリップフロップ回路４０はリセットされカウントイ
ネーブル信号ＣＥがＨレベルからＬレベルになる。従っ
て、フリップフロップ回路４０はスタート信号ＳＴＸが
Ｌレベルに立ち下がった時からエンド信号ＥＮＸが立ち
下がるまでの間だけＨレベルのカウントイネーブル信号
ＣＥを、即ち被測定入力パルスＰＳと同じ周期でＨレベ
ルとなるカウントイネーブル信号ＣＥを出力する。
【００２７】次段のカウントクロツク生成回路５０はこ
の被測定入力パルスＰＳと同じ周期でＨレベルとなるカ
ウントイネーブル信号ＣＥに基づいてカウントイネーブ
ル信号ＣＥがＨレベルの間だけカウントクロック信号Ｃ
１，Ｃ２を次段のカウンタ５１に出力する。同様に、カ
ウンタ５１はＨレベルとなるカウントイネーブル信号Ｃ
Ｅとカウントクロック信号Ｃ１，Ｃ２に基づいて減算カ
ウント動作する。この時、カウンタ５１はカウントイネ
ーブル信号ＣＥがＬレベルに立ち下がったとき、カウン
ト動作を停止しその時までの減算カウント値ＣＯＮＴを
次段の測定値格納メモリ５２に出力する。そして、カウ
ンタ５１はカウントイネーブル信号ＣＥがＬレベルから
Ｈレベルに立ち上がった時、カウント値ＣＯＮＴをリセ
ットし減算動作を可能な状態にし次の減算動作を開始す
る。即ち、カウンタ５１はカウントイネーブル信号ＣＥ
のＬレベルの反転動作に基づいて測定値格納メモリ５２
にその時々の被測定入力パルスＰＳの１周期をカウント
クロック信号Ｃ１，Ｃ２にてカウントした値（今回の被
測定入力パルスＰＳの１周期の幅の値）ＣＯＮＴを転送
している。そして、カウントイネーブル信号ＣＥのＨレ
ベルの反転動作に基づいて次の被測定入力パルスＰＳの
１周期の幅のカウントを直ちにカウントする。
の被測定入力パルスＰＳと同じ周期でＨレベルとなるカ
ウントイネーブル信号ＣＥに基づいてカウントイネーブ
ル信号ＣＥがＨレベルの間だけカウントクロック信号Ｃ
１，Ｃ２を次段のカウンタ５１に出力する。同様に、カ
ウンタ５１はＨレベルとなるカウントイネーブル信号Ｃ
Ｅとカウントクロック信号Ｃ１，Ｃ２に基づいて減算カ
ウント動作する。この時、カウンタ５１はカウントイネ
ーブル信号ＣＥがＬレベルに立ち下がったとき、カウン
ト動作を停止しその時までの減算カウント値ＣＯＮＴを
次段の測定値格納メモリ５２に出力する。そして、カウ
ンタ５１はカウントイネーブル信号ＣＥがＬレベルから
Ｈレベルに立ち上がった時、カウント値ＣＯＮＴをリセ
ットし減算動作を可能な状態にし次の減算動作を開始す
る。即ち、カウンタ５１はカウントイネーブル信号ＣＥ
のＬレベルの反転動作に基づいて測定値格納メモリ５２
にその時々の被測定入力パルスＰＳの１周期をカウント
クロック信号Ｃ１，Ｃ２にてカウントした値（今回の被
測定入力パルスＰＳの１周期の幅の値）ＣＯＮＴを転送
している。そして、カウントイネーブル信号ＣＥのＨレ
ベルの反転動作に基づいて次の被測定入力パルスＰＳの
１周期の幅のカウントを直ちにカウントする。
【００２８】このように、本実施例において、カウンタ
５１は被測定入力パルスＰＳの立ち上がりエッジに応答
して出力されるカウントイネーブル信号ＣＥに基づいて
測定値格納メモリ５２に今回の被測定入力パルスＰＳの
１周期の幅の値を転送し、次の被測定入力パルスＰＳの
１周期の幅のカウントを直ちにカウントするようにした
ので、この１つのカウンタ５１は被測定入力パルスＰＳ
の各周期毎のパルス幅を連続してカンウトすることがで
きる。従って、１つのカウンタ５１で被測定入力パルス
ＰＳにおける各周期毎のパルス幅を連続してカンウトす
ることができることから、回路規模が小さくでき、しか
も、１つになった分だけパルス幅測定回路を制御するＣ
ＰＵの制御プログラム量を減少させることができ、ソフ
トウェアでの制御に負担を少なくすることができる。
５１は被測定入力パルスＰＳの立ち上がりエッジに応答
して出力されるカウントイネーブル信号ＣＥに基づいて
測定値格納メモリ５２に今回の被測定入力パルスＰＳの
１周期の幅の値を転送し、次の被測定入力パルスＰＳの
１周期の幅のカウントを直ちにカウントするようにした
ので、この１つのカウンタ５１は被測定入力パルスＰＳ
の各周期毎のパルス幅を連続してカンウトすることがで
きる。従って、１つのカウンタ５１で被測定入力パルス
ＰＳにおける各周期毎のパルス幅を連続してカンウトす
ることができることから、回路規模が小さくでき、しか
も、１つになった分だけパルス幅測定回路を制御するＣ
ＰＵの制御プログラム量を減少させることができ、ソフ
トウェアでの制御に負担を少なくすることができる。
【００２９】なお、本実施例では被測定入力パルスＰＳ
の立ち上がりから次の立ち上がりまでを測定する場合に
ついて説明したが、被測定入力パルスＰＳの立ち下がり
から次の立ち下がりまでを測定することは勿論可能であ
る。また、被測定入力パルスＰＳの立ち上がりから立ち
下がりまでを測定したり、その反対の立ち下がりから立
ち上がりまでを測定するように実施してもよい。
の立ち上がりから次の立ち上がりまでを測定する場合に
ついて説明したが、被測定入力パルスＰＳの立ち下がり
から次の立ち下がりまでを測定することは勿論可能であ
る。また、被測定入力パルスＰＳの立ち上がりから立ち
下がりまでを測定したり、その反対の立ち下がりから立
ち上がりまでを測定するように実施してもよい。
【００３０】また、前記実施例では同期型減算カウンタ
５１を使用したが、加算カウンタ等その他カウンタにて
実施してもよい。
５１を使用したが、加算カウンタ等その他カウンタにて
実施してもよい。
【００３１】
【発明の効果】以上詳述したように、本発明によれば１
個のカウンタで１サイクルのパルス幅を連続的に測定す
ることができ、回路規模の縮小を図ることができるとと
もに、ソフトウェアでの制御の負担を軽減することがで
きる優れた効果を有する。
個のカウンタで１サイクルのパルス幅を連続的に測定す
ることができ、回路規模の縮小を図ることができるとと
もに、ソフトウェアでの制御の負担を軽減することがで
きる優れた効果を有する。
【図１】本発明のパルス幅測定回路の原理を説明するた
めの原理説明図である。
めの原理説明図である。
【図２】パルス幅測定回路の動作を説明するためのタイ
ムチャート図である。
ムチャート図である。
【図３】本発明を具体化した一実施例を説明するための
パルス幅測定回路電気ブロック回路図である。
パルス幅測定回路電気ブロック回路図である。
【図４】エッジ検出回路の構成を説明する電気ブロック
回路図である。
回路図である。
【図５】エッジ検出回路の動作を説明するためのタイム
チャート図である。
チャート図である。
【図６】選択回路の構成を説明する電気ブロック回路図
である。
である。
【図７】フリップフロップ回路の構成を説明する電気ブ
ロック回路図である。
ロック回路図である。
【図８】カウンタ回路の動作を説明するためのタイムチ
ャート図である。
ャート図である。
【図９】従来のパルス幅測定回路図である。
【図１０】従来のパルス幅測定回路に用いられたカウン
タの動作を説明するためのタイムチャート図である。
タの動作を説明するためのタイムチャート図である。
１ エッジ検出回路 ２ カウンタ制御回路、 ３ カウンタ回路、 Ａ，Ｂ 出力信号、 ＣＥ カウントイネーブル信号、 ＣＬＫ カウントクロック信号、 ＣＯＮＴ カウント値、 ＰＳ 被測定入力パルス信号、 φ１，φ２ 基本クロック信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−142545（ＪＰ，Ａ) 特開 昭60−111971（ＪＰ，Ａ) 実開 昭60−11079（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 29/02 G01R 23/10
Claims (1)
- 【請求項１】 被測定入力パルス信号（ＰＳ）と位相の
異なる２相の基本クロック信号（φ１，φ２）とを入力
し、被測定入力パルス信号ＰＳの立ち上がり又は立ち下
がりの少なくとも一方に応答して位相の異なる２つのワ
ンショットパルス信号（Ａ，Ｂ）を出力するエッジ検出
回路（１）と、前記位相の異なる２つのワンショットパ
ルス信号（Ａ，Ｂ）を入力し、一方のワンショットパル
ス信号（Ａ）に応答して反転し、他方のワンショットパ
ルス信号（Ｂ）に応答して反転復帰して前記被測定入力
パルス信号ＰＳの立ち上がり又は立ち下がりの少なくと
も一方に応答して２つのワンショットパルス信号（Ａ，
Ｂ）の位相差の間だけ反転するカウンタ制御信号（Ｃ
Ｅ）を生成するカウンタ制御回路（２）と、前記カウン
タ制御信号（ＣＥ）とカウントクロック信号（ＣＬＫ）
を入力し、カウンタ制御信号（ＣＥ）の反転でカウント
動作を停止して同カウント内容（ＣＯＮＴ）を出力し、
次の反転復帰でカウント内容（ＣＯＮＴ）をリセットし
前記カウントクロック信号（ＣＬＫ）のカウント動作を
開始するカウンタ回路（３）とからなるパルス幅測定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052829A JP3064029B2 (ja) | 1991-03-18 | 1991-03-18 | パルス幅測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052829A JP3064029B2 (ja) | 1991-03-18 | 1991-03-18 | パルス幅測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04289461A JPH04289461A (ja) | 1992-10-14 |
| JP3064029B2 true JP3064029B2 (ja) | 2000-07-12 |
Family
ID=12925740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052829A Expired - Fee Related JP3064029B2 (ja) | 1991-03-18 | 1991-03-18 | パルス幅測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5207748B2 (ja) * | 2008-01-25 | 2013-06-12 | 株式会社アドバンテスト | 測定装置、測定方法および試験装置 |
-
1991
- 1991-03-18 JP JP3052829A patent/JP3064029B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH04289461A (ja) | 1992-10-14 |
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