JP3059349B2 - Icカード、及びフラッシュメモリの並列処理方法 - Google Patents
Icカード、及びフラッシュメモリの並列処理方法Info
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- 230000015654 memory Effects 0.000 title claims description 247
- 238000003672 processing method Methods 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims description 223
- 238000000034 method Methods 0.000 claims description 69
- 238000012545 processing Methods 0.000 claims description 55
- 239000000758 substrate Substances 0.000 description 38
- 239000011111 cardboard Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 31
- 239000000872 buffer Substances 0.000 description 17
- 238000004806 packaging method and process Methods 0.000 description 9
- 238000007689 inspection Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 2
- 230000037430 deletion Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
Description
【0001】
【産業上の利用分野】この発明は、ICカード、及びフ
ラッシュメモリの並列処理方法に関し、特にICカード
に搭載した複数のフラッシュメモリを並列ライト及び並
列イレーズするためのICカードの構成、並びに該並列
ライト及び並列イレーズを行う方法に関するものであ
る。
ラッシュメモリの並列処理方法に関し、特にICカード
に搭載した複数のフラッシュメモリを並列ライト及び並
列イレーズするためのICカードの構成、並びに該並列
ライト及び並列イレーズを行う方法に関するものであ
る。
【0002】
【従来の技術】近年、ICカードを用いた情報のアクセ
スが行われるようになってきている。例えば、このIC
カードとパーソナルコンピュータとの間で情報のアクセ
スは、図17に示すように、パーソナルコンピュータ1
の本体2に該ICカード10を装着し、該本体2とケー
ブル4を介して接続されたキーボード3を操作すること
により行われる。つまり、ICカード10に保持されて
いる情報をコンピュータ1側に取り込んだり、該コンピ
ュータ1での処理結果をICカード10に保存したりす
ることができる。
スが行われるようになってきている。例えば、このIC
カードとパーソナルコンピュータとの間で情報のアクセ
スは、図17に示すように、パーソナルコンピュータ1
の本体2に該ICカード10を装着し、該本体2とケー
ブル4を介して接続されたキーボード3を操作すること
により行われる。つまり、ICカード10に保持されて
いる情報をコンピュータ1側に取り込んだり、該コンピ
ュータ1での処理結果をICカード10に保存したりす
ることができる。
【0003】図18(a)は上記コンピュータ本体のI
Cカードとの接続部分の構造を、また図18(b)は該
ICカードの内部の構造を示しており、図において、5
は上記コンピュータ1の演算装置(図示せず)とICカ
ード10とを接続するためのカードソケットで、該コン
ピュータ本体2内に取付られている。このカードソケッ
ト5は、該ICカード10を保持可能な構造となってお
り、該カードソケット5の一部には、配線5bにより演
算装置と接続された接続ピン5aが設けられている。ま
た、上記カードソケット5は、該ICカード10をこの
ソケット5に装着したとき、該接続ピン5aがICカー
ド10のコネクタ部20の接続端子21と電気的に接続
されるようになっている。
Cカードとの接続部分の構造を、また図18(b)は該
ICカードの内部の構造を示しており、図において、5
は上記コンピュータ1の演算装置(図示せず)とICカ
ード10とを接続するためのカードソケットで、該コン
ピュータ本体2内に取付られている。このカードソケッ
ト5は、該ICカード10を保持可能な構造となってお
り、該カードソケット5の一部には、配線5bにより演
算装置と接続された接続ピン5aが設けられている。ま
た、上記カードソケット5は、該ICカード10をこの
ソケット5に装着したとき、該接続ピン5aがICカー
ド10のコネクタ部20の接続端子21と電気的に接続
されるようになっている。
【0004】上記ICカード10は、例えばプリント基
板等のカード基板30上に信号処理装置や記憶装置を搭
載するとともに、該カード基板30の一端に上記コネク
タ部20を取付け、全体を樹脂フィルム等からなるパッ
ケージング部材10aにより封止してなるものである。
ここでは、上記カード基板30上には、信号処理装置と
して、複数の入力信号あるいは出力信号を処理するカー
ドインターフェイス50が、また記憶装置として、複数
のフラッシュメモリ40a〜40dが実装されている。
また上記カード基板30の一側端部には、上記コネクタ
20の接続端子21と接続される基板側の接続端子31
が基板側端に沿って複数形成されている。
板等のカード基板30上に信号処理装置や記憶装置を搭
載するとともに、該カード基板30の一端に上記コネク
タ部20を取付け、全体を樹脂フィルム等からなるパッ
ケージング部材10aにより封止してなるものである。
ここでは、上記カード基板30上には、信号処理装置と
して、複数の入力信号あるいは出力信号を処理するカー
ドインターフェイス50が、また記憶装置として、複数
のフラッシュメモリ40a〜40dが実装されている。
また上記カード基板30の一側端部には、上記コネクタ
20の接続端子21と接続される基板側の接続端子31
が基板側端に沿って複数形成されている。
【0005】図19は、上記カードコネクタ20,カー
ドインターフェイス50,及び各フラッシュメモリ40
a〜40dの相互間での信号の流れを示す図、図20は
該カードインターフェイス50の内部の構成を示す図で
ある。
ドインターフェイス50,及び各フラッシュメモリ40
a〜40dの相互間での信号の流れを示す図、図20は
該カードインターフェイス50の内部の構成を示す図で
ある。
【0006】図において、50は上述したカードインタ
ーフェイスで、カードコネクタ20側とフラッシュメモ
リ40a〜40d側にそれぞれ入出力バッファ51,5
5を有しており、カードコネクタ20との間でのデータ
信号D0〜D15のアクセスは入出力バッファ51を介
して行われ、フラッシュメモリ40a,40cとの間で
のデータ信号D0〜D7のアクセス、及びフラッシュメ
モリ40b,40dとの間でのデータ信号D8〜D15
のアクセスは上記入出力バッファ55を介して行われる
ようになっている。また、該両入出力バッファ51及び
55間には、データ信号を、これがカードコネクタ20
側では16ビットのデータバスに対応し、メモリ側では
8ビットのデータバスに対応するよう処理するデータバ
スコントロール54が設けられている。ここで、上記デ
ータ信号D0〜D7のデータバスはフラッシュメモリ4
0a,40cにより共有され、上記データ信号D8〜D
15のデータバスはフラッシュメモリ40b,40dに
より共有されている。
ーフェイスで、カードコネクタ20側とフラッシュメモ
リ40a〜40d側にそれぞれ入出力バッファ51,5
5を有しており、カードコネクタ20との間でのデータ
信号D0〜D15のアクセスは入出力バッファ51を介
して行われ、フラッシュメモリ40a,40cとの間で
のデータ信号D0〜D7のアクセス、及びフラッシュメ
モリ40b,40dとの間でのデータ信号D8〜D15
のアクセスは上記入出力バッファ55を介して行われる
ようになっている。また、該両入出力バッファ51及び
55間には、データ信号を、これがカードコネクタ20
側では16ビットのデータバスに対応し、メモリ側では
8ビットのデータバスに対応するよう処理するデータバ
スコントロール54が設けられている。ここで、上記デ
ータ信号D0〜D7のデータバスはフラッシュメモリ4
0a,40cにより共有され、上記データ信号D8〜D
15のデータバスはフラッシュメモリ40b,40dに
より共有されている。
【0007】また、上記カードインターフェイス50
は、カードコネクタ20側からのアドレス信号A0〜A
21、チップイネーブル信号(/CE1),(/CE
2)、ライトイネーブル信号(/WE)、アウトプット
イネーブル信号(/OE)を受ける入力バッファ52を
有しており、該アドレス信号A0〜A21のうち上位デ
コードアドレス信号A20,A21を除く信号A0〜A
19が、出力バッファ56を介して共通のアドレスバス
により各フラッシュメモリ40a〜40dに供給される
ようになっている。
は、カードコネクタ20側からのアドレス信号A0〜A
21、チップイネーブル信号(/CE1),(/CE
2)、ライトイネーブル信号(/WE)、アウトプット
イネーブル信号(/OE)を受ける入力バッファ52を
有しており、該アドレス信号A0〜A21のうち上位デ
コードアドレス信号A20,A21を除く信号A0〜A
19が、出力バッファ56を介して共通のアドレスバス
により各フラッシュメモリ40a〜40dに供給される
ようになっている。
【0008】さらに、上記カードインターフェイス50
は、上記入力バッファ52から出力される各信号(/C
E1),(/CE2)、信号(/WE)、信号(/O
E)、並びに上位デコードアドレス信号A20,A21
に基づいて、各フラッシュメモリ40a〜40d及びデ
ータバスコントロール54を制御するコントローラ53
を有している。このコントローラ53は、該上位デコー
ドアドレス信号A20,A21に基づくチップセレクト
信号(/CS0),(/CS1)によりフラッシュメモ
リを選択するとともに、チップイネーブル信号(/CE
1),(/CE2)及びライトイネーブル信号(/W
E)に基づくライトイネーブル信号(/WE0),(/
WE1)により情報を書き込むべきフラッシュメモリを
選択するよう構成されている。また、該コントローラ5
3では、入力バッファ52からのアウトプットイネーブ
ル信号(/OE)は、上記出力バッファ56を介して各
フラッシュメモリ40a〜40dに供給するようになっ
ている。なお、このICカード10では、搭載されてい
るフラッシュメモリ40a〜40dの数が4つであるた
め、チップセレクト信号(/CS2)〜(/CS7)は
使用していない。
は、上記入力バッファ52から出力される各信号(/C
E1),(/CE2)、信号(/WE)、信号(/O
E)、並びに上位デコードアドレス信号A20,A21
に基づいて、各フラッシュメモリ40a〜40d及びデ
ータバスコントロール54を制御するコントローラ53
を有している。このコントローラ53は、該上位デコー
ドアドレス信号A20,A21に基づくチップセレクト
信号(/CS0),(/CS1)によりフラッシュメモ
リを選択するとともに、チップイネーブル信号(/CE
1),(/CE2)及びライトイネーブル信号(/W
E)に基づくライトイネーブル信号(/WE0),(/
WE1)により情報を書き込むべきフラッシュメモリを
選択するよう構成されている。また、該コントローラ5
3では、入力バッファ52からのアウトプットイネーブ
ル信号(/OE)は、上記出力バッファ56を介して各
フラッシュメモリ40a〜40dに供給するようになっ
ている。なお、このICカード10では、搭載されてい
るフラッシュメモリ40a〜40dの数が4つであるた
め、チップセレクト信号(/CS2)〜(/CS7)は
使用していない。
【0009】また、上記カードインターフェイス50
は、各フラッシュメモリ40a〜40dからのレディー
ビジー信号R/B0〜R/B3を受ける入力バッファ5
8と、該入力バッファ58の出力を信号処理して、上記
レディービジー信号R/B0〜R/B3のいずれかがL
レベルである時Lレベルとなるレディービジー信号RD
Y/(/BSY)を出力する信号処理回路59と、該レ
ディービジー信号RDY/(/BSY)を該カードコネ
クタ20側へ出力する出力バッファ57とを有してい
る。
は、各フラッシュメモリ40a〜40dからのレディー
ビジー信号R/B0〜R/B3を受ける入力バッファ5
8と、該入力バッファ58の出力を信号処理して、上記
レディービジー信号R/B0〜R/B3のいずれかがL
レベルである時Lレベルとなるレディービジー信号RD
Y/(/BSY)を出力する信号処理回路59と、該レ
ディービジー信号RDY/(/BSY)を該カードコネ
クタ20側へ出力する出力バッファ57とを有してい
る。
【0010】さらに、上記カードソケット5は、通常動
作用の電源Vccと、書き込み及び消去用の高圧電源V
pp1,Vpp2とをICカード側に供給するようにな
っており、高圧電源Vpp1は偶数バイト用として上記
第1列のフラッシュメモリ40a,40cに接続され、
高圧電源Vpp2は奇数バイト用として上記第2列のフ
ラッシュメモリ40b,40dに接続されている。な
お、上記カードコネクタ20に接地電位として供給され
る信号(/CD1),(/CD2)は、ICカード10
がカードソケット5と正常に接続されているか否かを判
定するためのものであり、両者の接続状態が不完全であ
る場合には、コンピュータは、ICカード10に対し、
処理を中止するようになっている。
作用の電源Vccと、書き込み及び消去用の高圧電源V
pp1,Vpp2とをICカード側に供給するようにな
っており、高圧電源Vpp1は偶数バイト用として上記
第1列のフラッシュメモリ40a,40cに接続され、
高圧電源Vpp2は奇数バイト用として上記第2列のフ
ラッシュメモリ40b,40dに接続されている。な
お、上記カードコネクタ20に接地電位として供給され
る信号(/CD1),(/CD2)は、ICカード10
がカードソケット5と正常に接続されているか否かを判
定するためのものであり、両者の接続状態が不完全であ
る場合には、コンピュータは、ICカード10に対し、
処理を中止するようになっている。
【0011】このような構成のICカード10では、デ
ータバスと、上位デコードアドレスA20,A21を除
くアドレスバスとは、それぞれ複数のフラッシュメモリ
により共有されているため、上記上位デコードアドレス
を変化して、各フラッシュメモリを選択した後、アクセ
スを行い、リード,ライト,イレーズ動作を行うように
なっている。
ータバスと、上位デコードアドレスA20,A21を除
くアドレスバスとは、それぞれ複数のフラッシュメモリ
により共有されているため、上記上位デコードアドレス
を変化して、各フラッシュメモリを選択した後、アクセ
スを行い、リード,ライト,イレーズ動作を行うように
なっている。
【0012】例えば、フラッシュメモリ40cを選択す
る場合は、まず、上記アドレス信号A20及びA21
を、チップセレクト信号(/CS0)がLレベル、チッ
プセレクト信号(/CS1)がHレベルとなるよう変化
させて、図19中で横方向に並ぶ第1行のフラッシュメ
モリ40c,40dを選択する。さらに、チップイネー
ブル信号(/CE1),(/CE2)及びライトイネー
ブル信号(/WE)を、ライトイネーブル信号(/WE
0)がLレベル、ライトイネーブル信号(/WE1)が
Hレベルとなるように変化させて、図19中で縦方向に
並ぶ第1列のフラッシュメモリ40a,40cを選択す
る。これにより上記フラッシュメモリ40cを選択する
ことができる。
る場合は、まず、上記アドレス信号A20及びA21
を、チップセレクト信号(/CS0)がLレベル、チッ
プセレクト信号(/CS1)がHレベルとなるよう変化
させて、図19中で横方向に並ぶ第1行のフラッシュメ
モリ40c,40dを選択する。さらに、チップイネー
ブル信号(/CE1),(/CE2)及びライトイネー
ブル信号(/WE)を、ライトイネーブル信号(/WE
0)がLレベル、ライトイネーブル信号(/WE1)が
Hレベルとなるように変化させて、図19中で縦方向に
並ぶ第1列のフラッシュメモリ40a,40cを選択す
る。これにより上記フラッシュメモリ40cを選択する
ことができる。
【0013】ところで、上記のようにフラッシュメモリ
40a〜40dを搭載したICカード10では、カード
基板30上にフラッシュメモリ40a〜40dを実装し
た後に、各メモリについて動作テストをする必要があ
る。もちろん実装前には、ここのフラッシュメモリにつ
いてはチップ毎にデバイステストが行われているが、実
装の際にフラッシュメモリに不良箇所が発生する場合も
あり、その実装後にも動作テストを行う必要がある。
40a〜40dを搭載したICカード10では、カード
基板30上にフラッシュメモリ40a〜40dを実装し
た後に、各メモリについて動作テストをする必要があ
る。もちろん実装前には、ここのフラッシュメモリにつ
いてはチップ毎にデバイステストが行われているが、実
装の際にフラッシュメモリに不良箇所が発生する場合も
あり、その実装後にも動作テストを行う必要がある。
【0014】このような動作テストを行う方法の1つと
して、特開平2−148500号公報には、ICカード
におけるフラッシュメモリをライトもしくはイレーズす
る方法において、ICカードのコネクタからライトコマ
ンドあるいはイレーズコマンドと、アドレス及びデータ
とを与えて、カードインタフェースを介してフラッシュ
デバイスを選択し、アクセスする方法が開示されてい
る。
して、特開平2−148500号公報には、ICカード
におけるフラッシュメモリをライトもしくはイレーズす
る方法において、ICカードのコネクタからライトコマ
ンドあるいはイレーズコマンドと、アドレス及びデータ
とを与えて、カードインタフェースを介してフラッシュ
デバイスを選択し、アクセスする方法が開示されてい
る。
【0015】このようなテスト方法について以下簡単そ
の概略を説明する。
の概略を説明する。
【0016】図21はこのようなテストを行うための装
置の構成を概念的に示しており、図22はこのテスト装
置におけるカードコネクタ(以下、テスト用カードコネ
クタという。)からICカード内部への信号の流れを示
している。
置の構成を概念的に示しており、図22はこのテスト装
置におけるカードコネクタ(以下、テスト用カードコネ
クタという。)からICカード内部への信号の流れを示
している。
【0017】図において、60はICカード10をその
封止前の状態、つまりカード基板30上にカードインタ
ーフェイス50及びフラッシュメモリ40a〜40d等
の必要な素子を実装した状態でテストする装置で、テス
ト用信号の処理を行うテスト装置本体60aと、上記フ
ラッシュメモリ40a〜40d等を搭載したカード基板
30を保持するカード基板保持具60bとを有してい
る。該保持具60bはICカード10のカード基板30
を載置するカード基板載置台61と、該カード基板30
に装着して、その接続端子31にテスト用信号を印加す
るためのテスト用カードコネクタ62とを有しており、
該テスト用カードコネクタ62は、図22に示すように
上記コンピュータ等のOA機器に内蔵のカードソケット
5と全く同様な信号入出力端子を有する構成となってい
る。
封止前の状態、つまりカード基板30上にカードインタ
ーフェイス50及びフラッシュメモリ40a〜40d等
の必要な素子を実装した状態でテストする装置で、テス
ト用信号の処理を行うテスト装置本体60aと、上記フ
ラッシュメモリ40a〜40d等を搭載したカード基板
30を保持するカード基板保持具60bとを有してい
る。該保持具60bはICカード10のカード基板30
を載置するカード基板載置台61と、該カード基板30
に装着して、その接続端子31にテスト用信号を印加す
るためのテスト用カードコネクタ62とを有しており、
該テスト用カードコネクタ62は、図22に示すように
上記コンピュータ等のOA機器に内蔵のカードソケット
5と全く同様な信号入出力端子を有する構成となってい
る。
【0018】また、図23は書き込みテストのフロー
を、図24は消去テストのフローを示している。また、
これらのテストの方法には、デバイス(フラッシュメモ
リ)1個ごとシリアルにアクセスしてデバイス数だけ繰
り返し行うバイト(8ビット)アクセス方式と、デバイ
スペア(2個のフラッシュメモリ)ごとにアクセスして
デバイスペア数だけ繰り返し行うワード(16ビット)
アクセス方式があるが、上記図23及び図24では、バ
イトアクセス方式に対応したフローを示している。
を、図24は消去テストのフローを示している。また、
これらのテストの方法には、デバイス(フラッシュメモ
リ)1個ごとシリアルにアクセスしてデバイス数だけ繰
り返し行うバイト(8ビット)アクセス方式と、デバイ
スペア(2個のフラッシュメモリ)ごとにアクセスして
デバイスペア数だけ繰り返し行うワード(16ビット)
アクセス方式があるが、上記図23及び図24では、バ
イトアクセス方式に対応したフローを示している。
【0019】以下、書き込みテストについて説明する。
【0020】まず、ステップSr1では、上述したよう
に上位デコードアドレスを変化して、第1番目のテスト
デバイスとして、例えばフラッシュメモリ40cを選択
し、その書き込みテストを行う。
に上位デコードアドレスを変化して、第1番目のテスト
デバイスとして、例えばフラッシュメモリ40cを選択
し、その書き込みテストを行う。
【0021】すなわち、上記のようにフラッシュメモリ
40cを選択した後、書き込みセットアップコマンドを
上記メモリ40cに供給して、該メモリを書き込み可能
な状態にし(ステップS11)、続いて、書き込みコマ
ンドを供給し(ステップS12)、さらに書き込みアド
レス及びデータをメモリ40cに供給して、所定のアド
レスにテストデータを書き込む(ステップS13)。そ
の後、該アドレスに正しくテストデータが書き込まれて
いるかを判定する(ステップS14)。このとき、書き
込みエラーがあれば、このフラッシュメモリ40cの書
き込みテストを終了する。一方、書き込みエラーがなけ
れば、上記書き込みが行われたアドレスが最終アドレス
が否かをステップS15にて判定し、最終アドレスでな
ければ上記ステップS12に戻る。そして、上記のよう
な個々のアドレスに対する書き込み判定がすべて完了し
たとき、第1番目のフラッシュメモリ40cの書き込み
テストを終了する。
40cを選択した後、書き込みセットアップコマンドを
上記メモリ40cに供給して、該メモリを書き込み可能
な状態にし(ステップS11)、続いて、書き込みコマ
ンドを供給し(ステップS12)、さらに書き込みアド
レス及びデータをメモリ40cに供給して、所定のアド
レスにテストデータを書き込む(ステップS13)。そ
の後、該アドレスに正しくテストデータが書き込まれて
いるかを判定する(ステップS14)。このとき、書き
込みエラーがあれば、このフラッシュメモリ40cの書
き込みテストを終了する。一方、書き込みエラーがなけ
れば、上記書き込みが行われたアドレスが最終アドレス
が否かをステップS15にて判定し、最終アドレスでな
ければ上記ステップS12に戻る。そして、上記のよう
な個々のアドレスに対する書き込み判定がすべて完了し
たとき、第1番目のフラッシュメモリ40cの書き込み
テストを終了する。
【0022】その後は、上記カード基板30に搭載され
ている他のフラッシュメモリ40a,40b,40dに
ついて上記と同様の書き込み判定処理(ステップS11
〜S15)を順次ステップSr2〜Sr4にて行って、
上記ICカード10についての書き込みテストを終え
る。なお、ここでは、カード基板30上に実装されてい
るフラッシュメモリの個数が4つであるため、上記のよ
うな書き込み判定処理は4回であるが、さらに多数(n
個)のフラッシュメモリが上記カード基板30に搭載さ
れている場合は、書き込み判定処理は、その個数分のス
テップSrnにわたって行われる。
ている他のフラッシュメモリ40a,40b,40dに
ついて上記と同様の書き込み判定処理(ステップS11
〜S15)を順次ステップSr2〜Sr4にて行って、
上記ICカード10についての書き込みテストを終え
る。なお、ここでは、カード基板30上に実装されてい
るフラッシュメモリの個数が4つであるため、上記のよ
うな書き込み判定処理は4回であるが、さらに多数(n
個)のフラッシュメモリが上記カード基板30に搭載さ
れている場合は、書き込み判定処理は、その個数分のス
テップSrnにわたって行われる。
【0023】次に消去テストであるが、これは上記書き
込みテストとほぼ同様にして行われる。つまり、第1番
目のフラッシュメモリに対する消去テストのステップS
e1では、フラッシュメモリ40cを選択した後、消去
セットアップコマンドを実行して、該メモリを消去可能
な状態にし(ステップS21)、続いて、このフラッシ
ュメモリ40cにおける消去すべきブロックを指定する
(ステップS22)。次に、消去コマンドを実行して、
上記指定したブロックにおけるアドレスに対して記憶情
報の消去処理を行う(ステップS23)。その後、該指
定されたブロックでの消去が正常に行われたかを判定す
る(ステップS24)。このとき、消去エラーがあれ
ば、このフラッシュメモリ40cの消去テストを終了す
る。一方、消去エラーがなければ、上記消去処理が行わ
れたブロックが最終ブロックか否かをステップS25に
て判定し、最終ブロックでなければ上記ステップS22
に戻る。そして、上記のような個々のブロックに対する
消去判定がすべて完了したとき、第1番目のフラッシュ
メモリ40cの消去テストを終了する。
込みテストとほぼ同様にして行われる。つまり、第1番
目のフラッシュメモリに対する消去テストのステップS
e1では、フラッシュメモリ40cを選択した後、消去
セットアップコマンドを実行して、該メモリを消去可能
な状態にし(ステップS21)、続いて、このフラッシ
ュメモリ40cにおける消去すべきブロックを指定する
(ステップS22)。次に、消去コマンドを実行して、
上記指定したブロックにおけるアドレスに対して記憶情
報の消去処理を行う(ステップS23)。その後、該指
定されたブロックでの消去が正常に行われたかを判定す
る(ステップS24)。このとき、消去エラーがあれ
ば、このフラッシュメモリ40cの消去テストを終了す
る。一方、消去エラーがなければ、上記消去処理が行わ
れたブロックが最終ブロックか否かをステップS25に
て判定し、最終ブロックでなければ上記ステップS22
に戻る。そして、上記のような個々のブロックに対する
消去判定がすべて完了したとき、第1番目のフラッシュ
メモリ40cの消去テストを終了する。
【0024】その後は、上記カード基板30に搭載され
ている他のフラッシュメモリ40a,40b,40dに
ついて上記と同様の消去テストの処理(ステップS21
〜S25)を順次ステップSe2〜Se4にて行って、
上記ICカード10についての消去テストを終える。
ている他のフラッシュメモリ40a,40b,40dに
ついて上記と同様の消去テストの処理(ステップS21
〜S25)を順次ステップSe2〜Se4にて行って、
上記ICカード10についての消去テストを終える。
【0025】ここでは、書き込みテスト及び消去テスト
として、バイトアクセスにより、個々のフラッシュメモ
リ40a〜40d毎に行うものを示したが、フラッシュ
メモリ40a〜40dとのアクセスをワードアクセスに
より行うようにすれば、書き込みテスト及び消去テスト
では、各テストにおける個々の処理(ステップS11〜
S15)及び処理(ステップS21〜S25)は、2個
のフラッシュメモリ毎に行うことができる。このためワ
ードアクセスを上記各テストにおける処理に用いること
により、これらの処理をカード基板に搭載された複数の
フラッシュメモリに対して繰り返し行う回数は、該フラ
ッシュメモリの個数の半分で済むこととなる。
として、バイトアクセスにより、個々のフラッシュメモ
リ40a〜40d毎に行うものを示したが、フラッシュ
メモリ40a〜40dとのアクセスをワードアクセスに
より行うようにすれば、書き込みテスト及び消去テスト
では、各テストにおける個々の処理(ステップS11〜
S15)及び処理(ステップS21〜S25)は、2個
のフラッシュメモリ毎に行うことができる。このためワ
ードアクセスを上記各テストにおける処理に用いること
により、これらの処理をカード基板に搭載された複数の
フラッシュメモリに対して繰り返し行う回数は、該フラ
ッシュメモリの個数の半分で済むこととなる。
【0026】
【発明が解決しようとする課題】ところで、ICカード
10に搭載される全フラッシュメモリのライトまたはイ
レーズ処理に要する時間は、バイトアクセスでは、(フ
ラッシュメモリ1個をライトまたはイレーズするのに要
する時間)×(デバイス数)となる。ワードアクセスで
は、(フラッシュメモリ1ペアをライトまたはイレーズ
するのに要する時間)×(デバイスペア数)となる。
10に搭載される全フラッシュメモリのライトまたはイ
レーズ処理に要する時間は、バイトアクセスでは、(フ
ラッシュメモリ1個をライトまたはイレーズするのに要
する時間)×(デバイス数)となる。ワードアクセスで
は、(フラッシュメモリ1ペアをライトまたはイレーズ
するのに要する時間)×(デバイスペア数)となる。
【0027】現在、弊社製の8Mビット品、つまり8M
ビットのフラッシュメモリを搭載したICカードでは、
1つのフラッシュメモリの全アドレスをリードするのに
要する時間が1秒以下であるのに対して、全アドレスを
ライトするには9.6秒、イレーズするには25.6秒
の時間を要する。だだしこの時間は標準動作時のもので
ある。
ビットのフラッシュメモリを搭載したICカードでは、
1つのフラッシュメモリの全アドレスをリードするのに
要する時間が1秒以下であるのに対して、全アドレスを
ライトするには9.6秒、イレーズするには25.6秒
の時間を要する。だだしこの時間は標準動作時のもので
ある。
【0028】従って、4Mバイトカード、つまり上記8
Mビットのフラッシュメモリを4つ搭載したICカード
10の場合、バイトアクセス時には、ライトするのに3
8.4秒(9.6×4)、イレーズするのに102.4
秒(25.6×4)かかる。ワードアクセス時にはライ
トするのに19.2秒(9.6×2)、イレーズするの
に51.2秒(25.6×2)かかる。
Mビットのフラッシュメモリを4つ搭載したICカード
10の場合、バイトアクセス時には、ライトするのに3
8.4秒(9.6×4)、イレーズするのに102.4
秒(25.6×4)かかる。ワードアクセス時にはライ
トするのに19.2秒(9.6×2)、イレーズするの
に51.2秒(25.6×2)かかる。
【0029】今後、ICカード10の高密度実装化が進
むにつれて搭載するデバイス数、つまりフラッシュメモ
リの数が益々増加していくことから、デバイス数に比例
してライト,イレーズ時間が加速度的に増加することと
なるライト,イレーズ処理を用いる従来のテスト方法で
は、ICカード10の製品検査にかかるコストも極めて
増大してしまうという問題があった。
むにつれて搭載するデバイス数、つまりフラッシュメモ
リの数が益々増加していくことから、デバイス数に比例
してライト,イレーズ時間が加速度的に増加することと
なるライト,イレーズ処理を用いる従来のテスト方法で
は、ICカード10の製品検査にかかるコストも極めて
増大してしまうという問題があった。
【0030】なお、テスト用プログラムにより、並列し
て書き込みあるいは,消去処理をすることを可能にする
ことは困難である。
て書き込みあるいは,消去処理をすることを可能にする
ことは困難である。
【0031】この発明は上記のような問題点を解決する
ためになされたもので、ICカードのカード基板上に実
装された複数のフラッシュメモリの書き込み処理及び消
去処理に要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができるICカード、
及びフラッシュメモリの並列処理方法を得ることが本発
明の目的である。
ためになされたもので、ICカードのカード基板上に実
装された複数のフラッシュメモリの書き込み処理及び消
去処理に要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができるICカード、
及びフラッシュメモリの並列処理方法を得ることが本発
明の目的である。
【0032】
【課題を解決するための手段】この発明に係るICカー
ドは、データバスとデコード用アドレスを除くアドレス
バスとを共有する複数のフラッシュメモリと、外部から
のアドレス信号、データ信号、及び制御信号を受け、外
部との信号のアクセスを制御するカードインタフェース
とを備えたICカードである。該カードインタフェース
は、該各フラッシュメモリをライトイネーブル状態とす
るための複数の制御信号の出力端子に、アクティブ信号
により、該各フラッシュメモリがライトイネーブル状態
となる信号電位を印加するテスト用回路を有しており、
該ICカードは、該アクティブ信号を該テスト用回路に
入力するための信号入力パッドを有している。そのこと
により上記目的が達成される。
ドは、データバスとデコード用アドレスを除くアドレス
バスとを共有する複数のフラッシュメモリと、外部から
のアドレス信号、データ信号、及び制御信号を受け、外
部との信号のアクセスを制御するカードインタフェース
とを備えたICカードである。該カードインタフェース
は、該各フラッシュメモリをライトイネーブル状態とす
るための複数の制御信号の出力端子に、アクティブ信号
により、該各フラッシュメモリがライトイネーブル状態
となる信号電位を印加するテスト用回路を有しており、
該ICカードは、該アクティブ信号を該テスト用回路に
入力するための信号入力パッドを有している。そのこと
により上記目的が達成される。
【0033】この発明に係るフラッシュメモリの並列処
理方法は、上記ICカードに搭載された複数のフラッシ
ュメモリを並列処理する方法である。この方法は、該I
Cカードをカードコネクタに装着し、前記信号入力パッ
ドに前記アクティブ信号を印加して、すべてのフラッシ
ュメモリをライトイネーブル状態とし、その後、ライト
コマンドもしくはイレーズコマンドの実行により、テス
ト信号を前記カードインターフェイスを介して該フラッ
シュメモリに供給して、すべてのフラッシュメモリの並
列ライトあるいは並列イレーズ処理を行うようにしたも
のである。そのことにより上記目的が達成される。
理方法は、上記ICカードに搭載された複数のフラッシ
ュメモリを並列処理する方法である。この方法は、該I
Cカードをカードコネクタに装着し、前記信号入力パッ
ドに前記アクティブ信号を印加して、すべてのフラッシ
ュメモリをライトイネーブル状態とし、その後、ライト
コマンドもしくはイレーズコマンドの実行により、テス
ト信号を前記カードインターフェイスを介して該フラッ
シュメモリに供給して、すべてのフラッシュメモリの並
列ライトあるいは並列イレーズ処理を行うようにしたも
のである。そのことにより上記目的が達成される。
【0034】本発明のICカードは、データバスとデコ
ード用アドレスを除くアドレスバスとを共有する複数の
フラッシュメモリと、外部からのアドレス信号、データ
信号、及び制御信号を受け、外部との信号のアクセスを
制御するカードインタフェースとを備えたICカードで
あって、該カードインタフェースが、該各フラッシュメ
モリをライトイネーブル状態とするための複数の制御信
号の出力端子とチップセレクト信号の出力端子とを、ア
クティブ信号によりハイインピーダンス状態とするテス
ト用回路を有し、該アクティブ信号を該テスト用回路に
入力するための信号入力パッド、及び該制御信号と該チ
ップセレクト信号との出力端子に接続された制御信号入
力パッドを設け、そのことにより上記目的が達成され
る。
ード用アドレスを除くアドレスバスとを共有する複数の
フラッシュメモリと、外部からのアドレス信号、データ
信号、及び制御信号を受け、外部との信号のアクセスを
制御するカードインタフェースとを備えたICカードで
あって、該カードインタフェースが、該各フラッシュメ
モリをライトイネーブル状態とするための複数の制御信
号の出力端子とチップセレクト信号の出力端子とを、ア
クティブ信号によりハイインピーダンス状態とするテス
ト用回路を有し、該アクティブ信号を該テスト用回路に
入力するための信号入力パッド、及び該制御信号と該チ
ップセレクト信号との出力端子に接続された制御信号入
力パッドを設け、そのことにより上記目的が達成され
る。
【0035】この発明に係るフラッシュメモリの並列処
理方法は、上記ICカードに搭載された複数のフラッシ
ュメモリを並列処理する方法である。この方法は、該I
Cカードをカードコネクタに装着し、前記信号入力パッ
ドに前記アクティブ信号を印加した状態で、該ICカー
ド外部から前記制御信号入力パッドの所要のものに制御
信号を印加して、対応するフラッシュメモリをライトイ
ネーブル状態にし、その後、ライトコマンドもしくはイ
レーズコマンドの実行により、アクティブ信号を前記カ
ードインターフェイスを介して該フラッシュメモリに供
給して、所要の複数のフラッシュメモリの並列ライトあ
るいは並列イレーズ処理を行うようにしたものである。
そのことにより上記目的が達成される。
理方法は、上記ICカードに搭載された複数のフラッシ
ュメモリを並列処理する方法である。この方法は、該I
Cカードをカードコネクタに装着し、前記信号入力パッ
ドに前記アクティブ信号を印加した状態で、該ICカー
ド外部から前記制御信号入力パッドの所要のものに制御
信号を印加して、対応するフラッシュメモリをライトイ
ネーブル状態にし、その後、ライトコマンドもしくはイ
レーズコマンドの実行により、アクティブ信号を前記カ
ードインターフェイスを介して該フラッシュメモリに供
給して、所要の複数のフラッシュメモリの並列ライトあ
るいは並列イレーズ処理を行うようにしたものである。
そのことにより上記目的が達成される。
【0036】
【作用】この発明においては、ICカードにおける、外
部との信号のアクセスを制御するカードインタフェース
を、各フラッシュメモリをライトイネーブル状態とする
ための複数の制御信号の出力端子に、アクティブ信号に
より、該各フラッシュメモリがライトイネーブル状態と
なる信号電位を印加するテスト用回路を有する構成と
し、該ICカードには、該アクティブ信号を該テスト用
回路に入力するための信号入力パッドを設けたから、外
部から上記信号入力パッドにアクティブ信号を印加する
ことにより、各フラッシュメモリがライトイネーブル状
態となる。従って、この状態でライトコマンドもしくは
イレーズコマンドを1回実行することにより、上記ライ
トイネーブル状態となっている全フラッシュメモリに対
して並列してライトもしくはイレーズ処理を行うことが
できる。
部との信号のアクセスを制御するカードインタフェース
を、各フラッシュメモリをライトイネーブル状態とする
ための複数の制御信号の出力端子に、アクティブ信号に
より、該各フラッシュメモリがライトイネーブル状態と
なる信号電位を印加するテスト用回路を有する構成と
し、該ICカードには、該アクティブ信号を該テスト用
回路に入力するための信号入力パッドを設けたから、外
部から上記信号入力パッドにアクティブ信号を印加する
ことにより、各フラッシュメモリがライトイネーブル状
態となる。従って、この状態でライトコマンドもしくは
イレーズコマンドを1回実行することにより、上記ライ
トイネーブル状態となっている全フラッシュメモリに対
して並列してライトもしくはイレーズ処理を行うことが
できる。
【0037】これにより、ICカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる。
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる。
【0038】また、ICカードのカード基板には信号入
力パッドを1つ設けるだけでよく、カード基板上での各
素子の配置にはほとんど影響を与えることがない。
力パッドを1つ設けるだけでよく、カード基板上での各
素子の配置にはほとんど影響を与えることがない。
【0039】この発明においては、ICカードにおけ
る、外部との信号のアクセスを制御するカードインタフ
ェースを、各フラッシュメモリをライトイネーブル状態
とするための複数の制御信号の出力端子を、アクティブ
信号によりハイインピーダンス状態とするテスト用回路
を有する構成とし、ICカードには、該アクティブ信号
を該テスト用回路に入力するための信号入力パッド、及
び該制御信号の出力端子に接続された制御信号入力パッ
ドを設けたので、外部から上記信号入力パッドにアクテ
ィブ信号を印加することにより、上記制御信号の出力端
子がハイインピーダンス状態となり、各フラッシュメモ
リをライトイネーブル状態とする機能がカードインター
フェイスから分離されることとなる。
る、外部との信号のアクセスを制御するカードインタフ
ェースを、各フラッシュメモリをライトイネーブル状態
とするための複数の制御信号の出力端子を、アクティブ
信号によりハイインピーダンス状態とするテスト用回路
を有する構成とし、ICカードには、該アクティブ信号
を該テスト用回路に入力するための信号入力パッド、及
び該制御信号の出力端子に接続された制御信号入力パッ
ドを設けたので、外部から上記信号入力パッドにアクテ
ィブ信号を印加することにより、上記制御信号の出力端
子がハイインピーダンス状態となり、各フラッシュメモ
リをライトイネーブル状態とする機能がカードインター
フェイスから分離されることとなる。
【0040】このため、上記制御信号入力パッドに外部
から所要の信号を印加することにより、多数のフラッシ
ュメモリを、カードコネクタからの信号に関係なく適宜
ライトイネーブル状態とすることができる。従って、ラ
イトコマンドもしくはイレーズコマンドの1回の実行に
より、上記ライトイネーブル状態となっている多数のフ
ラッシュメモリに対して並列してライトもしくはイレー
ズ処理することができる。
から所要の信号を印加することにより、多数のフラッシ
ュメモリを、カードコネクタからの信号に関係なく適宜
ライトイネーブル状態とすることができる。従って、ラ
イトコマンドもしくはイレーズコマンドの1回の実行に
より、上記ライトイネーブル状態となっている多数のフ
ラッシュメモリに対して並列してライトもしくはイレー
ズ処理することができる。
【0041】これにより、ICカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。
【0042】また、上記並列処理するフラッシュメモリ
の個数は、上記制御信号入力パッドに印加する信号によ
り適宜設定することができ、フラッシュメモリの並列ラ
イト及び並列消去を行う上での処理の自由度を大きなも
のとできる。
の個数は、上記制御信号入力パッドに印加する信号によ
り適宜設定することができ、フラッシュメモリの並列ラ
イト及び並列消去を行う上での処理の自由度を大きなも
のとできる。
【0043】
【実施例】以下、本発明の実施例について説明する。
【0044】(実施例1)図1及び図2は本発明の第1
の実施例によるICカード、及び該ICカードに搭載さ
れているフラッシュメモリの並列処理方法を説明するた
めの図であり、図1は該ICカードの構造を示す平面図
である。
の実施例によるICカード、及び該ICカードに搭載さ
れているフラッシュメモリの並列処理方法を説明するた
めの図であり、図1は該ICカードの構造を示す平面図
である。
【0045】図において、100は本実施例のICカー
ドで、図18〜図20と同一符号は、従来のICカード
10におけるものと同一のものを示している。ここで、
該ICカード100は、JEIDA(Japan Electronic
s Industry Development Association)規格「社団法人
日本電子工業振興協会」と、PCMCIA(Personal
Computer Memory Card International Assosiation )
規格とに準拠したメモリカードまたはI/Oカードであ
り、特にICカードのうちでもPCカードと呼ばれてい
る。
ドで、図18〜図20と同一符号は、従来のICカード
10におけるものと同一のものを示している。ここで、
該ICカード100は、JEIDA(Japan Electronic
s Industry Development Association)規格「社団法人
日本電子工業振興協会」と、PCMCIA(Personal
Computer Memory Card International Assosiation )
規格とに準拠したメモリカードまたはI/Oカードであ
り、特にICカードのうちでもPCカードと呼ばれてい
る。
【0046】このICカード(以下、PCカードともい
う。)100は、従来のICカード10と同様、例えば
プリント基板等のカード基板30上に信号処理装置や記
憶装置を搭載するとともに、該カード基板30の一端に
カードコネクタ部20を取付け、全体を樹脂フィルム等
からなるパッケージング部材10aにより封止してなる
ものである。ここでは、上記カード基板30上には、信
号処理装置として、複数の入力信号及び出力信号を処理
するカードインターフェイス150が、また記憶装置と
して、複数のフラッシュメモリ40a〜40dが実装さ
れている。該各フラッシュメモリ40a〜40dには、
該メモリの動作状態に応じて、そのビット0〜ビット7
に対応するレジスタSR.0〜SR.7の値が変化する
ステータスレジスタ41が内蔵されており、各ビットの
レジスタの配列及び各レジスタの値が持つ意味をそれぞ
れ表1及び表2に示す。
う。)100は、従来のICカード10と同様、例えば
プリント基板等のカード基板30上に信号処理装置や記
憶装置を搭載するとともに、該カード基板30の一端に
カードコネクタ部20を取付け、全体を樹脂フィルム等
からなるパッケージング部材10aにより封止してなる
ものである。ここでは、上記カード基板30上には、信
号処理装置として、複数の入力信号及び出力信号を処理
するカードインターフェイス150が、また記憶装置と
して、複数のフラッシュメモリ40a〜40dが実装さ
れている。該各フラッシュメモリ40a〜40dには、
該メモリの動作状態に応じて、そのビット0〜ビット7
に対応するレジスタSR.0〜SR.7の値が変化する
ステータスレジスタ41が内蔵されており、各ビットの
レジスタの配列及び各レジスタの値が持つ意味をそれぞ
れ表1及び表2に示す。
【0047】
【表1】
【0048】
【表2】
【0049】そして、本実施例のPCカード100のカ
ード基板30上には、上記カードインターフェイス15
0に近接する位置に、書き込みテストあるいは消去テス
トの際所定の信号を上記カードインターフェイス150
に入力するための信号入力パッド101が設けられてい
る。なお、その他のPCカード100の構成は、従来の
ICカード10と同一である。
ード基板30上には、上記カードインターフェイス15
0に近接する位置に、書き込みテストあるいは消去テス
トの際所定の信号を上記カードインターフェイス150
に入力するための信号入力パッド101が設けられてい
る。なお、その他のPCカード100の構成は、従来の
ICカード10と同一である。
【0050】図2は該PCカードをパッケージング前の
状態で、書き込みあるいは消去テストする装置を概念的
に示す図である。図において、162aは上記PCカー
ド100の信号入力パッド101に信号を印加するため
のプローバであり、該プローバ162aは上記テスト装
置本体60aに接続されている。その他の構成は図21
に示すものと同一である。
状態で、書き込みあるいは消去テストする装置を概念的
に示す図である。図において、162aは上記PCカー
ド100の信号入力パッド101に信号を印加するため
のプローバであり、該プローバ162aは上記テスト装
置本体60aに接続されている。その他の構成は図21
に示すものと同一である。
【0051】図3は上記PCカード100に適用するテ
スト用カードコネクタ62,該PCカード100におけ
るカードインターフェイス150,及び各フラッシュメ
モリ40a〜40dの相互間での信号の流れを示す図、
図4は該カードインターフェイス150の内部の構成を
示すブロック図である。
スト用カードコネクタ62,該PCカード100におけ
るカードインターフェイス150,及び各フラッシュメ
モリ40a〜40dの相互間での信号の流れを示す図、
図4は該カードインターフェイス150の内部の構成を
示すブロック図である。
【0052】図において、160は上記カードインター
フェイス150内に設けられたテスト用回路で、ハイア
クティブに設定されたテスト用端子(TEST)101
aを有している。そして、このカードインターフェイス
150では、コントローラ53からの出力信号のうち、
ライトイネーブル信号(/WE0),(/WE1)、チ
ップセレクト信号(/CS0)〜(/CS7)は、上記
テスト回路160に入力され、該テスト回路160から
はそれぞれの入力信号に対応する信号が出力されるよう
になっている。
フェイス150内に設けられたテスト用回路で、ハイア
クティブに設定されたテスト用端子(TEST)101
aを有している。そして、このカードインターフェイス
150では、コントローラ53からの出力信号のうち、
ライトイネーブル信号(/WE0),(/WE1)、チ
ップセレクト信号(/CS0)〜(/CS7)は、上記
テスト回路160に入力され、該テスト回路160から
はそれぞれの入力信号に対応する信号が出力されるよう
になっている。
【0053】ここで上記テスト回路160は、それぞれ
上記コントローラ53からの出力信号(/WE0),
(/WE1)、及び信号(/CS0)〜(/CS7)を
一方の入力とするアンドゲート160a1〜160a1
0を有しており、該アンドゲートの他方の入力には、上
記テスト端子101aがインバータ160bを介して接
続されている。つまり、このテスト回路160は、該テ
スト端子101aへのHレベルの信号の印加によりカー
ドインターフェイス150をテストモードとし、該テス
ト端子101aへのLレベルの信号の印加によりカード
インターフェイス150を通常カード動作モードとする
ように構成されている。
上記コントローラ53からの出力信号(/WE0),
(/WE1)、及び信号(/CS0)〜(/CS7)を
一方の入力とするアンドゲート160a1〜160a1
0を有しており、該アンドゲートの他方の入力には、上
記テスト端子101aがインバータ160bを介して接
続されている。つまり、このテスト回路160は、該テ
スト端子101aへのHレベルの信号の印加によりカー
ドインターフェイス150をテストモードとし、該テス
ト端子101aへのLレベルの信号の印加によりカード
インターフェイス150を通常カード動作モードとする
ように構成されている。
【0054】また上記カードインターフェイス150に
は、メモリ側へ信号を出力する出力バッファ56が設け
られており、この出力バッファ56は、上記テスト回路
160からの出力、アウトプットイネーブル信号(/O
E)、及びアドレス信号A0〜A19を、対応するフラ
ッシュメモリ40a〜40dに出力するようになってい
る。その他の構成は図19及び図20に示すものと同一
である。
は、メモリ側へ信号を出力する出力バッファ56が設け
られており、この出力バッファ56は、上記テスト回路
160からの出力、アウトプットイネーブル信号(/O
E)、及びアドレス信号A0〜A19を、対応するフラ
ッシュメモリ40a〜40dに出力するようになってい
る。その他の構成は図19及び図20に示すものと同一
である。
【0055】次に動作について説明する。
【0056】このような構成のPCカード100では、
上記カード基板30上にフラッシュメモリ40a〜40
dやカードインターフェイス150等の必要な素子を実
装した後であって、パッケージング部材10aにより全
体を封止する前に、各フラッシュメモリ40a〜40d
の書き込みテスト及び消去テストを行う。
上記カード基板30上にフラッシュメモリ40a〜40
dやカードインターフェイス150等の必要な素子を実
装した後であって、パッケージング部材10aにより全
体を封止する前に、各フラッシュメモリ40a〜40d
の書き込みテスト及び消去テストを行う。
【0057】まず、該カード基板30に搭載されたフラ
ッシュメモリ40a〜40dの書き込みテストを行う方
法について説明する。
ッシュメモリ40a〜40dの書き込みテストを行う方
法について説明する。
【0058】図5は本実施例のPCカード100に対す
る書き込みテストの処理の流れを概略的に示しており、
この図から分かるように本実施例では、上記カード基板
30上に実装されている全フラッシュメモリ40a〜4
0dの並列ライト処理が、従来の1つのフラッシュメモ
リに対する処理(ステップS11〜S15)により行わ
れることとなる(ステップSr)。
る書き込みテストの処理の流れを概略的に示しており、
この図から分かるように本実施例では、上記カード基板
30上に実装されている全フラッシュメモリ40a〜4
0dの並列ライト処理が、従来の1つのフラッシュメモ
リに対する処理(ステップS11〜S15)により行わ
れることとなる(ステップSr)。
【0059】以下、上記書き込みテストをバイトアクセ
ス方式により行う方法について詳しく説明する。
ス方式により行う方法について詳しく説明する。
【0060】図6は上記書き込みテストの際、コントロ
ーラ53及びフラッシュメモリ40a〜40dと、テス
ト用カードコネクタ62及びプローバ162aとの間で
アクセスされる信号の波形を示す図、図7は上記書き込
みテストの際、上記テスト装置本体の中央演算処理装置
(CPU)で実行される処理の流れを示している。
ーラ53及びフラッシュメモリ40a〜40dと、テス
ト用カードコネクタ62及びプローバ162aとの間で
アクセスされる信号の波形を示す図、図7は上記書き込
みテストの際、上記テスト装置本体の中央演算処理装置
(CPU)で実行される処理の流れを示している。
【0061】まず、フラッシュメモリ40a〜40dや
カードインターフェイス150等の必要な素子を実装し
たカード基板30を、上記テスト装置60のカード基板
保持具60bに装着し、テスト装置本体60aからのテ
スト信号を、そのテスト用カードタネクタ62により該
カード基板30の接続端子31に印加可能な状態にす
る。さらに上記カード基板30上に設けられた信号入力
パッド101上にプローバ162aを接触させて、テス
ト装置本体60aからのアクティブ信号を上記信号入力
パッド101に印加可能な状態にし、上記書き込みテス
トを開始する。
カードインターフェイス150等の必要な素子を実装し
たカード基板30を、上記テスト装置60のカード基板
保持具60bに装着し、テスト装置本体60aからのテ
スト信号を、そのテスト用カードタネクタ62により該
カード基板30の接続端子31に印加可能な状態にす
る。さらに上記カード基板30上に設けられた信号入力
パッド101上にプローバ162aを接触させて、テス
ト装置本体60aからのアクティブ信号を上記信号入力
パッド101に印加可能な状態にし、上記書き込みテス
トを開始する。
【0062】最初のステップS101にて、カード基板
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を書き込みレベルVppH(12
V±0.6V)とし、テストのスタンバイ状態を設定す
る。この状態で、上記テスト装置本体60aから、該T
EST用端子101aをHレベルとするアクティブ信号
を上記信号入力パッド101に印加して、カード基板3
0上の各デバイスをテストモードにする。
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を書き込みレベルVppH(12
V±0.6V)とし、テストのスタンバイ状態を設定す
る。この状態で、上記テスト装置本体60aから、該T
EST用端子101aをHレベルとするアクティブ信号
を上記信号入力パッド101に印加して、カード基板3
0上の各デバイスをテストモードにする。
【0063】このとき、上記カードインターフェイス1
50のテスト回路160では、上記TEST用端子10
1aから入力されたHレベルは、インバータ160bに
より反転され、上記各アンドゲートの他方の端子にLレ
ベルの信号として入力されることとなる。これによりコ
ントローラ53から出力される信号(/CS0)、(/
CS1)、(/WE0)、(/WE1)は上記テスト回
路160で遮断されることとなり、カードインタフェー
ス150の(/CS0)、(/CS1)、(/WE
0)、(/WE1)に対応する出力端子はLレベルを出
力することとなる。
50のテスト回路160では、上記TEST用端子10
1aから入力されたHレベルは、インバータ160bに
より反転され、上記各アンドゲートの他方の端子にLレ
ベルの信号として入力されることとなる。これによりコ
ントローラ53から出力される信号(/CS0)、(/
CS1)、(/WE0)、(/WE1)は上記テスト回
路160で遮断されることとなり、カードインタフェー
ス150の(/CS0)、(/CS1)、(/WE
0)、(/WE1)に対応する出力端子はLレベルを出
力することとなる。
【0064】つまり、全フラッシュメモリ40a〜40
dの/CE端子,/WE端子に対して、Lレベルの信号
が供給されることとなり、全フラッシュメモリがアクセ
ス可能となる。なお、この状態ではライト動作またはイ
レーズ動作が並列して行える。
dの/CE端子,/WE端子に対して、Lレベルの信号
が供給されることとなり、全フラッシュメモリがアクセ
ス可能となる。なお、この状態ではライト動作またはイ
レーズ動作が並列して行える。
【0065】表3は上記TEST用端子101aへ印加
される信号(TEST信号)、ライトイネーブル信号、
及びチップセレクト信号、並びにフラッシュメモリの状
態をまとめて示している。
される信号(TEST信号)、ライトイネーブル信号、
及びチップセレクト信号、並びにフラッシュメモリの状
態をまとめて示している。
【0066】
【表3】
【0067】この表に示すように、上記TEST信号が
Hレベルの時は、カードインターフェイス150の出力
信号(/WE0),(/WE1)、及び信号(/CS
0)〜(/CS7)に対する出力端子はLレベル出力状
態となり、強制的に全チップ(フラッシュメモリ)が選
択され、同時に書き込みすること等が可能となる。
Hレベルの時は、カードインターフェイス150の出力
信号(/WE0),(/WE1)、及び信号(/CS
0)〜(/CS7)に対する出力端子はLレベル出力状
態となり、強制的に全チップ(フラッシュメモリ)が選
択され、同時に書き込みすること等が可能となる。
【0068】上記ステップS101に続いて、テストデ
ータを書き込むべきアドレス信号を設定し(ステップS
102)、ライトセットアップコマンドを実行する(ス
テップS103)。これにより、上記全フラッシュメモ
リ40a〜40dが上記設定された所定のアドレスにテ
ストデータを書き込み可能な状態となる。続いて上記テ
ストデータとしてライトプログラムデータを上記全フラ
ッシュメモリ40a〜40dの設定アドレスに書き込む
(ステップS104)。
ータを書き込むべきアドレス信号を設定し(ステップS
102)、ライトセットアップコマンドを実行する(ス
テップS103)。これにより、上記全フラッシュメモ
リ40a〜40dが上記設定された所定のアドレスにテ
ストデータを書き込み可能な状態となる。続いて上記テ
ストデータとしてライトプログラムデータを上記全フラ
ッシュメモリ40a〜40dの設定アドレスに書き込む
(ステップS104)。
【0069】その後、各フラッシュメモリ40a〜40
dからのレディビジー信号R/B0〜R/B3が1つで
もLレベルであればLレベルとなるレディビジー信号R
DY/(/BSY)を監視しながら、自動書き込みによ
る遅延時間の間待機する。つまりテスト装置本体60a
のCPUでは、上記レディビジー信号RDY/(/BS
Y)がHレベルであるか否かをステップS105にて判
定し、これがHレベルでなければ、この判定を、該レデ
ィビジー信号RDY/(/BSY)がHレベルになるま
で繰り返す。
dからのレディビジー信号R/B0〜R/B3が1つで
もLレベルであればLレベルとなるレディビジー信号R
DY/(/BSY)を監視しながら、自動書き込みによ
る遅延時間の間待機する。つまりテスト装置本体60a
のCPUでは、上記レディビジー信号RDY/(/BS
Y)がHレベルであるか否かをステップS105にて判
定し、これがHレベルでなければ、この判定を、該レデ
ィビジー信号RDY/(/BSY)がHレベルになるま
で繰り返す。
【0070】そして、該レディビジー信号RDY/(/
BSY)信号がHレベルになると、上記信号入力パッド
101に印加しているアクティブ信号をLレベルとし
て、各デバイスの動作モードを、テスト動作モードから
通常のカード動作モードとし、書き込みエラーチェック
を行う。つまりこの書き込みエラーチェックは各フラッ
シュメモリ毎に行われる。
BSY)信号がHレベルになると、上記信号入力パッド
101に印加しているアクティブ信号をLレベルとし
て、各デバイスの動作モードを、テスト動作モードから
通常のカード動作モードとし、書き込みエラーチェック
を行う。つまりこの書き込みエラーチェックは各フラッ
シュメモリ毎に行われる。
【0071】まず、第1番目のフラッシュメモリ40c
にステータス読み出しコマンドを与え(ステップS10
6)、該メモリ内蔵のステータスレジスタ41の値を参
照して、書き込みが成功したか否かの判定を行う。。
にステータス読み出しコマンドを与え(ステップS10
6)、該メモリ内蔵のステータスレジスタ41の値を参
照して、書き込みが成功したか否かの判定を行う。。
【0072】以下に、フラッシュメモリ40cについて
上記判定内容を具体的に説明すると、ステップS107
で、そのステータスレジスタ41のレジスタSR.3の
内容により、データの書き込みが正しい書き込み電圧に
より行われたかを判定する。該書き込みが正常に行われ
た場合は、上記レジスタSR.3は「0」にリセットさ
れており、また該書き込みが正常に行われなかった場合
は、上記ビットSR.3は「1」にセットされている。
そして上記レジスタSR.3の内容が「1」と判定され
たときは、電圧Vppのレンジエラーとなって処理は停
止し(ステップS107a)、一方レジスタSR.3の
内容が「0」と判定されたときは、続くステップS10
8で、上記設定されたアドレスへの書き込みに成功した
か否かをレジスタSR.4の内容により判定する。その
レジスタSR.4の内容が「1」と判定されたときは、
データ書き込みにエラーがあった場合で、処理は停止す
る(ステップS108a)。一方レジスタSR.4の内
容が「0」と判定されたときは、書き込みは成功してい
るわけである。
上記判定内容を具体的に説明すると、ステップS107
で、そのステータスレジスタ41のレジスタSR.3の
内容により、データの書き込みが正しい書き込み電圧に
より行われたかを判定する。該書き込みが正常に行われ
た場合は、上記レジスタSR.3は「0」にリセットさ
れており、また該書き込みが正常に行われなかった場合
は、上記ビットSR.3は「1」にセットされている。
そして上記レジスタSR.3の内容が「1」と判定され
たときは、電圧Vppのレンジエラーとなって処理は停
止し(ステップS107a)、一方レジスタSR.3の
内容が「0」と判定されたときは、続くステップS10
8で、上記設定されたアドレスへの書き込みに成功した
か否かをレジスタSR.4の内容により判定する。その
レジスタSR.4の内容が「1」と判定されたときは、
データ書き込みにエラーがあった場合で、処理は停止す
る(ステップS108a)。一方レジスタSR.4の内
容が「0」と判定されたときは、書き込みは成功してい
るわけである。
【0073】上記のような判定を各フラッシュメモリ毎
に行った後、続くステップS109にて、上記設定され
たアドレスが最終アドレスか否かの判定を行う。最終ア
ドレス信号でなければ、ステップS102に戻り、上記
ステップS102〜S109の処理を繰り返す。
に行った後、続くステップS109にて、上記設定され
たアドレスが最終アドレスか否かの判定を行う。最終ア
ドレス信号でなければ、ステップS102に戻り、上記
ステップS102〜S109の処理を繰り返す。
【0074】また最終アドレス信号であれば、リードコ
マンドの実行により各フラッシュメモリ40a〜40d
をリード状態とし(ステップS110)、さらに書き込
みあるいは消去用の高圧電源Vpp1,Vpp2をリー
ド状態の電圧VppL(0〜6.5V)にする(ステッ
プS111)。ここで、上記ステップS110及び11
1を設けているのは、フラッシュメモリの基本となる動
作状態はリード可能な状態であるため、書き込みや消去
動作が終了したら、リード状態に戻ることが、メモリデ
バイスの設計上で推奨されているからであり、また誤動
作によるデータの消失を防ぐためにも、リード状態とし
ておけば安全であると考えられるからである。
マンドの実行により各フラッシュメモリ40a〜40d
をリード状態とし(ステップS110)、さらに書き込
みあるいは消去用の高圧電源Vpp1,Vpp2をリー
ド状態の電圧VppL(0〜6.5V)にする(ステッ
プS111)。ここで、上記ステップS110及び11
1を設けているのは、フラッシュメモリの基本となる動
作状態はリード可能な状態であるため、書き込みや消去
動作が終了したら、リード状態に戻ることが、メモリデ
バイスの設計上で推奨されているからであり、また誤動
作によるデータの消失を防ぐためにも、リード状態とし
ておけば安全であると考えられるからである。
【0075】次に、該PCカードに搭載されたフラッシ
ュメモリ40a〜40dの消去テストを行う方法につい
て説明する。
ュメモリ40a〜40dの消去テストを行う方法につい
て説明する。
【0076】図8は本実施例のPCカード100に対す
る消去テストの処理の流れを概略的に示しており、この
図から分かるように本実施例では、PCカード100の
基板上に実装されている全フラッシュメモリ40a〜4
0dの並列イレーズ処理が、従来の1つのフラッシュメ
モリに対する処理(ステップS21〜S25)により行
われることとなる(ステップSe)。
る消去テストの処理の流れを概略的に示しており、この
図から分かるように本実施例では、PCカード100の
基板上に実装されている全フラッシュメモリ40a〜4
0dの並列イレーズ処理が、従来の1つのフラッシュメ
モリに対する処理(ステップS21〜S25)により行
われることとなる(ステップSe)。
【0077】以下、上記消去テストについて詳しく説明
する。
する。
【0078】図6は上記消去テストの際、テスト用カー
ドコネクタ62及びプローバ162aと、カード基板上
のデバイスとの間でアクセスされる信号の波形を示し、
図9は上記消去テストをバイトアクセスにより行う際、
上記テスト装置本体の中央演算処理装置(CPU)で実
行される処理の流れを示している。
ドコネクタ62及びプローバ162aと、カード基板上
のデバイスとの間でアクセスされる信号の波形を示し、
図9は上記消去テストをバイトアクセスにより行う際、
上記テスト装置本体の中央演算処理装置(CPU)で実
行される処理の流れを示している。
【0079】まず、上記書き込みテストの場合と同様、
フラッシュメモリ40a〜40dやカードインターフェ
イス150等の必要な素子(デバイス)を実装したカー
ド基板30を、上記テスト装置60のカード基板保持具
60bに装着し、テスト装置本体60aからのテスト信
号を該カード基板30の接続端子31に印加可能な状態
にし、かつ該カード基板30の信号入力パッド101に
アクティブ信号を印加可能な状態にする。
フラッシュメモリ40a〜40dやカードインターフェ
イス150等の必要な素子(デバイス)を実装したカー
ド基板30を、上記テスト装置60のカード基板保持具
60bに装着し、テスト装置本体60aからのテスト信
号を該カード基板30の接続端子31に印加可能な状態
にし、かつ該カード基板30の信号入力パッド101に
アクティブ信号を印加可能な状態にする。
【0080】最初のステップS141にて、カード基板
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を消去レベルVppH(12V±
0.6V)とし、テストのスタンバイ状態を設定する。
この状態で、上記TEST用端子101aをHレベルと
するアクティブ信号を上記信号入力パッド101に印加
して、カード基板30上の各デバイスをテストモードに
する。
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を消去レベルVppH(12V±
0.6V)とし、テストのスタンバイ状態を設定する。
この状態で、上記TEST用端子101aをHレベルと
するアクティブ信号を上記信号入力パッド101に印加
して、カード基板30上の各デバイスをテストモードに
する。
【0081】これにより、全フラッシュメモリ40a〜
40dの/CE端子,/WE端子に対して、Lレベルの
信号が供給され、全フラッシュメモリがアクセス可能と
なる。この状態ではライト動作またはイレーズ動作が並
列して行える。
40dの/CE端子,/WE端子に対して、Lレベルの
信号が供給され、全フラッシュメモリがアクセス可能と
なる。この状態ではライト動作またはイレーズ動作が並
列して行える。
【0082】上記ステップS141に続いて、消去処理
を施すべきブロックのアドレスを設定し(ステップS1
42)、イレーズ確認コマンドを実行する(ステップS
143)。これにより、上記全フラッシュメモリ40a
〜40dの、上記設定されたブロックのアドレスのデー
タが消去される。
を施すべきブロックのアドレスを設定し(ステップS1
42)、イレーズ確認コマンドを実行する(ステップS
143)。これにより、上記全フラッシュメモリ40a
〜40dの、上記設定されたブロックのアドレスのデー
タが消去される。
【0083】その後、上記レディビジー信号RDY/
(/BSY)を監視しながら、自動消去による遅延時間
の間待機する。つまりテスト装置60aのCPUでは、
上記レディビジー信号RDY/(/BSY)がHレベル
であるか否かをステップS144にて判定し、これがH
レベルでなければ、この判定を、該レディビジー信号R
DY/(/BSY)がHレベルになるまで繰り返す。
(/BSY)を監視しながら、自動消去による遅延時間
の間待機する。つまりテスト装置60aのCPUでは、
上記レディビジー信号RDY/(/BSY)がHレベル
であるか否かをステップS144にて判定し、これがH
レベルでなければ、この判定を、該レディビジー信号R
DY/(/BSY)がHレベルになるまで繰り返す。
【0084】そして、該レディビジー信号RDY/(/
BSY)信号がHレベルになると、上記信号入力パッド
101への印加電圧をLレベルとして、上記カード基板
30上の各デバイスの動作モードを、テスト動作モード
から通常のカード動作モードとして、消去エラーチェッ
クを行う。つまりこの消去判定の処理は、各フラッシュ
メモリ毎に順次行われることとなる。
BSY)信号がHレベルになると、上記信号入力パッド
101への印加電圧をLレベルとして、上記カード基板
30上の各デバイスの動作モードを、テスト動作モード
から通常のカード動作モードとして、消去エラーチェッ
クを行う。つまりこの消去判定の処理は、各フラッシュ
メモリ毎に順次行われることとなる。
【0085】まず、各フラッシュメモリにステータス読
み出しコマンドを与え(ステップS145)、該メモリ
内蔵のステータスレジスタ41の値を参照して、消去が
成功したか否かの判定を行う。
み出しコマンドを与え(ステップS145)、該メモリ
内蔵のステータスレジスタ41の値を参照して、消去が
成功したか否かの判定を行う。
【0086】以下に、フラッシュメモリ40cについて
上記判定内容を具体的に説明すると、ステップS146
で、そのステータスレジスタ41のレジスタSR.3の
内容により、データ消去が正しい消去電圧により行われ
たか否かを判定する。該消去が正常に行われた場合は、
上記レジスタSR.3は「0」にリセットされており、
また該消去が正常に行われなかった場合は、上記レジス
タSR.3は「1」にセットされている。そして上記レ
ジスタSR.3の内容が「1」と判定されたときは、電
圧Vppのレンジエラーとなって処理は停止し(ステッ
プS146a)、一方レジスタSR.3の内容が「0」
と判定されたときは、続くステップS147で、上記レ
ジスタSR.4の値が「1」であり、かつレジスタS
R.5の値が「1」であるかを判定して、上記消去中に
コマンドシーケンスエラーが発生したか否かをチャック
する。ここで上記両レジスタSR4,5の値が「1」で
あれば、処理はコマンドシーケンスエラーとなって停止
する(ステップS147a)。また、レジスタSR.5
の値のみ「1」と判定されれば(ステップS148)、
処理はブロックエラーとなってやはり停止する(ステッ
プS148a)。
上記判定内容を具体的に説明すると、ステップS146
で、そのステータスレジスタ41のレジスタSR.3の
内容により、データ消去が正しい消去電圧により行われ
たか否かを判定する。該消去が正常に行われた場合は、
上記レジスタSR.3は「0」にリセットされており、
また該消去が正常に行われなかった場合は、上記レジス
タSR.3は「1」にセットされている。そして上記レ
ジスタSR.3の内容が「1」と判定されたときは、電
圧Vppのレンジエラーとなって処理は停止し(ステッ
プS146a)、一方レジスタSR.3の内容が「0」
と判定されたときは、続くステップS147で、上記レ
ジスタSR.4の値が「1」であり、かつレジスタS
R.5の値が「1」であるかを判定して、上記消去中に
コマンドシーケンスエラーが発生したか否かをチャック
する。ここで上記両レジスタSR4,5の値が「1」で
あれば、処理はコマンドシーケンスエラーとなって停止
する(ステップS147a)。また、レジスタSR.5
の値のみ「1」と判定されれば(ステップS148)、
処理はブロックエラーとなってやはり停止する(ステッ
プS148a)。
【0087】一方、上記両レジスタSR.4,5の値が
両方とも「0」であれば、消去は成功しているわけであ
る。
両方とも「0」であれば、消去は成功しているわけであ
る。
【0088】上記のような判定を各フラッシュメモリ毎
に行った後、続くステップS149にて、上記設定され
たブロックが最終ブロックであるか否かの判定を行う。
最終ブロックでなければ、ステップS142に戻り、上
記ステップS142〜S149の処理を繰り返す。また
最終ブロックであれば、リードコマンドの実行により各
フラッシュメモリ40a〜40dをリード状態とし(ス
テップS150)、さらに書き込みあるいは消去用の高
圧電源Vpp1,Vpp2をリード状態の電圧VppL
(0〜6.5V)にする(ステップS151)。ここで
上記ステップS150及びステップS151を設けてい
るのは、上記書き込みテストのフローにおけるものと同
一の理由からである。
に行った後、続くステップS149にて、上記設定され
たブロックが最終ブロックであるか否かの判定を行う。
最終ブロックでなければ、ステップS142に戻り、上
記ステップS142〜S149の処理を繰り返す。また
最終ブロックであれば、リードコマンドの実行により各
フラッシュメモリ40a〜40dをリード状態とし(ス
テップS150)、さらに書き込みあるいは消去用の高
圧電源Vpp1,Vpp2をリード状態の電圧VppL
(0〜6.5V)にする(ステップS151)。ここで
上記ステップS150及びステップS151を設けてい
るのは、上記書き込みテストのフローにおけるものと同
一の理由からである。
【0089】このように本実施例では、ICカードにお
ける、外部との信号のアクセスを制御するカードインタ
フェース150を、各フラッシュメモリ40a〜40d
をライトイネーブル状態とするための複数の制御信号の
出力端子に、アクティブ信号により、該各フラッシュメ
モリがライトイネーブル状態となる信号電位を印加する
テスト用回路160を有する構成とし、該PCカード1
00には、該アクティブ信号を該テスト用回路160に
入力するための信号入力パッド101を設けたので、外
部から上記信号入力パッド101にアクティブ信号を印
加することにより、各フラッシュメモリがライトイネー
ブル状態となる。従って、この状態でライトコマンドも
しくはイレーズコマンドを1回実行することにより、上
記ライトイネーブル状態となっている全フラッシュメモ
リに対して並列にライトもしくはイレーズ処理を施すこ
とができる。
ける、外部との信号のアクセスを制御するカードインタ
フェース150を、各フラッシュメモリ40a〜40d
をライトイネーブル状態とするための複数の制御信号の
出力端子に、アクティブ信号により、該各フラッシュメ
モリがライトイネーブル状態となる信号電位を印加する
テスト用回路160を有する構成とし、該PCカード1
00には、該アクティブ信号を該テスト用回路160に
入力するための信号入力パッド101を設けたので、外
部から上記信号入力パッド101にアクティブ信号を印
加することにより、各フラッシュメモリがライトイネー
ブル状態となる。従って、この状態でライトコマンドも
しくはイレーズコマンドを1回実行することにより、上
記ライトイネーブル状態となっている全フラッシュメモ
リに対して並列にライトもしくはイレーズ処理を施すこ
とができる。
【0090】これにより、ICカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる。
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる。
【0091】また、本実施例では、PCカード100に
配設する信号入力パッド101は1つでよく、該信号入
力パッド101によりカード基板30上でのデバイスの
配置が制約を受けることはほとんどない。
配設する信号入力パッド101は1つでよく、該信号入
力パッド101によりカード基板30上でのデバイスの
配置が制約を受けることはほとんどない。
【0092】(実施例2)次に本発明の第2の実施例に
よるフラッシュメモリの並列処理方法について説明す
る。この実施例では、PCカード100の構造は上記第
1の実施例のものと全く同一であり、該PCカード10
0に搭載されているフラッシュメモリ40a〜40dの
書き込みテスト及び消去テストを、上記第1実施例のバ
イトアクセスではなく、ワードアクセスにより行う点に
おいて、上記第1の実施例と異なる。従って、本実施例
については、ワードアクセスにより書き込みテストを行
う処理及びワードアクセスにより消去テストを行う処理
についてのみ説明する。
よるフラッシュメモリの並列処理方法について説明す
る。この実施例では、PCカード100の構造は上記第
1の実施例のものと全く同一であり、該PCカード10
0に搭載されているフラッシュメモリ40a〜40dの
書き込みテスト及び消去テストを、上記第1実施例のバ
イトアクセスではなく、ワードアクセスにより行う点に
おいて、上記第1の実施例と異なる。従って、本実施例
については、ワードアクセスにより書き込みテストを行
う処理及びワードアクセスにより消去テストを行う処理
についてのみ説明する。
【0093】まず、以下、上記書き込みテストをワード
アクセス方式により行う方法について詳しく説明する。
アクセス方式により行う方法について詳しく説明する。
【0094】図10は上記書き込みテストの際、上記テ
スト装置本体の中央演算処理装置(CPU)で実行され
る処理の流れを示している。
スト装置本体の中央演算処理装置(CPU)で実行され
る処理の流れを示している。
【0095】まず、上記第1の実施例と同様にして、フ
ラッシュメモリ40a〜40dやカードインターフェイ
ス150等の必要な素子(デバイス)を実装した基板3
0を、上記テスト装置60のカード基板保持具60bに
装着し、テスト装置本体60aからテスト信号をカード
基板30上のデバイスに印加可能な状態とし、上記書き
込みテストを開始する。
ラッシュメモリ40a〜40dやカードインターフェイ
ス150等の必要な素子(デバイス)を実装した基板3
0を、上記テスト装置60のカード基板保持具60bに
装着し、テスト装置本体60aからテスト信号をカード
基板30上のデバイスに印加可能な状態とし、上記書き
込みテストを開始する。
【0096】最初のステップS121にて、カード基板
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を書き込みレベルVppH(12
V±0.6V)とし、テストのスタンバイ状態を設定す
る。
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を書き込みレベルVppH(12
V±0.6V)とし、テストのスタンバイ状態を設定す
る。
【0097】次に、上記テスト装置本体60a(図2参
照)から、該TEST用端子101aをHレベルとする
アクティブ信号を上記信号入力パッド101に印加し
て、カード基板30上のカードインターフェース150
及び各フラッシュメモリ40a〜40dをテスト動作モ
ードにする。
照)から、該TEST用端子101aをHレベルとする
アクティブ信号を上記信号入力パッド101に印加し
て、カード基板30上のカードインターフェース150
及び各フラッシュメモリ40a〜40dをテスト動作モ
ードにする。
【0098】このとき、上記カードインターフェイス1
50では、コントローラ53から出力される信号(/C
S0)、(/CS1)、(/WE0)、(/WE1)は
上記テスト回路160で遮断されることとなり、カード
インタフェース150の/CS0、/CS1、/WE
0、/WE1に対応する出力端子はLレベルを出力する
こととなる。つまり全フラッシュメモリがアクセス可能
となる。そして、テストデータを書き込むべきアドレス
信号を設定する(ステップS122)。
50では、コントローラ53から出力される信号(/C
S0)、(/CS1)、(/WE0)、(/WE1)は
上記テスト回路160で遮断されることとなり、カード
インタフェース150の/CS0、/CS1、/WE
0、/WE1に対応する出力端子はLレベルを出力する
こととなる。つまり全フラッシュメモリがアクセス可能
となる。そして、テストデータを書き込むべきアドレス
信号を設定する(ステップS122)。
【0099】次に、ライトセットアップコマンドを選択
する。この実施例では、書き込みテストにおいて所定の
処理を行う際、フラッシュメモリをペアで選択するた
め、ライトセットアップコマンドには、1つのペアのフ
ラッシュメモリの両方をセットアップするコマンドと、
その一方をセットアップするコマンドと、他方をセット
アップするコマンドの3つがあり、これらのうちの1つ
を選択する必要がある。そこで、ステップS123で
は、選択用情報YをY=0として1つのペアの各フラッ
シュメモリをライトセットアップするコマンドを選択し
ている。
する。この実施例では、書き込みテストにおいて所定の
処理を行う際、フラッシュメモリをペアで選択するた
め、ライトセットアップコマンドには、1つのペアのフ
ラッシュメモリの両方をセットアップするコマンドと、
その一方をセットアップするコマンドと、他方をセット
アップするコマンドの3つがあり、これらのうちの1つ
を選択する必要がある。そこで、ステップS123で
は、選択用情報YをY=0として1つのペアの各フラッ
シュメモリをライトセットアップするコマンドを選択し
ている。
【0100】次に選択されたライトセットアップコマン
ドを実行する(ステップS124)。これにより、上記
全フラッシュメモリ40a〜40dが上記設定された所
定のアドレスにテストデータを書き込み可能な状態とな
る。続いて上記テストデータとしてライトプログラムデ
ータを上記全フラッシュメモリ40a〜40dの設定ア
ドレスに書き込む(ステップS125)。
ドを実行する(ステップS124)。これにより、上記
全フラッシュメモリ40a〜40dが上記設定された所
定のアドレスにテストデータを書き込み可能な状態とな
る。続いて上記テストデータとしてライトプログラムデ
ータを上記全フラッシュメモリ40a〜40dの設定ア
ドレスに書き込む(ステップS125)。
【0101】その後、各フラッシュメモリ40a〜40
dからのレディビジー信号RDY/(/BSY)を監視
しながら、自動書き込みにより遅延時間の間待機する。
つまりテスト装置本体60aのCPUでは、上記レディ
ビジー信号RDY/(/BSY)がHレベルであるか否
かをステップS126にて判定し、これがHレベルでな
ければ、この判定を、該レディビジー信号RDY/(/
BSY)がHレベルになるまで繰り返す。
dからのレディビジー信号RDY/(/BSY)を監視
しながら、自動書き込みにより遅延時間の間待機する。
つまりテスト装置本体60aのCPUでは、上記レディ
ビジー信号RDY/(/BSY)がHレベルであるか否
かをステップS126にて判定し、これがHレベルでな
ければ、この判定を、該レディビジー信号RDY/(/
BSY)がHレベルになるまで繰り返す。
【0102】そして、該レディビジー信号RDY/(/
BSY)信号がHレベルになると、上記信号入力パッド
101に印加している信号レベルをLレベルとして、動
作モードを、テスト動作モードから通常のカード動作モ
ードとし、書き込みエラーチェックを行う。
BSY)信号がHレベルになると、上記信号入力パッド
101に印加している信号レベルをLレベルとして、動
作モードを、テスト動作モードから通常のカード動作モ
ードとし、書き込みエラーチェックを行う。
【0103】まず、第1番目のフラッシュメモリ40c
及び第2番目のフラッシュメモリ40dをペアで選択し
て、ステータス読み出しコマンドを与え(ステップS1
27)、該メモリ内蔵のステータスレジスタ41の値を
参照して、書き込みが成功したか否かの判定を行う。た
だし、ここでの書き込み判定は上記のように2つのフラ
ッシュメモリをペアとして順次行われることとなる。
及び第2番目のフラッシュメモリ40dをペアで選択し
て、ステータス読み出しコマンドを与え(ステップS1
27)、該メモリ内蔵のステータスレジスタ41の値を
参照して、書き込みが成功したか否かの判定を行う。た
だし、ここでの書き込み判定は上記のように2つのフラ
ッシュメモリをペアとして順次行われることとなる。
【0104】また、上記ステータスレジスタ41の読み
出しは、下記の表4に示すように、偶数バイトデバイス
と奇数バイトデバイスにおける各ステータスレジスタ4
1の内容(レジスタSR.0〜SR.7)を2つまとめ
て、ビット0からビット15までの16ビットの情報と
して読み出す。
出しは、下記の表4に示すように、偶数バイトデバイス
と奇数バイトデバイスにおける各ステータスレジスタ4
1の内容(レジスタSR.0〜SR.7)を2つまとめ
て、ビット0からビット15までの16ビットの情報と
して読み出す。
【0105】
【表4】
【0106】なお、以下の説明においては、奇数バイト
デバイスのステータスレジスタ41における、上記ビッ
ト8からビット15に対応するレジスタSR.0〜S
R.7を、レジスタSR.8〜レジスタSR.15とい
う。
デバイスのステータスレジスタ41における、上記ビッ
ト8からビット15に対応するレジスタSR.0〜S
R.7を、レジスタSR.8〜レジスタSR.15とい
う。
【0107】以下に、1つのペアのフラッシュメモリ4
0c,40dについての上記判定処理を具体的に説明す
ると、ステップS128で、各メモリ40c,40dの
ステータスレジスタ41のレジスタSR.3,SR.1
1の内容により、データの書き込みが正しい書き込み電
圧により行われたか否かを判定する。該書き込みが正常
に行われた場合は、上記レジスタSR.3及びSR.1
1は「0」にリセットされており、また該書き込みが正
常に行われなかった場合は、上記ビットSR.3及びS
R.11の少なくとも一方は「1」にセットされてい
る。
0c,40dについての上記判定処理を具体的に説明す
ると、ステップS128で、各メモリ40c,40dの
ステータスレジスタ41のレジスタSR.3,SR.1
1の内容により、データの書き込みが正しい書き込み電
圧により行われたか否かを判定する。該書き込みが正常
に行われた場合は、上記レジスタSR.3及びSR.1
1は「0」にリセットされており、また該書き込みが正
常に行われなかった場合は、上記ビットSR.3及びS
R.11の少なくとも一方は「1」にセットされてい
る。
【0108】ここで、上記レジスタSR.3及びSR.
11が「0」でない場合には、電圧Vppのレンジエラ
ーとなって処理は停止し(ステップS128a)、一方
レジスタSR.3及びSR.11の内容が「0」と判定
されたときは、続くステップS129で、上記設定され
たアドレスへの書き込みに成功したか否かをレジスタS
R.4及びSR.12の内容により判定する。
11が「0」でない場合には、電圧Vppのレンジエラ
ーとなって処理は停止し(ステップS128a)、一方
レジスタSR.3及びSR.11の内容が「0」と判定
されたときは、続くステップS129で、上記設定され
たアドレスへの書き込みに成功したか否かをレジスタS
R.4及びSR.12の内容により判定する。
【0109】そのレジスタSR.4及びSR.12の値
のいずれかが「0」でないと判定されたときは、データ
書き込みにエラーがあった場合で、このエラーが奇数バ
イトデバイスでの書き込みエラーであるか否かの判定を
レジスタSR.12の内容により行う(ステップS13
3)。その結果該レジスタSR.12の値が「1」でな
ければ、上記エラーが偶数バイトデバイスでのエラーで
あるため、ステップS137にて、上記コマンド選択用
情報YをY=1として、上記ステップS124及びS1
25にて、偶数バイトデバイスについてのみ書き込みを
再度行う。
のいずれかが「0」でないと判定されたときは、データ
書き込みにエラーがあった場合で、このエラーが奇数バ
イトデバイスでの書き込みエラーであるか否かの判定を
レジスタSR.12の内容により行う(ステップS13
3)。その結果該レジスタSR.12の値が「1」でな
ければ、上記エラーが偶数バイトデバイスでのエラーで
あるため、ステップS137にて、上記コマンド選択用
情報YをY=1として、上記ステップS124及びS1
25にて、偶数バイトデバイスについてのみ書き込みを
再度行う。
【0110】また、上記ステップS133での判定の結
果、レジスタSR.12の値が「1」であれば、ステッ
プS134にて、上記エラーが偶数デイトデバイスでの
書き込みエラーであるか否かの判定をレジスタSR.4
の値により行う。その結果該レジスタSR.4の内容が
「1」でなければ、上記エラーが奇数バイトデバイスで
のエラーであるため、ステップS135にて、上記コマ
ンド選択用情報YをY=2として、上記ステップS12
4及びS125にて、奇数バイトデバイスについてのみ
書き込みを再度行う。
果、レジスタSR.12の値が「1」であれば、ステッ
プS134にて、上記エラーが偶数デイトデバイスでの
書き込みエラーであるか否かの判定をレジスタSR.4
の値により行う。その結果該レジスタSR.4の内容が
「1」でなければ、上記エラーが奇数バイトデバイスで
のエラーであるため、ステップS135にて、上記コマ
ンド選択用情報YをY=2として、上記ステップS12
4及びS125にて、奇数バイトデバイスについてのみ
書き込みを再度行う。
【0111】さらに、上記ステップS134での判定の
結果、レジスタSR.4の内容が「1」であれば、上記
エラーが奇数バイトデバイス及び偶数バイトデバイスの
両方で発生したものであるため、ステップS136に
て、上記コマンド選択用情報YをY=0として、続く上
記ステップS124及びS125にて、奇数バイトデバ
イス及び偶数バイトデバイスの両方について書き込みを
再度行う。
結果、レジスタSR.4の内容が「1」であれば、上記
エラーが奇数バイトデバイス及び偶数バイトデバイスの
両方で発生したものであるため、ステップS136に
て、上記コマンド選択用情報YをY=0として、続く上
記ステップS124及びS125にて、奇数バイトデバ
イス及び偶数バイトデバイスの両方について書き込みを
再度行う。
【0112】上記ステップS129での判定の結果、レ
ジスタSR.4及びSR.12の内容が共に「0」であ
る場合には、書き込みが成功しており、続くステップS
130にて、書き込みがなされたアドレスが最終のもの
であるか否かの判定を行う。最終アドレス信号でなけれ
ば、ステップS122に戻り、上記ステップS122〜
S130の処理を繰り返す。また最終アドレス信号であ
れば、リードコマンドの実行により各フラッシュメモリ
40a〜40dをリード状態とし(ステップS13
1)、さらに書き込みあるいは消去用の高圧電源Vpp
1,Vpp2をリード状態の電圧VppL(0〜6.5
V)にする(ステップS132)。
ジスタSR.4及びSR.12の内容が共に「0」であ
る場合には、書き込みが成功しており、続くステップS
130にて、書き込みがなされたアドレスが最終のもの
であるか否かの判定を行う。最終アドレス信号でなけれ
ば、ステップS122に戻り、上記ステップS122〜
S130の処理を繰り返す。また最終アドレス信号であ
れば、リードコマンドの実行により各フラッシュメモリ
40a〜40dをリード状態とし(ステップS13
1)、さらに書き込みあるいは消去用の高圧電源Vpp
1,Vpp2をリード状態の電圧VppL(0〜6.5
V)にする(ステップS132)。
【0113】次に、上記フラッシュメモリ40a〜40
dの消去テストをワードアクセス方式により行う方法に
ついて説明する。図11は上記消去テストをワードアク
セスにより行う際、上記テスト装置本体の中央演算処理
装置(CPU)で実行される処理の流れを示している。
dの消去テストをワードアクセス方式により行う方法に
ついて説明する。図11は上記消去テストをワードアク
セスにより行う際、上記テスト装置本体の中央演算処理
装置(CPU)で実行される処理の流れを示している。
【0114】最初のステップS161にて、カード基板
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を消去レベルVppH(12V±
0.6V)とし、テストのスタンバイ状態を設定する。
30上のカードインターフェイス150及びフラッシュ
メモリ40a〜40d等のデバイスを駆動するための通
常電源Vccを5V、書き込みあるいは消去用の高圧電
源Vpp1,Vpp2を消去レベルVppH(12V±
0.6V)とし、テストのスタンバイ状態を設定する。
【0115】次に、上記テスト装置本体60a(図2参
照)から、該TEST用端子101aをHレベルとする
アクティブ信号を上記信号入力パッド101に印加し
て、カード基板30上のカードインターフェース150
及び各フラッシュメモリ40a〜40dをテスト動作モ
ードにする。
照)から、該TEST用端子101aをHレベルとする
アクティブ信号を上記信号入力パッド101に印加し
て、カード基板30上のカードインターフェース150
及び各フラッシュメモリ40a〜40dをテスト動作モ
ードにする。
【0116】このとき、上記カードインターフェイス1
50では、コントローラ53から出力される信号(/C
S0)、(/CS1)、(/WE0)、(/WE1)は
上記テスト回路160で遮断されることとなり、カード
インタフェース150の/CS0、/CS1、/WE
0、/WE1信号に対応する出力端子はLレベルを出力
することとなる。この時全フラッシュメモリがアクセス
可能となる。
50では、コントローラ53から出力される信号(/C
S0)、(/CS1)、(/WE0)、(/WE1)は
上記テスト回路160で遮断されることとなり、カード
インタフェース150の/CS0、/CS1、/WE
0、/WE1信号に対応する出力端子はLレベルを出力
することとなる。この時全フラッシュメモリがアクセス
可能となる。
【0117】次に、イレーズセットアップコマンドを選
択する(ステップS162)。この実施例では、消去テ
ストにおいて所定の処理を行う際、フラッシュメモリを
ペアで選択するため、イレーズセットアップコマンドに
は、1つのペアのフラッシュメモリの両方をセットアッ
プするコマンドと、その一方をセットアップするコマン
ドと、他方をセットアップするコマンドの3つがあり、
これらのうちの1つを選択する必要がある。そこで、ス
テップS163では、選択用情報YをY=0として1つ
のペアの各フラッシュメモリをイレーズセットアップす
るコマンドを選択している。
択する(ステップS162)。この実施例では、消去テ
ストにおいて所定の処理を行う際、フラッシュメモリを
ペアで選択するため、イレーズセットアップコマンドに
は、1つのペアのフラッシュメモリの両方をセットアッ
プするコマンドと、その一方をセットアップするコマン
ドと、他方をセットアップするコマンドの3つがあり、
これらのうちの1つを選択する必要がある。そこで、ス
テップS163では、選択用情報YをY=0として1つ
のペアの各フラッシュメモリをイレーズセットアップす
るコマンドを選択している。
【0118】次に選択されたイレーズライトセットアッ
プコマンドを実行するとともに、フラッシュメモリにお
ける、情報を消去すべきブロックを設定する(ステップ
S163)。これにより、上記全フラッシュメモリ40
a〜40dが上記設定された所定のブロックに対して消
去処理を施すことが可能な状態となる。続いてイレーズ
確認コマンドを実行する(ステップS164)。これに
より、上記全フラッシュメモリ40a〜40dの、上記
設定されたブロックのアドレスのデータが消去される。
プコマンドを実行するとともに、フラッシュメモリにお
ける、情報を消去すべきブロックを設定する(ステップ
S163)。これにより、上記全フラッシュメモリ40
a〜40dが上記設定された所定のブロックに対して消
去処理を施すことが可能な状態となる。続いてイレーズ
確認コマンドを実行する(ステップS164)。これに
より、上記全フラッシュメモリ40a〜40dの、上記
設定されたブロックのアドレスのデータが消去される。
【0119】その後、上記レディビジー信号RDY/
(/BSY)を監視しながら、自動消去による遅延時間
の間待機する。つまりテスト装置本体60aのCPUで
は、上記レディビジー信号RDY/(/BSY)がHレ
ベルであるか否かをステップS165にて判定し、これ
がHレベルでなければ、この判定を、該レディビジー信
号RDY/(/BSY)がHレベルになるまで繰り返
す。
(/BSY)を監視しながら、自動消去による遅延時間
の間待機する。つまりテスト装置本体60aのCPUで
は、上記レディビジー信号RDY/(/BSY)がHレ
ベルであるか否かをステップS165にて判定し、これ
がHレベルでなければ、この判定を、該レディビジー信
号RDY/(/BSY)がHレベルになるまで繰り返
す。
【0120】そして、該レディビジー信号RDY/(/
BSY)信号がHレベルになると、上記信号入力パッド
への印加信号の信号レベルをLレベルとして、上記カー
ド基板30上の各デバイスの動作モードを、テスト動作
モードから通常のカード動作モードとし、消去エラーチ
ェックを行う。
BSY)信号がHレベルになると、上記信号入力パッド
への印加信号の信号レベルをLレベルとして、上記カー
ド基板30上の各デバイスの動作モードを、テスト動作
モードから通常のカード動作モードとし、消去エラーチ
ェックを行う。
【0121】まず、第1番目のフラッシュメモリ40c
及び第2番目のフラッシュメモリ40dをペアで選択し
て、ステータス読み出しコマンドを与え(ステップS1
66)、該メモリ内蔵のステータスレジスタ41の値を
参照して、書き込みが成功したか否かの判定を行う。た
だし、ここでの消去判定は上記のように2つのフラッシ
ュメモリをペアとして順次行われることとなる。
及び第2番目のフラッシュメモリ40dをペアで選択し
て、ステータス読み出しコマンドを与え(ステップS1
66)、該メモリ内蔵のステータスレジスタ41の値を
参照して、書き込みが成功したか否かの判定を行う。た
だし、ここでの消去判定は上記のように2つのフラッシ
ュメモリをペアとして順次行われることとなる。
【0122】また、上記ステータスレジスタ41の読み
出しは、上記表4に示すように、偶数バイトデバイスと
奇数バイトデバイスにおける各ステータスレジスタ41
の内容(レジスタSR.0〜SR.7)を2つまとめ
て、ビット0からビット15までの16ビットの情報と
して読み出す。なお、以下の説明においては、奇数バイ
トデバイスのステータスレジスタ41における、上記ビ
ット8からビット15に対応するレジスタSR.0〜S
R.7を、レジスタSR.8〜レジスタSR.15とい
う。
出しは、上記表4に示すように、偶数バイトデバイスと
奇数バイトデバイスにおける各ステータスレジスタ41
の内容(レジスタSR.0〜SR.7)を2つまとめ
て、ビット0からビット15までの16ビットの情報と
して読み出す。なお、以下の説明においては、奇数バイ
トデバイスのステータスレジスタ41における、上記ビ
ット8からビット15に対応するレジスタSR.0〜S
R.7を、レジスタSR.8〜レジスタSR.15とい
う。
【0123】以下に、1つのペアのフラッシュメモリ4
0c,40dについての上記判定処理を具体的に説明す
ると、ステップS167で、各メモリ40c,40dの
ステータスレジスタ41のレジスタSR.3,SR.1
1の内容により、データの消去が正しい消去電圧により
行われたか否かを判定する。該書き込みが正常に行われ
た場合は、上記レジスタSR.3及びSR.11は
「0」にリセットされており、また該書き込みが正常に
行われなかった場合は、上記ビットSR.3及びSR.
11の少なくとも一方は「1」にセットされている。
0c,40dについての上記判定処理を具体的に説明す
ると、ステップS167で、各メモリ40c,40dの
ステータスレジスタ41のレジスタSR.3,SR.1
1の内容により、データの消去が正しい消去電圧により
行われたか否かを判定する。該書き込みが正常に行われ
た場合は、上記レジスタSR.3及びSR.11は
「0」にリセットされており、また該書き込みが正常に
行われなかった場合は、上記ビットSR.3及びSR.
11の少なくとも一方は「1」にセットされている。
【0124】上記レジスタSR.3及びSR.11が
「0」でない場合には、電圧Vppのレンジエラーとな
って処理は停止し(ステップS167a)、一方レジス
タSR.3及びレジスタSR.11の値が「0」と判定
されたときは、続くステップS168で、上記レジスタ
SR4の値が「1」であり、かつレジスタSR5の値が
「1」であるか否か、あるいは上記レジスタSR.12
の値が「1」であり、かつレジスタSR13の値が
「1」であるか否かを判定して、上記消去中にコマンド
シーケンスエラーが発生したか否かをチェックする。
「0」でない場合には、電圧Vppのレンジエラーとな
って処理は停止し(ステップS167a)、一方レジス
タSR.3及びレジスタSR.11の値が「0」と判定
されたときは、続くステップS168で、上記レジスタ
SR4の値が「1」であり、かつレジスタSR5の値が
「1」であるか否か、あるいは上記レジスタSR.12
の値が「1」であり、かつレジスタSR13の値が
「1」であるか否かを判定して、上記消去中にコマンド
シーケンスエラーが発生したか否かをチェックする。
【0125】ここで上記両レジスタSR.4及びSR.
5の値が「1」であるか、両レジスタSR.12及びS
R.13の値が「1」であれば、処理はコマンドシーケ
ンスエラーとなって停止する(ステップS168a)。
また、コマンドシーケンスエラーが発生していない場合
には、レジスタSR.5の値及びレジスタSR.13の
値のいずれかが「0」でないと判定されれば(ステップ
S169)、処理はブロックエラーとなってステップS
173へ進む。
5の値が「1」であるか、両レジスタSR.12及びS
R.13の値が「1」であれば、処理はコマンドシーケ
ンスエラーとなって停止する(ステップS168a)。
また、コマンドシーケンスエラーが発生していない場合
には、レジスタSR.5の値及びレジスタSR.13の
値のいずれかが「0」でないと判定されれば(ステップ
S169)、処理はブロックエラーとなってステップS
173へ進む。
【0126】このステップS173では、この消去エラ
ーが奇数バイトデバイスでの消去エラーであるか否かの
判定をレジスタSR.13の内容により行う。その結果
該レジスタSR.13の内容が「1」でなければ、上記
エラーが偶数バイトデバイスでのエラーであるため、ス
テップS177にて、上記コマンド選択用情報YをY=
1として、上記ステップS163及びS164にて、偶
数バイトデバイスについてのみ消去処理を再度行う。
ーが奇数バイトデバイスでの消去エラーであるか否かの
判定をレジスタSR.13の内容により行う。その結果
該レジスタSR.13の内容が「1」でなければ、上記
エラーが偶数バイトデバイスでのエラーであるため、ス
テップS177にて、上記コマンド選択用情報YをY=
1として、上記ステップS163及びS164にて、偶
数バイトデバイスについてのみ消去処理を再度行う。
【0127】また、上記ステップS173での判定の結
果、レジスタSR.13の内容が「1」であれば、ステ
ップS174にて、偶数デイトデバイスでの消去エラー
の発生があったか否かの判定をレジスタSR.5の内容
により行う。その結果該レジスタSR.5の内容が
「1」でなければ、偶数デイトデバイスでの消去エラー
の発生はなく、上記エラーが奇数バイトデバイスでのエ
ラーであるため、ステップS175にて、上記コマンド
選択用情報YをY=2として、上記ステップS163及
びS164にて、奇数バイトデバイスについてのみ消去
処理を再度行う。
果、レジスタSR.13の内容が「1」であれば、ステ
ップS174にて、偶数デイトデバイスでの消去エラー
の発生があったか否かの判定をレジスタSR.5の内容
により行う。その結果該レジスタSR.5の内容が
「1」でなければ、偶数デイトデバイスでの消去エラー
の発生はなく、上記エラーが奇数バイトデバイスでのエ
ラーであるため、ステップS175にて、上記コマンド
選択用情報YをY=2として、上記ステップS163及
びS164にて、奇数バイトデバイスについてのみ消去
処理を再度行う。
【0128】さらに、上記ステップS174での判定の
結果、レジスタSR.5の内容が「1」であれば、上記
エラーが奇数バイトデバイス及び偶数バイトデバイスの
両方で発生したものであるため、ステップS176に
て、上記コマンド選択用情報YをY=0として、続く上
記ステップS163及びS164にて、奇数バイトデバ
イス及び偶数バイトデバイスの両方について消去処理を
再度行う。
結果、レジスタSR.5の内容が「1」であれば、上記
エラーが奇数バイトデバイス及び偶数バイトデバイスの
両方で発生したものであるため、ステップS176に
て、上記コマンド選択用情報YをY=0として、続く上
記ステップS163及びS164にて、奇数バイトデバ
イス及び偶数バイトデバイスの両方について消去処理を
再度行う。
【0129】上記ステップS169での判定の結果、レ
ジスタSR.5及びSR.13の内容が共に「0」であ
る場合には、消去処理が成功しており、続くステップS
170にて、消去処理がなされたブロックが最終のもの
であるか否かの判定を行う。最終のブロックでなけれ
ば、ステップS162に戻り、上記ステップS162〜
S170の処理を繰り返す。
ジスタSR.5及びSR.13の内容が共に「0」であ
る場合には、消去処理が成功しており、続くステップS
170にて、消去処理がなされたブロックが最終のもの
であるか否かの判定を行う。最終のブロックでなけれ
ば、ステップS162に戻り、上記ステップS162〜
S170の処理を繰り返す。
【0130】また最終ブロックであれば、リードコマン
ドの実行により各フラッシュメモリ40a〜40dをリ
ード状態とし(ステップS171)、さらに書き込みあ
るいは消去用の高圧電源Vpp1,Vpp2をリード状
態の電圧VppL(0〜6.5V)にする(ステップS
172)。
ドの実行により各フラッシュメモリ40a〜40dをリ
ード状態とし(ステップS171)、さらに書き込みあ
るいは消去用の高圧電源Vpp1,Vpp2をリード状
態の電圧VppL(0〜6.5V)にする(ステップS
172)。
【0131】このように本実施例では、書き込みテスト
及び消去テストをワードアクセス方式により行うので、
上記第1の実施例に比べて、各テストにおける書き込み
及び消去チェックの処理に要する時間を短縮することが
できるという効果がある。
及び消去テストをワードアクセス方式により行うので、
上記第1の実施例に比べて、各テストにおける書き込み
及び消去チェックの処理に要する時間を短縮することが
できるという効果がある。
【0132】(実施例3)図12及び図13は本発明の
第3の実施例によるICカード、及び該ICカードに搭
載されているフラッシュメモリの並列処理方法を説明す
るための図であり、図12は該ICカードの構造を示す
平面図である。
第3の実施例によるICカード、及び該ICカードに搭
載されているフラッシュメモリの並列処理方法を説明す
るための図であり、図12は該ICカードの構造を示す
平面図である。
【0133】図において、200は本実施例のICカー
ドで、これは上記第1の実施例のICカードと同様、J
EIDA規格及びPCMCIA規格とに準拠したPCカ
ードであり、図1及び図2と同一符号は第1実施例のP
Cカード100と同一のものを示している。
ドで、これは上記第1の実施例のICカードと同様、J
EIDA規格及びPCMCIA規格とに準拠したPCカ
ードであり、図1及び図2と同一符号は第1実施例のP
Cカード100と同一のものを示している。
【0134】このICカード(以下、PCカードともい
う。)200では、そのカード基板30上には、信号処
理装置として、複数の入力信号及び出力信号を処理する
カードインターフェイス250が、また記憶装置とし
て、4つのフラッシュメモリ40a〜40dが実装され
ている。該各フラッシュメモリ40a〜40dには、該
メモリの動作状態に応じて、ビット0〜ビット15の各
ビットに対応するレジスタの値が変化するステータスレ
ジスタ41が搭載されており、各レジスタの配列及び各
レジスタの値が持つ意味は、それぞれ上記表1及び表2
に示すとおりである。
う。)200では、そのカード基板30上には、信号処
理装置として、複数の入力信号及び出力信号を処理する
カードインターフェイス250が、また記憶装置とし
て、4つのフラッシュメモリ40a〜40dが実装され
ている。該各フラッシュメモリ40a〜40dには、該
メモリの動作状態に応じて、ビット0〜ビット15の各
ビットに対応するレジスタの値が変化するステータスレ
ジスタ41が搭載されており、各レジスタの配列及び各
レジスタの値が持つ意味は、それぞれ上記表1及び表2
に示すとおりである。
【0135】そして、本実施例のPCカード100のカ
ード基板30上には、上記カードインターフェイス25
0に近接する位置に、書き込みテストあるいは消去テス
トの際所定の信号を上記カードインターフェイス250
に入力するための信号入力パッド201が設けられ、さ
らに、この信号入力パッド近傍には、上記テストの際フ
ラッシュメモリ40a〜40dに制御信号を入力するた
めの制御信号入力パッド211〜214が設けられてい
る。なお、このPCカード200におけるその他の構成
は、図1に示す第1の実施例のPCカード100と同一
である。
ード基板30上には、上記カードインターフェイス25
0に近接する位置に、書き込みテストあるいは消去テス
トの際所定の信号を上記カードインターフェイス250
に入力するための信号入力パッド201が設けられ、さ
らに、この信号入力パッド近傍には、上記テストの際フ
ラッシュメモリ40a〜40dに制御信号を入力するた
めの制御信号入力パッド211〜214が設けられてい
る。なお、このPCカード200におけるその他の構成
は、図1に示す第1の実施例のPCカード100と同一
である。
【0136】図13は該ICカードをパッケージング前
の状態で、書き込みあるいは消去テストする装置を概念
的に示す図である。図において、162bは上記PCカ
ード200の信号入力パッド201及び制御信号入力パ
ッド211〜214に信号を印加するためのプローバで
あり、該プローバ162bは上記テスト用カードコネク
タ62と同様テスト装置本体60aに接続されている。
その他の構成は図2に示す第1実施例のものと同一であ
る。
の状態で、書き込みあるいは消去テストする装置を概念
的に示す図である。図において、162bは上記PCカ
ード200の信号入力パッド201及び制御信号入力パ
ッド211〜214に信号を印加するためのプローバで
あり、該プローバ162bは上記テスト用カードコネク
タ62と同様テスト装置本体60aに接続されている。
その他の構成は図2に示す第1実施例のものと同一であ
る。
【0137】図14は上記PCカード200に適用する
テスト用カードコネクタ62,該PCカード200にお
けるカードインターフェイス250,及び各フラッシュ
メモリ40a〜40dの相互間での信号の流れを示す
図、図15は該カードインターフェイス250の内部の
構成を示すブロック図である。
テスト用カードコネクタ62,該PCカード200にお
けるカードインターフェイス250,及び各フラッシュ
メモリ40a〜40dの相互間での信号の流れを示す
図、図15は該カードインターフェイス250の内部の
構成を示すブロック図である。
【0138】図において、260は上記カードインター
フェイス250内に設けられたテスト用回路で、ハイア
クティブに設定されたテスト用のTEST端子201a
を有している。そしてこのカードインターフェイス25
0では、コントローラ53からの出力信号のうち、ライ
トイネーブル信号(/WE0),(/WE1)、チップ
セレクト信号(/CS0)〜(/CS7)は、上記テス
ト回路260に入力され、該テスト回路260からはそ
れぞれの入力信号に対応する信号が出力されるようにな
っている。
フェイス250内に設けられたテスト用回路で、ハイア
クティブに設定されたテスト用のTEST端子201a
を有している。そしてこのカードインターフェイス25
0では、コントローラ53からの出力信号のうち、ライ
トイネーブル信号(/WE0),(/WE1)、チップ
セレクト信号(/CS0)〜(/CS7)は、上記テス
ト回路260に入力され、該テスト回路260からはそ
れぞれの入力信号に対応する信号が出力されるようにな
っている。
【0139】ここで上記テスト回路260は、それぞれ
上記コントローラ53からの出力信号(/WE0),
(/WE1)、及び信号(/CS0)〜(/CS7)を
入力とする3ステートバッファ260a1〜260a1
0を有しており、該各バッファの制御入力には上記テス
ト端子201aが接続されている。
上記コントローラ53からの出力信号(/WE0),
(/WE1)、及び信号(/CS0)〜(/CS7)を
入力とする3ステートバッファ260a1〜260a1
0を有しており、該各バッファの制御入力には上記テス
ト端子201aが接続されている。
【0140】つまり、このテスト回路260は、該テス
ト端子201aへのHレベルの信号の印加により、上記
コントローラ53からの各出力信号を遮断して、カード
インターフェイス250をテストモードとし、該テスト
端子201aへのLレベルの信号の印加により、コント
ローラ53からの各出力信号を、カードインターフェイ
ス250から出力するようにし、カードインターフェイ
ス250を通常カード動作モードとするように構成され
ている。
ト端子201aへのHレベルの信号の印加により、上記
コントローラ53からの各出力信号を遮断して、カード
インターフェイス250をテストモードとし、該テスト
端子201aへのLレベルの信号の印加により、コント
ローラ53からの各出力信号を、カードインターフェイ
ス250から出力するようにし、カードインターフェイ
ス250を通常カード動作モードとするように構成され
ている。
【0141】表5は上記信号入力ハッド201に印加さ
れる信号(TEST信号)、コントローラ53からの出
力信号、及びフラッシュメモリの状態をまとめて示して
いる。
れる信号(TEST信号)、コントローラ53からの出
力信号、及びフラッシュメモリの状態をまとめて示して
いる。
【0142】
【表5】
【0143】この表に示すように、上記TEST信号が
Hレベルの時は、カードインターフェイス250の出力
信号(/WE0),(/WE1)、及び信号(/CS
0)〜(/CS7)に対する出力はハイインピーダンス
状態となるので、任意にチップ(フラッシュメモリ)選
んで個別に信号を与えることができる。
Hレベルの時は、カードインターフェイス250の出力
信号(/WE0),(/WE1)、及び信号(/CS
0)〜(/CS7)に対する出力はハイインピーダンス
状態となるので、任意にチップ(フラッシュメモリ)選
んで個別に信号を与えることができる。
【0144】そして、上記出力信号(/WE0),(/
WE1)、及び信号(/CS0),(/CS1)を入力
とする3ステートバッファ260a1〜260a4の出
力は、上記制御信号入力パッド211〜214に接続さ
れている。
WE1)、及び信号(/CS0),(/CS1)を入力
とする3ステートバッファ260a1〜260a4の出
力は、上記制御信号入力パッド211〜214に接続さ
れている。
【0145】なお、上記チップセレクト信号(/CS
2)〜(/CS7)は、PCカード200に搭載するフ
ラッシュメモリの数が増加した場合に、その選択を行う
ために用いるものであり、ここでは使用していない。
2)〜(/CS7)は、PCカード200に搭載するフ
ラッシュメモリの数が増加した場合に、その選択を行う
ために用いるものであり、ここでは使用していない。
【0146】このような構成のPCカード200におい
ても、上記第1の実施例のPCカード100と同様にし
て、全フラッシュメモリ40a〜40dについて並列し
て書き込みテスト及び消去テストを行うことができる。
ても、上記第1の実施例のPCカード100と同様にし
て、全フラッシュメモリ40a〜40dについて並列し
て書き込みテスト及び消去テストを行うことができる。
【0147】つまり、テストを行う際、上記入力信号パ
ッド201にHレベルの信号を印加することにより、カ
ードインタフェース250の/CS0、/CS1、/W
E0、/WE1出力端子は、ハイインピーダンス状態に
なり、各フラッシュメモリから切り離される。従って、
テスト用カードコネクタ62からの/CE1、/CE
2、/WE1、/WE2入力信号は無効となる。
ッド201にHレベルの信号を印加することにより、カ
ードインタフェース250の/CS0、/CS1、/W
E0、/WE1出力端子は、ハイインピーダンス状態に
なり、各フラッシュメモリから切り離される。従って、
テスト用カードコネクタ62からの/CE1、/CE
2、/WE1、/WE2入力信号は無効となる。
【0148】この状態でテスト用パッド211〜214
からLレベルまたはHレベルの信号を入力することによ
り、所定のフラッシュメモリの各/CE、/WE端子に
対して、Lレベルが供給されて、所定のフラッシュメモ
リがアクセス可能となり、ライト動作またはイレーズ動
作が並列に行える。
からLレベルまたはHレベルの信号を入力することによ
り、所定のフラッシュメモリの各/CE、/WE端子に
対して、Lレベルが供給されて、所定のフラッシュメモ
リがアクセス可能となり、ライト動作またはイレーズ動
作が並列に行える。
【0149】従って、上記制御信号入力パッド211〜
214にLレベルの信号を印加することにより、カード
基板30上のフラッシュメモリ40a〜40dはすべて
アクセス可能な状態となる。この状態で所要のテストプ
ログラム、例えば、図7に示すバイトアクセスによる書
き込みテスト、あるいは図9に示すバイトアクセスによ
る消去テストのプログラムを実行することにより、第1
実施例と同様にして、全フラッシュメモリ40a〜40
dについてバイトアクセスによる書き込みテスト及び消
去テストを並列して行うことができる。
214にLレベルの信号を印加することにより、カード
基板30上のフラッシュメモリ40a〜40dはすべて
アクセス可能な状態となる。この状態で所要のテストプ
ログラム、例えば、図7に示すバイトアクセスによる書
き込みテスト、あるいは図9に示すバイトアクセスによ
る消去テストのプログラムを実行することにより、第1
実施例と同様にして、全フラッシュメモリ40a〜40
dについてバイトアクセスによる書き込みテスト及び消
去テストを並列して行うことができる。
【0150】また、上記のようにカード基板30上のフ
ラッシュメモリ40a〜40dをすべてアクセス可能な
状態とし、この状態で、図10に示すワードアクセスに
よる書き込みテスト、図11に示すワードアクセスによ
る消去テストのプログラムを実行することにより、上記
第2の実施例と同様にして、ワードアクセスによる書き
込みテスト及び消去テストを、全フラッシュメモリ40
a〜40dについて並列して行うことができる。
ラッシュメモリ40a〜40dをすべてアクセス可能な
状態とし、この状態で、図10に示すワードアクセスに
よる書き込みテスト、図11に示すワードアクセスによ
る消去テストのプログラムを実行することにより、上記
第2の実施例と同様にして、ワードアクセスによる書き
込みテスト及び消去テストを、全フラッシュメモリ40
a〜40dについて並列して行うことができる。
【0151】さらに、本実施例では、上記信号入力パッ
ド201にHレベルの信号を印加して、カードインター
フェイス250をテストモードとした状態で、上記各制
御信号入力パッド211〜214には、独立して制御信
号を印加できるため、基板上のフラッシュメモリ40a
〜40dのうち所要のものを選択して、所定の個数づつ
上記書き込みテスト及び消去テストを行うことができ、
各テストにおいてフラッシュメモリを並列処理する上で
の自由度が大きなものとなっている。
ド201にHレベルの信号を印加して、カードインター
フェイス250をテストモードとした状態で、上記各制
御信号入力パッド211〜214には、独立して制御信
号を印加できるため、基板上のフラッシュメモリ40a
〜40dのうち所要のものを選択して、所定の個数づつ
上記書き込みテスト及び消去テストを行うことができ、
各テストにおいてフラッシュメモリを並列処理する上で
の自由度が大きなものとなっている。
【0152】以下、フラッシュメモリ40c,40dを
選択して、書き込みテストあるいは消去テストを行う場
合の処理について簡単に説明する。図16はカードイン
ターフェイス250,上記信号入力パッド201,及び
制御信号入力パッド211〜214と、フラッシュメモ
リ40a〜40dとの間でのアクセスされる信号の波形
を示している。
選択して、書き込みテストあるいは消去テストを行う場
合の処理について簡単に説明する。図16はカードイン
ターフェイス250,上記信号入力パッド201,及び
制御信号入力パッド211〜214と、フラッシュメモ
リ40a〜40dとの間でのアクセスされる信号の波形
を示している。
【0153】この図16に示すように、信号入力パッド
201にHレベルの信号を印加して、テスト回路260
のTEST端子をHレベルとする。これによりカードイ
ンターフェイス250からフラッシュメモリ40a〜4
0dへの出力信号が無効とされる。この状態で、上記制
御信号入力パッド211〜213にはLレベルの信号を
印加し、制御信号入力パッド214にはHレベルの信号
を印加する。すると、ライトイネーブル信号(/WE
0),(/WE1)、及びチップセレクト信号(CS
0)はLレベル、チップセレクト信号(CS1)はHレ
ベルとなるため、フラッシュメモリ40c,40dがア
クセス可能な状態となる。
201にHレベルの信号を印加して、テスト回路260
のTEST端子をHレベルとする。これによりカードイ
ンターフェイス250からフラッシュメモリ40a〜4
0dへの出力信号が無効とされる。この状態で、上記制
御信号入力パッド211〜213にはLレベルの信号を
印加し、制御信号入力パッド214にはHレベルの信号
を印加する。すると、ライトイネーブル信号(/WE
0),(/WE1)、及びチップセレクト信号(CS
0)はLレベル、チップセレクト信号(CS1)はHレ
ベルとなるため、フラッシュメモリ40c,40dがア
クセス可能な状態となる。
【0154】その後は、上記第1の実施例で説明したよ
うに、書き込みテストあるいは消去テスト用のプログラ
ムを実行することにより、図7あるいは図9に示す処理
が行われることとなり、書き込みテスト及び消去テスト
において上記フラッシュメモリ40c及び40dの並列
ライトあるいは並列イレーズ処理が行われることとな
る。
うに、書き込みテストあるいは消去テスト用のプログラ
ムを実行することにより、図7あるいは図9に示す処理
が行われることとなり、書き込みテスト及び消去テスト
において上記フラッシュメモリ40c及び40dの並列
ライトあるいは並列イレーズ処理が行われることとな
る。
【0155】そして上記フラッシュメモリ40c及び4
0dに対するテストが終了した後、さらに上記チップセ
レクト信号(CS0)をHレベル、チップセレクト信号
(CS1)をLレベルに設定して、フラッシュメモリ4
0a,40bをアクセス可能な状態とし、同様のテスト
を行うことにより、基板上に搭載されたすべてのフラッ
シュメモリ40a〜40dについて書き込みあるいは消
去テストを行うことができる。
0dに対するテストが終了した後、さらに上記チップセ
レクト信号(CS0)をHレベル、チップセレクト信号
(CS1)をLレベルに設定して、フラッシュメモリ4
0a,40bをアクセス可能な状態とし、同様のテスト
を行うことにより、基板上に搭載されたすべてのフラッ
シュメモリ40a〜40dについて書き込みあるいは消
去テストを行うことができる。
【0156】このように本実施例では、PCカード20
0における、外部との信号のアクセスを制御するカード
インタフェース250を、各フラッシュメモリ40a〜
40dをライトイネーブル状態とするための複数の制御
信号の出力端子を、アクティブ信号により、ハイインピ
ーダンス状態とするテスト用回路260を有する構成と
し、該PCカード200には、該アクティブ信号を該テ
スト用回路260に入力するための信号入力パッド20
1、及び制御信号の出力端子に接続された制御信号入力
パッド211〜214を設けたので、外部から上記信号
入力パッド201にアクティブ信号を印加することによ
り、上記制御信号の出力端子がハイインピーダンス状態
となり、各フラッシュメモリをライトイネーブルとする
機能がカードインターフェイス250から分離されるこ
ととなる。
0における、外部との信号のアクセスを制御するカード
インタフェース250を、各フラッシュメモリ40a〜
40dをライトイネーブル状態とするための複数の制御
信号の出力端子を、アクティブ信号により、ハイインピ
ーダンス状態とするテスト用回路260を有する構成と
し、該PCカード200には、該アクティブ信号を該テ
スト用回路260に入力するための信号入力パッド20
1、及び制御信号の出力端子に接続された制御信号入力
パッド211〜214を設けたので、外部から上記信号
入力パッド201にアクティブ信号を印加することによ
り、上記制御信号の出力端子がハイインピーダンス状態
となり、各フラッシュメモリをライトイネーブルとする
機能がカードインターフェイス250から分離されるこ
ととなる。
【0157】このため、この状態で上記制御信号入力パ
ッド211〜214に所要に信号を印加することによ
り、多数のフラッシュメモリを、カードコネクタからの
信号に関係なく、適宜ライトイネーブル状態とすること
ができる。従って、さらにこの状態で、ライトコマンド
もしくはイレーズコマンドを1回実行することにより、
上記ライトイネーブル状態となっているフラッシュメモ
リに対して並列してライトもしくはイレーズ処理するこ
とができる。
ッド211〜214に所要に信号を印加することによ
り、多数のフラッシュメモリを、カードコネクタからの
信号に関係なく、適宜ライトイネーブル状態とすること
ができる。従って、さらにこの状態で、ライトコマンド
もしくはイレーズコマンドを1回実行することにより、
上記ライトイネーブル状態となっているフラッシュメモ
リに対して並列してライトもしくはイレーズ処理するこ
とができる。
【0158】これにより、ICカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。
【0159】また、上記信号入力パッド201にHレベ
ルの信号を印加して、カードインターフェイス250を
テストモードとした状態で、上記各制御信号入力パッド
211〜214には、独立して制御信号を印加できるた
め、基板上のフラッシュメモリ40a〜40dのうち所
要のものを選択して、所定の個数づつ上記書き込みテス
ト及び消去テストを行うことができ、各テストにおいて
フラッシュメモリを並列処理する上での自由度が大きな
ものとなっている。
ルの信号を印加して、カードインターフェイス250を
テストモードとした状態で、上記各制御信号入力パッド
211〜214には、独立して制御信号を印加できるた
め、基板上のフラッシュメモリ40a〜40dのうち所
要のものを選択して、所定の個数づつ上記書き込みテス
ト及び消去テストを行うことができ、各テストにおいて
フラッシュメモリを並列処理する上での自由度が大きな
ものとなっている。
【0160】
【発明の効果】以上のようにこの発明によれば、ICカ
ードにおける、外部との信号のアクセスを制御するカー
ドインタフェースを、各フラッシュメモリをライトイネ
ーブル状態とするための複数の制御信号の出力端子に、
アクティブ信号により、該各フラッシュメモリがライト
イネーブル状態となる信号電位を印加するテスト用回路
を有する構成とし、該ICカードには、該アクティブ信
号を該テスト用回路に入力するための信号入力パッドを
設けたので、外部から上記信号入力パッドにアクティブ
信号を印加することにより、各フラッシュメモリがライ
トイネーブル状態となる。従って、この状態でライトコ
マンドもしくはイレーズコマンドを1回実行することに
より、上記ライトイネーブル状態となっている全フラッ
シュメモリに対して並列してライトもしくはイレーズ処
理することができる。
ードにおける、外部との信号のアクセスを制御するカー
ドインタフェースを、各フラッシュメモリをライトイネ
ーブル状態とするための複数の制御信号の出力端子に、
アクティブ信号により、該各フラッシュメモリがライト
イネーブル状態となる信号電位を印加するテスト用回路
を有する構成とし、該ICカードには、該アクティブ信
号を該テスト用回路に入力するための信号入力パッドを
設けたので、外部から上記信号入力パッドにアクティブ
信号を印加することにより、各フラッシュメモリがライ
トイネーブル状態となる。従って、この状態でライトコ
マンドもしくはイレーズコマンドを1回実行することに
より、上記ライトイネーブル状態となっている全フラッ
シュメモリに対して並列してライトもしくはイレーズ処
理することができる。
【0161】これにより、ICカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる効果が
ある。
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる効果が
ある。
【0162】また、上記ICカードのカード基板には、
信号入力パッドを1つ設けるだけでよく、上記並列処理
を行うための構成によって、カード基板上での各素子の
配置が制約を受けることもないという効果がある。
信号入力パッドを1つ設けるだけでよく、上記並列処理
を行うための構成によって、カード基板上での各素子の
配置が制約を受けることもないという効果がある。
【0163】この発明によれば、ICカードにおける外
部との信号のアクセスを制御するカードインタフェース
を、各フラッシュメモリをライトイネーブル状態とする
ための複数の制御信号の出力端子を、アクティブ信号に
よりハイインピーダンス状態とするテスト用回路を有す
る構成とし、ICカードには、該アクティブ信号を該テ
スト用回路に入力するための信号入力パッド、及び該制
御信号の出力端子に接続された制御信号入力パッドを設
けたので、外部から上記信号入力パッドにアクティブ信
号を印加することにより、上記制御信号の出力端子がハ
イインピーダンス状態となり、各フラッシュメモリをラ
イトイネーブル状態とする機能がカードインターフェイ
スから分離されることとなる。
部との信号のアクセスを制御するカードインタフェース
を、各フラッシュメモリをライトイネーブル状態とする
ための複数の制御信号の出力端子を、アクティブ信号に
よりハイインピーダンス状態とするテスト用回路を有す
る構成とし、ICカードには、該アクティブ信号を該テ
スト用回路に入力するための信号入力パッド、及び該制
御信号の出力端子に接続された制御信号入力パッドを設
けたので、外部から上記信号入力パッドにアクティブ信
号を印加することにより、上記制御信号の出力端子がハ
イインピーダンス状態となり、各フラッシュメモリをラ
イトイネーブル状態とする機能がカードインターフェイ
スから分離されることとなる。
【0164】このため、上記信号入力パッドにアクティ
ブ信号を印加している状態で、制御信号入力パッドに外
部から所要の信号を印加することにより、多数のフラッ
シュメモリを、カードコネクタからの信号に関係なく適
宜ライトイネーブル状態とすることができる。従って、
ライトコマンドもしくはイレーズコマンドの1回の実行
により、上記ライトイネーブル状態となっている多数の
フラッシュメモリに対して並列してライトもしくはイレ
ーズ処理することができる。
ブ信号を印加している状態で、制御信号入力パッドに外
部から所要の信号を印加することにより、多数のフラッ
シュメモリを、カードコネクタからの信号に関係なく適
宜ライトイネーブル状態とすることができる。従って、
ライトコマンドもしくはイレーズコマンドの1回の実行
により、上記ライトイネーブル状態となっている多数の
フラッシュメモリに対して並列してライトもしくはイレ
ーズ処理することができる。
【0165】これにより、ICカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ICカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。
【0166】また、上記制御信号入力パッドに印加する
制御信号により、並列処理するフラッシュメモリの個数
を適宜設定することができるため、並列ライト及び並列
消去を行う上での処理の自由度を大きなものとできる効
果がある。
制御信号により、並列処理するフラッシュメモリの個数
を適宜設定することができるため、並列ライト及び並列
消去を行う上での処理の自由度を大きなものとできる効
果がある。
【0167】結局、本発明は、複数または全部のフラッ
シュデバイスに対して並列ライト動作または並列イレー
ズ動作ができ、フラッシュメモリ1個のライト時間また
はイレーズ時間で複数または全部のフラッシュメモリの
ライトまたはイレーズが可能であり、ひいては、今後の
高密度実装化の伴って搭載デバイスが増えれば増えるほ
どテスト時間の短縮に有効なものとなり、フラッシュデ
バイスのテストによるコストアップを避けることができ
るという効果を有するものである。
シュデバイスに対して並列ライト動作または並列イレー
ズ動作ができ、フラッシュメモリ1個のライト時間また
はイレーズ時間で複数または全部のフラッシュメモリの
ライトまたはイレーズが可能であり、ひいては、今後の
高密度実装化の伴って搭載デバイスが増えれば増えるほ
どテスト時間の短縮に有効なものとなり、フラッシュデ
バイスのテストによるコストアップを避けることができ
るという効果を有するものである。
【図1】本発明の第1の実施例によるICカードとして
PCフラッシュカードの構成を示す平面図である。
PCフラッシュカードの構成を示す平面図である。
【図2】上記第1の実施例によるPCカードに搭載され
たフラッシュメモリを、PCカードのパッケージング前
に書き込み及び消去テストするための装置の構成を概念
的に示す図である。
たフラッシュメモリを、PCカードのパッケージング前
に書き込み及び消去テストするための装置の構成を概念
的に示す図である。
【図3】上記第1の実施例のPCカードに適用するテス
ト用カードコネクタ,該PCカードのカードインターフ
ェイス,及び該PCカードに搭載したフラッシュメモリ
との間での信号の流れを示す図である。
ト用カードコネクタ,該PCカードのカードインターフ
ェイス,及び該PCカードに搭載したフラッシュメモリ
との間での信号の流れを示す図である。
【図4】上記第1の実施例のPCカードを構成するカー
ドインタフェースの構成を示すブロック図である。
ドインタフェースの構成を示すブロック図である。
【図5】上記第1の実施例のPCカードの書き込みテス
トにおける処理のフローの概略を示す図である。
トにおける処理のフローの概略を示す図である。
【図6】上記第1の実施例のPCカードの書き込みテス
ト、及び消去テストにおける、各データ信号,アドレス
信号及び制御信号等の変化をタイミングチャートにより
示す図である。
ト、及び消去テストにおける、各データ信号,アドレス
信号及び制御信号等の変化をタイミングチャートにより
示す図である。
【図7】上記第1の実施例のPCカードの書き込みテス
トにおける処理の詳細なフローを示す図である。
トにおける処理の詳細なフローを示す図である。
【図8】上記第1の実施例のPCカードの消去テストに
おける処理のフローの概略を示す図である。
おける処理のフローの概略を示す図である。
【図9】上記第1の実施例のPCカードの消去テストに
おける処理の詳細なフローを示す図である。
おける処理の詳細なフローを示す図である。
【図10】本発明の第2の実施例によるフラッシュメモ
リの並列処理方法として、PCカードの書き込みテスト
における処理の詳細なフローを示す図である。
リの並列処理方法として、PCカードの書き込みテスト
における処理の詳細なフローを示す図である。
【図11】上記第2の実施例によるフラッシュメモリの
並列処理方法として、PCカードの消去テストにおける
処理の詳細なフローを示す図である。
並列処理方法として、PCカードの消去テストにおける
処理の詳細なフローを示す図である。
【図12】本発明の第3の実施例によるICカードとし
てPCフラッシュカードの構成を示す平面図である。
てPCフラッシュカードの構成を示す平面図である。
【図13】上記第3の実施例によるPCカードに搭載さ
れたフラッシュメモリを、PCカードのパッケージング
前に書き込み及び消去テストするための装置の構成を概
念的に示す図である。
れたフラッシュメモリを、PCカードのパッケージング
前に書き込み及び消去テストするための装置の構成を概
念的に示す図である。
【図14】上記第3の実施例のPCカードに適用するテ
スト用カードコネクタ,該PCカードのカードインター
フェイス,及び該PCカードに搭載したフラッシュメモ
リとの間での信号の流れを示す図である。
スト用カードコネクタ,該PCカードのカードインター
フェイス,及び該PCカードに搭載したフラッシュメモ
リとの間での信号の流れを示す図である。
【図15】上記第3の実施例のPCカードを構成するカ
ードインタフェースの構成を示すブロック図である。
ードインタフェースの構成を示すブロック図である。
【図16】上記第3の実施例のPCカードの書き込みテ
スト、及び消去テストにおける、各データ信号,アドレ
ス信号及び制御信号等の変化をタイミングチャートによ
り示す図である。
スト、及び消去テストにおける、各データ信号,アドレ
ス信号及び制御信号等の変化をタイミングチャートによ
り示す図である。
【図17】従来のICカードを用いて、コンピュータと
の間で情報のアクセスを行う方法を説明するための図で
ある。
の間で情報のアクセスを行う方法を説明するための図で
ある。
【図18】上記コンピュータのICカードとの接続部分
の構造、及びICカードの内部構造を示す図であり、図
18(a)はコンピュータに内蔵のカードソケットの構
造を示し、図18(b)はICカードのコネクタ部及び
そのカード基板上での素子の配置を示している。
の構造、及びICカードの内部構造を示す図であり、図
18(a)はコンピュータに内蔵のカードソケットの構
造を示し、図18(b)はICカードのコネクタ部及び
そのカード基板上での素子の配置を示している。
【図19】従来のICカードにおける、カードコネクタ
20と、ICカードに搭載されたカードインターフェイ
ス及びフラッシュメモリとの間での信号の流れを示す図
である。
20と、ICカードに搭載されたカードインターフェイ
ス及びフラッシュメモリとの間での信号の流れを示す図
である。
【図20】従来のICカードを構成するカードインター
フェイスの構成を示すブロック図である。
フェイスの構成を示すブロック図である。
【図21】従来のICカードに搭載されたフラッシュメ
モリを、該ICカードのパッケージング前に書き込み及
び消去テストするための装置の構成を概念的に示す図で
ある。
モリを、該ICカードのパッケージング前に書き込み及
び消去テストするための装置の構成を概念的に示す図で
ある。
【図22】従来のICカードにおける、テスト装置のカ
ードコネクタと、ICカードのカードインターフェイス
及びフラッシュメモリとの間での信号の流れを示す図で
ある。
ードコネクタと、ICカードのカードインターフェイス
及びフラッシュメモリとの間での信号の流れを示す図で
ある。
【図23】従来のICカードの書き込みテストにおける
処理のフローの概略を示す図である。
処理のフローの概略を示す図である。
【図24】従来のICカードの消去テストにおける処理
のフローの概略を示す図である。
のフローの概略を示す図である。
10a パッケージング用部材 20 カードコネクタ部 30 カード基板 31 基板側接続端子 40a〜40d フラッシュメモリ(デバイス) 41 ステータスレジスタ 53 コントローラ 60 テスト装置 60a テスト装置本体 60b カード基板の保持具 61 カード基板載置台 62 テスト用カードコネクタ 100,200 PCカード(ICカード) 101,201 信号入力パッド 101a,201a テスト信号用端子 150,250 カードインターフェイス 160,260 テスト用回路 160a1〜160a10 アンドゲート 160b インバータ 162a,162b プローバ 211〜214 制御信号入力パッド 260a1〜260a10 3ステートバッファ A0〜A21 アドレス信号 /CE1,/CE2 チップイネーブル信号 /CS0〜/CS7 チップセレクト信号 D0〜D15 データ信号 /OE アウトプットイネーブル信号 RDY/(/BSY),R/B0〜R/B3 レディビ
ジー信号 Vcc 通常動作電源 Vpp1 偶数バイト用高圧電源 Vpp2 奇数バイト用高圧電源 /WE,/WE0,/WE1 ライトイネーブル信号
ジー信号 Vcc 通常動作電源 Vpp1 偶数バイト用高圧電源 Vpp2 奇数バイト用高圧電源 /WE,/WE0,/WE1 ライトイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−89657(JP,A) 特開 平3−232033(JP,A) 特開 平2−210558(JP,A) 特開 平4−47429(JP,A) 特開 平4−76643(JP,A) 特開 平4−97455(JP,A) 特開 平4−333940(JP,A) 特開 平6−52375(JP,A) 特開 平1−290093(JP,A) 特開 昭63−83845(JP,A) 実開 昭60−173199(JP,U) (58)調査した分野(Int.Cl.7,DB名) G06K 19/07 G06F 12/06 G06F 12/16 G06K 17/00 G11C 16/02
Claims (2)
- 【請求項1】 データバスとデコード用アドレスを除く
アドレスバスとを共有する複数のフラッシュメモリと、
外部からのアドレス信号、データ信号、及び制御信号を
受け、外部との信号のアクセスを制御するカードインタ
フェースとを備えたICカードであって、 該カードインタフェースが、 該各フラッシュメモリをライトイネーブル状態とするた
めの複数の制御信号の出力端子とチップセレクト信号の
出力端子とを、アクティブ信号によりハイインピーダン
ス状態とするテスト用回路を有し、 該アクティブ信号を該テスト用回路に入力するための信
号入力パッド、及び該制御信号と該チップセレクト信号
との出力端子に接続された制御信号入力パッドを設けた
ICカード。 - 【請求項2】 請求項1記載のICカードに搭載された
複数のフラッシュメモリを並列処理する方法であって、 該ICカードをカードコネクタに装着し、 前記信号入力パッドに前記アクティブ信号を印加した状
態で、該ICカード外部から前記制御信号入力パッドの
所要のものに制御信号を印加して、対応するフラッシュ
メモリをライトイネーブル状態にし、 その後、ライトコマンドもしくはイレーズコマンドの実
行により、アクティブ信号を前記カードインターフェイ
スを介して該フラッシュメモリに供給して、所要の複数
のフラッシュメモリの並列ライトあるいは並列イレーズ
処理を行うフラッシュメモリの並列処理方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31535094A JP3059349B2 (ja) | 1994-12-19 | 1994-12-19 | Icカード、及びフラッシュメモリの並列処理方法 |
US08/471,208 US5561628A (en) | 1994-12-19 | 1995-06-06 | IC card and a method for parallel processing flash memories |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31535094A JP3059349B2 (ja) | 1994-12-19 | 1994-12-19 | Icカード、及びフラッシュメモリの並列処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08171623A JPH08171623A (ja) | 1996-07-02 |
JP3059349B2 true JP3059349B2 (ja) | 2000-07-04 |
Family
ID=18064361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31535094A Expired - Fee Related JP3059349B2 (ja) | 1994-12-19 | 1994-12-19 | Icカード、及びフラッシュメモリの並列処理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5561628A (ja) |
JP (1) | JP3059349B2 (ja) |
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KR100251636B1 (ko) * | 1997-04-10 | 2000-05-01 | 윤종용 | 소형컴퓨터시스템인터페이스방식접속을위한메모리장치 |
KR100296327B1 (ko) * | 1998-12-23 | 2001-08-07 | 박종섭 | 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법 |
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JP3815936B2 (ja) | 2000-01-25 | 2006-08-30 | 株式会社ルネサステクノロジ | Icカード |
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-
1994
- 1994-12-19 JP JP31535094A patent/JP3059349B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-06 US US08/471,208 patent/US5561628A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5561628A (en) | 1996-10-01 |
JPH08171623A (ja) | 1996-07-02 |
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US20090125784A1 (en) | Memory system |
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