JP3059349B2 - Ｉｃカード、及びフラッシュメモリの並列処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣカード、及びフ
ラッシュメモリの並列処理方法に関し、特にＩＣカード
に搭載した複数のフラッシュメモリを並列ライト及び並
列イレーズするためのＩＣカードの構成、並びに該並列
ライト及び並列イレーズを行う方法に関するものであ
る。

【０００２】

【従来の技術】近年、ＩＣカードを用いた情報のアクセ
スが行われるようになってきている。例えば、このＩＣ
カードとパーソナルコンピュータとの間で情報のアクセ
スは、図１７に示すように、パーソナルコンピュータ１
の本体２に該ＩＣカード１０を装着し、該本体２とケー
ブル４を介して接続されたキーボード３を操作すること
により行われる。つまり、ＩＣカード１０に保持されて
いる情報をコンピュータ１側に取り込んだり、該コンピ
ュータ１での処理結果をＩＣカード１０に保存したりす
ることができる。

【０００３】図１８（ａ）は上記コンピュータ本体のＩ
Ｃカードとの接続部分の構造を、また図１８（ｂ）は該
ＩＣカードの内部の構造を示しており、図において、５
は上記コンピュータ１の演算装置（図示せず）とＩＣカ
ード１０とを接続するためのカードソケットで、該コン
ピュータ本体２内に取付られている。このカードソケッ
ト５は、該ＩＣカード１０を保持可能な構造となってお
り、該カードソケット５の一部には、配線５ｂにより演
算装置と接続された接続ピン５ａが設けられている。ま
た、上記カードソケット５は、該ＩＣカード１０をこの
ソケット５に装着したとき、該接続ピン５ａがＩＣカー
ド１０のコネクタ部２０の接続端子２１と電気的に接続
されるようになっている。

【０００４】上記ＩＣカード１０は、例えばプリント基
板等のカード基板３０上に信号処理装置や記憶装置を搭
載するとともに、該カード基板３０の一端に上記コネク
タ部２０を取付け、全体を樹脂フィルム等からなるパッ
ケージング部材１０ａにより封止してなるものである。
ここでは、上記カード基板３０上には、信号処理装置と
して、複数の入力信号あるいは出力信号を処理するカー
ドインターフェイス５０が、また記憶装置として、複数
のフラッシュメモリ４０ａ〜４０ｄが実装されている。
また上記カード基板３０の一側端部には、上記コネクタ
２０の接続端子２１と接続される基板側の接続端子３１
が基板側端に沿って複数形成されている。

【０００５】図１９は、上記カードコネクタ２０，カー
ドインターフェイス５０，及び各フラッシュメモリ４０
ａ〜４０ｄの相互間での信号の流れを示す図、図２０は
該カードインターフェイス５０の内部の構成を示す図で
ある。

【０００６】図において、５０は上述したカードインタ
ーフェイスで、カードコネクタ２０側とフラッシュメモ
リ４０ａ〜４０ｄ側にそれぞれ入出力バッファ５１，５
５を有しており、カードコネクタ２０との間でのデータ
信号Ｄ０〜Ｄ１５のアクセスは入出力バッファ５１を介
して行われ、フラッシュメモリ４０ａ，４０ｃとの間で
のデータ信号Ｄ０〜Ｄ７のアクセス、及びフラッシュメ
モリ４０ｂ，４０ｄとの間でのデータ信号Ｄ８〜Ｄ１５
のアクセスは上記入出力バッファ５５を介して行われる
ようになっている。また、該両入出力バッファ５１及び
５５間には、データ信号を、これがカードコネクタ２０
側では１６ビットのデータバスに対応し、メモリ側では
８ビットのデータバスに対応するよう処理するデータバ
スコントロール５４が設けられている。ここで、上記デ
ータ信号Ｄ０〜Ｄ７のデータバスはフラッシュメモリ４
０ａ，４０ｃにより共有され、上記データ信号Ｄ８〜Ｄ
１５のデータバスはフラッシュメモリ４０ｂ，４０ｄに
より共有されている。

【０００７】また、上記カードインターフェイス５０
は、カードコネクタ２０側からのアドレス信号Ａ０〜Ａ
２１、チップイネーブル信号（／ＣＥ１），（／ＣＥ
２）、ライトイネーブル信号（／ＷＥ）、アウトプット
イネーブル信号（／ＯＥ）を受ける入力バッファ５２を
有しており、該アドレス信号Ａ０〜Ａ２１のうち上位デ
コードアドレス信号Ａ２０，Ａ２１を除く信号Ａ０〜Ａ
１９が、出力バッファ５６を介して共通のアドレスバス
により各フラッシュメモリ４０ａ〜４０ｄに供給される
ようになっている。

【０００８】さらに、上記カードインターフェイス５０
は、上記入力バッファ５２から出力される各信号（／Ｃ
Ｅ１），（／ＣＥ２）、信号（／ＷＥ）、信号（／Ｏ
Ｅ）、並びに上位デコードアドレス信号Ａ２０，Ａ２１
に基づいて、各フラッシュメモリ４０ａ〜４０ｄ及びデ
ータバスコントロール５４を制御するコントローラ５３
を有している。このコントローラ５３は、該上位デコー
ドアドレス信号Ａ２０，Ａ２１に基づくチップセレクト
信号（／ＣＳ０），（／ＣＳ１）によりフラッシュメモ
リを選択するとともに、チップイネーブル信号（／ＣＥ
１），（／ＣＥ２）及びライトイネーブル信号（／Ｗ
Ｅ）に基づくライトイネーブル信号（／ＷＥ０），（／
ＷＥ１）により情報を書き込むべきフラッシュメモリを
選択するよう構成されている。また、該コントローラ５
３では、入力バッファ５２からのアウトプットイネーブ
ル信号（／ＯＥ）は、上記出力バッファ５６を介して各
フラッシュメモリ４０ａ〜４０ｄに供給するようになっ
ている。なお、このＩＣカード１０では、搭載されてい
るフラッシュメモリ４０ａ〜４０ｄの数が４つであるた
め、チップセレクト信号（／ＣＳ２）〜（／ＣＳ７）は
使用していない。

【０００９】また、上記カードインターフェイス５０
は、各フラッシュメモリ４０ａ〜４０ｄからのレディー
ビジー信号Ｒ／Ｂ０〜Ｒ／Ｂ３を受ける入力バッファ５
８と、該入力バッファ５８の出力を信号処理して、上記
レディービジー信号Ｒ／Ｂ０〜Ｒ／Ｂ３のいずれかがＬ
レベルである時Ｌレベルとなるレディービジー信号ＲＤ
Ｙ／（／ＢＳＹ）を出力する信号処理回路５９と、該レ
ディービジー信号ＲＤＹ／（／ＢＳＹ）を該カードコネ
クタ２０側へ出力する出力バッファ５７とを有してい
る。

【００１０】さらに、上記カードソケット５は、通常動
作用の電源Ｖｃｃと、書き込み及び消去用の高圧電源Ｖ
ｐｐ１，Ｖｐｐ２とをＩＣカード側に供給するようにな
っており、高圧電源Ｖｐｐ１は偶数バイト用として上記
第１列のフラッシュメモリ４０ａ，４０ｃに接続され、
高圧電源Ｖｐｐ２は奇数バイト用として上記第２列のフ
ラッシュメモリ４０ｂ，４０ｄに接続されている。な
お、上記カードコネクタ２０に接地電位として供給され
る信号（／ＣＤ１），（／ＣＤ２）は、ＩＣカード１０
がカードソケット５と正常に接続されているか否かを判
定するためのものであり、両者の接続状態が不完全であ
る場合には、コンピュータは、ＩＣカード１０に対し、
処理を中止するようになっている。

【００１１】このような構成のＩＣカード１０では、デ
ータバスと、上位デコードアドレスＡ２０，Ａ２１を除
くアドレスバスとは、それぞれ複数のフラッシュメモリ
により共有されているため、上記上位デコードアドレス
を変化して、各フラッシュメモリを選択した後、アクセ
スを行い、リード，ライト，イレーズ動作を行うように
なっている。

【００１２】例えば、フラッシュメモリ４０ｃを選択す
る場合は、まず、上記アドレス信号Ａ２０及びＡ２１
を、チップセレクト信号（／ＣＳ０）がＬレベル、チッ
プセレクト信号（／ＣＳ１）がＨレベルとなるよう変化
させて、図１９中で横方向に並ぶ第１行のフラッシュメ
モリ４０ｃ，４０ｄを選択する。さらに、チップイネー
ブル信号（／ＣＥ１），（／ＣＥ２）及びライトイネー
ブル信号（／ＷＥ）を、ライトイネーブル信号（／ＷＥ
０）がＬレベル、ライトイネーブル信号（／ＷＥ１）が
Ｈレベルとなるように変化させて、図１９中で縦方向に
並ぶ第１列のフラッシュメモリ４０ａ，４０ｃを選択す
る。これにより上記フラッシュメモリ４０ｃを選択する
ことができる。

【００１３】ところで、上記のようにフラッシュメモリ
４０ａ〜４０ｄを搭載したＩＣカード１０では、カード
基板３０上にフラッシュメモリ４０ａ〜４０ｄを実装し
た後に、各メモリについて動作テストをする必要があ
る。もちろん実装前には、ここのフラッシュメモリにつ
いてはチップ毎にデバイステストが行われているが、実
装の際にフラッシュメモリに不良箇所が発生する場合も
あり、その実装後にも動作テストを行う必要がある。

【００１４】このような動作テストを行う方法の１つと
して、特開平２−１４８５００号公報には、ＩＣカード
におけるフラッシュメモリをライトもしくはイレーズす
る方法において、ＩＣカードのコネクタからライトコマ
ンドあるいはイレーズコマンドと、アドレス及びデータ
とを与えて、カードインタフェースを介してフラッシュ
デバイスを選択し、アクセスする方法が開示されてい
る。

【００１５】このようなテスト方法について以下簡単そ
の概略を説明する。

【００１６】図２１はこのようなテストを行うための装
置の構成を概念的に示しており、図２２はこのテスト装
置におけるカードコネクタ（以下、テスト用カードコネ
クタという。）からＩＣカード内部への信号の流れを示
している。

【００１７】図において、６０はＩＣカード１０をその
封止前の状態、つまりカード基板３０上にカードインタ
ーフェイス５０及びフラッシュメモリ４０ａ〜４０ｄ等
の必要な素子を実装した状態でテストする装置で、テス
ト用信号の処理を行うテスト装置本体６０ａと、上記フ
ラッシュメモリ４０ａ〜４０ｄ等を搭載したカード基板
３０を保持するカード基板保持具６０ｂとを有してい
る。該保持具６０ｂはＩＣカード１０のカード基板３０
を載置するカード基板載置台６１と、該カード基板３０
に装着して、その接続端子３１にテスト用信号を印加す
るためのテスト用カードコネクタ６２とを有しており、
該テスト用カードコネクタ６２は、図２２に示すように
上記コンピュータ等のＯＡ機器に内蔵のカードソケット
５と全く同様な信号入出力端子を有する構成となってい
る。

【００１８】また、図２３は書き込みテストのフロー
を、図２４は消去テストのフローを示している。また、
これらのテストの方法には、デバイス（フラッシュメモ
リ）１個ごとシリアルにアクセスしてデバイス数だけ繰
り返し行うバイト（８ビット）アクセス方式と、デバイ
スペア（２個のフラッシュメモリ）ごとにアクセスして
デバイスペア数だけ繰り返し行うワード（１６ビット）
アクセス方式があるが、上記図２３及び図２４では、バ
イトアクセス方式に対応したフローを示している。

【００１９】以下、書き込みテストについて説明する。

【００２０】まず、ステップＳｒ１では、上述したよう
に上位デコードアドレスを変化して、第１番目のテスト
デバイスとして、例えばフラッシュメモリ４０ｃを選択
し、その書き込みテストを行う。

【００２１】すなわち、上記のようにフラッシュメモリ
４０ｃを選択した後、書き込みセットアップコマンドを
上記メモリ４０ｃに供給して、該メモリを書き込み可能
な状態にし（ステップＳ１１）、続いて、書き込みコマ
ンドを供給し（ステップＳ１２）、さらに書き込みアド
レス及びデータをメモリ４０ｃに供給して、所定のアド
レスにテストデータを書き込む（ステップＳ１３）。そ
の後、該アドレスに正しくテストデータが書き込まれて
いるかを判定する（ステップＳ１４）。このとき、書き
込みエラーがあれば、このフラッシュメモリ４０ｃの書
き込みテストを終了する。一方、書き込みエラーがなけ
れば、上記書き込みが行われたアドレスが最終アドレス
が否かをステップＳ１５にて判定し、最終アドレスでな
ければ上記ステップＳ１２に戻る。そして、上記のよう
な個々のアドレスに対する書き込み判定がすべて完了し
たとき、第１番目のフラッシュメモリ４０ｃの書き込み
テストを終了する。

【００２２】その後は、上記カード基板３０に搭載され
ている他のフラッシュメモリ４０ａ，４０ｂ，４０ｄに
ついて上記と同様の書き込み判定処理（ステップＳ１１
〜Ｓ１５）を順次ステップＳｒ２〜Ｓｒ４にて行って、
上記ＩＣカード１０についての書き込みテストを終え
る。なお、ここでは、カード基板３０上に実装されてい
るフラッシュメモリの個数が４つであるため、上記のよ
うな書き込み判定処理は４回であるが、さらに多数（ｎ
個）のフラッシュメモリが上記カード基板３０に搭載さ
れている場合は、書き込み判定処理は、その個数分のス
テップＳｒｎにわたって行われる。

【００２３】次に消去テストであるが、これは上記書き
込みテストとほぼ同様にして行われる。つまり、第１番
目のフラッシュメモリに対する消去テストのステップＳ
ｅ１では、フラッシュメモリ４０ｃを選択した後、消去
セットアップコマンドを実行して、該メモリを消去可能
な状態にし（ステップＳ２１）、続いて、このフラッシ
ュメモリ４０ｃにおける消去すべきブロックを指定する
（ステップＳ２２）。次に、消去コマンドを実行して、
上記指定したブロックにおけるアドレスに対して記憶情
報の消去処理を行う（ステップＳ２３）。その後、該指
定されたブロックでの消去が正常に行われたかを判定す
る（ステップＳ２４）。このとき、消去エラーがあれ
ば、このフラッシュメモリ４０ｃの消去テストを終了す
る。一方、消去エラーがなければ、上記消去処理が行わ
れたブロックが最終ブロックか否かをステップＳ２５に
て判定し、最終ブロックでなければ上記ステップＳ２２
に戻る。そして、上記のような個々のブロックに対する
消去判定がすべて完了したとき、第１番目のフラッシュ
メモリ４０ｃの消去テストを終了する。

【００２４】その後は、上記カード基板３０に搭載され
ている他のフラッシュメモリ４０ａ，４０ｂ，４０ｄに
ついて上記と同様の消去テストの処理（ステップＳ２１
〜Ｓ２５）を順次ステップＳｅ２〜Ｓｅ４にて行って、
上記ＩＣカード１０についての消去テストを終える。

【００２５】ここでは、書き込みテスト及び消去テスト
として、バイトアクセスにより、個々のフラッシュメモ
リ４０ａ〜４０ｄ毎に行うものを示したが、フラッシュ
メモリ４０ａ〜４０ｄとのアクセスをワードアクセスに
より行うようにすれば、書き込みテスト及び消去テスト
では、各テストにおける個々の処理（ステップＳ１１〜
Ｓ１５）及び処理（ステップＳ２１〜Ｓ２５）は、２個
のフラッシュメモリ毎に行うことができる。このためワ
ードアクセスを上記各テストにおける処理に用いること
により、これらの処理をカード基板に搭載された複数の
フラッシュメモリに対して繰り返し行う回数は、該フラ
ッシュメモリの個数の半分で済むこととなる。

【００２６】

【発明が解決しようとする課題】ところで、ＩＣカード
１０に搭載される全フラッシュメモリのライトまたはイ
レーズ処理に要する時間は、バイトアクセスでは、（フ
ラッシュメモリ１個をライトまたはイレーズするのに要
する時間）×（デバイス数）となる。ワードアクセスで
は、（フラッシュメモリ１ペアをライトまたはイレーズ
するのに要する時間）×（デバイスペア数）となる。

【００２７】現在、弊社製の８Ｍビット品、つまり８Ｍ
ビットのフラッシュメモリを搭載したＩＣカードでは、
１つのフラッシュメモリの全アドレスをリードするのに
要する時間が１秒以下であるのに対して、全アドレスを
ライトするには９．６秒、イレーズするには２５．６秒
の時間を要する。だだしこの時間は標準動作時のもので
ある。

【００２８】従って、４Ｍバイトカード、つまり上記８
Ｍビットのフラッシュメモリを４つ搭載したＩＣカード
１０の場合、バイトアクセス時には、ライトするのに３
８．４秒（９．６×４）、イレーズするのに１０２．４
秒（２５．６×４）かかる。ワードアクセス時にはライ
トするのに１９．２秒（９．６×２）、イレーズするの
に５１．２秒（２５．６×２）かかる。

【００２９】今後、ＩＣカード１０の高密度実装化が進
むにつれて搭載するデバイス数、つまりフラッシュメモ
リの数が益々増加していくことから、デバイス数に比例
してライト，イレーズ時間が加速度的に増加することと
なるライト，イレーズ処理を用いる従来のテスト方法で
は、ＩＣカード１０の製品検査にかかるコストも極めて
増大してしまうという問題があった。

【００３０】なお、テスト用プログラムにより、並列し
て書き込みあるいは，消去処理をすることを可能にする
ことは困難である。

【００３１】この発明は上記のような問題点を解決する
ためになされたもので、ＩＣカードのカード基板上に実
装された複数のフラッシュメモリの書き込み処理及び消
去処理に要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができるＩＣカード、
及びフラッシュメモリの並列処理方法を得ることが本発
明の目的である。

【００３２】

【課題を解決するための手段】この発明に係るＩＣカー
ドは、データバスとデコード用アドレスを除くアドレス
バスとを共有する複数のフラッシュメモリと、外部から
のアドレス信号、データ信号、及び制御信号を受け、外
部との信号のアクセスを制御するカードインタフェース
とを備えたＩＣカードである。該カードインタフェース
は、該各フラッシュメモリをライトイネーブル状態とす
るための複数の制御信号の出力端子に、アクティブ信号
により、該各フラッシュメモリがライトイネーブル状態
となる信号電位を印加するテスト用回路を有しており、
該ＩＣカードは、該アクティブ信号を該テスト用回路に
入力するための信号入力パッドを有している。そのこと
により上記目的が達成される。

【００３３】この発明に係るフラッシュメモリの並列処
理方法は、上記ＩＣカードに搭載された複数のフラッシ
ュメモリを並列処理する方法である。この方法は、該Ｉ
Ｃカードをカードコネクタに装着し、前記信号入力パッ
ドに前記アクティブ信号を印加して、すべてのフラッシ
ュメモリをライトイネーブル状態とし、その後、ライト
コマンドもしくはイレーズコマンドの実行により、テス
ト信号を前記カードインターフェイスを介して該フラッ
シュメモリに供給して、すべてのフラッシュメモリの並
列ライトあるいは並列イレーズ処理を行うようにしたも
のである。そのことにより上記目的が達成される。

【００３４】本発明のＩＣカードは、データバスとデコ
ード用アドレスを除くアドレスバスとを共有する複数の
フラッシュメモリと、外部からのアドレス信号、データ
信号、及び制御信号を受け、外部との信号のアクセスを
制御するカードインタフェースとを備えたＩＣカードで
あって、該カードインタフェースが、該各フラッシュメ
モリをライトイネーブル状態とするための複数の制御信
号の出力端子とチップセレクト信号の出力端子とを、ア
クティブ信号によりハイインピーダンス状態とするテス
ト用回路を有し、該アクティブ信号を該テスト用回路に
入力するための信号入力パッド、及び該制御信号と該チ
ップセレクト信号との出力端子に接続された制御信号入
力パッドを設け、そのことにより上記目的が達成され
る。

【００３５】この発明に係るフラッシュメモリの並列処
理方法は、上記ＩＣカードに搭載された複数のフラッシ
ュメモリを並列処理する方法である。この方法は、該Ｉ
Ｃカードをカードコネクタに装着し、前記信号入力パッ
ドに前記アクティブ信号を印加した状態で、該ＩＣカー
ド外部から前記制御信号入力パッドの所要のものに制御
信号を印加して、対応するフラッシュメモリをライトイ
ネーブル状態にし、その後、ライトコマンドもしくはイ
レーズコマンドの実行により、アクティブ信号を前記カ
ードインターフェイスを介して該フラッシュメモリに供
給して、所要の複数のフラッシュメモリの並列ライトあ
るいは並列イレーズ処理を行うようにしたものである。
そのことにより上記目的が達成される。

【００３６】

【作用】この発明においては、ＩＣカードにおける、外
部との信号のアクセスを制御するカードインタフェース
を、各フラッシュメモリをライトイネーブル状態とする
ための複数の制御信号の出力端子に、アクティブ信号に
より、該各フラッシュメモリがライトイネーブル状態と
なる信号電位を印加するテスト用回路を有する構成と
し、該ＩＣカードには、該アクティブ信号を該テスト用
回路に入力するための信号入力パッドを設けたから、外
部から上記信号入力パッドにアクティブ信号を印加する
ことにより、各フラッシュメモリがライトイネーブル状
態となる。従って、この状態でライトコマンドもしくは
イレーズコマンドを１回実行することにより、上記ライ
トイネーブル状態となっている全フラッシュメモリに対
して並列してライトもしくはイレーズ処理を行うことが
できる。

【００３７】これにより、ＩＣカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる。

【００３８】また、ＩＣカードのカード基板には信号入
力パッドを１つ設けるだけでよく、カード基板上での各
素子の配置にはほとんど影響を与えることがない。

【００３９】この発明においては、ＩＣカードにおけ
る、外部との信号のアクセスを制御するカードインタフ
ェースを、各フラッシュメモリをライトイネーブル状態
とするための複数の制御信号の出力端子を、アクティブ
信号によりハイインピーダンス状態とするテスト用回路
を有する構成とし、ＩＣカードには、該アクティブ信号
を該テスト用回路に入力するための信号入力パッド、及
び該制御信号の出力端子に接続された制御信号入力パッ
ドを設けたので、外部から上記信号入力パッドにアクテ
ィブ信号を印加することにより、上記制御信号の出力端
子がハイインピーダンス状態となり、各フラッシュメモ
リをライトイネーブル状態とする機能がカードインター
フェイスから分離されることとなる。

【００４０】このため、上記制御信号入力パッドに外部
から所要の信号を印加することにより、多数のフラッシ
ュメモリを、カードコネクタからの信号に関係なく適宜
ライトイネーブル状態とすることができる。従って、ラ
イトコマンドもしくはイレーズコマンドの１回の実行に
より、上記ライトイネーブル状態となっている多数のフ
ラッシュメモリに対して並列してライトもしくはイレー
ズ処理することができる。

【００４１】これにより、ＩＣカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。

【００４２】また、上記並列処理するフラッシュメモリ
の個数は、上記制御信号入力パッドに印加する信号によ
り適宜設定することができ、フラッシュメモリの並列ラ
イト及び並列消去を行う上での処理の自由度を大きなも
のとできる。

【００４３】

【実施例】以下、本発明の実施例について説明する。

【００４４】（実施例１）図１及び図２は本発明の第１
の実施例によるＩＣカード、及び該ＩＣカードに搭載さ
れているフラッシュメモリの並列処理方法を説明するた
めの図であり、図１は該ＩＣカードの構造を示す平面図
である。

【００４５】図において、１００は本実施例のＩＣカー
ドで、図１８〜図２０と同一符号は、従来のＩＣカード
１０におけるものと同一のものを示している。ここで、
該ＩＣカード１００は、ＪＥＩＤＡ（Japan Electronic
s Industry Development Association）規格「社団法人
日本電子工業振興協会」と、ＰＣＭＣＩＡ（Personal
Computer Memory Card International Assosiation ）
規格とに準拠したメモリカードまたはＩ／Ｏカードであ
り、特にＩＣカードのうちでもＰＣカードと呼ばれてい
る。

【００４６】このＩＣカード（以下、ＰＣカードともい
う。）１００は、従来のＩＣカード１０と同様、例えば
プリント基板等のカード基板３０上に信号処理装置や記
憶装置を搭載するとともに、該カード基板３０の一端に
カードコネクタ部２０を取付け、全体を樹脂フィルム等
からなるパッケージング部材１０ａにより封止してなる
ものである。ここでは、上記カード基板３０上には、信
号処理装置として、複数の入力信号及び出力信号を処理
するカードインターフェイス１５０が、また記憶装置と
して、複数のフラッシュメモリ４０ａ〜４０ｄが実装さ
れている。該各フラッシュメモリ４０ａ〜４０ｄには、
該メモリの動作状態に応じて、そのビット０〜ビット７
に対応するレジスタＳＲ．０〜ＳＲ．７の値が変化する
ステータスレジスタ４１が内蔵されており、各ビットの
レジスタの配列及び各レジスタの値が持つ意味をそれぞ
れ表１及び表２に示す。

【００４７】

【表１】

【００４８】

【表２】

【００４９】そして、本実施例のＰＣカード１００のカ
ード基板３０上には、上記カードインターフェイス１５
０に近接する位置に、書き込みテストあるいは消去テス
トの際所定の信号を上記カードインターフェイス１５０
に入力するための信号入力パッド１０１が設けられてい
る。なお、その他のＰＣカード１００の構成は、従来の
ＩＣカード１０と同一である。

【００５０】図２は該ＰＣカードをパッケージング前の
状態で、書き込みあるいは消去テストする装置を概念的
に示す図である。図において、１６２ａは上記ＰＣカー
ド１００の信号入力パッド１０１に信号を印加するため
のプローバであり、該プローバ１６２ａは上記テスト装
置本体６０ａに接続されている。その他の構成は図２１
に示すものと同一である。

【００５１】図３は上記ＰＣカード１００に適用するテ
スト用カードコネクタ６２，該ＰＣカード１００におけ
るカードインターフェイス１５０，及び各フラッシュメ
モリ４０ａ〜４０ｄの相互間での信号の流れを示す図、
図４は該カードインターフェイス１５０の内部の構成を
示すブロック図である。

【００５２】図において、１６０は上記カードインター
フェイス１５０内に設けられたテスト用回路で、ハイア
クティブに設定されたテスト用端子（ＴＥＳＴ）１０１
ａを有している。そして、このカードインターフェイス
１５０では、コントローラ５３からの出力信号のうち、
ライトイネーブル信号（／ＷＥ０），（／ＷＥ１）、チ
ップセレクト信号（／ＣＳ０）〜（／ＣＳ７）は、上記
テスト回路１６０に入力され、該テスト回路１６０から
はそれぞれの入力信号に対応する信号が出力されるよう
になっている。

【００５３】ここで上記テスト回路１６０は、それぞれ
上記コントローラ５３からの出力信号（／ＷＥ０），
（／ＷＥ１）、及び信号（／ＣＳ０）〜（／ＣＳ７）を
一方の入力とするアンドゲート１６０ａ１〜１６０ａ１
０を有しており、該アンドゲートの他方の入力には、上
記テスト端子１０１ａがインバータ１６０ｂを介して接
続されている。つまり、このテスト回路１６０は、該テ
スト端子１０１ａへのＨレベルの信号の印加によりカー
ドインターフェイス１５０をテストモードとし、該テス
ト端子１０１ａへのＬレベルの信号の印加によりカード
インターフェイス１５０を通常カード動作モードとする
ように構成されている。

【００５４】また上記カードインターフェイス１５０に
は、メモリ側へ信号を出力する出力バッファ５６が設け
られており、この出力バッファ５６は、上記テスト回路
１６０からの出力、アウトプットイネーブル信号（／Ｏ
Ｅ）、及びアドレス信号Ａ０〜Ａ１９を、対応するフラ
ッシュメモリ４０ａ〜４０ｄに出力するようになってい
る。その他の構成は図１９及び図２０に示すものと同一
である。

【００５５】次に動作について説明する。

【００５６】このような構成のＰＣカード１００では、
上記カード基板３０上にフラッシュメモリ４０ａ〜４０
ｄやカードインターフェイス１５０等の必要な素子を実
装した後であって、パッケージング部材１０ａにより全
体を封止する前に、各フラッシュメモリ４０ａ〜４０ｄ
の書き込みテスト及び消去テストを行う。

【００５７】まず、該カード基板３０に搭載されたフラ
ッシュメモリ４０ａ〜４０ｄの書き込みテストを行う方
法について説明する。

【００５８】図５は本実施例のＰＣカード１００に対す
る書き込みテストの処理の流れを概略的に示しており、
この図から分かるように本実施例では、上記カード基板
３０上に実装されている全フラッシュメモリ４０ａ〜４
０ｄの並列ライト処理が、従来の１つのフラッシュメモ
リに対する処理（ステップＳ１１〜Ｓ１５）により行わ
れることとなる（ステップＳｒ）。

【００５９】以下、上記書き込みテストをバイトアクセ
ス方式により行う方法について詳しく説明する。

【００６０】図６は上記書き込みテストの際、コントロ
ーラ５３及びフラッシュメモリ４０ａ〜４０ｄと、テス
ト用カードコネクタ６２及びプローバ１６２ａとの間で
アクセスされる信号の波形を示す図、図７は上記書き込
みテストの際、上記テスト装置本体の中央演算処理装置
（ＣＰＵ）で実行される処理の流れを示している。

【００６１】まず、フラッシュメモリ４０ａ〜４０ｄや
カードインターフェイス１５０等の必要な素子を実装し
たカード基板３０を、上記テスト装置６０のカード基板
保持具６０ｂに装着し、テスト装置本体６０ａからのテ
スト信号を、そのテスト用カードタネクタ６２により該
カード基板３０の接続端子３１に印加可能な状態にす
る。さらに上記カード基板３０上に設けられた信号入力
パッド１０１上にプローバ１６２ａを接触させて、テス
ト装置本体６０ａからのアクティブ信号を上記信号入力
パッド１０１に印加可能な状態にし、上記書き込みテス
トを開始する。

【００６２】最初のステップＳ１０１にて、カード基板
３０上のカードインターフェイス１５０及びフラッシュ
メモリ４０ａ〜４０ｄ等のデバイスを駆動するための通
常電源Ｖｃｃを５Ｖ、書き込みあるいは消去用の高圧電
源Ｖｐｐ１，Ｖｐｐ２を書き込みレベルＶｐｐＨ（１２
Ｖ±０．６Ｖ）とし、テストのスタンバイ状態を設定す
る。この状態で、上記テスト装置本体６０ａから、該Ｔ
ＥＳＴ用端子１０１ａをＨレベルとするアクティブ信号
を上記信号入力パッド１０１に印加して、カード基板３
０上の各デバイスをテストモードにする。

【００６３】このとき、上記カードインターフェイス１
５０のテスト回路１６０では、上記ＴＥＳＴ用端子１０
１ａから入力されたＨレベルは、インバータ１６０ｂに
より反転され、上記各アンドゲートの他方の端子にＬレ
ベルの信号として入力されることとなる。これによりコ
ントローラ５３から出力される信号（／ＣＳ０）、（／
ＣＳ１）、（／ＷＥ０）、（／ＷＥ１）は上記テスト回
路１６０で遮断されることとなり、カードインタフェー
ス１５０の（／ＣＳ０）、（／ＣＳ１）、（／ＷＥ
０）、（／ＷＥ１）に対応する出力端子はＬレベルを出
力することとなる。

【００６４】つまり、全フラッシュメモリ４０ａ〜４０
ｄの／ＣＥ端子，／ＷＥ端子に対して、Ｌレベルの信号
が供給されることとなり、全フラッシュメモリがアクセ
ス可能となる。なお、この状態ではライト動作またはイ
レーズ動作が並列して行える。

【００６５】表３は上記ＴＥＳＴ用端子１０１ａへ印加
される信号（ＴＥＳＴ信号）、ライトイネーブル信号、
及びチップセレクト信号、並びにフラッシュメモリの状
態をまとめて示している。

【００６６】

【表３】

【００６７】この表に示すように、上記ＴＥＳＴ信号が
Ｈレベルの時は、カードインターフェイス１５０の出力
信号（／ＷＥ０），（／ＷＥ１）、及び信号（／ＣＳ
０）〜（／ＣＳ７）に対する出力端子はＬレベル出力状
態となり、強制的に全チップ（フラッシュメモリ）が選
択され、同時に書き込みすること等が可能となる。

【００６８】上記ステップＳ１０１に続いて、テストデ
ータを書き込むべきアドレス信号を設定し（ステップＳ
１０２）、ライトセットアップコマンドを実行する（ス
テップＳ１０３）。これにより、上記全フラッシュメモ
リ４０ａ〜４０ｄが上記設定された所定のアドレスにテ
ストデータを書き込み可能な状態となる。続いて上記テ
ストデータとしてライトプログラムデータを上記全フラ
ッシュメモリ４０ａ〜４０ｄの設定アドレスに書き込む
（ステップＳ１０４）。

【００６９】その後、各フラッシュメモリ４０ａ〜４０
ｄからのレディビジー信号Ｒ／Ｂ０〜Ｒ／Ｂ３が１つで
もＬレベルであればＬレベルとなるレディビジー信号Ｒ
ＤＹ／（／ＢＳＹ）を監視しながら、自動書き込みによ
る遅延時間の間待機する。つまりテスト装置本体６０ａ
のＣＰＵでは、上記レディビジー信号ＲＤＹ／（／ＢＳ
Ｙ）がＨレベルであるか否かをステップＳ１０５にて判
定し、これがＨレベルでなければ、この判定を、該レデ
ィビジー信号ＲＤＹ／（／ＢＳＹ）がＨレベルになるま
で繰り返す。

【００７０】そして、該レディビジー信号ＲＤＹ／（／
ＢＳＹ）信号がＨレベルになると、上記信号入力パッド
１０１に印加しているアクティブ信号をＬレベルとし
て、各デバイスの動作モードを、テスト動作モードから
通常のカード動作モードとし、書き込みエラーチェック
を行う。つまりこの書き込みエラーチェックは各フラッ
シュメモリ毎に行われる。

【００７１】まず、第１番目のフラッシュメモリ４０ｃ
にステータス読み出しコマンドを与え（ステップＳ１０
６）、該メモリ内蔵のステータスレジスタ４１の値を参
照して、書き込みが成功したか否かの判定を行う。。

【００７２】以下に、フラッシュメモリ４０ｃについて
上記判定内容を具体的に説明すると、ステップＳ１０７
で、そのステータスレジスタ４１のレジスタＳＲ．３の
内容により、データの書き込みが正しい書き込み電圧に
より行われたかを判定する。該書き込みが正常に行われ
た場合は、上記レジスタＳＲ．３は「０」にリセットさ
れており、また該書き込みが正常に行われなかった場合
は、上記ビットＳＲ．３は「１」にセットされている。
そして上記レジスタＳＲ．３の内容が「１」と判定され
たときは、電圧Ｖｐｐのレンジエラーとなって処理は停
止し（ステップＳ１０７ａ）、一方レジスタＳＲ．３の
内容が「０」と判定されたときは、続くステップＳ１０
８で、上記設定されたアドレスへの書き込みに成功した
か否かをレジスタＳＲ．４の内容により判定する。その
レジスタＳＲ．４の内容が「１」と判定されたときは、
データ書き込みにエラーがあった場合で、処理は停止す
る（ステップＳ１０８ａ）。一方レジスタＳＲ．４の内
容が「０」と判定されたときは、書き込みは成功してい
るわけである。

【００７３】上記のような判定を各フラッシュメモリ毎
に行った後、続くステップＳ１０９にて、上記設定され
たアドレスが最終アドレスか否かの判定を行う。最終ア
ドレス信号でなければ、ステップＳ１０２に戻り、上記
ステップＳ１０２〜Ｓ１０９の処理を繰り返す。

【００７４】また最終アドレス信号であれば、リードコ
マンドの実行により各フラッシュメモリ４０ａ〜４０ｄ
をリード状態とし（ステップＳ１１０）、さらに書き込
みあるいは消去用の高圧電源Ｖｐｐ１，Ｖｐｐ２をリー
ド状態の電圧ＶｐｐＬ（０〜６．５Ｖ）にする（ステッ
プＳ１１１）。ここで、上記ステップＳ１１０及び１１
１を設けているのは、フラッシュメモリの基本となる動
作状態はリード可能な状態であるため、書き込みや消去
動作が終了したら、リード状態に戻ることが、メモリデ
バイスの設計上で推奨されているからであり、また誤動
作によるデータの消失を防ぐためにも、リード状態とし
ておけば安全であると考えられるからである。

【００７５】次に、該ＰＣカードに搭載されたフラッシ
ュメモリ４０ａ〜４０ｄの消去テストを行う方法につい
て説明する。

【００７６】図８は本実施例のＰＣカード１００に対す
る消去テストの処理の流れを概略的に示しており、この
図から分かるように本実施例では、ＰＣカード１００の
基板上に実装されている全フラッシュメモリ４０ａ〜４
０ｄの並列イレーズ処理が、従来の１つのフラッシュメ
モリに対する処理（ステップＳ２１〜Ｓ２５）により行
われることとなる（ステップＳｅ）。

【００７７】以下、上記消去テストについて詳しく説明
する。

【００７８】図６は上記消去テストの際、テスト用カー
ドコネクタ６２及びプローバ１６２ａと、カード基板上
のデバイスとの間でアクセスされる信号の波形を示し、
図９は上記消去テストをバイトアクセスにより行う際、
上記テスト装置本体の中央演算処理装置（ＣＰＵ）で実
行される処理の流れを示している。

【００７９】まず、上記書き込みテストの場合と同様、
フラッシュメモリ４０ａ〜４０ｄやカードインターフェ
イス１５０等の必要な素子（デバイス）を実装したカー
ド基板３０を、上記テスト装置６０のカード基板保持具
６０ｂに装着し、テスト装置本体６０ａからのテスト信
号を該カード基板３０の接続端子３１に印加可能な状態
にし、かつ該カード基板３０の信号入力パッド１０１に
アクティブ信号を印加可能な状態にする。

【００８０】最初のステップＳ１４１にて、カード基板
３０上のカードインターフェイス１５０及びフラッシュ
メモリ４０ａ〜４０ｄ等のデバイスを駆動するための通
常電源Ｖｃｃを５Ｖ、書き込みあるいは消去用の高圧電
源Ｖｐｐ１，Ｖｐｐ２を消去レベルＶｐｐＨ（１２Ｖ±
０．６Ｖ）とし、テストのスタンバイ状態を設定する。
この状態で、上記ＴＥＳＴ用端子１０１ａをＨレベルと
するアクティブ信号を上記信号入力パッド１０１に印加
して、カード基板３０上の各デバイスをテストモードに
する。

【００８１】これにより、全フラッシュメモリ４０ａ〜
４０ｄの／ＣＥ端子，／ＷＥ端子に対して、Ｌレベルの
信号が供給され、全フラッシュメモリがアクセス可能と
なる。この状態ではライト動作またはイレーズ動作が並
列して行える。

【００８２】上記ステップＳ１４１に続いて、消去処理
を施すべきブロックのアドレスを設定し（ステップＳ１
４２）、イレーズ確認コマンドを実行する（ステップＳ
１４３）。これにより、上記全フラッシュメモリ４０ａ
〜４０ｄの、上記設定されたブロックのアドレスのデー
タが消去される。

【００８３】その後、上記レディビジー信号ＲＤＹ／
（／ＢＳＹ）を監視しながら、自動消去による遅延時間
の間待機する。つまりテスト装置６０ａのＣＰＵでは、
上記レディビジー信号ＲＤＹ／（／ＢＳＹ）がＨレベル
であるか否かをステップＳ１４４にて判定し、これがＨ
レベルでなければ、この判定を、該レディビジー信号Ｒ
ＤＹ／（／ＢＳＹ）がＨレベルになるまで繰り返す。

【００８４】そして、該レディビジー信号ＲＤＹ／（／
ＢＳＹ）信号がＨレベルになると、上記信号入力パッド
１０１への印加電圧をＬレベルとして、上記カード基板
３０上の各デバイスの動作モードを、テスト動作モード
から通常のカード動作モードとして、消去エラーチェッ
クを行う。つまりこの消去判定の処理は、各フラッシュ
メモリ毎に順次行われることとなる。

【００８５】まず、各フラッシュメモリにステータス読
み出しコマンドを与え（ステップＳ１４５）、該メモリ
内蔵のステータスレジスタ４１の値を参照して、消去が
成功したか否かの判定を行う。

【００８６】以下に、フラッシュメモリ４０ｃについて
上記判定内容を具体的に説明すると、ステップＳ１４６
で、そのステータスレジスタ４１のレジスタＳＲ．３の
内容により、データ消去が正しい消去電圧により行われ
たか否かを判定する。該消去が正常に行われた場合は、
上記レジスタＳＲ．３は「０」にリセットされており、
また該消去が正常に行われなかった場合は、上記レジス
タＳＲ．３は「１」にセットされている。そして上記レ
ジスタＳＲ．３の内容が「１」と判定されたときは、電
圧Ｖｐｐのレンジエラーとなって処理は停止し（ステッ
プＳ１４６ａ）、一方レジスタＳＲ．３の内容が「０」
と判定されたときは、続くステップＳ１４７で、上記レ
ジスタＳＲ．４の値が「１」であり、かつレジスタＳ
Ｒ．５の値が「１」であるかを判定して、上記消去中に
コマンドシーケンスエラーが発生したか否かをチャック
する。ここで上記両レジスタＳＲ４，５の値が「１」で
あれば、処理はコマンドシーケンスエラーとなって停止
する（ステップＳ１４７ａ）。また、レジスタＳＲ．５
の値のみ「１」と判定されれば（ステップＳ１４８）、
処理はブロックエラーとなってやはり停止する（ステッ
プＳ１４８ａ）。

【００８７】一方、上記両レジスタＳＲ．４，５の値が
両方とも「０」であれば、消去は成功しているわけであ
る。

【００８８】上記のような判定を各フラッシュメモリ毎
に行った後、続くステップＳ１４９にて、上記設定され
たブロックが最終ブロックであるか否かの判定を行う。
最終ブロックでなければ、ステップＳ１４２に戻り、上
記ステップＳ１４２〜Ｓ１４９の処理を繰り返す。また
最終ブロックであれば、リードコマンドの実行により各
フラッシュメモリ４０ａ〜４０ｄをリード状態とし（ス
テップＳ１５０）、さらに書き込みあるいは消去用の高
圧電源Ｖｐｐ１，Ｖｐｐ２をリード状態の電圧ＶｐｐＬ
（０〜６．５Ｖ）にする（ステップＳ１５１）。ここで
上記ステップＳ１５０及びステップＳ１５１を設けてい
るのは、上記書き込みテストのフローにおけるものと同
一の理由からである。

【００８９】このように本実施例では、ＩＣカードにお
ける、外部との信号のアクセスを制御するカードインタ
フェース１５０を、各フラッシュメモリ４０ａ〜４０ｄ
をライトイネーブル状態とするための複数の制御信号の
出力端子に、アクティブ信号により、該各フラッシュメ
モリがライトイネーブル状態となる信号電位を印加する
テスト用回路１６０を有する構成とし、該ＰＣカード１
００には、該アクティブ信号を該テスト用回路１６０に
入力するための信号入力パッド１０１を設けたので、外
部から上記信号入力パッド１０１にアクティブ信号を印
加することにより、各フラッシュメモリがライトイネー
ブル状態となる。従って、この状態でライトコマンドも
しくはイレーズコマンドを１回実行することにより、上
記ライトイネーブル状態となっている全フラッシュメモ
リに対して並列にライトもしくはイレーズ処理を施すこ
とができる。

【００９０】これにより、ＩＣカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる。

【００９１】また、本実施例では、ＰＣカード１００に
配設する信号入力パッド１０１は１つでよく、該信号入
力パッド１０１によりカード基板３０上でのデバイスの
配置が制約を受けることはほとんどない。

【００９２】（実施例２）次に本発明の第２の実施例に
よるフラッシュメモリの並列処理方法について説明す
る。この実施例では、ＰＣカード１００の構造は上記第
１の実施例のものと全く同一であり、該ＰＣカード１０
０に搭載されているフラッシュメモリ４０ａ〜４０ｄの
書き込みテスト及び消去テストを、上記第１実施例のバ
イトアクセスではなく、ワードアクセスにより行う点に
おいて、上記第１の実施例と異なる。従って、本実施例
については、ワードアクセスにより書き込みテストを行
う処理及びワードアクセスにより消去テストを行う処理
についてのみ説明する。

【００９３】まず、以下、上記書き込みテストをワード
アクセス方式により行う方法について詳しく説明する。

【００９４】図１０は上記書き込みテストの際、上記テ
スト装置本体の中央演算処理装置（ＣＰＵ）で実行され
る処理の流れを示している。

【００９５】まず、上記第１の実施例と同様にして、フ
ラッシュメモリ４０ａ〜４０ｄやカードインターフェイ
ス１５０等の必要な素子（デバイス）を実装した基板３
０を、上記テスト装置６０のカード基板保持具６０ｂに
装着し、テスト装置本体６０ａからテスト信号をカード
基板３０上のデバイスに印加可能な状態とし、上記書き
込みテストを開始する。

【００９６】最初のステップＳ１２１にて、カード基板
３０上のカードインターフェイス１５０及びフラッシュ
メモリ４０ａ〜４０ｄ等のデバイスを駆動するための通
常電源Ｖｃｃを５Ｖ、書き込みあるいは消去用の高圧電
源Ｖｐｐ１，Ｖｐｐ２を書き込みレベルＶｐｐＨ（１２
Ｖ±０．６Ｖ）とし、テストのスタンバイ状態を設定す
る。

【００９７】次に、上記テスト装置本体６０ａ（図２参
照）から、該ＴＥＳＴ用端子１０１ａをＨレベルとする
アクティブ信号を上記信号入力パッド１０１に印加し
て、カード基板３０上のカードインターフェース１５０
及び各フラッシュメモリ４０ａ〜４０ｄをテスト動作モ
ードにする。

【００９８】このとき、上記カードインターフェイス１
５０では、コントローラ５３から出力される信号（／Ｃ
Ｓ０）、（／ＣＳ１）、（／ＷＥ０）、（／ＷＥ１）は
上記テスト回路１６０で遮断されることとなり、カード
インタフェース１５０の／ＣＳ０、／ＣＳ１、／ＷＥ
０、／ＷＥ１に対応する出力端子はＬレベルを出力する
こととなる。つまり全フラッシュメモリがアクセス可能
となる。そして、テストデータを書き込むべきアドレス
信号を設定する（ステップＳ１２２）。

【００９９】次に、ライトセットアップコマンドを選択
する。この実施例では、書き込みテストにおいて所定の
処理を行う際、フラッシュメモリをペアで選択するた
め、ライトセットアップコマンドには、１つのペアのフ
ラッシュメモリの両方をセットアップするコマンドと、
その一方をセットアップするコマンドと、他方をセット
アップするコマンドの３つがあり、これらのうちの１つ
を選択する必要がある。そこで、ステップＳ１２３で
は、選択用情報ＹをＹ＝０として１つのペアの各フラッ
シュメモリをライトセットアップするコマンドを選択し
ている。

【０１００】次に選択されたライトセットアップコマン
ドを実行する（ステップＳ１２４）。これにより、上記
全フラッシュメモリ４０ａ〜４０ｄが上記設定された所
定のアドレスにテストデータを書き込み可能な状態とな
る。続いて上記テストデータとしてライトプログラムデ
ータを上記全フラッシュメモリ４０ａ〜４０ｄの設定ア
ドレスに書き込む（ステップＳ１２５）。

【０１０１】その後、各フラッシュメモリ４０ａ〜４０
ｄからのレディビジー信号ＲＤＹ／（／ＢＳＹ）を監視
しながら、自動書き込みにより遅延時間の間待機する。
つまりテスト装置本体６０ａのＣＰＵでは、上記レディ
ビジー信号ＲＤＹ／（／ＢＳＹ）がＨレベルであるか否
かをステップＳ１２６にて判定し、これがＨレベルでな
ければ、この判定を、該レディビジー信号ＲＤＹ／（／
ＢＳＹ）がＨレベルになるまで繰り返す。

【０１０２】そして、該レディビジー信号ＲＤＹ／（／
ＢＳＹ）信号がＨレベルになると、上記信号入力パッド
１０１に印加している信号レベルをＬレベルとして、動
作モードを、テスト動作モードから通常のカード動作モ
ードとし、書き込みエラーチェックを行う。

【０１０３】まず、第１番目のフラッシュメモリ４０ｃ
及び第２番目のフラッシュメモリ４０ｄをペアで選択し
て、ステータス読み出しコマンドを与え（ステップＳ１
２７）、該メモリ内蔵のステータスレジスタ４１の値を
参照して、書き込みが成功したか否かの判定を行う。た
だし、ここでの書き込み判定は上記のように２つのフラ
ッシュメモリをペアとして順次行われることとなる。

【０１０４】また、上記ステータスレジスタ４１の読み
出しは、下記の表４に示すように、偶数バイトデバイス
と奇数バイトデバイスにおける各ステータスレジスタ４
１の内容（レジスタＳＲ．０〜ＳＲ．７）を２つまとめ
て、ビット０からビット１５までの１６ビットの情報と
して読み出す。

【０１０５】

【表４】

【０１０６】なお、以下の説明においては、奇数バイト
デバイスのステータスレジスタ４１における、上記ビッ
ト８からビット１５に対応するレジスタＳＲ．０〜Ｓ
Ｒ．７を、レジスタＳＲ．８〜レジスタＳＲ．１５とい
う。

【０１０７】以下に、１つのペアのフラッシュメモリ４
０ｃ，４０ｄについての上記判定処理を具体的に説明す
ると、ステップＳ１２８で、各メモリ４０ｃ，４０ｄの
ステータスレジスタ４１のレジスタＳＲ．３，ＳＲ．１
１の内容により、データの書き込みが正しい書き込み電
圧により行われたか否かを判定する。該書き込みが正常
に行われた場合は、上記レジスタＳＲ．３及びＳＲ．１
１は「０」にリセットされており、また該書き込みが正
常に行われなかった場合は、上記ビットＳＲ．３及びＳ
Ｒ．１１の少なくとも一方は「１」にセットされてい
る。

【０１０８】ここで、上記レジスタＳＲ．３及びＳＲ．
１１が「０」でない場合には、電圧Ｖｐｐのレンジエラ
ーとなって処理は停止し（ステップＳ１２８ａ）、一方
レジスタＳＲ．３及びＳＲ．１１の内容が「０」と判定
されたときは、続くステップＳ１２９で、上記設定され
たアドレスへの書き込みに成功したか否かをレジスタＳ
Ｒ．４及びＳＲ．１２の内容により判定する。

【０１０９】そのレジスタＳＲ．４及びＳＲ．１２の値
のいずれかが「０」でないと判定されたときは、データ
書き込みにエラーがあった場合で、このエラーが奇数バ
イトデバイスでの書き込みエラーであるか否かの判定を
レジスタＳＲ．１２の内容により行う（ステップＳ１３
３）。その結果該レジスタＳＲ．１２の値が「１」でな
ければ、上記エラーが偶数バイトデバイスでのエラーで
あるため、ステップＳ１３７にて、上記コマンド選択用
情報ＹをＹ＝１として、上記ステップＳ１２４及びＳ１
２５にて、偶数バイトデバイスについてのみ書き込みを
再度行う。

【０１１０】また、上記ステップＳ１３３での判定の結
果、レジスタＳＲ．１２の値が「１」であれば、ステッ
プＳ１３４にて、上記エラーが偶数デイトデバイスでの
書き込みエラーであるか否かの判定をレジスタＳＲ．４
の値により行う。その結果該レジスタＳＲ．４の内容が
「１」でなければ、上記エラーが奇数バイトデバイスで
のエラーであるため、ステップＳ１３５にて、上記コマ
ンド選択用情報ＹをＹ＝２として、上記ステップＳ１２
４及びＳ１２５にて、奇数バイトデバイスについてのみ
書き込みを再度行う。

【０１１１】さらに、上記ステップＳ１３４での判定の
結果、レジスタＳＲ．４の内容が「１」であれば、上記
エラーが奇数バイトデバイス及び偶数バイトデバイスの
両方で発生したものであるため、ステップＳ１３６に
て、上記コマンド選択用情報ＹをＹ＝０として、続く上
記ステップＳ１２４及びＳ１２５にて、奇数バイトデバ
イス及び偶数バイトデバイスの両方について書き込みを
再度行う。

【０１１２】上記ステップＳ１２９での判定の結果、レ
ジスタＳＲ．４及びＳＲ．１２の内容が共に「０」であ
る場合には、書き込みが成功しており、続くステップＳ
１３０にて、書き込みがなされたアドレスが最終のもの
であるか否かの判定を行う。最終アドレス信号でなけれ
ば、ステップＳ１２２に戻り、上記ステップＳ１２２〜
Ｓ１３０の処理を繰り返す。また最終アドレス信号であ
れば、リードコマンドの実行により各フラッシュメモリ
４０ａ〜４０ｄをリード状態とし（ステップＳ１３
１）、さらに書き込みあるいは消去用の高圧電源Ｖｐｐ
１，Ｖｐｐ２をリード状態の電圧ＶｐｐＬ（０〜６．５
Ｖ）にする（ステップＳ１３２）。

【０１１３】次に、上記フラッシュメモリ４０ａ〜４０
ｄの消去テストをワードアクセス方式により行う方法に
ついて説明する。図１１は上記消去テストをワードアク
セスにより行う際、上記テスト装置本体の中央演算処理
装置（ＣＰＵ）で実行される処理の流れを示している。

【０１１４】最初のステップＳ１６１にて、カード基板
３０上のカードインターフェイス１５０及びフラッシュ
メモリ４０ａ〜４０ｄ等のデバイスを駆動するための通
常電源Ｖｃｃを５Ｖ、書き込みあるいは消去用の高圧電
源Ｖｐｐ１，Ｖｐｐ２を消去レベルＶｐｐＨ（１２Ｖ±
０．６Ｖ）とし、テストのスタンバイ状態を設定する。

【０１１５】次に、上記テスト装置本体６０ａ（図２参
照）から、該ＴＥＳＴ用端子１０１ａをＨレベルとする
アクティブ信号を上記信号入力パッド１０１に印加し
て、カード基板３０上のカードインターフェース１５０
及び各フラッシュメモリ４０ａ〜４０ｄをテスト動作モ
ードにする。

【０１１６】このとき、上記カードインターフェイス１
５０では、コントローラ５３から出力される信号（／Ｃ
Ｓ０）、（／ＣＳ１）、（／ＷＥ０）、（／ＷＥ１）は
上記テスト回路１６０で遮断されることとなり、カード
インタフェース１５０の／ＣＳ０、／ＣＳ１、／ＷＥ
０、／ＷＥ１信号に対応する出力端子はＬレベルを出力
することとなる。この時全フラッシュメモリがアクセス
可能となる。

【０１１７】次に、イレーズセットアップコマンドを選
択する（ステップＳ１６２）。この実施例では、消去テ
ストにおいて所定の処理を行う際、フラッシュメモリを
ペアで選択するため、イレーズセットアップコマンドに
は、１つのペアのフラッシュメモリの両方をセットアッ
プするコマンドと、その一方をセットアップするコマン
ドと、他方をセットアップするコマンドの３つがあり、
これらのうちの１つを選択する必要がある。そこで、ス
テップＳ１６３では、選択用情報ＹをＹ＝０として１つ
のペアの各フラッシュメモリをイレーズセットアップす
るコマンドを選択している。

【０１１８】次に選択されたイレーズライトセットアッ
プコマンドを実行するとともに、フラッシュメモリにお
ける、情報を消去すべきブロックを設定する（ステップ
Ｓ１６３）。これにより、上記全フラッシュメモリ４０
ａ〜４０ｄが上記設定された所定のブロックに対して消
去処理を施すことが可能な状態となる。続いてイレーズ
確認コマンドを実行する（ステップＳ１６４）。これに
より、上記全フラッシュメモリ４０ａ〜４０ｄの、上記
設定されたブロックのアドレスのデータが消去される。

【０１１９】その後、上記レディビジー信号ＲＤＹ／
（／ＢＳＹ）を監視しながら、自動消去による遅延時間
の間待機する。つまりテスト装置本体６０ａのＣＰＵで
は、上記レディビジー信号ＲＤＹ／（／ＢＳＹ）がＨレ
ベルであるか否かをステップＳ１６５にて判定し、これ
がＨレベルでなければ、この判定を、該レディビジー信
号ＲＤＹ／（／ＢＳＹ）がＨレベルになるまで繰り返
す。

【０１２０】そして、該レディビジー信号ＲＤＹ／（／
ＢＳＹ）信号がＨレベルになると、上記信号入力パッド
への印加信号の信号レベルをＬレベルとして、上記カー
ド基板３０上の各デバイスの動作モードを、テスト動作
モードから通常のカード動作モードとし、消去エラーチ
ェックを行う。

【０１２１】まず、第１番目のフラッシュメモリ４０ｃ
及び第２番目のフラッシュメモリ４０ｄをペアで選択し
て、ステータス読み出しコマンドを与え（ステップＳ１
６６）、該メモリ内蔵のステータスレジスタ４１の値を
参照して、書き込みが成功したか否かの判定を行う。た
だし、ここでの消去判定は上記のように２つのフラッシ
ュメモリをペアとして順次行われることとなる。

【０１２２】また、上記ステータスレジスタ４１の読み
出しは、上記表４に示すように、偶数バイトデバイスと
奇数バイトデバイスにおける各ステータスレジスタ４１
の内容（レジスタＳＲ．０〜ＳＲ．７）を２つまとめ
て、ビット０からビット１５までの１６ビットの情報と
して読み出す。なお、以下の説明においては、奇数バイ
トデバイスのステータスレジスタ４１における、上記ビ
ット８からビット１５に対応するレジスタＳＲ．０〜Ｓ
Ｒ．７を、レジスタＳＲ．８〜レジスタＳＲ．１５とい
う。

【０１２３】以下に、１つのペアのフラッシュメモリ４
０ｃ，４０ｄについての上記判定処理を具体的に説明す
ると、ステップＳ１６７で、各メモリ４０ｃ，４０ｄの
ステータスレジスタ４１のレジスタＳＲ．３，ＳＲ．１
１の内容により、データの消去が正しい消去電圧により
行われたか否かを判定する。該書き込みが正常に行われ
た場合は、上記レジスタＳＲ．３及びＳＲ．１１は
「０」にリセットされており、また該書き込みが正常に
行われなかった場合は、上記ビットＳＲ．３及びＳＲ．
１１の少なくとも一方は「１」にセットされている。

【０１２４】上記レジスタＳＲ．３及びＳＲ．１１が
「０」でない場合には、電圧Ｖｐｐのレンジエラーとな
って処理は停止し（ステップＳ１６７ａ）、一方レジス
タＳＲ．３及びレジスタＳＲ．１１の値が「０」と判定
されたときは、続くステップＳ１６８で、上記レジスタ
ＳＲ４の値が「１」であり、かつレジスタＳＲ５の値が
「１」であるか否か、あるいは上記レジスタＳＲ．１２
の値が「１」であり、かつレジスタＳＲ１３の値が
「１」であるか否かを判定して、上記消去中にコマンド
シーケンスエラーが発生したか否かをチェックする。

【０１２５】ここで上記両レジスタＳＲ．４及びＳＲ．
５の値が「１」であるか、両レジスタＳＲ．１２及びＳ
Ｒ．１３の値が「１」であれば、処理はコマンドシーケ
ンスエラーとなって停止する（ステップＳ１６８ａ）。
また、コマンドシーケンスエラーが発生していない場合
には、レジスタＳＲ．５の値及びレジスタＳＲ．１３の
値のいずれかが「０」でないと判定されれば（ステップ
Ｓ１６９）、処理はブロックエラーとなってステップＳ
１７３へ進む。

【０１２６】このステップＳ１７３では、この消去エラ
ーが奇数バイトデバイスでの消去エラーであるか否かの
判定をレジスタＳＲ．１３の内容により行う。その結果
該レジスタＳＲ．１３の内容が「１」でなければ、上記
エラーが偶数バイトデバイスでのエラーであるため、ス
テップＳ１７７にて、上記コマンド選択用情報ＹをＹ＝
１として、上記ステップＳ１６３及びＳ１６４にて、偶
数バイトデバイスについてのみ消去処理を再度行う。

【０１２７】また、上記ステップＳ１７３での判定の結
果、レジスタＳＲ．１３の内容が「１」であれば、ステ
ップＳ１７４にて、偶数デイトデバイスでの消去エラー
の発生があったか否かの判定をレジスタＳＲ．５の内容
により行う。その結果該レジスタＳＲ．５の内容が
「１」でなければ、偶数デイトデバイスでの消去エラー
の発生はなく、上記エラーが奇数バイトデバイスでのエ
ラーであるため、ステップＳ１７５にて、上記コマンド
選択用情報ＹをＹ＝２として、上記ステップＳ１６３及
びＳ１６４にて、奇数バイトデバイスについてのみ消去
処理を再度行う。

【０１２８】さらに、上記ステップＳ１７４での判定の
結果、レジスタＳＲ．５の内容が「１」であれば、上記
エラーが奇数バイトデバイス及び偶数バイトデバイスの
両方で発生したものであるため、ステップＳ１７６に
て、上記コマンド選択用情報ＹをＹ＝０として、続く上
記ステップＳ１６３及びＳ１６４にて、奇数バイトデバ
イス及び偶数バイトデバイスの両方について消去処理を
再度行う。

【０１２９】上記ステップＳ１６９での判定の結果、レ
ジスタＳＲ．５及びＳＲ．１３の内容が共に「０」であ
る場合には、消去処理が成功しており、続くステップＳ
１７０にて、消去処理がなされたブロックが最終のもの
であるか否かの判定を行う。最終のブロックでなけれ
ば、ステップＳ１６２に戻り、上記ステップＳ１６２〜
Ｓ１７０の処理を繰り返す。

【０１３０】また最終ブロックであれば、リードコマン
ドの実行により各フラッシュメモリ４０ａ〜４０ｄをリ
ード状態とし（ステップＳ１７１）、さらに書き込みあ
るいは消去用の高圧電源Ｖｐｐ１，Ｖｐｐ２をリード状
態の電圧ＶｐｐＬ（０〜６．５Ｖ）にする（ステップＳ
１７２）。

【０１３１】このように本実施例では、書き込みテスト
及び消去テストをワードアクセス方式により行うので、
上記第１の実施例に比べて、各テストにおける書き込み
及び消去チェックの処理に要する時間を短縮することが
できるという効果がある。

【０１３２】（実施例３）図１２及び図１３は本発明の
第３の実施例によるＩＣカード、及び該ＩＣカードに搭
載されているフラッシュメモリの並列処理方法を説明す
るための図であり、図１２は該ＩＣカードの構造を示す
平面図である。

【０１３３】図において、２００は本実施例のＩＣカー
ドで、これは上記第１の実施例のＩＣカードと同様、Ｊ
ＥＩＤＡ規格及びＰＣＭＣＩＡ規格とに準拠したＰＣカ
ードであり、図１及び図２と同一符号は第１実施例のＰ
Ｃカード１００と同一のものを示している。

【０１３４】このＩＣカード（以下、ＰＣカードともい
う。）２００では、そのカード基板３０上には、信号処
理装置として、複数の入力信号及び出力信号を処理する
カードインターフェイス２５０が、また記憶装置とし
て、４つのフラッシュメモリ４０ａ〜４０ｄが実装され
ている。該各フラッシュメモリ４０ａ〜４０ｄには、該
メモリの動作状態に応じて、ビット０〜ビット１５の各
ビットに対応するレジスタの値が変化するステータスレ
ジスタ４１が搭載されており、各レジスタの配列及び各
レジスタの値が持つ意味は、それぞれ上記表１及び表２
に示すとおりである。

【０１３５】そして、本実施例のＰＣカード１００のカ
ード基板３０上には、上記カードインターフェイス２５
０に近接する位置に、書き込みテストあるいは消去テス
トの際所定の信号を上記カードインターフェイス２５０
に入力するための信号入力パッド２０１が設けられ、さ
らに、この信号入力パッド近傍には、上記テストの際フ
ラッシュメモリ４０ａ〜４０ｄに制御信号を入力するた
めの制御信号入力パッド２１１〜２１４が設けられてい
る。なお、このＰＣカード２００におけるその他の構成
は、図１に示す第１の実施例のＰＣカード１００と同一
である。

【０１３６】図１３は該ＩＣカードをパッケージング前
の状態で、書き込みあるいは消去テストする装置を概念
的に示す図である。図において、１６２ｂは上記ＰＣカ
ード２００の信号入力パッド２０１及び制御信号入力パ
ッド２１１〜２１４に信号を印加するためのプローバで
あり、該プローバ１６２ｂは上記テスト用カードコネク
タ６２と同様テスト装置本体６０ａに接続されている。
その他の構成は図２に示す第１実施例のものと同一であ
る。

【０１３７】図１４は上記ＰＣカード２００に適用する
テスト用カードコネクタ６２，該ＰＣカード２００にお
けるカードインターフェイス２５０，及び各フラッシュ
メモリ４０ａ〜４０ｄの相互間での信号の流れを示す
図、図１５は該カードインターフェイス２５０の内部の
構成を示すブロック図である。

【０１３８】図において、２６０は上記カードインター
フェイス２５０内に設けられたテスト用回路で、ハイア
クティブに設定されたテスト用のＴＥＳＴ端子２０１ａ
を有している。そしてこのカードインターフェイス２５
０では、コントローラ５３からの出力信号のうち、ライ
トイネーブル信号（／ＷＥ０），（／ＷＥ１）、チップ
セレクト信号（／ＣＳ０）〜（／ＣＳ７）は、上記テス
ト回路２６０に入力され、該テスト回路２６０からはそ
れぞれの入力信号に対応する信号が出力されるようにな
っている。

【０１３９】ここで上記テスト回路２６０は、それぞれ
上記コントローラ５３からの出力信号（／ＷＥ０），
（／ＷＥ１）、及び信号（／ＣＳ０）〜（／ＣＳ７）を
入力とする３ステートバッファ２６０ａ１〜２６０ａ１
０を有しており、該各バッファの制御入力には上記テス
ト端子２０１ａが接続されている。

【０１４０】つまり、このテスト回路２６０は、該テス
ト端子２０１ａへのＨレベルの信号の印加により、上記
コントローラ５３からの各出力信号を遮断して、カード
インターフェイス２５０をテストモードとし、該テスト
端子２０１ａへのＬレベルの信号の印加により、コント
ローラ５３からの各出力信号を、カードインターフェイ
ス２５０から出力するようにし、カードインターフェイ
ス２５０を通常カード動作モードとするように構成され
ている。

【０１４１】表５は上記信号入力ハッド２０１に印加さ
れる信号（ＴＥＳＴ信号）、コントローラ５３からの出
力信号、及びフラッシュメモリの状態をまとめて示して
いる。

【０１４２】

【表５】

【０１４３】この表に示すように、上記ＴＥＳＴ信号が
Ｈレベルの時は、カードインターフェイス２５０の出力
信号（／ＷＥ０），（／ＷＥ１）、及び信号（／ＣＳ
０）〜（／ＣＳ７）に対する出力はハイインピーダンス
状態となるので、任意にチップ（フラッシュメモリ）選
んで個別に信号を与えることができる。

【０１４４】そして、上記出力信号（／ＷＥ０），（／
ＷＥ１）、及び信号（／ＣＳ０），（／ＣＳ１）を入力
とする３ステートバッファ２６０ａ１〜２６０ａ４の出
力は、上記制御信号入力パッド２１１〜２１４に接続さ
れている。

【０１４５】なお、上記チップセレクト信号（／ＣＳ
２）〜（／ＣＳ７）は、ＰＣカード２００に搭載するフ
ラッシュメモリの数が増加した場合に、その選択を行う
ために用いるものであり、ここでは使用していない。

【０１４６】このような構成のＰＣカード２００におい
ても、上記第１の実施例のＰＣカード１００と同様にし
て、全フラッシュメモリ４０ａ〜４０ｄについて並列し
て書き込みテスト及び消去テストを行うことができる。

【０１４７】つまり、テストを行う際、上記入力信号パ
ッド２０１にＨレベルの信号を印加することにより、カ
ードインタフェース２５０の／ＣＳ０、／ＣＳ１、／Ｗ
Ｅ０、／ＷＥ１出力端子は、ハイインピーダンス状態に
なり、各フラッシュメモリから切り離される。従って、
テスト用カードコネクタ６２からの／ＣＥ１、／ＣＥ
２、／ＷＥ１、／ＷＥ２入力信号は無効となる。

【０１４８】この状態でテスト用パッド２１１〜２１４
からＬレベルまたはＨレベルの信号を入力することによ
り、所定のフラッシュメモリの各／ＣＥ、／ＷＥ端子に
対して、Ｌレベルが供給されて、所定のフラッシュメモ
リがアクセス可能となり、ライト動作またはイレーズ動
作が並列に行える。

【０１４９】従って、上記制御信号入力パッド２１１〜
２１４にＬレベルの信号を印加することにより、カード
基板３０上のフラッシュメモリ４０ａ〜４０ｄはすべて
アクセス可能な状態となる。この状態で所要のテストプ
ログラム、例えば、図７に示すバイトアクセスによる書
き込みテスト、あるいは図９に示すバイトアクセスによ
る消去テストのプログラムを実行することにより、第１
実施例と同様にして、全フラッシュメモリ４０ａ〜４０
ｄについてバイトアクセスによる書き込みテスト及び消
去テストを並列して行うことができる。

【０１５０】また、上記のようにカード基板３０上のフ
ラッシュメモリ４０ａ〜４０ｄをすべてアクセス可能な
状態とし、この状態で、図１０に示すワードアクセスに
よる書き込みテスト、図１１に示すワードアクセスによ
る消去テストのプログラムを実行することにより、上記
第２の実施例と同様にして、ワードアクセスによる書き
込みテスト及び消去テストを、全フラッシュメモリ４０
ａ〜４０ｄについて並列して行うことができる。

【０１５１】さらに、本実施例では、上記信号入力パッ
ド２０１にＨレベルの信号を印加して、カードインター
フェイス２５０をテストモードとした状態で、上記各制
御信号入力パッド２１１〜２１４には、独立して制御信
号を印加できるため、基板上のフラッシュメモリ４０ａ
〜４０ｄのうち所要のものを選択して、所定の個数づつ
上記書き込みテスト及び消去テストを行うことができ、
各テストにおいてフラッシュメモリを並列処理する上で
の自由度が大きなものとなっている。

【０１５２】以下、フラッシュメモリ４０ｃ，４０ｄを
選択して、書き込みテストあるいは消去テストを行う場
合の処理について簡単に説明する。図１６はカードイン
ターフェイス２５０，上記信号入力パッド２０１，及び
制御信号入力パッド２１１〜２１４と、フラッシュメモ
リ４０ａ〜４０ｄとの間でのアクセスされる信号の波形
を示している。

【０１５３】この図１６に示すように、信号入力パッド
２０１にＨレベルの信号を印加して、テスト回路２６０
のＴＥＳＴ端子をＨレベルとする。これによりカードイ
ンターフェイス２５０からフラッシュメモリ４０ａ〜４
０ｄへの出力信号が無効とされる。この状態で、上記制
御信号入力パッド２１１〜２１３にはＬレベルの信号を
印加し、制御信号入力パッド２１４にはＨレベルの信号
を印加する。すると、ライトイネーブル信号（／ＷＥ
０），（／ＷＥ１）、及びチップセレクト信号（ＣＳ
０）はＬレベル、チップセレクト信号（ＣＳ１）はＨレ
ベルとなるため、フラッシュメモリ４０ｃ，４０ｄがア
クセス可能な状態となる。

【０１５４】その後は、上記第１の実施例で説明したよ
うに、書き込みテストあるいは消去テスト用のプログラ
ムを実行することにより、図７あるいは図９に示す処理
が行われることとなり、書き込みテスト及び消去テスト
において上記フラッシュメモリ４０ｃ及び４０ｄの並列
ライトあるいは並列イレーズ処理が行われることとな
る。

【０１５５】そして上記フラッシュメモリ４０ｃ及び４
０ｄに対するテストが終了した後、さらに上記チップセ
レクト信号（ＣＳ０）をＨレベル、チップセレクト信号
（ＣＳ１）をＬレベルに設定して、フラッシュメモリ４
０ａ，４０ｂをアクセス可能な状態とし、同様のテスト
を行うことにより、基板上に搭載されたすべてのフラッ
シュメモリ４０ａ〜４０ｄについて書き込みあるいは消
去テストを行うことができる。

【０１５６】このように本実施例では、ＰＣカード２０
０における、外部との信号のアクセスを制御するカード
インタフェース２５０を、各フラッシュメモリ４０ａ〜
４０ｄをライトイネーブル状態とするための複数の制御
信号の出力端子を、アクティブ信号により、ハイインピ
ーダンス状態とするテスト用回路２６０を有する構成と
し、該ＰＣカード２００には、該アクティブ信号を該テ
スト用回路２６０に入力するための信号入力パッド２０
１、及び制御信号の出力端子に接続された制御信号入力
パッド２１１〜２１４を設けたので、外部から上記信号
入力パッド２０１にアクティブ信号を印加することによ
り、上記制御信号の出力端子がハイインピーダンス状態
となり、各フラッシュメモリをライトイネーブルとする
機能がカードインターフェイス２５０から分離されるこ
ととなる。

【０１５７】このため、この状態で上記制御信号入力パ
ッド２１１〜２１４に所要に信号を印加することによ
り、多数のフラッシュメモリを、カードコネクタからの
信号に関係なく、適宜ライトイネーブル状態とすること
ができる。従って、さらにこの状態で、ライトコマンド
もしくはイレーズコマンドを１回実行することにより、
上記ライトイネーブル状態となっているフラッシュメモ
リに対して並列してライトもしくはイレーズ処理するこ
とができる。

【０１５８】これにより、ＩＣカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。

【０１５９】また、上記信号入力パッド２０１にＨレベ
ルの信号を印加して、カードインターフェイス２５０を
テストモードとした状態で、上記各制御信号入力パッド
２１１〜２１４には、独立して制御信号を印加できるた
め、基板上のフラッシュメモリ４０ａ〜４０ｄのうち所
要のものを選択して、所定の個数づつ上記書き込みテス
ト及び消去テストを行うことができ、各テストにおいて
フラッシュメモリを並列処理する上での自由度が大きな
ものとなっている。

【０１６０】

【発明の効果】以上のようにこの発明によれば、ＩＣカ
ードにおける、外部との信号のアクセスを制御するカー
ドインタフェースを、各フラッシュメモリをライトイネ
ーブル状態とするための複数の制御信号の出力端子に、
アクティブ信号により、該各フラッシュメモリがライト
イネーブル状態となる信号電位を印加するテスト用回路
を有する構成とし、該ＩＣカードには、該アクティブ信
号を該テスト用回路に入力するための信号入力パッドを
設けたので、外部から上記信号入力パッドにアクティブ
信号を印加することにより、各フラッシュメモリがライ
トイネーブル状態となる。従って、この状態でライトコ
マンドもしくはイレーズコマンドを１回実行することに
より、上記ライトイネーブル状態となっている全フラッ
シュメモリに対して並列してライトもしくはイレーズ処
理することができる。

【０１６１】これにより、ＩＣカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを非常に効果的に抑制することができる効果が
ある。

【０１６２】また、上記ＩＣカードのカード基板には、
信号入力パッドを１つ設けるだけでよく、上記並列処理
を行うための構成によって、カード基板上での各素子の
配置が制約を受けることもないという効果がある。

【０１６３】この発明によれば、ＩＣカードにおける外
部との信号のアクセスを制御するカードインタフェース
を、各フラッシュメモリをライトイネーブル状態とする
ための複数の制御信号の出力端子を、アクティブ信号に
よりハイインピーダンス状態とするテスト用回路を有す
る構成とし、ＩＣカードには、該アクティブ信号を該テ
スト用回路に入力するための信号入力パッド、及び該制
御信号の出力端子に接続された制御信号入力パッドを設
けたので、外部から上記信号入力パッドにアクティブ信
号を印加することにより、上記制御信号の出力端子がハ
イインピーダンス状態となり、各フラッシュメモリをラ
イトイネーブル状態とする機能がカードインターフェイ
スから分離されることとなる。

【０１６４】このため、上記信号入力パッドにアクティ
ブ信号を印加している状態で、制御信号入力パッドに外
部から所要の信号を印加することにより、多数のフラッ
シュメモリを、カードコネクタからの信号に関係なく適
宜ライトイネーブル状態とすることができる。従って、
ライトコマンドもしくはイレーズコマンドの１回の実行
により、上記ライトイネーブル状態となっている多数の
フラッシュメモリに対して並列してライトもしくはイレ
ーズ処理することができる。

【０１６５】これにより、ＩＣカードの基板上に実装さ
れた複数のフラッシュメモリの書き込みテスト及び消去
テストに要する時間を短縮することができ、ＩＣカード
の高密度実装化に伴って製品検査工程に要する時間が増
大するのを効果的に抑制することができる。

【０１６６】また、上記制御信号入力パッドに印加する
制御信号により、並列処理するフラッシュメモリの個数
を適宜設定することができるため、並列ライト及び並列
消去を行う上での処理の自由度を大きなものとできる効
果がある。

【０１６７】結局、本発明は、複数または全部のフラッ
シュデバイスに対して並列ライト動作または並列イレー
ズ動作ができ、フラッシュメモリ１個のライト時間また
はイレーズ時間で複数または全部のフラッシュメモリの
ライトまたはイレーズが可能であり、ひいては、今後の
高密度実装化の伴って搭載デバイスが増えれば増えるほ
どテスト時間の短縮に有効なものとなり、フラッシュデ
バイスのテストによるコストアップを避けることができ
るという効果を有するものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＩＣカードとして
ＰＣフラッシュカードの構成を示す平面図である。

【図２】上記第１の実施例によるＰＣカードに搭載され
たフラッシュメモリを、ＰＣカードのパッケージング前
に書き込み及び消去テストするための装置の構成を概念
的に示す図である。

【図３】上記第１の実施例のＰＣカードに適用するテス
ト用カードコネクタ，該ＰＣカードのカードインターフ
ェイス，及び該ＰＣカードに搭載したフラッシュメモリ
との間での信号の流れを示す図である。

【図４】上記第１の実施例のＰＣカードを構成するカー
ドインタフェースの構成を示すブロック図である。

【図５】上記第１の実施例のＰＣカードの書き込みテス
トにおける処理のフローの概略を示す図である。

【図６】上記第１の実施例のＰＣカードの書き込みテス
ト、及び消去テストにおける、各データ信号，アドレス
信号及び制御信号等の変化をタイミングチャートにより
示す図である。

【図７】上記第１の実施例のＰＣカードの書き込みテス
トにおける処理の詳細なフローを示す図である。

【図８】上記第１の実施例のＰＣカードの消去テストに
おける処理のフローの概略を示す図である。

【図９】上記第１の実施例のＰＣカードの消去テストに
おける処理の詳細なフローを示す図である。

【図１０】本発明の第２の実施例によるフラッシュメモ
リの並列処理方法として、ＰＣカードの書き込みテスト
における処理の詳細なフローを示す図である。

【図１１】上記第２の実施例によるフラッシュメモリの
並列処理方法として、ＰＣカードの消去テストにおける
処理の詳細なフローを示す図である。

【図１２】本発明の第３の実施例によるＩＣカードとし
てＰＣフラッシュカードの構成を示す平面図である。

【図１３】上記第３の実施例によるＰＣカードに搭載さ
れたフラッシュメモリを、ＰＣカードのパッケージング
前に書き込み及び消去テストするための装置の構成を概
念的に示す図である。

【図１４】上記第３の実施例のＰＣカードに適用するテ
スト用カードコネクタ，該ＰＣカードのカードインター
フェイス，及び該ＰＣカードに搭載したフラッシュメモ
リとの間での信号の流れを示す図である。

【図１５】上記第３の実施例のＰＣカードを構成するカ
ードインタフェースの構成を示すブロック図である。

【図１６】上記第３の実施例のＰＣカードの書き込みテ
スト、及び消去テストにおける、各データ信号，アドレ
ス信号及び制御信号等の変化をタイミングチャートによ
り示す図である。

【図１７】従来のＩＣカードを用いて、コンピュータと
の間で情報のアクセスを行う方法を説明するための図で
ある。

【図１８】上記コンピュータのＩＣカードとの接続部分
の構造、及びＩＣカードの内部構造を示す図であり、図
１８（ａ）はコンピュータに内蔵のカードソケットの構
造を示し、図１８（ｂ）はＩＣカードのコネクタ部及び
そのカード基板上での素子の配置を示している。

【図１９】従来のＩＣカードにおける、カードコネクタ
２０と、ＩＣカードに搭載されたカードインターフェイ
ス及びフラッシュメモリとの間での信号の流れを示す図
である。

【図２０】従来のＩＣカードを構成するカードインター
フェイスの構成を示すブロック図である。

【図２１】従来のＩＣカードに搭載されたフラッシュメ
モリを、該ＩＣカードのパッケージング前に書き込み及
び消去テストするための装置の構成を概念的に示す図で
ある。

【図２２】従来のＩＣカードにおける、テスト装置のカ
ードコネクタと、ＩＣカードのカードインターフェイス
及びフラッシュメモリとの間での信号の流れを示す図で
ある。

【図２３】従来のＩＣカードの書き込みテストにおける
処理のフローの概略を示す図である。

【図２４】従来のＩＣカードの消去テストにおける処理
のフローの概略を示す図である。

【符号の説明】

１０ａ パッケージング用部材 ２０ カードコネクタ部 ３０ カード基板 ３１ 基板側接続端子 ４０ａ〜４０ｄ フラッシュメモリ（デバイス） ４１ ステータスレジスタ ５３ コントローラ ６０ テスト装置 ６０ａ テスト装置本体 ６０ｂ カード基板の保持具 ６１ カード基板載置台 ６２ テスト用カードコネクタ １００，２００ ＰＣカード（ＩＣカード） １０１，２０１ 信号入力パッド １０１ａ，２０１ａ テスト信号用端子 １５０，２５０ カードインターフェイス １６０，２６０ テスト用回路 １６０ａ１〜１６０ａ１０ アンドゲート １６０ｂ インバータ １６２ａ，１６２ｂ プローバ ２１１〜２１４ 制御信号入力パッド ２６０ａ１〜２６０ａ１０ ３ステートバッファ Ａ０〜Ａ２１ アドレス信号 ／ＣＥ１，／ＣＥ２ チップイネーブル信号 ／ＣＳ０〜／ＣＳ７ チップセレクト信号 Ｄ０〜Ｄ１５ データ信号 ／ＯＥ アウトプットイネーブル信号 ＲＤＹ／（／ＢＳＹ），Ｒ／Ｂ０〜Ｒ／Ｂ３ レディビ
ジー信号 Ｖｃｃ 通常動作電源 Ｖｐｐ１ 偶数バイト用高圧電源 Ｖｐｐ２ 奇数バイト用高圧電源 ／ＷＥ，／ＷＥ０，／ＷＥ１ ライトイネーブル信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−89657（ＪＰ，Ａ) 特開 平３−232033（ＪＰ，Ａ) 特開 平２−210558（ＪＰ，Ａ) 特開 平４−47429（ＪＰ，Ａ) 特開 平４−76643（ＪＰ，Ａ) 特開 平４−97455（ＪＰ，Ａ) 特開 平４−333940（ＪＰ，Ａ) 特開 平６−52375（ＪＰ，Ａ) 特開 平１−290093（ＪＰ，Ａ) 特開 昭63−83845（ＪＰ，Ａ) 実開 昭60−173199（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06K 19/07 G06F 12/06 G06F 12/16 G06K 17/00 G11C 16/02

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 データバスとデコード用アドレスを除く
   アドレスバスとを共有する複数のフラッシュメモリと、
   外部からのアドレス信号、データ信号、及び制御信号を
   受け、外部との信号のアクセスを制御するカードインタ
   フェースとを備えたＩＣカードであって、 該カードインタフェースが、 該各フラッシュメモリをライトイネーブル状態とするた
   めの複数の制御信号の出力端子とチップセレクト信号の
   出力端子とを、アクティブ信号によりハイインピーダン
   ス状態とするテスト用回路を有し、 該アクティブ信号を該テスト用回路に入力するための信
   号入力パッド、及び該制御信号と該チップセレクト信号
   との出力端子に接続された制御信号入力パッドを設けた
   ＩＣカード。
2. 【請求項２】 請求項１記載のＩＣカードに搭載された
   複数のフラッシュメモリを並列処理する方法であって、 該ＩＣカードをカードコネクタに装着し、 前記信号入力パッドに前記アクティブ信号を印加した状
   態で、該ＩＣカード外部から前記制御信号入力パッドの
   所要のものに制御信号を印加して、対応するフラッシュ
   メモリをライトイネーブル状態にし、 その後、ライトコマンドもしくはイレーズコマンドの実
   行により、アクティブ信号を前記カードインターフェイ
   スを介して該フラッシュメモリに供給して、所要の複数
   のフラッシュメモリの並列ライトあるいは並列イレーズ
   処理を行うフラッシュメモリの並列処理方法。