JP3059121B2 - Method for forming semiconductor microstructure - Google Patents
Method for forming semiconductor microstructureInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体微細構造の
形成方法に係わり、特にシリサイドの微細パターンを形
成するための半導体微細構造の形成方法に関する。The present invention relates to a method for forming a semiconductor fine structure, and more particularly to a method for forming a semiconductor fine structure for forming a fine pattern of silicide.
【０００２】[0002]
【従来の技術】従来、シリコンを代表とする半導体基板
上に微細パターンを形成する際には、シリコン酸化物の
ＳｉＯ2 をマスクとして使われることが多い。例えば、
Ｓｉ基板上に導電体の微細パターンを選択形成するに
は、一般に次のような工程が採用されている。2. Description of the Related Art Conventionally, when a fine pattern is formed on a semiconductor substrate typified by silicon, SiO 2 of silicon oxide is often used as a mask. For example,
In order to selectively form a fine pattern of a conductor on a Si substrate, the following steps are generally employed.
【０００３】まず、Ｓｉ基板の表面全面にＳｉＯ2 膜を
形成する。次いで、ＳｉＯ2 膜上にフォトレジストを塗
布し、光学露光や電子ビーム，イオンビーム照射により
レジストを感光させ、現像によりパターニングを行う。
電子ビームやＸ線を使えば、０．１μｍ以下のパターニ
ングも可能である。このレジストパターンをマスクとし
て用い、ＳｉＯ2 膜を選択エッチングにより開口し、Ｓ
ｉ基板表面を一部露出させる。First, an SiO 2 film is formed on the entire surface of a Si substrate. Next, a photoresist is applied on the SiO 2 film, the resist is exposed by optical exposure, electron beam or ion beam irradiation, and patterning is performed by development.
If an electron beam or X-ray is used, patterning of 0.1 μm or less is possible. Using this resist pattern as a mask, an opening is formed in the SiO 2 film by selective etching,
The i-substrate surface is partially exposed.
【０００４】次いで、金属や半導体を成長させる原料ガ
スを供給しながら基板を加熱すると、シリコンが露出し
ている領域で選択的に成長反応が起き、ＳｉＯ2 膜が残
っている領域では反応が起きない。これを利用して、必
要とする部分に選択的に金属や半導体のシリサイド膜を
形成することが可能になる。Then, when the substrate is heated while supplying a source gas for growing a metal or a semiconductor, a growth reaction occurs selectively in a region where silicon is exposed, and a reaction occurs in a region where a SiO 2 film remains. Absent. By utilizing this, it is possible to selectively form a metal or semiconductor silicide film on a required portion.
【０００５】しかしながら、この種の方法にあっては次
のような問題があった。即ち、シリサイドを選択的に成
長する際に、ＳｉＯ2 膜上にも金属や半導体が一部成長
してしまうため、マスクの寸法が１０ナノメータレベル
になると、微細構造が完全に形成できない。さらに、マ
スクとしてのＳｉＯ2 膜に１０ナノメータレベルでパタ
ーンを精度良く形成するのは極めて困難である。また、
選択成長に必要なガス制御系には、規模の大きな設備を
必要とし、製造コストが高くなるという問題もあった。[0005] However, this type of method has the following problems. That is, when the silicide is selectively grown, a metal or a semiconductor partially grows also on the SiO 2 film, so that a fine structure cannot be completely formed when the size of the mask is on the order of 10 nanometers. Further, it is extremely difficult to accurately form a pattern on a SiO 2 film as a mask at a level of 10 nanometers. Also,
The gas control system required for selective growth requires large-scale equipment and has a problem that the production cost increases.
【０００６】[0006]
【発明が解決しようとする課題】このように従来、シリ
コン酸化膜の開口に選択的に金属や半導体のシリサイド
を形成する場合、パターン寸法が１０ナノメータレベル
以下になると微細構造が完全に形成できなくなり、また
製造コストが高くなる問題があった。As described above, conventionally, when a metal or a semiconductor silicide is selectively formed in an opening of a silicon oxide film, a fine structure cannot be completely formed when the pattern dimension becomes 10 nm or less. In addition, there is a problem that the manufacturing cost is increased.
【０００７】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、選択成長等の技術を
用いることなく、半導体基板上に導電体の微細パターン
を形成することができ、かつ１０ナノメータレベルの微
細加工を確実に行うことができる半導体微細構造の形成
方法を提供することにある。The present invention has been made in view of the above circumstances, and has as its object to form a fine pattern of a conductor on a semiconductor substrate without using a technique such as selective growth. An object of the present invention is to provide a method for forming a semiconductor fine structure, which can perform fine processing at a level of 10 nanometers without fail.
【０００８】[0008]
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、半導体基板上に
導電体の微細パターンを形成するための半導体微細構造
の形成方法において、半導体基板上に形成されたシリコ
ン酸化膜に電子ビーム，イオンビーム，又は光を選択的
に照射することにより、該照射部分におけるシリコン酸
化膜から酸素を脱離させる工程と、前記シリコン酸化膜
上に金属薄膜を堆積する工程と、前記基板を熱処理する
ことにより、前記シリコン酸化膜の酸素を脱離させた領
域でシリコンと金属を反応させてシリサイドを形成する
工程とを含むことを特徴とする。(Structure) In order to solve the above problem, the present invention employs the following structure. That is, the present invention provides a method for forming a semiconductor fine structure for forming a fine pattern of a conductor on a semiconductor substrate, wherein an electron beam, an ion beam, or light is selectively applied to a silicon oxide film formed on the semiconductor substrate. Irradiating oxygen to desorb oxygen from the silicon oxide film in the irradiated portion; depositing a metal thin film on the silicon oxide film; and heat-treating the substrate to reduce oxygen in the silicon oxide film. Forming a silicide by reacting silicon and metal in the desorbed region.
【０００９】また本発明は、半導体基板上に導電体の微
細パターンを形成するための半導体微細構造の形成方法
において、半導体基板上に形成されたシリコン酸化膜に
電子ビーム，イオンビーム，又は光を選択的に照射する
ことにより、該照射部分におけるシリコン酸化膜から酸
素を脱離させる工程と、前記シリコン酸化膜上にシリコ
ン以外の半導体薄膜を堆積する工程と、前記基板を熱処
理することにより、前記シリコン酸化膜の酸素を脱離さ
せた領域でシリコンとそれ以外の半導体を反応させてシ
リサイドを形成する工程とを含むことを特徴とする。According to another aspect of the present invention, there is provided a method for forming a semiconductor fine structure for forming a fine pattern of a conductor on a semiconductor substrate, wherein an electron beam, an ion beam, or light is applied to a silicon oxide film formed on the semiconductor substrate. By selectively irradiating, a step of desorbing oxygen from the silicon oxide film in the irradiated portion, a step of depositing a semiconductor thin film other than silicon on the silicon oxide film, and a heat treatment of the substrate, Forming a silicide by reacting silicon with other semiconductors in a region of the silicon oxide film from which oxygen has been eliminated.
【００１０】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 半導体基板として、Ｓｉ基板又はＧａＡｓ基板を用
いること。 (2) 金属薄膜又は半導体薄膜を、スパッタ法，電子ビー
ム加熱蒸着法，又は分子ビーム堆積法で堆積すること。 (3) シリサイドの形成により、ＭＯＳＦＥＴ又はＭＥＳ
ＦＥＴのゲート電極を形成すること。Here, preferred embodiments of the present invention include the following. (1) A Si substrate or a GaAs substrate is used as a semiconductor substrate. (2) Deposit metal or semiconductor thin films by sputtering, electron beam evaporation, or molecular beam deposition. (3) MOSFET or MES by forming silicide
Forming the gate electrode of the FET.
【００１１】（作用）本発明では、ガスによる選択的化
学反応を利用するのではなく、スパッタ法等により一度
全面に金属や半導体を堆積させた後、基板を加熱して熱
反応により選択的にシリサイドを形成する。また、シリ
コン酸化膜をエッチングしてマスクを形成するのではな
く、光，電子ビーム，又はイオンビーム照射により酸素
を脱離させた状態をマスクとして利用することにより、
微細加工の精度を向上させると共に工程を簡略化でき
る。(Function) In the present invention, instead of utilizing a selective chemical reaction by a gas, a metal or semiconductor is once deposited on the entire surface by a sputtering method or the like, and then the substrate is heated and selectively reacted by a thermal reaction. Form silicide. Also, instead of etching a silicon oxide film to form a mask, a state in which oxygen is desorbed by light, electron beam, or ion beam irradiation is used as a mask,
The precision of fine processing can be improved and the process can be simplified.
【００１２】ここで、本発明の作用をより詳しく説明す
る。図１（ａ）に示すように、ＳｉＯ2 膜１１の開口パ
ターン１１ａを有するＳｉ基板１０上の全面に金属や半
導体を堆積させた後に基板を加熱すると、Ｓｉが露出し
ていた部分には金属や半導体との化合物（シリサイド）
ができる。一方、ＳｉＯ2 膜の上では、酸素を含んだ化
合物ができ、多くの場合には絶縁体（若しくは高抵抗物
質）となる。この構造を利用すると、Ｓｉの露出領域の
み電流が流れるような微細構造を形成することができ、
半導体素子形成に利用できる。Here, the operation of the present invention will be described in more detail. As shown in FIG. 1A, when a substrate is heated after depositing a metal or a semiconductor on the entire surface of a Si substrate 10 having an opening pattern 11a of a SiO 2 film 11, a portion where the Si is exposed is With semiconductors and semiconductors (silicide)
Can be. On the other hand, a compound containing oxygen is formed on the SiO 2 film, and often becomes an insulator (or a high-resistance substance). By using this structure, it is possible to form a fine structure in which current flows only in the exposed region of Si,
It can be used for forming semiconductor elements.
【００１３】しかし、この構造では前述したように、マ
スクの寸法が１０ナノメータレベルになると、微細構造
が完全には形成できない。また、ＳｉＯ2 膜のパターニ
ングという工程が必要となり、さらに選択成長のための
設備が必要となり、製造コストが高くなる。However, in this structure, as described above, a fine structure cannot be formed completely when the size of the mask is on the order of 10 nanometers. In addition, a step of patterning the SiO 2 film is required, and equipment for selective growth is required, which increases the manufacturing cost.
【００１４】そこで本発明では、ＳｉＯ2 膜のパターニ
ングなしに、さらに選択成長を用いることなしに、シリ
サイドを選択的に形成する。即ち、１０ナノメータレベ
ルの微細加工において、ＳｉＯ2 膜に電子ビーム，イオ
ンビーム，又は光（紫外線，Ｘ線，ガンマ線）を照射す
ると、 ＳｉＯ2 → Ｓｉ＋２Ｏ（又は２Ｏ+ ） … (1) という反応が励起されるため、表面から酸素の脱離が起
きて、ＳｉＯ2 の表面付近はアモルファスＳｉに近い状
態となる。図１（ｂ）に、この状態の断面図を示す。図
中の１３がビーム照射によりアモルファスＳｉに近い状
態となった領域である。Therefore, in the present invention, silicide is selectively formed without patterning the SiO 2 film and without using selective growth. That is, in microfabrication at the level of 10 nanometers, when the SiO 2 film is irradiated with an electron beam, an ion beam, or light (ultraviolet rays, X-rays, gamma rays), a reaction of SiO 2 → Si + 2O (or 2O + ) (1) Because of the excitation, oxygen is desorbed from the surface, and the vicinity of the surface of SiO 2 becomes a state close to amorphous Si. FIG. 1B shows a cross-sectional view in this state. Reference numeral 13 in the figure denotes a region which is in a state close to amorphous Si by beam irradiation.
【００１５】この後、ＳｉＯ2 膜１１上に、チタンやニ
ッケル，タングステンなどの金属を蒸着して、５００℃
から６００℃で加熱すると、ビーム照射領域１３のみ金
属シリサイドが形成される。他のＳｉＯ2 膜１１上の部
分は、高抵抗の金属酸化物が形成される。従って、ビー
ム照射領域のみ電流が流れるような表面構造が形成でき
る。Thereafter, a metal such as titanium, nickel, or tungsten is deposited on the SiO 2 film 11 at 500 ° C.
When the heating is performed at a temperature of 600 to 600 ° C., metal silicide is formed only in the beam irradiation region 13. A high-resistance metal oxide is formed on the other SiO 2 film 11. Therefore, a surface structure in which a current flows only in the beam irradiation area can be formed.
【００１６】なお、ＳｉＯ2 マスクを形成する方法とし
て、本発明者らは次のような方法を提案している。（特
願平８−２４１９５号）。ＳｉＯ2 上にビームを照射し
た後に６００℃以上で加熱すると、照射領域では、 Ｓｉ（固体）＋ＳｉＯ2 （固体） → ２ＳｉＯ（気体） … (2) という反応が起きて、ＳｉＯ2 は分解し蒸発する。一
方、ビームが当たっていない領域では、Ｓｉ（固体）が
存在しないので、(2) の反応が起き難く、さらに加熱温
度を上げて(1) の反応を起こさないと、(2) の反応によ
る分解蒸発は生じない。Ｓｉ上のＳｉＯ2 であっても、
(2) の反応は界面でしか起きず、ＳｉＯがＳｉＯ2 中を
拡散して表面から脱離しなければならないので、加熱温
度を上げないとＳｉＯ2 の分解蒸発は起きない。The present inventors have proposed the following method for forming an SiO 2 mask. (Japanese Patent Application No. 8-24195). When a beam is irradiated on SiO 2 and heated at 600 ° C. or higher, a reaction of Si (solid) + SiO 2 (solid) → 2SiO (gas) occurs in the irradiated area, and SiO 2 is decomposed and evaporated. I do. On the other hand, in the region where the beam is not irradiated, since there is no Si (solid), the reaction of (2) is unlikely to occur, and if the heating temperature is not increased to cause the reaction of (1), the reaction of (2) No decomposition evaporation occurs. Even with SiO 2 on Si,
The reaction of (2) occurs only at the interface, and SiO must diffuse through SiO 2 and desorb from the surface. Therefore, unless the heating temperature is increased, decomposition and evaporation of SiO 2 does not occur.
【００１７】このように、ビーム照射の有無によりＳｉ
Ｏ2 が分解蒸発する温度に差ができる。従って、この２
つの温度の間で加熱すると、ビームを照射した領域のみ
が分解蒸発して、ＳｉＯ2 レジストを現像できる。これ
は、１０ナノメータレベルの微細加工へのＳｉＯ2 の有
効な利用方法であるが、(2) の分解蒸発反応を起こさせ
る過程で電子ビーム照射領域の横方向へも脱離が進行し
て寸法が大きくなってしまう。これは、１０ナノメータ
以下のサイズの領域を接近させて形成する時に問題とな
る。Thus, depending on the presence or absence of beam irradiation, Si
There is a difference in the temperature at which O 2 decomposes and evaporates. Therefore, this 2
When heated between two temperatures, only the area irradiated with the beam is decomposed and evaporated, and the SiO 2 resist can be developed. This is an effective method of using SiO 2 for microfabrication on the order of 10 nanometers. However, in the process of causing the decomposition and evaporation reaction of (2), desorption also proceeds in the lateral direction of the electron beam irradiation area, and the size is reduced. Becomes large. This poses a problem when regions having a size of 10 nanometers or less are formed close to each other.
【００１８】これに対し本発明では、ＳｉＯ2 を分解蒸
発させる必要がなく、ビームで酸素が欠損した領域がそ
のまま選択反応領域になるため、上記のように寸法が広
がる問題がない。しかも、工程も簡単になるため、１０
ナノメータレベルの微細加工に有利である。On the other hand, in the present invention, it is not necessary to decompose and evaporate SiO 2 , and the region where oxygen is deficient in the beam becomes the selective reaction region as it is. In addition, since the process is simplified, 10
This is advantageous for fine processing at the nanometer level.
【００１９】[0019]
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図２は、本発明の第１の実施形態に
係わる半導体微細構造の形成工程を示す斜視図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the illustrated embodiments. (First Embodiment) FIG. 2 is a perspective view showing a step of forming a semiconductor fine structure according to a first embodiment of the present invention.
【００２０】まず、図２（ａ）に示すように、Ｓｉ基板
２０を１気圧の酸素雰囲気中で９００℃で加熱すること
で、基板２０上にシリコン酸化膜（ＳｉＯ2 ）２１を１
０ｎｍ形成する。続いて、ＳｉＯ2 膜２１上に一般に使
われる有機レジスト２２を塗布し、光露光・現像によっ
てパターニングを行い、幅０．５μｍサイズのラインパ
ターン２２ａを形成する。First, as shown in FIG. 2A, a silicon oxide film (SiO 2 ) 21 is formed on the Si substrate 20 by heating it at 900 ° C. in an oxygen atmosphere of 1 atm.
0 nm is formed. Subsequently, a commonly used organic resist 22 is applied on the SiO 2 film 21 and patterned by light exposure and development to form a line pattern 22a having a width of 0.5 μm.
【００２１】次いで、図２（ｂ）に示すように、レジス
ト２２をマスクとして用いＳｉＯ2膜２１をエッチング
除去し、ＳｉＯ2 膜２１の開口パターン２１ａにＳｉ基
板表面を露出させる。その後、レジスト２２を除去す
る。Next, as shown in FIG. 2B, the SiO 2 film 21 is removed by etching using the resist 22 as a mask to expose the surface of the Si substrate to the opening pattern 21a of the SiO 2 film 21. After that, the resist 22 is removed.
【００２２】ここで、上記のようにレジストを用いたパ
ターニングではなく、本発明者らが既に提案した技術
（特願平８−２４１９５号）のように、ＳｉＯ2 膜に電
子ビームを選択的に照射し、加熱処理によりビーム照射
部分を除去する方法を採用することも可能である。Here, instead of patterning using a resist as described above, an electron beam is selectively applied to the SiO 2 film as in the technique already proposed by the present inventors (Japanese Patent Application No. Hei 8-24195). It is also possible to employ a method of irradiating and removing the beam-irradiated portion by heat treatment.
【００２３】次いで、全面にチタンを１０ｎｍ蒸着した
後、窒素雰囲気中で６００℃で１０分間加熱したとこ
ろ、図１（ｃ）に示すように、Ｓｉ露出領域のみチタン
シリサイド２４が形成され、ＳｉＯ2 膜２１の上では酸
化チタン２３が形成された。Next, after 10 nm of titanium is vapor-deposited on the entire surface, the film is heated at 600 ° C. for 10 minutes in a nitrogen atmosphere. As shown in FIG. 1C, titanium silicide 24 is formed only in the exposed Si region, and SiO 2 is formed. Titanium oxide 23 was formed on film 21.
【００２４】シリサイドと酸化チタン領域の抵抗を測定
したところ、それぞれ数Ωｃｍ、数ｋΩｃｍという低抵
抗，高抵抗領域に明確に分れていることが判った。この
技術を中心にデバイスを作成した実施形態を以下に示
す。When the resistances of the silicide and titanium oxide regions were measured, it was found that they were clearly divided into low resistance and high resistance regions of several Ωcm and several kΩcm, respectively. An embodiment in which a device is created based on this technique will be described below.
【００２５】（第２の実施形態）図３は、本発明の第２
の実施形態に係わるＭＯＳＦＥＴの製造工程を示す断面
図である。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a manufacturing step of the MOSFET according to the embodiment.
【００２６】まず、図３（ａ）に示すように、表面にｐ
型層３１が形成されたＳｉ基板３０を、１気圧の酸素雰
囲気中で１０００℃に加熱して、厚さ４ｎｍのシリコン
酸化膜（ＳｉＯ2 ）３２を形成する。この基板に有機レ
ジスト（図示せず）を塗布し、ステッパによる露光によ
り面積１μｍ角のソースとドレイン領域をソース・ドレ
イン領域間距離１μｍで露光・現像し、これをマスクに
弗酸系のエッチング液でＳｉＯ2 膜３２を選択的に除去
し、Ｓｉ基板を露出させた。First, as shown in FIG.
The Si substrate 30 on which the mold layer 31 is formed is heated to 1000 ° C. in an oxygen atmosphere at 1 atm to form a silicon oxide film (SiO 2 ) 32 having a thickness of 4 nm. An organic resist (not shown) is applied to this substrate, and the source and drain regions having an area of 1 μm square are exposed and developed at a distance of 1 μm between the source and drain regions by exposure with a stepper. Then, the SiO 2 film 32 was selectively removed to expose the Si substrate.
【００２７】ここで、先の第１の実施形態でも説明した
ように、レジストを用いたパターニングではなく、Ｓｉ
Ｏ2 膜３２に電子ビームを選択的に照射し、加熱処理に
よりビーム照射部分を除去する方法を採用することも可
能である。Here, as described in the first embodiment, instead of patterning using a resist, Si
It is also possible to adopt a method of selectively irradiating the O 2 film 32 with an electron beam and removing a beam irradiation portion by heat treatment.
【００２８】次いで、図３（ｂ）に示すように、この基
板上に厚さ２０ｎｍのＴｉ膜３３を電子ビーム蒸着法で
全面に堆積させる。次いで、窒素雰囲気中で５５０℃で
２０分間加熱したところ、図３（ｃ）に示すように、Ｓ
ｉが露出した領域のみチタンシリサイド３４が形成され
た。チタンシリサイドは接触抵抗が小さいので、従来素
子よりも電極面積が小さくできる。また、高温でも安定
であるため、長期信頼性も向上するという利点が生まれ
る。Next, as shown in FIG. 3B, a 20 nm thick Ti film 33 is deposited on the entire surface of the substrate by electron beam evaporation. Next, when heated at 550 ° C. for 20 minutes in a nitrogen atmosphere, as shown in FIG.
The titanium silicide 34 was formed only in the region where i was exposed. Since titanium silicide has low contact resistance, the electrode area can be smaller than that of a conventional device. In addition, since it is stable even at high temperatures, there is an advantage that long-term reliability is improved.
【００２９】なお、ＳｉＯ2 膜３２の上ではチタンと酸
化膜が反応して絶縁物であるチタン酸化物（主にＴｉＯ
2 ）が膜表面に形成された。このチタン酸化物は、所定
のエッチング液により除去する。On the SiO 2 film 32, titanium reacts with an oxide film to react with titanium oxide (mainly TiO 2 ) as an insulator.
2 ) was formed on the film surface. This titanium oxide is removed by a predetermined etching solution.
【００３０】次いで、図３（ｄ）に示すように、化学的
気相成長法で多結晶シリコンを全面に成長した後、従来
の光露光法で幅０．２５μｍにパターニングされたレジ
ストをマスクにゲート電極以外の領域の多結晶シリコン
をエッチング除去し、ＭＯＳ型ゲート電極３５を形成し
た。Next, as shown in FIG. 3D, after polycrystalline silicon is grown on the entire surface by a chemical vapor deposition method, a resist patterned to a width of 0.25 μm by a conventional light exposure method is used as a mask. The polycrystalline silicon in a region other than the gate electrode was removed by etching to form a MOS gate electrode 35.
【００３１】かくして本実施形態によれば、０．２５μ
ｍゲートのＭＯＳＦＥＴが作成できる。そしてこの場
合、低抵抗チタンシリサイド電極を使ったことにより、
スイッチング時間は、従来の手法で作った０．２５μｍ
ゲートＭＯＳＦＥＴの半分以下となった。Thus, according to the present embodiment, 0.25 μm
An m-gate MOSFET can be created. And in this case, by using low resistance titanium silicide electrode,
Switching time is 0.25μm
It is less than half of the gate MOSFET.
【００３２】（第３の実施形態）図４は、本発明の第３
の実施形態に係わるＭＯＳＦＥＴの製造工程を示す断面
図である。(Third Embodiment) FIG. 4 shows a third embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a manufacturing step of the MOSFET according to the embodiment.
【００３３】まず、図４（ａ）に示すように、Ｓｉ基板
４０の表面にｐ型不純物のイオン注入を行い、Ｓｉ表面
にｐ型層４１を形成する。次いで、酸素雰囲気中で加熱
して、厚さ２ｎｍのシリコン酸化膜（ＳｉＯ2 ）４２を
形成する。次いで、これを２ｋｅＶの電子ビームで幅１
０ｎｍの部分を露光する。比較的加速電圧の低い電子の
照射による酸素の脱離によって、表面から１ｎｍの深さ
の部分４３がアモルファスＳｉに近い状態となる。First, as shown in FIG. 4A, a p-type impurity is ion-implanted into the surface of the Si substrate 40 to form a p-type layer 41 on the Si surface. Next, a silicon oxide film (SiO 2 ) 42 having a thickness of 2 nm is formed by heating in an oxygen atmosphere. Then, this was irradiated with an electron beam of 2 keV to a width of 1
The portion of 0 nm is exposed. Due to the desorption of oxygen by irradiation of electrons having a relatively low accelerating voltage, the portion 43 having a depth of 1 nm from the surface becomes a state close to amorphous Si.
【００３４】次いで、図４（ｂ）に示すように、全面に
厚さ７０ｎｍのタングステン膜４４′をスパッタで堆積
させる。次いで、図４（ｃ）に示すように、従来の光露
光技術により、電子ビーム照射領域４３を中心に幅０．
３μｍだけレジスト（図示せず）が残るようにパターニ
ングし、これをマスクにイオンスパッタでタングステン
膜４４′を除去してゲート電極４４を形成する。さら
に、ゲート電極４４をマスクにＳｉＯ2 膜４２をウェッ
トエッチングで除去する。Next, as shown in FIG. 4B, a tungsten film 44 'having a thickness of 70 nm is deposited on the entire surface by sputtering. Next, as shown in FIG. 4 (c), the width of the electron beam irradiation area 43 is reduced to about 0.3 by the conventional light exposure technique.
Patterning is performed so that a resist (not shown) is left by 3 μm, and using this as a mask, the tungsten film 44 ′ is removed by ion sputtering to form a gate electrode 44. Further, the SiO 2 film 42 is removed by wet etching using the gate electrode 44 as a mask.
【００３５】次いで、図４（ｄ）に示すように、基板を
窒素雰囲気中で６００℃，３０分間加熱すると、前に電
子ビーム照射によりアモルファスＳｉ化した部分４３の
みがタングステンと反応し、タングステンシリサイド４
５が形成された。その下の１ｎｍの厚さのＳｉＯ2 膜４
２は変化しない。タングステン電極自体の幅は０．３μ
ｍであるが、その下のＳｉＯ2 の厚さが１ｎｍの領域
（電子ビーム照射領域４３）が実効的ＭＯＳゲートとな
るので、ゲート長は１０ｎｍとなる。Next, as shown in FIG. 4D, when the substrate is heated in a nitrogen atmosphere at 600 ° C. for 30 minutes, only the portion 43 which has been made amorphous Si by irradiation with an electron beam reacts with tungsten, and tungsten silicide is formed. 4
5 was formed. An SiO 2 film 4 with a thickness of 1 nm thereunder
2 does not change. The width of the tungsten electrode itself is 0.3μ
Although the area is m, the area where the thickness of SiO 2 thereunder is 1 nm (electron beam irradiation area 43) becomes the effective MOS gate, and the gate length becomes 10 nm.
【００３６】次いで、図４（ｅ）に示すように、タング
ステンからなるゲート電極４４をマスクに、イオン打ち
込み法で高濃度のｎ型領域（ソース・ドレイン領域）４
６を形成する。続いて、従来の光露光技術とリフトオフ
法で、ソース・ドレイン電極４７を形成する。Next, as shown in FIG. 4E, using a tungsten gate electrode 44 as a mask, a high-concentration n-type region (source / drain region) 4 is formed by ion implantation.
6 is formed. Subsequently, source / drain electrodes 47 are formed by a conventional light exposure technique and a lift-off method.
【００３７】かくして本実施形態によれば、１０ｎｍゲ
ートでＳｉＯ2 の厚さ２ｎｍの超微細ＭＯＳＦＥＴが作
成できる。スイッチング時間は、従来の手法で作った
０．１μｍゲートＭＯＳＦＥＴの半分以下となった。Thus, according to the present embodiment, an ultra-fine MOSFET with a thickness of 2 nm of SiO 2 can be formed with a gate of 10 nm. Switching time is less than half that of a 0.1 μm gate MOSFET made by the conventional method.
【００３８】このように本実施形態では、ＳｉＯ2 膜４
２をエッチングしてマスクを形成するのではなく、電子
ビーム照射により酸素を脱離させた状態をマスクとして
利用することにより、微細加工の精度を向上させると共
に工程を簡略化できる。しかも、ガスによる選択的化学
反応を利用するのではなく、スパッタ法により一度全面
にタングステン膜４４を堆積させた後、基板を加熱して
熱反応により選択的にタングステンシリサイド４５を形
成するので、１０ナノメータレベルの微細加工も十分可
能であり、製造コストも低くなる。As described above, in this embodiment, the SiO 2 film 4
By using a state in which oxygen is desorbed by electron beam irradiation instead of forming a mask by etching 2 as a mask, the precision of fine processing can be improved and the process can be simplified. In addition, the tungsten silicide 45 is formed by depositing the tungsten film 44 on the entire surface once by the sputtering method and then selectively forming the tungsten silicide 45 by the thermal reaction instead of utilizing the selective chemical reaction by gas. Fine processing at the nanometer level is sufficiently possible, and the manufacturing cost is reduced.
【００３９】つまり、選択成長等の技術を用いることな
く、Ｓｉ基板１０上に１０ナノメータレベルのタングス
テンシリサイド４５の微細パターンを精度良く形成する
ことができる。そして、これをＭＯＳＦＥＴのゲートと
して用いることにより、超微細ＭＯＳＦＥＴの実現が可
能となる。That is, a fine pattern of tungsten silicide 45 having a level of 10 nanometers can be accurately formed on the Si substrate 10 without using a technique such as selective growth. Then, by using this as the gate of the MOSFET, it is possible to realize an ultra-fine MOSFET.
【００４０】（第４の実施形態）図５は、本発明の第４
の実施形態に係わるＭＥＳＦＥＴの製造工程を示す断面
図である。(Fourth Embodiment) FIG. 5 shows a fourth embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a manufacturing step of the MESFET according to the embodiment.
【００４１】まず、図５（ａ）に示すように、ＧａＡｓ
基板５０上にＭＢＥ法でｎ型ＧａＡｓ層５１を３００ｎ
ｍ成長したのち、熱ＣＶＤ法でシリコン酸化膜（ＳｉＯ
2 ）５２を３ｎｍ成長させる。適当な素子分離を行った
後、この基板にプローブ径２０ｎｍのＧａイオンビーム
（加速電圧１０ｋｅＶ）で露光を施し、約幅２０ｎｍの
アモルファスＳｉ領域５３を形成した。First, as shown in FIG.
300 n of n-type GaAs layer 51 is formed on substrate 50 by MBE.
m, and then a silicon oxide film (SiO 2) is formed by thermal CVD.
2 ) Grow 52 nm by 3 nm. After appropriate element separation, this substrate was exposed to a Ga ion beam having a probe diameter of 20 nm (acceleration voltage: 10 keV) to form an amorphous Si region 53 having a width of about 20 nm.
【００４２】次いで、図５（ｂ）に示すように、厚さ３
００ｎｍのタングステン膜５４′をスパッタで堆積させ
た。続いて、図５（ｃ）に示すように、従来の光露光技
術にてイオンビーム照射領域５３を中心に幅０．５μｍ
だけレジスト（図示せず）が残るようにパターニング
し、これをマスクにイオンスパッタでタングステン膜５
４′を除去してゲート電極５４を形成する。Next, as shown in FIG.
A 00 nm tungsten film 54 'was deposited by sputtering. Subsequently, as shown in FIG. 5C, a width of 0.5 μm
Patterning so that only a resist (not shown) remains, and using this as a mask, a tungsten film 5 is formed by ion sputtering.
4 'is removed to form a gate electrode 54.
【００４３】次いで、レジストを除去してから、真空中
にて５００℃で６０分間すると、図５（ｄ）に示すよう
に、タングステンとイオンビーム照射領域のアモルファ
スＳｉが反応して幅２０ｎｍのタングステンシリサイド
５５が形成された。このシリサイド５５は高温でも安定
した材料である。Next, after the resist is removed, when the vacuum is applied at 500 ° C. for 60 minutes, as shown in FIG. 5D, the tungsten reacts with the amorphous Si in the ion beam irradiation region to form a tungsten film having a width of 20 nm. A silicide 55 was formed. This silicide 55 is a material that is stable even at high temperatures.
【００４４】次いで、図５（ｅ）に示すように、再び光
露光技術でソース電極とドレイン電極領域のパターニン
グを行い、ＳｉＯ2 膜５２を弗化アンモニウムでエッチ
ング除去し、リフトオフ法でソース・ドレイン電極５７
を形成した。Next, as shown in FIG. 5E, the source electrode and the drain electrode regions are patterned again by the light exposure technique, the SiO 2 film 52 is removed by etching with ammonium fluoride, and the source / drain is lifted off. Electrode 57
Was formed.
【００４５】かくして本実施形態によれば、２０ｎｍゲ
ートのＭＥＳＦＥＴが作成された。ＨＥＭＴ用多層膜を
有する基板を用いれば、同様の方法でＨＥＭＴのゲート
電極も形成できる。Thus, according to the present embodiment, a 20 nm gate MESFET was produced. If a substrate having a HEMT multilayer film is used, a HEMT gate electrode can be formed in a similar manner.
【００４６】従来、ＭＥＳＦＥＴやＨＥＭＴのゲート電
極を作るには、有機レジストを電子ビーム露光でパター
ニングする方法が使われるが、この従来の方法だと、
０．１μｍのゲート長が限界である。本実施形態のＭＥ
ＳＦＥＴは、ゲート長が０．１μｍで、他の構造は同じ
であるＭＥＳＦＥＴに比べ、相互コンダクタンスは約
２．５倍に、２ＧＨｚでの雑音指数は約半分になった。Conventionally, a method of patterning an organic resist by electron beam exposure has been used to form a gate electrode of a MESFET or a HEMT, but with this conventional method,
The gate length of 0.1 μm is the limit. ME of the present embodiment
The SFET has a gate length of 0.1 μm and has a transconductance of about 2.5 times and a noise figure at 2 GHz of about half that of a MESFET having the same other structure.
【００４７】（第５の実施形態）図６及び図７は、本発
明の第５の実施形態に係わる量子細線構造のＭＯＳＦＥ
Ｔの製造工程を示す断面図である。(Fifth Embodiment) FIGS. 6 and 7 show a MOSFE having a quantum wire structure according to a fifth embodiment of the present invention.
It is sectional drawing which shows the manufacturing process of T.
【００４８】まず、図６（ａ）に示すように、ｎ型Ｓｉ
（００１）基板６０を１×１０-4Torrの酸素雰囲気中で
２分間加熱し、１ｎｍのシリコン酸化膜（ＳｉＯ2 ）６
２を形成した。これに、文献（Applied Physics Letter
s,volume 66,1995,p.p.2574-2756）に報告されている手
法を用いて、周期７ｎｍの電子線干渉縞を電子線バイプ
リズムを用いてＳｉ基板６０上に２０分間照射した。干
渉縞のできる範囲は、長さ１μｍ、幅０．１μｍであ
る。このとき、電子線の強度は正弦波的に分布してお
り、その分布に応じた酸素の脱離が起きた。図６（ｂ）
に酸素の脱離領域を６３で示す。First, as shown in FIG.
The (001) substrate 60 was heated in an oxygen atmosphere of 1 × 10 −4 Torr for 2 minutes, and a 1 nm silicon oxide film (SiO 2 ) 6 was formed.
2 was formed. In addition, the literature (Applied Physics Letter)
s, volume 66, 1995, pp2574-2756), an electron beam interference fringe having a period of 7 nm was irradiated onto the Si substrate 60 for 20 minutes using an electron biprism. The range in which the interference fringes can be formed is 1 μm in length and 0.1 μm in width. At this time, the intensity of the electron beam was distributed sinusoidally, and oxygen was desorbed according to the distribution. FIG. 6 (b)
The region where oxygen is desorbed is shown at 63 in FIG.
【００４９】次いで、図６（ｃ）に示すように、ＳｉＯ
2 膜６２の上にＭＢＥ法で、基板６０を室温に保ちなが
らゲルマニウム（Ｇｅ）膜６４を０．５ｎｍ堆積した。
その後、基板６０を真空中で５００℃で１５分間加熱し
たところ、図６（ｄ）に示すように、照射した電子線強
度の強い領域（酸素の脱離領域）６３だけＳｉＧｅの結
晶６５が形成された。それ以外の領域では、ＳｉＯ2 と
Ｇｅが、 ＳｉＯ2 ＋Ｇｅ → ＳｉＯ＋ＧｅＯ … (3) という反応を起こして共に蒸発して消失し、Ｓｉ基板６
０が露出した。Next, as shown in FIG.
A 0.5 nm germanium (Ge) film 64 was deposited on the second film 62 by MBE while keeping the substrate 60 at room temperature.
After that, when the substrate 60 is heated at 500 ° C. for 15 minutes in a vacuum, as shown in FIG. 6D, a SiGe crystal 65 is formed only in a region 63 (desorption region of oxygen) where the intensity of the irradiated electron beam is high. Was done. In the other region, SiO 2 and Ge cause a reaction of SiO 2 + Ge → SiO + GeO (3) to evaporate and disappear together, and the Si substrate 6
0 was exposed.
【００５０】次いで、図７（ｅ）に示すように、基板温
度６００℃でＳｉ層７１をＭＢＥ法で２ｎｍ堆積し、幅
約３ｎｍ、厚さ１．５ｎｍのＳｉＧｅからなる周期７ｎ
ｍの量子細線列を形成した。ＳｉＧｅは価電子帯でＳｉ
に対し大きなバンドオフセットを持つが、周期的量子細
線列により正孔側に量子効果によるいわゆるミニバンド
が形成される。Next, as shown in FIG. 7 (e), a Si layer 71 is deposited at a substrate temperature of 600 ° C. by 2 MB by the MBE method, and a period 7n of SiGe having a width of about 3 nm and a thickness of 1.5 nm is formed.
m quantum wire arrays were formed. SiGe has a valence band of Si
However, a so-called mini-band due to the quantum effect is formed on the hole side by the periodic quantum wire array.
【００５１】次いで、Ｓｉ層７１を１気圧の酸素下で酸
化して、図７（ｆ）に示すように、厚さ３ｎｍの酸化膜
７２を量子細線上に形成した。ここで、酸化膜７２は量
子細線の部分まで達しないようにする。Next, the Si layer 71 was oxidized under 1 atm of oxygen to form an oxide film 72 having a thickness of 3 nm on the quantum wires, as shown in FIG. Here, the oxide film 72 does not reach the portion of the quantum wire.
【００５２】次いで、図７（ｇ）に示すように、厚さ２
００ｎｍのタングステンをスパッタで堆積させてから、
従来の光露光技術にてＳｉＧｅの周期的量子細線で形成
した領域を中心に幅０．３μｍだけレジスト（図示せ
ず）が残るようにパターニングし、これをマスクにイオ
ンスパッタでタングステンを除去してＭＯＳ構造のゲー
ト電極７４を作成する。この後、従来の光露光技術とｐ
型イオン注入によってｐ型領域７６を形成し、さらにリ
フトオフ法でソース・ドレイン電極７７を形成した。Next, as shown in FIG.
After depositing 00 nm tungsten by sputtering,
Using a conventional photolithography technique, patterning is performed so that a resist (not shown) has a width of 0.3 μm around a region formed by periodic quantum wires of SiGe, and tungsten is removed by ion sputtering using this as a mask. A gate electrode 74 having a MOS structure is formed. After that, the conventional light exposure technology and p
A p-type region 76 was formed by type ion implantation, and a source / drain electrode 77 was further formed by a lift-off method.
【００５３】かくして製造されたＭＯＳＦＥＴにおい
て、ゲート電極７４に正の電圧を加えると、酸化膜７２
とＳｉの界面に反転層が生じ、正孔がキャリアとなりソ
ース・ドレイン間を流れる。このとき、先に説明したミ
ニバンドの効果で、ミニバンドに入るエネルギーを持っ
た正孔は、ミニバンド間を共鳴トンネル効果によりソー
ス・ドレイン間を流れ得るため、作成したＭＯＳＦＥＴ
の電流電圧特性には、室温においても量子効果を反映し
た負性抵抗の領域を伴う非線形性が見られた。In the MOSFET thus manufactured, when a positive voltage is applied to the gate electrode 74, the oxide film 72
An inversion layer is formed at the interface between Si and Si, and holes serve as carriers and flow between the source and the drain. At this time, holes having energy which enters the mini-band due to the effect of the mini-band described above can flow between the source and the drain by the resonance tunnel effect between the mini-bands.
In the current-voltage characteristics of, non-linearity was observed at room temperature with a negative resistance region reflecting the quantum effect.
【００５４】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではシリコン酸化膜から
酸素を脱離させるために電子ビームやイオンビームを照
射したが、この代りに、紫外線やＸ線等のエネルギーの
大きな光ビームを照射するようにしてもよい。但し、寸
法を小さくする観点からは、電子ビームを用いるのが望
ましい。The present invention is not limited to the above embodiments. In the embodiment, an electron beam or an ion beam is applied to desorb oxygen from the silicon oxide film. Alternatively, a light beam having a large energy such as ultraviolet rays or X-rays may be applied. However, from the viewpoint of reducing the size, it is desirable to use an electron beam.
【００５５】また、基板はＳｉやＧａＡｓに限定される
ものではなく、半導体基板であれば用いることができ
る。さらに、半導体基板の代りに石英基板を用いること
も可能である。この場合、石英基板上に酸化膜を形成す
る必要はなく、石英基板にビームを照射して酸素が脱離
した領域を設けることにより、石英基板上に直接的にシ
リサイドを選択形成することが可能である。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。The substrate is not limited to Si or GaAs, but may be any semiconductor substrate. Further, a quartz substrate can be used instead of the semiconductor substrate. In this case, it is not necessary to form an oxide film on the quartz substrate, and by irradiating the quartz substrate with a beam and providing an area where oxygen is desorbed, silicide can be selectively formed directly on the quartz substrate It is. In addition, various modifications can be made without departing from the scope of the present invention.
【００５６】[0056]
【発明の効果】以上詳述したように本発明によれば、半
導体基板上に形成されたシリコン酸化膜にエネルギービ
ームの照射により酸素を脱離させた領域を形成し、これ
をマスクに用いて金属薄膜又は半導体薄膜とシリコンを
反応させてシリサイドを形成することにより、選択成長
等の技術を用いることなく、半導体基板上に導電体の微
細パターンを形成することができ、かつ１０ナノメータ
レベルの微細加工を確実に行うことができる。As described above in detail, according to the present invention, a region where oxygen is desorbed by irradiation of an energy beam is formed on a silicon oxide film formed on a semiconductor substrate, and this region is used as a mask. By forming a silicide by reacting a metal thin film or a semiconductor thin film with silicon, a fine pattern of a conductor can be formed on a semiconductor substrate without using a technique such as selective growth, and a fine pattern of 10 nanometer level can be formed. Processing can be performed reliably.
【図１】本発明の作用を説明するための斜視図と断面
図。FIG. 1 is a perspective view and a cross-sectional view for explaining the operation of the present invention.
【図２】第１の実施形態に係わる半導体微細構造の形成
工程を示す斜視図。FIG. 2 is a perspective view showing a step of forming a semiconductor fine structure according to the first embodiment.
【図３】第２の実施形態に係わるＭＯＳＦＥＴの製造工
程を示す断面図。FIG. 3 is a sectional view showing a manufacturing process of the MOSFET according to the second embodiment.
【図４】第３の実施形態に係わるＭＯＳＦＥＴの製造工
程を示す断面図。FIG. 4 is a sectional view showing a manufacturing process of the MOSFET according to the third embodiment;
【図５】第４の実施形態に係わるＭＥＳＦＥＴの製造工
程を示す断面図。FIG. 5 is a sectional view showing a manufacturing process of a MESFET according to a fourth embodiment.
【図６】第５の実施形態に係わるＭＯＳＦＥＴの製造工
程の前半を示す断面図。FIG. 6 is a sectional view showing the first half of the manufacturing process of the MOSFET according to the fifth embodiment.
【図７】第５の実施形態に係わるＭＯＳＦＥＴの製造工
程の後半を示す断面図。FIG. 7 is a sectional view showing the latter half of the manufacturing process of the MOSFET according to the fifth embodiment.
４０…Ｓｉ基板 ４１…ｐ型Ｓｉ層 ４２，５２，６２…シリコン酸化膜（ＳｉＯ2 ） ４３，５３，６３…アモルファスＳｉ領域（ビーム照射
領域） ４４，５４，７４…ゲート電極 ４４′，５４′…タングステン膜（金属薄膜） ４５，５５…タングステンシリサイド ４６…ｎ型領域（ソース・ドレイン領域） ４７，５７，７７…ソース・ドレイン電極 ５０…ＧａＡｓ基板 ５１…ｎ型ＧａＡｓ層 ６０…ｎ型Ｓｉ基板 ６４…ゲルマニウム膜（半導体薄膜） ６５…ＳｉＧｅ結晶（量子細線） ７１…Ｓｉ層 ７２…酸化膜 ７６…ｐ型領域（ソース・ドレイン領域）40 ... Si substrate 41 ... p-type Si layer 42, 52, 62 ... silicon oxide film (SiO 2) 43, 53, 63 ... amorphous Si region (beam region) 44,54,74 ... gate electrode 44 ', 54' ... Tungsten film (metal thin film) 45,55 ... Tungsten silicide 46 ... N-type region (source / drain region) 47,57,77 ... Source / drain electrode 50 ... GaAs substrate 51 ... n-type GaAs layer 60 ... n-type Si substrate 64: germanium film (semiconductor thin film) 65: SiGe crystal (quantum fine wire) 71: Si layer 72: oxide film 76: p-type region (source / drain region)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/338 Ｈ０１Ｌ 29/80 Ｆ 29/78 29/812 (72)発明者 藤田 忍 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 丸野 茂光 東京都千代田区丸の内２丁目２番３号 三菱電機株式会社内 (72)発明者 渡部 平司 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 市川 昌和 東京都千代田区神田駿河台四丁目６番地 株式会社日立製作所内 (56)参考文献 特開 平３−236237（ＪＰ，Ａ) 特開 平４−355926（ＪＰ，Ａ) 特開 平４−266029（ＪＰ，Ａ) 特開 昭61−41762（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI H01L 21/338 H01L 29/80 F 29/78 29/812 (72) Inventor Shinobu Fujita Komukai Toshiba-cho, Sai-ku, Kawasaki-shi, Kanagawa Prefecture No. 1 Toshiba R & D Center Co., Ltd. (72) Inventor Shigenemitsu Maruno 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Inside Mitsubishi Electric Corporation (72) Heiji Watanabe 5-7-1 Shiba, Minato-ku, Tokyo NEC Corporation (72) Inventor Masakazu Ichikawa 4-6 Kanda Surugadai, Chiyoda-ku, Tokyo Hitachi, Ltd. (56) References JP-A-3-236237 (JP, A) JP-A-4-355926 ( JP, A) JP-A-4-266029 (JP, A) JP-A-61-41762 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/28 301
Claims (3)
に電子ビーム，イオンビーム，又は光を選択的に照射す
ることにより、該照射部分におけるシリコン酸化膜から
酸素を脱離させる工程と、前記シリコン酸化膜上に金属
薄膜を堆積する工程と、前記基板を熱処理することによ
り、前記シリコン酸化膜の酸素を脱離させた領域でシリ
コンと金属を反応させてシリサイドを形成する工程とを
含むことを特徴とする半導体微細構造の形成方法。A step of selectively irradiating a silicon oxide film formed on a semiconductor substrate with an electron beam, an ion beam, or light to desorb oxygen from the silicon oxide film in the irradiated portion; Depositing a metal thin film on a silicon oxide film, and heat treating the substrate to form a silicide by reacting silicon and metal in a region of the silicon oxide film from which oxygen has been eliminated. A method for forming a semiconductor microstructure, comprising:
に電子ビーム，イオンビーム，又は光を選択的に照射す
ることにより、該照射部分におけるシリコン酸化膜から
酸素を脱離させる工程と、前記シリコン酸化膜上にシリ
コン以外の半導体薄膜を堆積する工程と、前記基板を熱
処理することにより、前記シリコン酸化膜の酸素を脱離
させた領域でシリコンとそれ以外の半導体を反応させて
シリサイドを形成する工程とを含むことを特徴とする半
導体微細構造の形成方法。A step of selectively irradiating the silicon oxide film formed on the semiconductor substrate with an electron beam, an ion beam, or light to desorb oxygen from the silicon oxide film in the irradiated portion; Depositing a semiconductor thin film other than silicon on a silicon oxide film, and subjecting the substrate to a heat treatment to form a silicide by reacting silicon and the other semiconductor in a region of the silicon oxide film from which oxygen has been eliminated. Forming a semiconductor microstructure.
ンジスタのゲート電極を形成することを特徴とする請求
項１記載の半導体微細構造の形成方法。3. The method according to claim 1, wherein a gate electrode of the field effect transistor is formed by forming the silicide.
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