JP3058093B2 - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JP3058093B2 JP8228106A JP22810696A JP3058093B2 JP 3058093 B2 JP3058093 B2 JP 3058093B2 JP 8228106 A JP8228106 A JP 8228106A JP 22810696 A JP22810696 A JP 22810696A JP 3058093 B2 JP3058093 B2 JP 3058093B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、化合物半導体を
用いた電界効果トランジスタ、特に、通信用機器やコン
ピュータなどに用いられる高速化合物半導体IC用の電
界効果トランジスタの製造方法に関するものである。
【0002】
【従来の技術】従来、GaAsなどの化合物半導体を用
いた電界効果トランジスタ(以下FETと呼ぶ)の製造
工程では、ゲート・ソースおよびゲート・ドレイン間の
寄生ソース・ドレイン抵抗を低減し、かつゲート・ソー
スおよびゲート・ドレイン間の耐圧を大きくするため、
高融点金属ゲートを用いたLDD(Lightly Doped Drai
n)高融点金属ゲートセルフアライメントプロセスが広く
用いられている。
【0003】以下、その製造方法について図2を参照し
ながら説明する。まず、図2(a)に示すように、半絶
縁性GaAs基板11上にフォトレジストを塗布し、フ
ォトリソグラフィー工程を使用した選択イオン注入を行
い、チャネル層(n層12)を形成する。次に、n層1
2上に高融点金属膜を堆積した後、フォトリソグラフィ
ー工程を使用してAlなどからなるエッチングマスクを
形成する。次に、図2(b)に示すように、ドライエッ
チングにより高融点金属ゲート電極14をn層12上に
形成する。
【0004】次に、図2(c)に示すように、フォトレ
ジストを塗布し、フォトリソグラフィー工程を使用した
選択イオン注入を行い、n層12に比べて注入量および
注入深さが大きいn’層15を形成する。この時、高融
点金属ゲート電極14は、イオン注入に対するマスクの
役割も兼ねており、n層12およびn’層15の位置が
自己整合的に形成される。
【0005】次に、図2(d)に示すように、SiO2
などの絶縁膜(スルー膜16)を堆積した後、図2
(e)に示すように、フォトレジストを塗布し、フォト
リソグラフィー工程を使用した選択イオン注入を行い、
FETのソース・ドレイン領域(n+層17)を形成す
る。この時、高融点金属ゲート電極14は、イオン注入
に対するマスクの役割も兼ねており、n’層15および
+層17の位置が自己整合的に形成される。次に、図
2(f)に示すように、SiO2などの絶縁膜(保護膜
18)を堆積し、その膜を保護膜としてアニール工程を
行い、注入イオンを活性化しFETの活性層を形成す
る。次に、図2(g)に示すように、n+層17上にソ
ース・ドレイン電極20を形成する。
【0006】FETをより高周波で動作させるために
は、ゲート長を短縮して活性層の電子が走行する距離を
短くするとともに、ゲート抵抗を低減し、入力信号の入
力抵抗を低減することが必要である。しかし、高融点金
属は一般に抵抗が高いため、こうして作製したFETは
ゲート抵抗が高く、高周波動作に適していない。FET
を高周波動作させるためには、ゲート長を短縮すると共
に、高融点ゲート金属上に金などの低抵抗金属層を形成
し、ゲート抵抗を低減することが必要である。
【0007】そこで、ゲート長が0.5μm以下のよう
な微細なゲート上に低抵抗金属層を形成する方法とし
て、エッチバック法を用いた方法が用いられる。以下、
その製造方法について図3を参照しながら説明する。
【0008】まず、半絶縁性GaAs基板11上に、従
来のLDD高融点金属ゲートセルフアライメントプロセ
スを用いて、ゲート電極形成工程、イオン注入工程、ア
ニール工程を行う。次に、図3(a)に示すように、保
護膜18との膜厚の合計がゲート電極14と同じ膜厚に
なるように、絶縁膜を堆積する。以下、保護膜18と合
わせて第1の絶縁膜19と呼ぶ。
【0009】次に、図3(b)に示すように、平坦化用
レジスト22を塗布した後加熱し、図3(c)に示すよ
うに、平坦化用レジスト22の表面を平坦にする。次
に、図3(d)に示すように、平坦化用レジスト22と
ゲート電極14上の第1の絶縁膜19のエッチング速度
が等しくなるような条件でドライエッチング(以下エッ
チバックと呼ぶ)を行い、ゲート電極14と第1の絶縁
膜19の表面が平坦な状態でゲート電極14上を露出さ
せる。
【0010】次に、図3(e)に示すように、n+層1
7上の第1の絶縁膜19にフォトリソグラフィを用いて
選択的に開口部を形成し、蒸着、リフトオフ法によりソ
ース・ドレイン電極20を形成する。最後に、図3
(f)に示すように、ゲート電極14およびソース・ド
レイン電極20上に金などの低抵抗金属層24を形成す
る。
【0011】この製造方法によると、微細なゲート電極
上に低抵抗金属層を形成することができる。
【0012】
【発明が解決しようとする課題】しかし、この製造方法
では図3(e)に示すように、低抵抗金属層24を形成
する際に、ソース・ドレイン電極20の周囲にスリット
25が存在するため、ソース・ドレイン電極20から引
き出される部分(ソース・ドレイン電極引き出し部2
6)で低抵抗金属層24に亀裂27が生じる恐れがあ
る。
【0013】そこで、低抵抗金属層24を形成する際
に、ソース・ドレイン電極20の周囲にスリット25が
存在しないようにするため、以下に示す方法が用いられ
る。以下、その製造方法について図4を参照しながら説
明する。
【0014】まず、半絶縁性GaAs基板11上に、従
来のLDD高融点金属ゲートセルフアライメントプロセ
スを用いて、ゲート電極形成工程、イオン注入工程、ア
ニール工程を行う。次に、図4(a)に示すように、n
+層17上の保護膜18にフォトリソグラフィを用いて
選択的に開口部を形成し、蒸着、リフトオフ法によりソ
ース・ドレイン電極20を形成する。次に、図4(b)
に示すように、絶縁膜を堆積する。以下、保護膜18と
合わせて第1の絶縁膜19と呼ぶ。この際、保護膜18
と絶縁膜の膜厚の合計(すなわち第1の絶縁膜19の膜
厚)がゲート電極14と同じ膜厚になるように、第1の
絶縁膜19を形成する。次に、図4(c)に示すよう
に、平坦化用レジスト22を塗布した後加熱し、図4
(d)に示すように、平坦化用レジスト22の表面を平
坦にする。次に、図4(e)に示すように、平坦化用レ
ジスト22とゲート電極14上の第1の絶縁膜19のエ
ッチング速度が等しくなるような条件でエッチバックを
行い、ゲート電極14と第1の絶縁膜19の表面が平坦
な状態でゲート電極14上を露出させる。次に、図4
(f)に示すように、ソース・ドレイン電極20上の第
1の絶縁膜19にフォトリソグラフィを用いて選択的に
開口部23を形成した後、最後に、図4(g)に示すよ
うに、ゲート電極14およびソース・ドレイン電極20
上に金などの低抵抗金属層24を形成する。
【0015】この製造方法によると、低抵抗金属層24
を形成する工程において、ソース・ドレイン電極20の
周囲にスリットが存在しないため、ソース・ドレイン電
極引き出し部26で低抵抗金属層24に亀裂が生じるこ
となく、微細なゲート電極上に低抵抗金属層を形成する
ことができる。
【0016】しかし、この製造方法では、平坦化用レジ
スト22を塗布する工程において、図4(c)に示すよ
うに、ゲート電極14上だけでなくソース・ドレイン電
極20上にも段差部が存在するため段差部のパターン幅
が大きくなっており、平坦化用レジスト22を加熱した
際に、図5に示すように、ゲート電極14およびソース
・ドレイン電極20上の平坦化用レジスト22がはがれ
て空隙(平坦化用レジスト空隙部28)が生じて、エッ
チバックした際にゲート電極14およびソース・ドレイ
ン電極20の周囲の活性層にダメージが生じるという問
題点がある。
【0017】本発明は前記の点に鑑みてなされたもので
あり、その目的は、平坦化工程において、平坦化用フォ
トレジスト形成およびソース・ドレイン電極上の低抵抗
金属層形成を再現性良く安定に行い、ゲート抵抗が低く
かつ再現性の良いFETおよびその製造方法を提供する
ことにある。
【0018】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項1、2および3に記載される電界効果トラ
ンジスタの製造方法に関する手段を講じている。
【0019】請求項1の発明が講じた手段は、基板上に
ゲート電極を形成する第1の工程と、前記ゲート電極を
含む前記基板上に第1の絶縁膜を形成する第2の工程
と、前記第1の絶縁膜に選択的に開口部を設け前記基板
上にソース・ドレイン電極を形成する第3の工程と、前
記基板上に第2の絶縁膜を形成する第4の工程と、前記
基板上にレジストを塗布する第5の工程と、前記レジス
ト、前記第2の絶縁膜及び前記第1の絶縁膜をエッチン
グして前記ゲート電極表面を露出させる第6の工程と、
前記ソース・ドレイン電極上の絶縁膜に選択的に開口部
を設ける第7の工程と、前記ゲート電極および前記ソー
ス・ドレイン電極上に金属層を形成する第8の工程とを
備え、かつ前記第1の絶縁膜と前記ソース・ドレイン電
極の膜厚の差が150nm以内であることを特徴とする
方法である。
【0020】
【0021】請求項の発明が講じた手段は、請求項
発明において、前記第1の絶縁膜及び前記第2の絶縁
膜の膜厚の合計と前記ゲート電極の膜厚の差が100n
m以内であることを付加した方法である。
【0022】
【0023】請求項の発明が講じた手段は、基板上に
ゲート電極を形成する第1の工程と、前記ゲート電極を
含む前記基板上に第1の絶縁膜を形成する第2の工程
と、前記第1の絶縁膜に選択的に開口部を設け前記基板
上にソース・ドレイン電極を形成する第3の工程と、前
記基板上に第2の絶縁膜を形成する第4の工程と、前記
基板上にレジストを塗布する第5の工程と、前記レジス
ト、前記第2の絶縁膜及び前記第1の絶縁膜をエッチン
グして前記ゲート電極表面を露出させる第6の工程と、
前記ソース・ドレイン電極上の絶縁膜に選択的に開口部
を設ける第7の工程と、前記ゲート電極および前記ソー
ス・ドレイン電極上に金属層を形成する第8の工程とを
備え、かつ前記基板上にレジストを塗布する第5の工程
において前記ソース・ドレイン電極上の前記第2の絶縁
膜が平坦になるように、前記第1の絶縁膜及び前記ソー
ス・ドレイン電極を形成することを特徴とする方法であ
る。
【0024】
【発明の実施の形態】以下、この発明のFETの製造方
法の実施例について図1を参照しながら説明する。図1
は本発明によるFETの各製造工程における構造を示す
断面図である。
【0025】まず、図1(a)に示すように、基板とし
て半絶縁性GaAs基板11を用い、その半絶縁性Ga
As基板11上にフォトレジストをマスクとして加速電
圧20keV、ドーズ量1.0×1013cm-2程度でS
iイオンを注入し、チャネル層(n層12)を形成す
る。続いて、加速電圧180keV、ドーズ量2.0×
1012cm-2程度でMgイオンを注入し、埋め込みp層
(BP層13)を形成する。
【0026】次に、図1(b)に示すように、半絶縁性
GaAs基板11表面にゲート金属として膜厚400n
m程度のWSi膜を堆積した後、Alなどをマスクとし
たRIEによる異方性ドライエッチングにより、ゲート
電極14を形成する。
【0027】次に、図1(c)に示すように、半絶縁性
GaAs基板11上にフォトレジストをマスクとして加
速電圧30keV、ドーズ量3.0×1012cm-2程度
でSiイオンを注入し、n’層15を形成する。
【0028】次に、図1(d)に示すように、ゲート電
極14を含む半絶縁性GaAs基板11上にスルー膜1
6として膜厚200nm程度のSiO2膜を堆積する。
【0029】次に、図1(e)に示すように、スルー膜
16を通して半絶縁性GaAs基板11上にフォトレジ
ストをマスクとして加速電圧150keV、ドーズ量
5.0×1013cm-2程度でSiイオンを注入し、n+
層17を形成する。
【0030】次に、図1(f)に示すように、スルー膜
16を除去した後、保護膜18として膜厚100nm程
度のSiO2膜を堆積し、続いて800℃、15分程度
のアニールを行い、イオン注入層を活性化させる。
【0031】次に、図1(g)に示すように、絶縁膜と
して膜厚150nm程度のSiO2膜を堆積する。以
下、保護膜18と合わせて第1の絶縁膜19と呼ぶ。こ
の際、第1の絶縁膜19の膜厚(保護膜18と絶縁膜の
膜厚の合計)が、次の工程で形成するソース・ドレイン
電極20と等しくなるように、第1の絶縁膜19の膜厚
を設定する。
【0032】次に、図1(h)に示すように、フォトリ
ソグラフィを用いてn+層17上の第1の絶縁膜19に
選択的に開口部を設け、蒸着、リフトオフにより膜厚2
50nm程度のAuGe/Ni/Au層からなるソース
・ドレイン電極20を形成する。
【0033】次に、図1(i)に示すように、第2の絶
縁膜21として膜厚150nm程度のSiO2膜を堆積
する。この際、第1の絶縁膜19と第2の絶縁膜21の
膜厚の合計が、ゲート電極14と等しくなるように、第
2の絶縁膜21の膜厚を設定する。
【0034】次に、図1(j)に示すように、平坦化用
レジスト22を塗布した後、図1(k)に示すように、
加熱して平坦化用レジスト22表面を平坦にする。
【0035】次に、図1(l)に示すように、RIEに
より、CHF3/CF4/O2の混合ガスを用いて、平坦
化用レジスト22とSiO2膜のエッチレートがほぼ等
しい条件でエッチングを行い、表面が平坦な状態でゲー
ト電極14表面を露出させる。
【0036】次に、図1(m)に示すように、フォトリ
ソグラフィを用いてソース・ドレイン電極20上に選択
的に開口部23を設ける。
【0037】次に、図1(n)に示すように、ゲート電
極14およびソース・ドレイン電極20上の所定の位置
に、蒸着、リフトオフにより膜厚500nm程度のTi
/Au層からなる低抵抗金属層24を形成する。
【0038】本実施例では、図1(i)に示すように、
ソース・ドレイン電極形成後、第2の絶縁膜21を堆積
することによって、ソース・ドレイン電極形成工程にお
いてソース・ドレイン電極20の周囲に生じたスリット
25を第2の絶縁膜で被覆した後、エッチバックを行う
ため、図1(n)に示すように、低抵抗金属層24を形
成する工程において、ソース・ドレイン電極20の周囲
にスリットが存在せず、ソース・ドレイン電極引き出し
部26で低抵抗金属層24に亀裂が生じることなく、微
細なゲート電極14上およびソース・ドレイン電極20
上に低抵抗金属層24を形成することができる。
【0039】また、ソース・ドレイン電極20の膜厚
と、第1の絶縁膜19の膜厚が等しくなるように、第1
の絶縁膜19の膜厚を設定しているため、図1(j)に
示すように、平坦化レジスト22を塗布する工程におい
てソース・ドレイン電極20上に段差部が存在せず、平
坦化レジスト22を加熱した際にゲート電極14および
ソース・ドレイン電極20上の平坦化用レジスト22が
はがれることがなく、エッチバックした際にゲート電極
14およびソース・ドレイン電極20の周囲の活性層に
ダメージが生じる恐れがない。
【0040】また、第1の絶縁膜19と第2の絶縁膜2
1の膜厚の合計が、ゲート電極14と等しくなるよう
に、第2の絶縁膜21の膜厚を設定しているため、エッ
チバック工程において、平坦化用レジスト22とSiO
2膜のエッチレートがほぼ等しい条件でエッチングを行
うことにより、平坦化用レジスト22のエッチングが終
了した時点でゲート電極14の表面が露出することにな
り、被エッチング物が平坦化用レジスト22から絶縁膜
に変わったことをプラズマ中の発光強度変化などから検
出することにより、エッチング終点を検出することがで
きる。
【0041】
【発明の効果】以上説明したように、各請求項の発明に
よれば、下記の効果を発揮することができる。
【0042】請求項1、2および3の発明によれば、ソ
ース・ドレイン電極20形成後、第2の絶縁膜21を堆
積することによって、ソース・ドレイン電極形成工程に
おいて、ソース・ドレイン電極20の周囲に生じたスリ
ット25を第2の絶縁膜21で被覆した後、エッチバッ
クを行うため、低抵抗金属層24を形成する工程におい
て、ソース・ドレイン電極20の周囲にスリットが存在
せず、ソース・ドレイン電極引き出し部26で低抵抗金
属層24に亀裂27が生じることなく、微細なゲート電
極14上およびソース・ドレイン電極20上に低抵抗金
属層24を形成することができる。
【0043】請求項の発明によれば、ソース・ドレイ
ン電極20の膜厚とほぼ等しくなるように、第1の絶縁
膜19の膜厚を設定することにより、平坦化レジスト2
2を塗布する工程においてソース・ドレイン電極20上
に段差部が存在せず、平坦化レジスト22を加熱した際
にゲート電極14およびソース・ドレイン電極20上の
平坦化用レジスト22がはがれることがなく、エッチバ
ックした際にゲート電極14およびソース・ドレイン電
極20の周囲の活性層にダメージが生じる恐れをなくす
ことができる。
【0044】請求項の発明によれば、第1の絶縁膜1
9と第2の絶縁膜21の膜厚の合計がゲート電極14の
膜厚とほぼ等しくなるように設定することにより、エッ
チバック工程において、平坦化用レジスト22のエッチ
ングが終了した時点でゲート電極14の表面が露出する
ため、被エッチング物が平坦化用レジスト22から絶縁
膜に変わったことを検出することにより、エッチング終
点の検出が可能となり、エッチバック工程の再現性が向
上する。
【0045】
【0046】請求項の発明によれば、平坦化レジスト
22を塗布する工程においてソース・ドレイン電極20
上の絶縁膜が平坦になるように、第1の絶縁膜19及び
ソース・ドレイン電極20を形成することにより、請求
項2の発明と同様の効果を発揮することができる。
【図面の簡単な説明】
【図1】本発明による電界効果トランジスタの各製造工
程における構造を示す断面図
【図2】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図
【図3】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図
【図4】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図
【図5】従来の電界効果トランジスタの一部の製造工程
における構造を示す断面図
【符号の説明】
11 基板(半絶縁性GaAs基板) 12 n層 13 BP層 14 ゲート電極 15 n’層 16 スルー膜 17 n+層 18 保護膜 19 第1の絶縁膜 20 ソース・ドレイン電極 21 第2の絶縁膜 22 平坦化用レジスト 23 開口部 24 低抵抗金属層 25 スリット 26 ソース・ドレイン電極引き出し部 27 亀裂 28 平坦化用レジスト空隙部

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上にゲート電極を形成する第1の工
    程と、前記ゲート電極を含む前記基板上に少なくとも1
    種類の第1の絶縁膜を形成する第2の工程と、前記少な
    くとも1種類の第1の絶縁膜に選択的に開口部を設け前
    記基板上にソース・ドレイン電極を形成する第3の工程
    と、前記基板上に少なくとも1種類の第2の絶縁膜を形
    成する第4の工程と、前記基板上にレジストを塗布する
    第5の工程と、前記レジスト、前記第2の絶縁膜及び前
    記第1の絶縁膜をエッチングして前記ゲート電極表面を
    露出させる第6の工程と、前記ソース・ドレイン電極上
    の絶縁膜に選択的に開口部を設ける第7の工程と、前記
    ゲート電極および前記ソース・ドレイン電極上に金属層
    を形成する第8の工程を含み、かつ前記第1の絶縁膜と
    前記ソース・ドレイン電極の膜厚の差が150nm以内
    であることを特徴とする電界効果トランジスタの製造方
    法。
  2. 【請求項2】 前記第1の絶縁膜及び前記第2の絶縁膜
    の膜厚の合計と前記ゲート電極の膜厚の差が100nm
    以内であることを特徴とする請求項1に記載の電界効果
    トランジスタの製造方法。
  3. 【請求項3】 基板上にゲート電極を形成する第1の工
    程と、前記ゲート電極を含む前記基板上に少なくとも1
    種類の第1の絶縁膜を形成する第2の工程と、前記少な
    くとも1種類の第1の絶縁膜に選択的に開口部を設け前
    記基板上にソース・ドレイン電極を形成する第3の工程
    と、前記基板上に少なくとも1種類の第2の絶縁膜を形
    成する第4の工程と、前記基板上にレジストを塗布する
    第5の工程と、前記レジスト、前記第2の絶縁膜及び前
    記第1の絶縁膜をエッチングして前記ゲート電極表面を
    露出させる第6の工程と、前記ソース・ドレイン電極上
    の絶縁膜に選択的に開口部を設ける第7の工程と、前記
    ゲート電極および前記ソース・ドレイン電極上に金属層
    を形成する第8の工程を含み、かつ前記基板上にレジス
    トを塗布する第5の工程において前記ソース・ドレイン
    電極上の前記第2の絶縁膜が平坦になるように、前記第
    1の絶縁膜及び前記ソース・ドレイン電極を形成するこ
    とを特徴とする電界効果トランジスタの製造方法。
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