JP3053935B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は半導体チップ上の電極
とリードフレームのインナーリードとの間の電気的接合
が図られた半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which electrodes on a semiconductor chip are electrically connected to inner leads of a lead frame, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】半導体装置を製造する際、半導体チップ
上の電極パッドとリードフレームのインナーリードとの
間等のように、電気的接合を図る箇所が多数存在する。
従来、半導体チップ上の電極パッドとインナーリードと
の間の電気的接合は、通常、ワイヤボンディングによる
ＡｕワイヤもしくはＡｌワイヤを用いた金属接合、ＴＡ
Ｂ（Tape Automated Bonding）テープによる金属接合、
フリップチップ等のバンプ電極とリードとの間の金属間
接合によるオーミックコンタクト等によって行われてい
る。2. Description of the Related Art When a semiconductor device is manufactured, there are many places where electrical connection is to be made, such as between an electrode pad on a semiconductor chip and an inner lead of a lead frame.
Conventionally, electrical bonding between an electrode pad on a semiconductor chip and an inner lead is usually performed by metal bonding using an Au wire or an Al wire by wire bonding, TA
Metal bonding with B (Tape Automated Bonding) tape,
This is performed by an ohmic contact or the like by a metal-to-metal junction between a bump electrode such as a flip chip and a lead.

【０００３】しかし、ワイヤボンディングによる接合
は、使用するボンディング用キャピラリィ（針）の外形
により、隣接するワイヤ間の最短距離が制約され、半導
体チップ上のパッド間距離を約 100μｍ程度以下に縮小
することが難しい。また、ＡｕボールやＡｌワイヤと半
導体チップ上のアルミニウム・パッドとの金属接合のた
め、加熱、加圧、超音波振動等の物理的負荷を加える必
要があり、時としては電極パッド下の半導体チップその
ものにダメージを与えることがある。However, in bonding by wire bonding, the shortest distance between adjacent wires is restricted by the outer shape of a bonding capillary (needle) to be used, and the distance between pads on a semiconductor chip is reduced to about 100 μm or less. Is difficult. In addition, it is necessary to apply a physical load such as heating, pressurization, ultrasonic vibration, or the like to the metal bonding between the Au ball or the Al wire and the aluminum pad on the semiconductor chip. May damage itself.

【０００４】一方、ＴＡＢテープを使用する場合やフリ
ップチップを使用する場合は、Ａｕバンプ、半田バンプ
とインナーリードとの金属接合であり、ワイヤボンディ
ング接合よりも高温になることがあるため、加圧力によ
る物理的ダメージが残ることがある。この場合、パッド
間隔は80μｍ程度まで縮小できるが、金属接合を行うた
め、バンプサイズの縮小には限界がある。しかも、多数
箇所の接合を一括して行うため、バンプ高さ、接続条件
等、接続箇所が多数になる程、接続の安定性を得るため
難しく、プロセス条件を安定化させる必要がある。On the other hand, when a TAB tape or a flip chip is used, Au bumps, solder bumps and inner leads are metal-bonded, and may be higher in temperature than wire bonding. May leave physical damage. In this case, the pad spacing can be reduced to about 80 μm, but there is a limit in reducing the bump size due to metal bonding. In addition, since bonding at a large number of locations is performed at once, as the number of connection locations such as bump heights and connection conditions increases, it becomes more difficult to obtain connection stability, and it is necessary to stabilize process conditions.

【０００５】そこで、本発明者の内の一人は、電気的接
続を図る箇所の間隔を従来よりも縮小することができ、
かつ電気的接合を図る際に加熱、加圧等の物理的ダメー
ジを与えないで高い信頼性を有する半導体装置を提案し
た（特願平 2−141684号）。この出願に係る明細書に開
示された半導体装置は、インナーリードと半導体チップ
上の電極とを、メッキによる接合部で電気的に接合する
ものである。しかしながら、この出願に開示された半導
体装置では、インナーリード相互の間隔が縮小され、リ
ードのファインビッチ化が進むにつれて、隣接したイン
ナーリード同志が金属メッキによる接合部によって短絡
するという問題が発生した。[0005] Therefore, one of the inventors of the present invention can reduce the interval between the places where the electrical connection is to be made, as compared with the related art.
In addition, a semiconductor device having high reliability without causing physical damage such as heating and pressurizing when electrical bonding is attempted has been proposed (Japanese Patent Application No. 2-141684). The semiconductor device disclosed in the specification of the present application electrically connects an inner lead and an electrode on a semiconductor chip at a joint by plating. However, in the semiconductor device disclosed in this application, as the distance between the inner leads is reduced and fine leads are formed, adjacent inner leads are short-circuited by a metal plating joint.

【０００６】[0006]

【発明が解決しようとする課題】従って、この発明の目
的は、リード端子がファインビッチ化されてもリード端
子同志の短絡を防止することができる半導体装置及びそ
の製造方法を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device capable of preventing a short circuit between lead terminals even if the lead terminals are made fine bit, and a method of manufacturing the same.

【０００７】[0007]

【課題を解決するための手段】第１の発明の半導体装置
は、表面に複数の電極が形成された半導体チップと、導
電性材料からなり、それぞれ所定の間隔Ｌを保って配置
され、先端が上記半導体チップ表面の各電極に対し上記
間隔Ｌの１／２以下に近接して配置されたリードフレー
ムの複数のインナーリードリードと、上記複数の各電極
と上記複数の各インナーリードリードの先端とを電気的
に接合する金属メッキによる接合部とを具備したことを
特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device comprising a semiconductor chip having a plurality of electrodes formed on a surface thereof and a conductive material, each of which is disposed at a predetermined interval L, and has a tip. A lead frame arranged close to each electrode on the surface of the semiconductor chip at a distance equal to or less than 1/2 of the distance L;
A plurality of inner lead leads, and a joining portion formed by metal plating for electrically joining the plurality of electrodes and the tips of the plurality of inner lead leads .

【０００８】第２の発明の半導体装置の製造方法は、表
面に複数の電極が形成された半導体チップ上に、所定の
間隔Ｌを保って配列されたリードフレームの複数のイン
ナーリードリードの各先端を、上記各電極に対し上記間
隔Ｌの１／２以下に近接して配置し、両者を金属メッキ
浴中に設置することにより、上記複数の各電極と上記複
数のインナーリードリードのそれぞれを金属メッキによ
り接合するようにしたことを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a plurality of leads of a lead frame arranged at a predetermined interval L on a semiconductor chip having a plurality of electrodes formed on a surface thereof.
Each tip of the knurled lead is arranged close to the above electrode by less than 1/2 of the distance L, and both are plated with metal.
By being placed in a bath , the plurality of electrodes and the plurality of inner lead leads are joined by metal plating.

【０００９】[0009]

【００１０】第３の発明の半導体装置の製造方法は、表
面に複数の電極が形成された半導体チップを位置決め用
治具上に載置し、複数のリード端子が形成されたＴＡＢ
テープを上記半導体チップ上に装着し、上記ＴＡＢテー
プ上に押さえ用治具を装着した後、金属メッキ浴中に設
置することによって上記複数の各電極と上記複数のリー
ド端子のそれぞれを金属メッキにより接合するようにし
たことを特徴とする。According to a third aspect of the invention, there is provided a method of manufacturing a semiconductor device, comprising: mounting a semiconductor chip having a plurality of electrodes formed on a surface thereof on a positioning jig; and forming a TAB having a plurality of lead terminals formed thereon.
After mounting the tape on the semiconductor chip and mounting the holding jig on the TAB tape, each of the plurality of electrodes and the plurality of lead terminals is metal plated by being placed in a metal plating bath. It is characterized by joining.

【００１１】[0011]

【作用】第１及び第２の発明の半導体装置及び製造方法
によれば、リードフレームの複数のインナーリードリー
ドの間隔をＬ１とし、半導体チップ表面の各電極に対し
上記間隔Ｌ１の１／２以下に近接して複数のインナーリ
ードリードの各先端を配置し、複数の各電極と複数の各
インナーリードリードとを金属メッキによる接合部によ
って電気的に接合することにより、隣接するインナーリ
ードリード同志が金属メッキによる接合部によって短絡
することがなくなる。According to the semiconductor device and the manufacturing method of the first and second inventions, a plurality of inner leads of a lead frame are provided.
The distance De and L1, a plurality of In'nari close to 1/2 or less of the interval L1 with respect to the electrodes of the semiconductor chip surface
Arrange each tip of the lead, and connect multiple electrodes and multiple
By electrically joining the inner lead with the metal plating joint, the adjacent inner leads are
The lead leads are not short-circuited by the joints formed by metal plating.

【００１２】[0012]

【００１３】第３の発明の半導体装置の製造方法によれ
ば、半導体チップ上の電極とリード端子とを金属メッキ
により接合する際に、半導体チップ及びＴＡＢテープを
位置決め用治具及び押さえ用治具を用いることにより半
導体チップの位置決めと半導体チップ及びＴＡＢテープ
の押さえを行うことにより、ＴＡＢテープ上のアイラン
ドを省略することができる。According to the third aspect of the present invention , when the electrodes on the semiconductor chip and the lead terminals are joined by metal plating, the jig for positioning and the jig for holding the semiconductor chip and the TAB tape are used. By performing the positioning of the semiconductor chip and the pressing of the semiconductor chip and the TAB tape by using, the island on the TAB tape can be omitted.

【００１４】[0014]

【実施例】まず、この発明の種々の実施例の説明の前
に、半導体チップ上の電極パッドと、リードフレームの
インナーリードとの金属メッキによる接合の方法につい
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing various embodiments of the present invention, a method of joining metal pads between electrode pads on a semiconductor chip and inner leads of a lead frame will be described.

【００１５】図１は半導体チップ10の表面上に複数設け
られた電極パッド11，11，…それぞれと複数のインナー
リード12，12，…それぞれとの接続状態を示す平面図で
ある。図中、斜線を施した部分が金属メッキによる接合
部13を示している。このように両者を金属メッキによる
接合部13を用いて接合すると、ワイヤボンディング、Ｔ
ＡＢ接続等に使用されるボンディング用キャピラリィ、
ＴＡＢツール治具の使用が不要になる。このため、各電
極パッド11，11，…相互の間隔を 100μｍ以下の例えば
50μｍ程度にまで縮小することができる。また、各電極
パッド11，11，…と各インナーリード12，12，…とを電
気的に接合する際に物理的な加圧力が半導体チップ10に
加わらないので、この加圧力のダメージによる信頼性の
低下がなくなる。そして、多数の接合箇所を一括してか
つ同一条件で行うことができるため、接続の信頼性が向
上する。さらに、接合時に加熱する必要がないので、半
導体チップ10を構成する各層の熱膨脹係数のミスマッチ
からくる熱応力による信頼性低下も防止することができ
る。FIG. 1 is a plan view showing a connection state between a plurality of electrode pads 11, 11,... Provided on a surface of a semiconductor chip 10 and each of a plurality of inner leads 12, 12,. In the figure, the hatched portions indicate the joints 13 formed by metal plating. In this way, when the two are joined using the joining portion 13 formed by metal plating, wire bonding, T
Capillary for bonding used for AB connection, etc.
The use of a TAB tool jig becomes unnecessary. Therefore, the distance between the electrode pads 11, 11,...
It can be reduced to about 50 μm. In addition, when the electrode pads 11, 11,... And the inner leads 12, 12,. Is no longer reduced. Further, since a large number of joints can be performed collectively and under the same conditions, the reliability of the connection is improved. Further, since it is not necessary to heat at the time of bonding, it is possible to prevent a decrease in reliability due to a thermal stress caused by a mismatch in the coefficient of thermal expansion of each layer constituting the semiconductor chip 10.

【００１６】上記電極パッドとインナーリードとを電気
的に接合するメッキによる接合部の形成は次のようにし
て行われる。すなわち、図２に示すように、絶縁性の有
機フィルム基材（例えばポリイミドフィルム）15に銅等
の導体層をラミネート（接着剤を用いた貼着）した後、
選択エッチング技術により、前記インナーリード及びこ
のインナーリードと接続されたアウターリードとからな
る複数のリード電極16，16，…を設けたＴＡＢテープＴ
Ｐを用意する。また、上記リード電極16，16，…を形成
する時に、各半導体装置毎に複数のリード電極16，16，
…全体を接続する共通電極17を周囲に形成すると共にこ
れら全ての共通電極17も共通に接続しておく。なお、図
２において、18は上記有機フィルム基材15に形成され、
半導体チップを搭載するためのアイランドであり、19，
19，…はこのアイランド18を囲む用に形成された有機フ
ィルム基材の開孔部、20，20，…はテープ送り用の開孔
部である。The formation of a joint by plating for electrically joining the electrode pad and the inner lead is performed as follows. That is, as shown in FIG. 2, after laminating a conductor layer such as copper on an insulating organic film substrate (for example, a polyimide film) 15 (sticking using an adhesive),
A TAB tape T provided with a plurality of lead electrodes 16, 16,... Composed of the inner leads and the outer leads connected to the inner leads by a selective etching technique.
Prepare P. When forming the lead electrodes 16, 16,..., A plurality of lead electrodes 16, 16,.
... A common electrode 17 for connecting the whole is formed around, and all these common electrodes 17 are also connected in common. In addition, in FIG. 2, 18 is formed on the organic film base material 15,
An island for mounting semiconductor chips.
Reference numerals 19, ... denote openings of the organic film substrate formed to surround the island 18, and 20, 20, ... denote openings for tape feeding.

【００１７】次に、表面上の各電極パッドがリード電極
16の各インナーリードの先端に位置するように、ＴＡＢ
テープＴＰの各アイランド18上に半導体チップを搭載し
た後、ＴＡＢテープをメッキ用電極と共にメッキ浴に浸
たす。両者をこのメッキ浴に浸した後、前記共通電極17
が負極性、メッキ用電極が正極性となるように両者間に
所定の直流電圧を印加し、電界メッキを所定時間行うこ
とにより前記金属メッキによる接合部を形成する。メッ
キ終了後は純水で洗浄し、メッキ時に付着した汚染物質
が除去する。Next, each electrode pad on the surface is a lead electrode.
TAB so that it is located at the tip of each of the 16 inner leads.
After mounting the semiconductor chip on each island 18 of the tape TP, the TAB tape is immersed in the plating bath together with the plating electrodes. After immersing both in this plating bath, the common electrode 17
A predetermined direct-current voltage is applied between the two so that the electrode has a negative polarity and the plating electrode has a positive polarity, and the electroplating is performed for a predetermined period of time to form a joint by the metal plating. After the plating, the substrate is washed with pure water to remove contaminants attached during plating.

【００１８】ところで、上記の方法でインナーリードと
電極パッドとをメッキ接合する場合、メッキ析出層は、
始めはインナーリードの先端から成長し、これが電極パ
ッドに接触すると、この後は電極パッド上にもメッキ析
出層が成長し、最終的に両者がメッキ層によって電気的
に接合されることになる。すなわち、メッキ析出層は電
流線が集中しやすいインナーリードの先端から始めに成
長していく傾向にあるが、その後は等方成長していく。
このとき、インナーリードの先端と電極パッドとの間の
距離が、インナーリード同志の間隔の１／２以上に設定
される場合、メッキ析出層の等方成長の性質から、隣接
したインナーリード間の成長するメッキ析出層により短
絡が起こる可能性がある。By the way, when the inner lead and the electrode pad are joined by plating by the above-mentioned method, the plating deposition layer is
Initially, it grows from the tip of the inner lead, and when it comes into contact with the electrode pad, thereafter, a plating deposition layer grows on the electrode pad, and finally both are electrically connected by the plating layer. That is, the plating deposition layer tends to grow first from the tip of the inner lead where the current line tends to concentrate, but thereafter grows isotropically.
At this time, when the distance between the tip of the inner lead and the electrode pad is set to 以上 or more of the interval between the inner leads, the property of the isotropic growth of the plating deposition layer causes the distance between the adjacent inner leads. A short circuit can occur due to the growing plating deposit.

【００１９】図３は、半導体チップ10上の電極パッド11
とインナーリード12とをメッキによる接合部13を用いて
接合した後の状態を示す斜視図であり、インナーリード
12はその先端部を残して他は絶縁性保護膜14で覆われて
いる。FIG. 3 shows an electrode pad 11 on a semiconductor chip 10.
FIG. 9 is a perspective view showing a state after bonding the inner lead 12 and the bonding part 13 by plating,
12 is covered with an insulating protective film 14 except for its tip.

【００２０】図４は図３のＡ−Ａ′線に沿った断面図で
あり、さらに図５は図３のＢ−Ｂ′線に沿った断面図で
ある。なお、上記図３では電極パッド11とインナーリー
ド12の接合部は１箇所しか示していないが、図４では隣
接した２箇所の接合部を示している。図４及び図５の例
は、インナーリード12と電極パッド11との間の間隔をｌ
１、インナーリード相互の間隔をＬ１としたときに、ｌ
１＞１／２・Ｌ１の関係を満足するように各距離が設定
されている場合である。この場合、メッキ析出層の成長
厚をｐｌ１とすると、メッキ析出層により前記接合部を
形成するためには、ｌ１≦ｐｌ１を満足するようなメッ
キ成長厚が必要である。インナーリード相互間のメッキ
析出層の成長厚さ２・ｐｌ１は、等方成長であることか
ら２・ｐｌ１＞Ｌ１となり、隣接するインナーリード相
互が短絡することになる。FIG. 4 is a sectional view taken along line AA 'of FIG. 3, and FIG. 5 is a sectional view taken along line BB' of FIG. Although FIG. 3 shows only one joint between the electrode pad 11 and the inner lead 12, FIG. 4 shows two adjacent joints. 4 and 5, the distance between the inner lead 12 and the electrode pad 11 is 1
1. When the distance between inner leads is L1, l
This is the case where each distance is set so as to satisfy the relationship of 1> 1/2 · L1. In this case, assuming that the growth thickness of the plating deposition layer is pl1, a plating growth thickness that satisfies l1 ≦ pl1 is necessary in order to form the junction with the plating deposition layer. The growth thickness 2 · pl1 of the plating deposition layer between the inner leads is 2 · pl1> L1 because of the isotropic growth, and the adjacent inner leads are short-circuited.

【００２１】図６及び図７はこの発明の第１の実施例方
法を説明するためのものであり、図６は前記図３のＡ−
Ａ′線に沿った断面図であり、図７は図３のＢ−Ｂ′線
に沿った断面図である。この実施例の場合、前記メッキ
を行う際に、インナーリード12と電極パッド11との間の
間隔をｌ２、インナーリード相互の間隔をＬ２としたと
きに、ｌ２＜１／２・Ｌ２の関係を満足するように各距
離が設定されているものである。FIGS. 6 and 7 are diagrams for explaining the method of the first embodiment of the present invention. FIG.
FIG. 7 is a cross-sectional view along the line A ', and FIG. 7 is a cross-sectional view along the line BB' in FIG. In the case of this embodiment, when performing the plating, when the interval between the inner lead 12 and the electrode pad 11 is l2 and the interval between the inner leads is L2, the relationship of l2 <1/2 · L2 is satisfied. Each distance is set to satisfy.

【００２２】この実施例の方法において、インナーリー
ド12と電極パッド11とをメッキ層により接合する際に、
メッキ析出層の成長厚をｐｌ２とすると、ｌ２≦ｐｌ２
となるようにメッキ析出層を成長させる必要がある。こ
の場合、インナーリード12相互間では、メッキ析出層の
成長厚２・ｐｌ２は、２・ｐｌ２＜Ｌ２となり、隣接す
るインナーリード相互の短絡は起こらない。従って、こ
の実施例の方法によれば、リード端子がファインビッチ
化されてもリード端子同志の短絡を防止することができ
る。In the method of this embodiment, when the inner lead 12 and the electrode pad 11 are joined by a plating layer,
If the growth thickness of the plating deposition layer is pl2, l2 ≦ pl2
It is necessary to grow the plating deposition layer so that In this case, between the inner leads 12, the growth thickness 2 · pl2 of the plating deposition layer is 2 · pl2 <L2, and no short circuit occurs between the adjacent inner leads. Therefore, according to the method of this embodiment, even if the lead terminals are made fine bit, short-circuiting between the lead terminals can be prevented.

【００２３】[0023]

【００２４】[0024]

【００２５】[0025]

【００２６】[0026]

【００２７】[0027]

【００２８】なお、上記第１の実施例において、半導体
チップ10表面の電極パッド11が例えば下層からアルミニ
ウム、チタン及びニッケルからなる３層で構成されてい
る場合、メッキを行う際のメッキ浴としてニッケル・メ
ッキ浴が使用される。また、このニッケル・メッキ浴と
して、一般にワット浴と称され、硫酸ニッケル、塩化ニ
ッケル及び添加剤等からなるものが知られている。な
お、メッキ浴を使用した電界メッキの他に、無電界メッ
キやメッキ液をスプレー状に噴射するいわゆるスプレー
メッキ法等によって前記接合部を形成することもでき
る。In the first embodiment , when the electrode pads 11 on the surface of the semiconductor chip 10 are composed of, for example, three layers of aluminum, titanium and nickel from the lower layer, a nickel plating bath is used for plating. -A plating bath is used. Further, as this nickel plating bath, a bath composed of nickel sulfate, nickel chloride, an additive and the like, which is generally called a Watt bath, is known. In addition to the electroplating using a plating bath, the above-mentioned joining portion can be formed by electroless plating, a so-called spray plating method in which a plating solution is sprayed, or the like.

【００２９】次にこの発明の第２の実施例を説明する。
上記第１の実施例において、メッキによる接合を行う場
合には、ＴＡＢテープに対し半導体チップを位置決めし
て固定しなければならない。この位置決め及び固定方法
としては、図８に示すものが考えられる。すなわち、図
８の（ａ）に示すようにＴＡＢテープＴＰに予め前記ア
イランド18（図２に詳細を示す）を設けておく。次に、
図８の（ｂ）に示すように、前記電極パッド（図８では
図示せず）が設けられた半導体チップ10を、電極パッド
が下側となるようにＴＡＢテープＴＰのアイランド18上
に接着、固定する。そして、この後、図８の（ｃ）のよ
うにメッキによる接合が行われる。Next, a second embodiment of the present invention will be described.
In the first embodiment , when joining by plating, the semiconductor chip must be positioned and fixed to the TAB tape. As the positioning and fixing method, the method shown in FIG. 8 can be considered. That is, the figure
As shown in FIG. 8A, the TAB tape TP is provided with the islands 18 (details are shown in FIG. 2) in advance. next,
As shown in FIG . 8B , the semiconductor chip 10 provided with the electrode pads (not shown in FIG. 8 ) is bonded onto the TAB tape TP island 18 such that the electrode pads are on the lower side. Fix it. After this, the bonding by the plating as in (c) of FIG. 8 are performed.

【００３０】上記のようにＴＡＢテープにアイランドを
設けると、このアイランドを保持するための吊り部（前
記図２中の符号Ａで示す部分）が各角部に必要になる。
しかし、この吊り部付近にはインナーリード及び半導体
チップ上の電極パッドを設けることができない。従っ
て、アイランドを設けると、インナーリードと電極パッ
ドの位置が制限を受ける。このことは半導体チップのシ
ュリンク（縮小化）に際してマイナス要因となる。When an island is provided on the TAB tape as described above, a suspending portion (a portion indicated by the symbol A in FIG. 2) for holding the island is required at each corner.
However, the inner lead and the electrode pad on the semiconductor chip cannot be provided near the suspension. Therefore, when the island is provided, the positions of the inner leads and the electrode pads are restricted. This is a negative factor when shrinking (reducing) a semiconductor chip.

【００３１】そこで、この第２の実施例の方法では、Ｔ
ＡＢテープと半導体チップの位置合わせ及びメッキ接合
時における保持を、位置決め用治具と押さえ用治具を使
用して行うことにより、ＴＡＢテープのアイランドが省
略できるようにしたものである。Therefore, in the method of the second embodiment , T
The positioning of the AB tape and the semiconductor chip and the holding at the time of plating bonding are performed using a positioning jig and a holding jig, so that the TAB tape island can be omitted.

【００３２】すなわち、図９の（ａ）に示すように、絶
縁性材料例えばテフロン等からなる位置決め用治具31を
用意する。この位置決め用治具31には、ＴＡＢテープＴ
Ｐに設けられた前記テープ送り用の開孔部20，20，…
（図２に図示）に挿入される複数の突起部32が設けられ
ており、中央部には半導体チップ10が位置決めして載置
される。次に図９の（ｂ）に示すように、前記図２に示
すような構成のＴＡＢテープＴＰが上記位置決め用治具
31上に装着される。このとき、ＴＡＢテープＴＰに設け
られたテープ送り用の開孔部20，20，…に位置決め用治
具31の突起部32が挿入した状態になり、これにより両者
の位置が固定される。That is, as shown in FIG. 9A , a positioning jig 31 made of an insulating material such as Teflon is prepared. The positioning jig 31 includes a TAB tape T
The tape feed apertures 20, 20,.
A plurality of projections 32 are provided (shown in FIG. 2), and the semiconductor chip 10 is positioned and placed at the center. Next, as shown in FIG. 9B, the TAB tape TP having the structure shown in FIG.
Mounted on 31. At this time, the projections 32 of the positioning jig 31 are inserted into the tape feeding holes 20, 20,... Provided on the TAB tape TP, and thereby the positions of both are fixed.

【００３３】次に図９の（ｃ）に示すように、ＴＡＢテ
ープＴＰ上に押さえ用治具33を装着する。この押さえ用
治具33の装着は、位置決め用治具31に対して図示しない
ネジによるネジ止め等の方法により行われる。この押さ
え用治具33の中央部にはメッキ液供給用の開孔部34が形
成されている。そして、この後、図９の（ｄ）のように
メッキによる接合が行われる。そして、メッキ終了後、
位置決め用治具31及び押さえ用治具33は再度使用され
る。Next, as shown in FIG. 9C , a holding jig 33 is mounted on the TAB tape TP. The holding jig 33 is attached to the positioning jig 31 by a method such as screwing with a screw (not shown). An opening 34 for supplying a plating solution is formed at the center of the holding jig 33. Then, as shown in FIG. 9D, bonding by plating is performed. And, after plating,
The positioning jig 31 and the holding jig 33 are used again.

【００３４】このようにメッキの際に位置決め用治具31
及び押さえ用治具33を用いることによりＴＡＢテープＴ
Ｐのアイランドを省略することができ、半導体チップの
シュリンクが容易になる。As described above, the positioning jig 31 is used for plating.
And TAB tape T by using holding jig 33
The island of P can be omitted, and the semiconductor chip can be easily shrunk.

【００３５】なお、上記実施例の説明では、位置決め用
治具31上には１個の半導体チップが載置される場合につ
いて行ったが、これは複数個の半導体チップが載置可能
なものを用いるようにしてもよく、これに応じて押さえ
用治具33もＴＡＢテープＴＰの複数個の半導体装置領域
を覆うような構造のものを用いればよい。In the description of the above embodiment, a case is described in which one semiconductor chip is mounted on the positioning jig 31. However, this is a case where a plurality of semiconductor chips can be mounted. Alternatively, the holding jig 33 may have a structure that covers a plurality of semiconductor device regions of the TAB tape TP.

【００３６】また、上記第１の実施例において、インナ
ーリード12はその先端部を残して他は絶縁性保護膜14で
覆う場合について説明したが、このような構造を得る方
法として次のようなものがある。すなわち、インナーリ
ード12を含むリードフレーム全体に予め絶縁性塗料、フ
ィルム又は絶縁性無機物等でコーティングをしておく。
次にインナーリード12の先端部を切断し、この切断面に
インナーリード12を露出させる。また、切断したリード
先端部分のコーティングを溶剤等で除去するか、あるい
は先端部分には始めからコーティングを行わないで、イ
ンナーリード12を露出させてもよい。Further, in the first embodiment, the case where the inner lead 12 is covered with the insulating protective film 14 except for the tip portion of the inner lead 12 has been described. There is something. That is, the entire lead frame including the inner leads 12 is previously coated with an insulating paint, a film, an insulating inorganic substance, or the like.
Next, the tip of the inner lead 12 is cut, and the inner lead 12 is exposed on the cut surface. Alternatively, the inner lead 12 may be exposed by removing the coating on the tip of the cut lead with a solvent or the like, or without coating the tip from the beginning.

【００３７】[0037]

【００３８】[0038]

【００３９】[0039]

【発明の効果】以上説明したようにこの発明によれば、
リード端子がファインビッチ化されてもリード端子同志
の短絡を防止することができる半導体装置及びその製造
方法を提供することができる。As explained above, according to the present invention,
It is possible to provide a semiconductor device capable of preventing a short circuit between lead terminals even when the lead terminals are made fine-bit, and a method for manufacturing the same.

【図面の簡単な説明】[Brief description of the drawings]

【図１】電極パッドとインナーリードとの接続状態を示
す平面図。FIG. 1 is a plan view showing a connection state between an electrode pad and an inner lead.

【図２】ＴＡＢテープの平面図。FIG. 2 is a plan view of a TAB tape.

【図３】電極パッドとインナーリードとの接続状態を示
す斜視図。FIG. 3 is a perspective view showing a connection state between an electrode pad and an inner lead.

【図４】図３のＡ−Ａ′線に沿った断面図。FIG. 4 is a sectional view taken along the line AA ′ of FIG. 3;

【図５】図３のＢ−Ｂ′線に沿った断面図。FIG. 5 is a sectional view taken along the line BB ′ of FIG. 3;

【図６】この発明の第１の実施例を示し、図３のＡ−
Ａ′線に沿った断面図。FIG. 6 shows a first embodiment of the present invention, and corresponds to FIG.
Sectional drawing along the A 'line.

【図７】この発明の第１の実施例を示し、図３のＢ−
Ｂ′線に沿った断面図。FIG. 7 shows a first embodiment of the present invention, and FIG.
Sectional drawing along the B 'line.

【図８】メッキによる接合を行う場合の斜視図。FIG. 8 is a perspective view when bonding by plating is performed.

【図９】この発明の第２の実施例を示し、メッキによる
接合を行う場合の斜視図。FIG. 9 is a perspective view showing a second embodiment of the present invention, in which bonding by plating is performed.

【符号の説明】[Explanation of symbols]

10…半導体チップ、11…電極パッド、12…インナーリー
ド、13…金属メッキによる接合部、14…絶縁性保護膜、
15…有機フィルム基材、16…リード電極、17…共通電
極、18…アイランド、19…開孔部、20…テープ送り用の
開孔部、21…半導体チップの表面保護膜、22…押し下げ
用治具、31…位置決め用治具、32…位置決め用治具の突
起部、33…押さえ用治具、34…メッキ液供給用の開孔
部、ＴＰ…ＴＡＢテープ。10 ... semiconductor chip, 11 ... electrode pad, 12 ... inner lead, 13 ... joining part by metal plating, 14 ... insulating protective film,
15 ... Organic film base material, 16 ... Lead electrode, 17 ... Common electrode, 18 ... Island, 19 ... Open hole, 20 ... Open hole for tape feed, 21 ... Surface protective film of semiconductor chip, 22 ... Press down Jig, 31: positioning jig, 32: projection of positioning jig, 33: holding jig, 34: opening for supplying plating solution, TP: TAB tape.

フロントページの続き (72)発明者 工藤 好正 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 大野 恭秀 神奈川県川崎市中原区井田1618番地 新 日本製鐵株式会社先端技術研究所内 (72)発明者 巽 宏平 神奈川県川崎市中原区井田1618番地 新 日本製鐵株式会社先端技術研究所内 (72)発明者 安藤 敏範 神奈川県川崎市中原区井田1618番地 新 日本製鐵株式会社先端技術研究所内 (56)参考文献 特開 平４−177739（ＪＰ，Ａ) 特開 平４−15931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/60 311 H01L 21/60 321 Continuing on the front page (72) Inventor Yoshimasa Kudo 1, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba Tamagawa Plant (72) Inventor Yasuhide Ohno 1618 Ida, Nakahara-ku, Kawasaki-shi, Kanagawa New Nippon Steel Corporation Nippon Steel Corporation (72) Inventor Toshinori Ando 1618 Ida, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Nippon Steel Corporation Advanced Technology Research Laboratories (56) References JP-A-4-177739 (JP, A) JP-A-4-15931 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB Name) H01L 21/60 311 H01L 21/60 321

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 表面に複数の電極が形成された半導体チ
ップと、 導電性材料からなり、それぞれ所定の間隔Ｌを保って配
置され、先端が上記半導体チップ表面の各電極に対し上
記間隔Ｌの１／２以下に近接して配置されたリードフレ
ームの複数のインナーリードリードと、 上記複数の各電極と上記複数の各インナーリードリード
の先端とを電気的に接合する金属メッキによる接合部と
を具備したことを特徴とする半導体装置。1. A semiconductor chip having a plurality of electrodes formed on a surface thereof and a conductive material, each of which is disposed at a predetermined distance L, and a tip of the semiconductor chip has the distance L with respect to each electrode on the surface of the semiconductor chip. Lead frame placed close to 1/2 or less
A plurality of inner lead leads , the plurality of electrodes and the plurality of inner lead leads
A metal-plated joint for electrically joining the tip of the semiconductor device to the semiconductor device. 【請求項２】 前記リードフレームが絶縁フィルム上に
配線パターンが形成されたＴＡＢ方式のリードフレーム
である請求項１に記載の半導体装置。2. A lead frame of the TAB method in which a wiring pattern is formed on the lead frame is insulation film
The semiconductor device according to claim 1 is. 【請求項３】 表面に複数の電極が形成された半導体チ
ップ上に、所定の間隔Ｌを保って配列されたリードフレ
ームの複数のインナーリードリードの各先端を、上記各
電極に対し上記間隔Ｌの１／２以下に近接して配置し、 両者を金属メッキ浴中に設置することにより、上記複数
の各電極と上記複数のインナーリードリードのそれぞれ
を金属メッキにより接合するようにしたことを特徴とす
る半導体装置の製造方法。3. A lead frame arranged at a predetermined distance L on a semiconductor chip having a plurality of electrodes formed on its surface.
The tips of the plurality of inner lead leads of the arm are disposed close to each electrode at a distance of not more than 電極 of the distance L, and both are placed in a metal plating bath. And bonding the plurality of inner lead leads to each other by metal plating. 【請求項４】 表面に複数の電極が形成された半導体チ
ップを位置決め用治具上に載置し、 複数のリード端子が形成されたＴＡＢテープを上記半導
体チップ上に装着し、 上記ＴＡＢテープ上に押さえ用治具を装着した後、 金属メッキ浴中に設置することによって上記複数の各電
極と上記複数のリード端子のそれぞれを金属メッキによ
り接合するようにしたことを特徴とする半導体装置の製
造方法。4. A semiconductor chip having a plurality of electrodes formed on a surface thereof is mounted on a positioning jig, and a TAB tape having a plurality of lead terminals is mounted on the semiconductor chip. Manufacturing the semiconductor device, wherein the plurality of electrodes and the plurality of lead terminals are joined by metal plating by mounting the holding jig on the metal plating bath and then placing the jigs in a metal plating bath. Method.