JP3050997B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
ランジスタを接続して構成したアクティブマトリクス形
の液晶表示装置に関するものである。
構成例を示す回路図である。同図において、13は液晶
パネルであり、ゲート配線G1,G2…Gn及びドレイ
ン配線D1,D2…Dmがマトリクス状に配置され、各
交点部分に薄膜トランジスタ(以下、TFTと略す)1
1が設けられている。TFT11の各々のソース電極に
は、画素電極と対向電極とで形成される液晶セル容量1
2の画素電極が接続されている。前記対向電極は、全画
素で共通に接続され、共通電圧Vcomが印加される。1
4は水平ドライバ、15は垂直ドライバ、である。
き、従来の液晶表示装置の駆動方法は、例えば、特開昭
59−220793号公報に記載されている。図3は、従来の液
晶表示装置の駆動電圧波形例を示す波形図である。
信号の1水平走査期間を周期とする信号波形であり、V
d1は前記ドレイン配線D1に印加される電圧波形、Vg
1,Vg2,Vg3はそれぞれゲート配線G1,G2,G
3に印加される電圧波形である。液晶は、その特性の劣
化を防ぐため、交流駆動をする必要がある。
mに印加される電圧は、Vd1に代表されるように、中
心電圧Vcを境に正極性側、負極性側の信号電圧が交互
に印加される。前記ゲート配線G1,G2…Gnには、
それぞれのゲート配線に接続されたTFTをオン状態に
する時にはオン電圧Vgon、それ以外のときにはオフ状
態にするオフ電圧Vgoffを与える。オン電圧Vgonは、
ゲート配線G1から、順次、ゲート配線G2,G3…G
nに、水平走査周期と等しいゲート選択期間Tonだけ与
えられる。
線D1,D2…Dmの信号レベルを液晶セル容量12に
書込むことにより、液晶セル容量12の印加電圧を変化
させ、液晶パネルの透過率を変えることにより、画像表
示を行う。
べたように、表示特性の劣化を防ぐために交流駆動が必
要である。従って、対向電極に対する画素電極の電圧
を、ある周期毎に正極性信号電圧としたり、負極性信号
電圧としたりすることが必要である。従来技術におい
て、TFTがオン状態となり、画素電極に正極性信号電
圧を書込むときと、負極性信号電圧を書込むときのゲー
ト配線のオン電圧Vgonは、同じである。
の画素電極電圧波形例を、図4の(b)は、負極性書込
み時の画素電極電圧波形例をそれぞれ示す。図4におい
て、Vd1はドレイン配線の電圧波形、Vg1はゲート配
線の電圧波形、Vs1は画素電極の電圧波形を示す。
圧であるため、ゲート配線にオン電圧Vgonが印加され
た時のゲート・ドレイン間Vgd+は、図4の(b)のV
d1が負極性信号電圧である時にゲート配線にオン電圧
Vgonが印加された時のゲート・ドレイン間Vgd-より小
さくなる。
に対するソース電流(IDS)の特性の一例を示す特性図
である。このように、ゲート・ドレイン間の電圧差が大
きいほど、ソース電流は大きくなる。従って、例えば、
画素電極に負極性信号電圧を90%書込むのに要する時間
をTf、正極性電圧を90%書込むのに要する時間をTrと
すると、図4に示すように、TFTのソース電流は、負
極性信号電圧の書込みに要する時間Tfより、正極性信
号電圧の書込みに要する時間Trのほうが長い時間必要
である。
トの選択時間Tonが正極性側の信号電圧レベルを書込む
のに要する時間Trより十分長いときには問題はない。
しかし、液晶パネルの高精細化等により、液晶表示素子
の一定時間当たりに駆動しなくてはならない個数が増え
て、1本のゲート配線の選択時間Tonを正極性信号電圧
の書込みに要する時間Trより短くせざるをえないよう
な場合、正極性信号電圧では書込み不良となる。
性信号電圧の書込みに要する時間の差により、共通電極
Vcomを中心とした正極性信号電圧と負極性信号電圧と
での交流化が図れなくなり、フリッカや焼付き等の現象
が生じ、画質が劣化する等の問題が生じる。
を克服し、液晶パネルの高精細化等により、液晶表示素
子の一定時間当たりに駆動しなくてはならない個数が増
えた場合でも、共通電極Vcomを中心とした正極性信号
電圧と負極性信号電圧とでの交流駆動を可能にして、画
質劣化が起きないようにした液晶駆動装置を提供するこ
とにある。
発明では、ドレイン配線の正極性信号電圧印加時間と負
極性信号電圧の印加時間との和を信号源の水平走査周期
の2倍に保つという条件のもとで、ドレイン配線の正極
性信号電圧印加時間を負極性信号電圧の印加時間より長
くした。また、それに伴い、ゲート配線のオン電圧を印
加する時間長を、ドレイン配線の電圧が正極性信号電圧
であるか、負極性信号電圧であるか、により変えた。
時間長と正極性の信号電圧書込み時間長の合計値が信号
源の2水平走査周期以下であれば、正極性の信号電圧書
込み時間長を1水平走査周期より長くしても、負極性信
号電圧書込み時間長を1水平走査周期より短くすること
でカバーできるので、TFTは負極性電圧及び正極性電
圧を正しく書込むことができる。従って正極性電圧書き
込み不良による画素電極の中心電圧(直流電圧成分)変
化を防ぐことができる。
する。図1は、本発明の一実施例としての液晶表示装置
の回路構成の概略を示すブロック図である。同図におい
て、1は制御回路であり、信号源より送られてきた垂直
同期信号Vsync、水平同期信号Hsync、ドットクロッ
ク、表示データ等から、液晶パネルを駆動するのに必要
な信号を形成、あるいは、そのままの信号を水平ドライ
バ14、垂直ドライバ15に印加する。
び液晶パネル13は従来と同様のものであり、既に説明
しているのでここでの説明は省略する。ここで、本発明
では、制御回路1から水平走査周期に同期したクロック
CLK1、例えば水平同期信号Hsync等を取り出し、2
分周回路2に入力する。その2分周回路の出力は、第1
の単安定回路3及び第2の単安定回路4に入力される。
の出力は、ロジック回路5によって合成される。ロジッ
ク回路5の出力を水平ドライバ14および垂直ドライバ
15の水平クロックCLK2としてそれぞれに入力す
る。
図6に示す。図6において、信号aは2分周回路2の出
力であり、クロックCLK1の周期を1H(1水平走査
周期)とすると、信号aの周期は2Hとなる。前記第1
の単安定回路3は、例えば、入力信号aの立上りエッジ
でパルスを形成する回路であり、その出力は信号bの様
に入力信号aの立上りから所定の期間(Tb)“H”レ
ベルとなる波形が得られる。
ば、入力信号aの立下がりエッジでパルスを形成する回
路であり、その出力は信号cの様に入力信号aの立下り
から所定の期間(Tb)“H”レベルとなる波形が得ら
れる。これらの信号b及び信号cを、NOR回路である
ロジック回路5に入力すると、その出力は図6に示す波
形CLK2のようになる。なお信号a及び信号cのパル
ス幅Tb、Tcは、第1の単安定回路3及び第2の単安定
回路4の回路定数により任意に設定できる。
ドライバ14の出力電圧波形例であり、ドレイン配線D1
に印加される電圧波形例である。ドレイン配線D1、D
2…Dnに印加される電圧波形は、Vd1に代表されるよ
うに、中心電圧Vcを境に正極性信号電圧、負極性信号
電圧が交互に印加される。
ライバ14の出力電圧切換え信号として用いる。従っ
て、本発明では、電圧波形Vd1に代表されるように、前
記ドレイン配線D1、D2…Dmに正極性信号電圧を印
加する時間長と、負極性信号電圧を印加する時間長が異
なる駆動方法となる。
性信号電圧の書込み時間長をTr、負極性信号電圧の書
込み時間長をTf、ドレイン配線D1、D2…Dmの正極
性信号電圧を印加する時間長Ton+、負極性信号電圧を
印加する時間長Ton-とすると、
定する。
示した垂直ドライバ15の出力電圧波形例であり、ゲー
ト配線G1,G2,G3に印加される電圧波形例であ
る。VgonはTFTをオン状態にする電圧、VgoffはT
FTをオフ状態にする電圧である。TFTはゲート配線
の電圧がオン電圧Vgonであるときにドレイン配線の電
圧を画素電極に書込む。
1,G2…Gnに、順次、オン電圧Vgonを印加していく。
本実施例では、その垂直ドライバ15のシフトクロック
に前記CLK2を用いる。従って、図6に示すように、
Vg1,Vg3のオン電圧Vgonの印加時間長はTon+、Vg
2のオン電圧Vgonの印加時間長はTon-となる。なお、
次のフィールドでは、それぞれ逆極性の電圧を画素電極
に書込むため、Vg1,Vg3のオン電圧Vgonの印加時間
長はTon-、Vg2のオン電圧Vgonの印加時間長はTon+
となる。
圧変化を図7に示す。図7では、図6と同じ記号は同じ
電圧を示している。Vs1は正極性信号電圧を書込む時の
画素電極電圧波形を示しており、Vs2は負極性信号電圧
を書込む時の画素電極電圧波形を示している。また、T
rは正極性電圧の書込み時間長であり、Tfは負極性電圧
の書込み時間長である。
の書込み時間長Trが1水平走査期間(1H)より長く
ても、正極性電圧書込みにかけられる時間を従来より長
くとることができるため、正極性書込み不良により生じ
るフリッカや焼付き等を防止でき、画質向上が可能であ
る。さらに、ゲート遅延を考慮して液晶パネルを駆動す
るためには、水平ドライバに与えるCLK2を、ゲート
遅延分遅らせておけば良い。
ライバの構成例を示すブロック図である。図9は、図8
の水平ドライバの各部信号波形例を示す波形図である。
図8及び図9を参照する。
30、第1のラッチ回路31、第2のラッチ回路32、
第3のラッチ回路33および電圧選択回路34で構成さ
れている。アドレスレジスタ30には、画素に同期した
ドットクロック等のCLK0が入力され、表示データを
入力データとする第1のラッチ回路31のアドレスを指
定する。
の内容を1行目のデータD00,D01…D0m、2行目のデ
ータD10,D11…D2m、3行目のデータ…で示してい
る。P0,P1…Pmは前記第1のラッチ回路31の出力
データであり、P0は1列目のデータD00,D10…Dm
0、P1は2列目のデータD01,D11…Dm1、…と順次そ
の内容が変化する。
P1…Pmは、第2のラッチ回路32の入力データであ
り、データP0,P1…Pmに1行目の表示データが揃っ
た時点で、クロック信号CLK1のタイミングで次段の
第3のラッチ回路33に出力される。ここで、CLK1
およびCLK2は、図1及び図6の同名の信号と同様で
あるので、ここでの説明は省略する。
チ回路32のみの構成では、1H以上の表示データを出
力し続けることはできないことから、本実施例では第3
のラッチ回路33を新たに設けている。第3のラッチ回
路33では、第2のラッチ回路32の出力データである
Q0,Q1…Qmをクロック信号CLK2のタイミングで
ラッチし、その出力データはR0,R1…Rmの様にな
る。この第3のラッチ回路33の出力データR0,R1…
Rmは、正極性の出力電圧レベル、負極性の出力電圧レ
ベルを選択するものである。
32および第3のラッチ回路33は、表示データがnビ
ットであれば、それぞれn個必要である。また、カラー
表示では赤、青、緑の表示データがあるので、さらに、
2系統分必要である。
34は、例えば図10に示すような、主に、それぞれに
電圧(V1…Vk)を入力とし、出力端を共通接続されて
いる複数個のスイッチ素子35等で構成されている。上
記nビットの表示データをデコーダ及びレベルシフタ等
を通して形成した制御信号W1〜Wkで、これらの複数個
のスイッチ素子35のうち1個だけ選択し、導通状態に
することで必要な電圧レベルを得る。
をそのまま第8図の水平ドライバの出力としているが、
さらに大きな駆動能力を要求される場合は、電圧選択回
路34にバッファアンプを接続し、このバッファアンプ
を出力を水平ドライバの出力として用いるとよい。
バの他の構成例を示すブロック図である。図11の水平
ドライバのアドレスレジスタ30、第1のラッチ回路3
1および第2のラッチ回路32は、図8の水平ドライバ
それと同様である。
回路32の出力データをパルス幅変調器41に入力し、
表示データに対応したパルス幅を形成する。パルス幅変
調器41の出力は、S/H回路・出力回路42のサンプ
リングタイミングを決める。S/H回路・出力回路42
の入力電圧は、鋸歯状波、又は、階段状の波形の電圧を
用いる。図11のS/H回路・出力回路42の構成例を
図12に示す。
ス幅変調器41からの信号である。この信号Wnと、C
LK2を2分周回路51で2分周した信号と、からロジ
ック回路53,54を用いて、S/H回路(サンプルホ
ールド回路)SH1のサンプリングタイミングを決める
信号と、S/H回路SH2のサンプリングタイミングを
決める信号と、を形成している。
1及びSH2は、アナログスイッチ21,22、ホール
ド容量23,24及びバッファ回路25,26で構成さ
れている。アナログスイッチ21は、ロジック回路53
の出力信号によりオン、オフを制御され、アナログスイ
ッチ22は、ロジック回路54の出力信号によりオン、
オフを制御される。
路51の出力信号により切り換えられ、バッファ回路2
6の出力は2分周回路51の出力信号をインバータ52
により反転した信号により切り換えられる。なおバッフ
ァ回路25,26は、常に駆動状態にある必要はなく、
制御信号等により、一定期間を駆動状態、それ以外の期
間をハイインピーダンス状態にしてもよい。
力タイミング例を示す波形図である。同図において、V
inは、周期2Hの鋸歯状波電圧である。SH1は、正
極性側のS/H回路のサンプリング及び出力タイミング
を示しており、SH2は、負極性側のS/H回路のサン
プリング及び出力タイミングを示している。
あるWnがHレベル、CLK2を2分周した信号Lin
eがLレベルのときにSH1がサンプリングを行い、W
nとLineが共にHレベルのときにSH2がサンプリ
ングを行う。SH1とSH2でサンプリング時間長は同
じである。またLineがLレベルのときにSH2が出
力状態にあり、LineがHレベルのときにSH1が出
力状態にある。
時間長と同じか、それ以下にすることで、正極性出力時
間長を2Hから負極性出力時間長を引いた時間長とする
ことができる。水平ドライバを以上の様な構成とするこ
とで、図8の水平ドライバよりラッチ回路の数を少な
く、かつ、入力電圧数も少なくできる。
のサンプリング時間長を負極性出力時間長と同じか、そ
れ以下にすることを前提としたが、さらに長いサンプリ
ング時間長を要する場合は、図14に示すように、S/
H回路が3系統必要になる。このときのS/H回路のサ
ンプリング・出力タイミング例を図15に示す。
順次サンプリングし、順次出力する形式となる。また、
S/H回路AおよびBを正極性用とし、S/H回路Cを
負極性用としても同様の駆動ができる。また、アナログ
データを入力電圧とするアナログ水平ドライバでは、サ
ンプリングには1H必要なため、S/H回路が3系統以
上必要である。
グをずらしたシフトクロックCLK2を用いれば、パル
ス幅を変えることができるので、特殊な構成及び使用方
法をする必要はない。従って、従来からある垂直ドライ
バ、例えば、日立LCDドライバLSIデータブックP
274〜292記載のHD66107等を用いることができる。
FTの正極性電圧書込み時間長が従来の1水平走査周期
以上かかっても、正極性電圧書込み時のTFTをオン状
態とする時間長を長くすることにより、正極性電圧の書
込み率を負極性電圧の書込み率と同じくすることができ
る。このため、正極性電圧書込み不良により生じるフリ
ッカ、焼付き等を防ぐことができる。
構成の概略を示すブロック図である。
路図である。
形図である。
タイミングの例を示した波形図である。
ス電流の関係例を示した特性図である。
形図である。
極電圧書込みタイミングの例を示した波形図である。
を示すブロック図である。
形図である。
一例を示す回路図である。
構成例を示すブロック図である。
一例を示す回路図である。
イミング例を示す波形図である。
他の具体例を示す回路図である。
イミング及び出力タイミングの例を示した波形図であ
る。
ゲート配線、Vg1、Vg2、Vg3…ゲート配線電圧、
Vd1…ドレイン配線電圧、1…制御回路、2…2分周
回路、3,4…単安定回路、5…ロジック回路、11…
薄膜トランジスタ(TFT)、12…液晶セル容量、1
3…液晶パネル、14…水平ドライバ、15…垂直ドラ
イバ、33…アドレスレジスタ、31〜33…ラッチ回
路、34…電圧選択回路、41…パルス幅変調器、42
…S/H回路および出力回路、35…スイッチ、21,
22,45…アナログスイッチ、23,24,46…ホ
ールド容量、25,26,47バッファ回路
Claims (5)
- 【請求項1】 ゲート配線とドレイン配線をマトリクス
状に配列すると共に、その交点部分に配したトランジス
タのゲート電極を前記ゲート配線に、ドレイン電極を前
記ドレイン配線に、それぞれ接続し、かつソース電極に
は、容量を構成する液晶を接続して成る液晶パネルと、 前記ゲート配線に前記トランジスタのオン、オフを制御
する電圧を印加する垂直駆動回路と、前記ドレイン配線
に信号電圧として正極性電圧と負極性電圧を時間的に交
互に印加する水平駆動回路と、から成る液晶表示装置に
おいて、 前記ドレイン配線に正極性電圧を印加している時間の長
さを、負極性電圧を印加している時間の長さより長くす
ると共に、それに伴い、前記ドレイン配線に正極性電圧
を印加している間は少なくとも前記トランジスタをオン
にするためのオン電圧を前記ゲート配線に印加するその
印加時間の長さを、前記ドレイン配線に負極性電圧を印
加している間は少なくとも前記ゲート配線に前記オン電
圧を印加するその印加時間の長さより、長くすることを
特徴とする液晶表示装置。 - 【請求項2】 ゲート配線とドレイン配線をマトリクス
状に配列すると共に、その交点部分に配したトランジス
タのゲート電極を前記ゲート配線に、ドレイン電極を前
記ドレイン配線に、それぞれ接続し、かつソース電極に
は、容量を構成する液晶を接続して成る液晶パネルと、 前記ゲート配線に前記トランジスタのオン、オフを制御
する電圧を印加する垂直駆動回路と、前記ドレイン配線
に信号電圧として正極性電圧と負極性電圧を時間的に交
互に印加する水平駆動回路と、から成る液晶表示装置に
おいて、 表示すべき映像信号の水平走査周期をもつクロックをC
LK1とするとき、該クロックCLK1を取り込み2分
周して出力する2分周回路と、該2分周回路からの2分
周クロックの立ち上がりを検出して第1のパルスを形成
して出力する第1の単安定回路と、前記2分周クロック
の立ち下がりを検出して第2のパルスを形成して出力す
る第2の単安定回路と、前記第1のパルスと第2のパル
スを取り込み両者の論理演算を行いその結果をクロック
CLK2として出力する論理回路と、を具備し、 前記水平駆動回路及び垂直駆動回路が、それぞれ前記ク
ロックCLK1及びCLK2を取り込むことにより、 前記ドレイン配線に正極性電圧を印加している時間の長
さを、負極性電圧を印加している時間の長さより長くす
るようにし、それに伴い、前記ドレイン配線に正極性電
圧を印加している間は少なくとも前記トランジスタをオ
ンにするためのオン電圧を前記ゲート配線に印加するそ
の印加時間の長さを、前記ドレイン配線に負極性電圧を
印加している間は少なくとも前記ゲート配線に前記オン
電圧を印加するその印加時間の長さより、長くするよう
にしたことを特徴とする液晶表示装置。 - 【請求項3】 請求項1に記載の液晶表示装置におい
て、前記ドレイン配線の電圧の極性が、選択されるゲー
ト配線が変わる毎に反転するようにし、かつ、隣り合っ
た2本のゲート配線のそれぞれの、トランジスタ・オン
電圧印加時の、その印加時間の長さの和が、表示すべき
映像信号の2水平走査周期から成り、かつ、前記ゲート
配線にトランジスタ・オン電圧を印加するときの該ドレ
イン配線の電圧の極性が、表示すべき映像信号のフレー
ム毎に反転するようにしたことを特徴とする液晶表示装
置。 - 【請求項4】 請求項2に記載の液晶表示装置におい
て、前記水平駆動回路が、 表示すべきビデオデータに同期したドットクロックを入
力とするシフトレジスタ(30)と、表示すべきビデオ
データを入力とし前記シフトレジスタの出力により指定
されるアドレスで前記入力ビデオデータをラッチする第
1のデータラッチ回路(31)と、表示すべきビデオデ
ータの1水平走査周期をもつ前記クロックCLK1をク
ロック入力として、前記第1のデータラッチ回路の出力
を取り込み、1水平走査周期の間、保持する第2のラッ
チ回路(32)と、前記論理回路の出力CLK2をクロ
ック入力とすることにより、即ち、表示すべきビデオデ
ータの2水平走査周期に2回の割合で発生するが、その
間隔は長い間隔と短い間隔を交互に繰り返すパルス列を
クロック入力とすることにより、前記第2のラッチ回路
の出力を取り込み、その長い間隔と短い間隔の繰り返し
で、取り込んだ該出力を保持する第3のラッチ回路(3
3)と、 を含んで成ることを特徴とする液晶表示装置。 - 【請求項5】 請求項2に記載の液晶表示装置におい
て、前記水平駆動回路が、 表示すべきビデオデータに同期したドットクロックを入
力とするシフトレジスタ(30)と、表示すべきビデオ
データを入力とし前記シフトレジスタの出力により指定
されるアドレスで前記入力ビデオデータをラッチする第
1のデータラッチ回路(31)と、表示すべきビデオデ
ータの1水平走査周期をもつ前記クロックCLK1をク
ロック入力として、前記第1のデータラッチ回路の出力
を取り込み、1水平走査周期の間、保持する第2のラッ
チ回路(32)と、 前記第2のラッチ回路の各段の出力データをそれぞれ入
力として、該出力データに対応したパルス幅のパルスを
出力するパルス幅変調器(41)と、 前記論理回路の出力CLK2を入力され2分周して出力
する2分周回路と、該2分周回路の出力によりゲートを
開いて前記パルス幅変調器の出力を取り込み通す第1の
ゲート回路と、前記2分周回路の否定出力によりゲート
を開いて前記パルス幅変調器の出力を取り込み通す第2
のゲート回路と、前記第1のゲート回路の出力により閉
じられ、その間、所与の鋸歯状波をサンプリングして第
1の容量にホールドする第1のスイッチと、前記第2の
ゲート回路の出力により閉じられ、その間、所与の鋸歯
状波をサンプリングして第2の容量にホールドする第2
のスイッチと、前記2分周回路の出力により前記第1の
容量にホールドされた信号を取り出し第1のパルスとし
て出力する第1のバッファ回路と、前記2分周回路の否
定出力により前記第2の容量にホールドされた信号を取
り出し第2のパルスとして出力する第2のバッファ回路
と、から成り、前記第1のパルスと第2のパルスは、前
記ビデオデータの2水平走査周期を繰り返し周期として
出力されるパルスであって、しかも第1のパルスは1水
平走査周期より長い間隔で正極性のパルスとして、第2
のパルスは1水平走査周期より短い間隔で負極性のパル
スとして、それぞれ出力する出力回路(42)と、 を含んで成ることを特徴とする液晶表示装置。
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JP4240258A JP3050997B2 (ja) | 1992-09-09 | 1992-09-09 | 液晶表示装置 |
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