JP3043095B2 - ディジタル映像信号処理装置 - Google Patents
ディジタル映像信号処理装置Info
- Publication number
- JP3043095B2 JP3043095B2 JP3098749A JP9874991A JP3043095B2 JP 3043095 B2 JP3043095 B2 JP 3043095B2 JP 3098749 A JP3098749 A JP 3098749A JP 9874991 A JP9874991 A JP 9874991A JP 3043095 B2 JP3043095 B2 JP 3043095B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- signal
- video signal
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＨＤＴＶ用ディジタル
ＶＴＲなどのディジタル映像機器に用いられるディジタ
ル映像信号処理装置に係り、特にディジタル映像信号を
直並列変換する直並列変換回路に関する。
ＶＴＲなどのディジタル映像機器に用いられるディジタ
ル映像信号処理装置に係り、特にディジタル映像信号を
直並列変換する直並列変換回路に関する。
【０００２】
【従来の技術】ＨＤＴＶ（高精細テレビジョン）用ＶＴ
Ｒでは、アナログ信号処理に比べ信号劣化のないディジ
タル信号処理が多く使用される。これに伴い、機器間の
ビデオ信号伝送にはアナログ信号による伝送の他、ディ
ジタル信号での伝送が望まれている。
Ｒでは、アナログ信号処理に比べ信号劣化のないディジ
タル信号処理が多く使用される。これに伴い、機器間の
ビデオ信号伝送にはアナログ信号による伝送の他、ディ
ジタル信号での伝送が望まれている。
【０００３】図１０は、ＨＤＴＶ用ディジタルＶＴＲの
記録信号処理系の典型的な構成を示すブロック図であ
り、アナログ映像入力であるＹ信号（輝度信号）および
Ｐｂ，Ｐｒ信号（色信号）はＡ／Ｄ変換器１，２，３に
よりそれぞれディジタル信号に変換され、ディジタルＹ
信号はマルチプレクサ５に入力され、ディジタルＰｂ，
Ｐｒ信号はミキサ４により一系統のＰ信号に合成された
後、マルチプレクサ６に入力される。一方、ディジタル
映像入力のＹ信号およびＰ信号はそれぞれマルチプレク
サ５，６に入力される。マルチプレクサ５，６で、アナ
ログ映像入力をディジタル信号に変換して得られたディ
ジタルＹ信号およびディジタルＰ信号と、ディジタル映
像入力のディジタルＹ信号およびディジタルＰ信号のい
ずれかが選択され、直並列変換回路７に入力される。
記録信号処理系の典型的な構成を示すブロック図であ
り、アナログ映像入力であるＹ信号（輝度信号）および
Ｐｂ，Ｐｒ信号（色信号）はＡ／Ｄ変換器１，２，３に
よりそれぞれディジタル信号に変換され、ディジタルＹ
信号はマルチプレクサ５に入力され、ディジタルＰｂ，
Ｐｒ信号はミキサ４により一系統のＰ信号に合成された
後、マルチプレクサ６に入力される。一方、ディジタル
映像入力のＹ信号およびＰ信号はそれぞれマルチプレク
サ５，６に入力される。マルチプレクサ５，６で、アナ
ログ映像入力をディジタル信号に変換して得られたディ
ジタルＹ信号およびディジタルＰ信号と、ディジタル映
像入力のディジタルＹ信号およびディジタルＰ信号のい
ずれかが選択され、直並列変換回路７に入力される。
【０００４】直並列変換回路７は、入力されるディジタ
ル映像信号（ディジタルＹ信号、ディジタルＰ信号）を
直並列変換してビットレートを下げる回路である。例え
ばディジタルＹ信号およびディジタルＰ信号がいずれも
ワード伝送レート７４．２５Ｍbps の８ビット並列デー
タとすれば、これらを全体として直並列変換回路７は８
ビット×８チャネルの並列データに変換することによっ
て、ビットレートをサンプリングレートの１／４の１
８．５６２５Ｍbps に下げる。
ル映像信号（ディジタルＹ信号、ディジタルＰ信号）を
直並列変換してビットレートを下げる回路である。例え
ばディジタルＹ信号およびディジタルＰ信号がいずれも
ワード伝送レート７４．２５Ｍbps の８ビット並列デー
タとすれば、これらを全体として直並列変換回路７は８
ビット×８チャネルの並列データに変換することによっ
て、ビットレートをサンプリングレートの１／４の１
８．５６２５Ｍbps に下げる。
【０００５】こうして得られた８チャネルのディジタル
映像信号がディジタル信号処理回路８で記録に必要な種
々の処理を受けた後、磁気ヘッド１１によってテープ１
２上に記録される。このようにして、総ビットレートが
約１．２Ｇbps に及ぶディジタル映像信号が８チャネル
に分けられてテープ１２上のマルチトラックに記録され
る。
映像信号がディジタル信号処理回路８で記録に必要な種
々の処理を受けた後、磁気ヘッド１１によってテープ１
２上に記録される。このようにして、総ビットレートが
約１．２Ｇbps に及ぶディジタル映像信号が８チャネル
に分けられてテープ１２上のマルチトラックに記録され
る。
【０００６】クロック発生回路９は、外部からの基準信
号と、アナログ映像入力のＹ信号中の同期信号および直
並列変換回路７から出力されるディジタル同期信号によ
って同期信号に同期したクロックを発生する。このクロ
ックとディジタル映像入力に同期して入力されるクロッ
クとがマルチプレクサ１０で選択され、直並列変換回路
７に供給される。
号と、アナログ映像入力のＹ信号中の同期信号および直
並列変換回路７から出力されるディジタル同期信号によ
って同期信号に同期したクロックを発生する。このクロ
ックとディジタル映像入力に同期して入力されるクロッ
クとがマルチプレクサ１０で選択され、直並列変換回路
７に供給される。
【０００７】ここで、ディジタル入力の映像信号を記録
する場合は、テープを有効に利用するため、図１４に示
すように複合映像信号のうちアナログ映像信号の水平ブ
ランキング期間に相当する期間を除いた有効映像期間の
データ（有効映像データという）のみが記録される。こ
のため図１４に示すように、有効映像データ期間の前後
にＳＡＶ（Start of Active Video data）及びＥＡＶ
（End of Active Videodata）と呼ばれる基準信号が挿
入される。これらのＳＡＶ信号およびＥＡＶ信号は直並
列変換回路７でも使用され、また記録時にディジタル入
力の映像信号（ディジタルＹ信号）にＶＴＲを同期させ
るためにも必要となる。
する場合は、テープを有効に利用するため、図１４に示
すように複合映像信号のうちアナログ映像信号の水平ブ
ランキング期間に相当する期間を除いた有効映像期間の
データ（有効映像データという）のみが記録される。こ
のため図１４に示すように、有効映像データ期間の前後
にＳＡＶ（Start of Active Video data）及びＥＡＶ
（End of Active Videodata）と呼ばれる基準信号が挿
入される。これらのＳＡＶ信号およびＥＡＶ信号は直並
列変換回路７でも使用され、また記録時にディジタル入
力の映像信号（ディジタルＹ信号）にＶＴＲを同期させ
るためにも必要となる。
【０００８】図１１は、直並列変換回路７の従来技術に
よる構成例であり、図１２および図１３はその動作を示
すタイミングチャートである。ディジタルＰ信号および
ディジタルＹ信号は、それぞれシフトレジスタ９００，
９０１により直並列変換される。シフトレジスタ９０１
の出力データａ〜ｄから、パターン検出回路９０２およ
びラッチ９０３によってプリアンブル３ワードの検出が
行われ、１６進表示でｂ＝ＦＦｈ，ｃ＝００ｈ，ｄ＝０
０ｈのパターンが検出されると、プリアンブル検出信号
が出力される。次に、第４ワードのＦ，Ｖ，Ｈ（シフト
レジスタ９０１の出力データｄの第６，第５，第４ビッ
ト）がパターン検出回路９０４〜９０８で検出され、図
１１に示すＦＩＥＬＤ１，ＦＩＥＬＤ２，Ｖ，ＥＡＶ，
ＳＡＶの各信号が得られる。これらの信号は同期発生回
路９１１に入力され、同期に必要な信号が生成される。
よる構成例であり、図１２および図１３はその動作を示
すタイミングチャートである。ディジタルＰ信号および
ディジタルＹ信号は、それぞれシフトレジスタ９００，
９０１により直並列変換される。シフトレジスタ９０１
の出力データａ〜ｄから、パターン検出回路９０２およ
びラッチ９０３によってプリアンブル３ワードの検出が
行われ、１６進表示でｂ＝ＦＦｈ，ｃ＝００ｈ，ｄ＝０
０ｈのパターンが検出されると、プリアンブル検出信号
が出力される。次に、第４ワードのＦ，Ｖ，Ｈ（シフト
レジスタ９０１の出力データｄの第６，第５，第４ビッ
ト）がパターン検出回路９０４〜９０８で検出され、図
１１に示すＦＩＥＬＤ１，ＦＩＥＬＤ２，Ｖ，ＥＡＶ，
ＳＡＶの各信号が得られる。これらの信号は同期発生回
路９１１に入力され、同期に必要な信号が生成される。
【０００９】また、ＳＡＶ信号はクロック分周器９０９
にトリガパルスとして与えられる。このクロック分周器
９０９において、ディジタル入力映像信号の位相に同期
し、かつ該映像信号のワード伝送レートの１／４のレー
トのクロックが生成され、このクロックのタイミングで
シフトレジスタ９０１の出力データがラッチ９１０にラ
ッチされることにより、図１２に示す並列映像データが
得られる。一方、アナログ入力の映像信号に対しては、
アナログトリガ信号がクロック分周器９０９に供給さ
れ、以後同様に並列化処理が行われる。
にトリガパルスとして与えられる。このクロック分周器
９０９において、ディジタル入力映像信号の位相に同期
し、かつ該映像信号のワード伝送レートの１／４のレー
トのクロックが生成され、このクロックのタイミングで
シフトレジスタ９０１の出力データがラッチ９１０にラ
ッチされることにより、図１２に示す並列映像データが
得られる。一方、アナログ入力の映像信号に対しては、
アナログトリガ信号がクロック分周器９０９に供給さ
れ、以後同様に並列化処理が行われる。
【００１０】この従来の直並列変換回路では、同期発生
回路９１１を除いてディジタル映像信号のワード伝送レ
ート（７４．２５Ｍbps ）と同一速度で動作する。この
ような高速処理を実現するには、回路素子としてＥＣＬ
（エミッタ結合ロジック）素子が必要である。現在、Ｅ
ＣＬ集積回路はＳＳＬ（小規模集積回路）しか実現され
ておらず、多数のＥＣＬ集積回路とプルダウン抵抗を用
いて回路を構成せざるを得ない。従って、直並列変換回
路の回路規模は非常に大きくなり、それに伴い消費電力
が増大する。
回路９１１を除いてディジタル映像信号のワード伝送レ
ート（７４．２５Ｍbps ）と同一速度で動作する。この
ような高速処理を実現するには、回路素子としてＥＣＬ
（エミッタ結合ロジック）素子が必要である。現在、Ｅ
ＣＬ集積回路はＳＳＬ（小規模集積回路）しか実現され
ておらず、多数のＥＣＬ集積回路とプルダウン抵抗を用
いて回路を構成せざるを得ない。従って、直並列変換回
路の回路規模は非常に大きくなり、それに伴い消費電力
が増大する。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の直並列変換回路では回路の部分がディジタル映像信号
のワード伝送レートと同一速度で処理を行うため、ＨＤ
ＴＶ信号のようなワード伝送レートの極めて高いディジ
タル映像信号を扱う場合、ＥＣＬ素子のような高速素子
が必要となり、多数のＥＣＬ集積回路とプルダウン抵抗
を用いて回路を構成せざるを得ず、その回路規模が非常
に大きくなると共に消費電力が大きいという問題があっ
た。
の直並列変換回路では回路の部分がディジタル映像信号
のワード伝送レートと同一速度で処理を行うため、ＨＤ
ＴＶ信号のようなワード伝送レートの極めて高いディジ
タル映像信号を扱う場合、ＥＣＬ素子のような高速素子
が必要となり、多数のＥＣＬ集積回路とプルダウン抵抗
を用いて回路を構成せざるを得ず、その回路規模が非常
に大きくなると共に消費電力が大きいという問題があっ
た。
【００１２】本発明は、このような問題点を解決するた
めになされたもので、ディジタル入力映像信号のワード
伝送レートより低い速度で直並列変換処理ができるディ
ジタル映像信号処理装置を提供することを目的とする。
めになされたもので、ディジタル入力映像信号のワード
伝送レートより低い速度で直並列変換処理ができるディ
ジタル映像信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は上記の課題を解
決するため、ディジタル入力映像信号のワード伝送レー
トの１／ｎのレートのｎ相クロックを用いてディジタル
入力映像信号の連続するｎワードを順次１ワードずつ個
別にラッチし、これらのラッチ出力をｎ相クロックのう
ちの任意の１相のクロックのタイミングで同時に再ラッ
チしてｎチャネルの並列データを得る並列化手段と、こ
の並列化手段で得られたｎチャネルの並列データをディ
ジタル入力映像信号と同期したワード伝送レートの１／
ｎのビットレートを持つｎチャネルの並列データに変換
する変換手段とを具備することを基本的な特徴とする。
決するため、ディジタル入力映像信号のワード伝送レー
トの１／ｎのレートのｎ相クロックを用いてディジタル
入力映像信号の連続するｎワードを順次１ワードずつ個
別にラッチし、これらのラッチ出力をｎ相クロックのう
ちの任意の１相のクロックのタイミングで同時に再ラッ
チしてｎチャネルの並列データを得る並列化手段と、こ
の並列化手段で得られたｎチャネルの並列データをディ
ジタル入力映像信号と同期したワード伝送レートの１／
ｎのビットレートを持つｎチャネルの並列データに変換
する変換手段とを具備することを基本的な特徴とする。
【００１４】変換手段は、より具体的には例えば、並列
化手段で得られたｎチャネルの並列データのうちｎ−１
チャネルの並列データをｎ相クロックの１周期分遅延す
る遅延手段と、並列化手段および遅延手段の出力データ
からディジタル入力映像信号の有効映像データ期間の前
後に挿入されている第１および第２の基準信号を検出す
る基準信号検出手段と、この基準信号検出手段の検出出
力に従って、並列化手段および遅延手段の出力データか
らｎチャネルの並列データを選択するデータ選択手段
と、基準信号検出手段の検出出力に従って、クロック発
生手段で発生されるｎ相クロックから１相のクロックを
選択するクロック選択手段と、このクロック選択手段で
選択されたクロックを用いてデータ選択手段の出力デー
タをリタイミングすることにより、ディジタル入力映像
信号と同期したワード伝送レートの１／ｎのビットレー
トを持つｎチャネルの並列データを得るリタイミング手
段とによって構成される。
化手段で得られたｎチャネルの並列データのうちｎ−１
チャネルの並列データをｎ相クロックの１周期分遅延す
る遅延手段と、並列化手段および遅延手段の出力データ
からディジタル入力映像信号の有効映像データ期間の前
後に挿入されている第１および第２の基準信号を検出す
る基準信号検出手段と、この基準信号検出手段の検出出
力に従って、並列化手段および遅延手段の出力データか
らｎチャネルの並列データを選択するデータ選択手段
と、基準信号検出手段の検出出力に従って、クロック発
生手段で発生されるｎ相クロックから１相のクロックを
選択するクロック選択手段と、このクロック選択手段で
選択されたクロックを用いてデータ選択手段の出力デー
タをリタイミングすることにより、ディジタル入力映像
信号と同期したワード伝送レートの１／ｎのビットレー
トを持つｎチャネルの並列データを得るリタイミング手
段とによって構成される。
【００１５】
【作用】このように本発明では、ｎ相クロックの発生を
除いて直並列変換の処理がディジタル入力映像信号のワ
ード伝送レートより低ビットレートで行われるので、直
並列変換回路の大部分をＣＭＯＳ素子などの低速素子で
構成できる。
除いて直並列変換の処理がディジタル入力映像信号のワ
ード伝送レートより低ビットレートで行われるので、直
並列変換回路の大部分をＣＭＯＳ素子などの低速素子で
構成できる。
【００１６】また、信号のビットレートをディジタル入
力映像信号のワード伝送レートより下げて処理を行うこ
とで、基準信号の検出に際して保護ビットを用いた誤り
訂正を施すことが可能となる。
力映像信号のワード伝送レートより下げて処理を行うこ
とで、基準信号の検出に際して保護ビットを用いた誤り
訂正を施すことが可能となる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の一実施例に係るディジタル映像
信号処理装置における図１０の直並列変換回路７の構成
を示すブロック図である。また、図２〜図５は図１の動
作を説明するためのタイムチャートである。
する。図１は、本発明の一実施例に係るディジタル映像
信号処理装置における図１０の直並列変換回路７の構成
を示すブロック図である。また、図２〜図５は図１の動
作を説明するためのタイムチャートである。
【００１８】図１に示す直並列変換回路は、ディジタル
入力映像信号であるワード伝送レート７４．２５Ｍbps
の８ビットパラレルデータからなるディジタルＹ信号お
よびディジタルＰ信号を、それぞれワード伝送レートの
１／ｎ＝１／４のビットレート（１８．５６２５Ｍbps
）を持つｎ＝４チャネルの並列データに変換する処理
を行うものである。この直並列変換回路は、クロック分
周器１００、並列化回路１０１，１０２、遅延用ラッチ
１０３，１０４、ＳＡＶ／ＥＡＶ検出器１０５、データ
用選択用マルチプレクサ１０６，１０７、クロック選択
用マルチプレクサ１０８およびリタイミング用ラッチ１
０９，１１０からなる。
入力映像信号であるワード伝送レート７４．２５Ｍbps
の８ビットパラレルデータからなるディジタルＹ信号お
よびディジタルＰ信号を、それぞれワード伝送レートの
１／ｎ＝１／４のビットレート（１８．５６２５Ｍbps
）を持つｎ＝４チャネルの並列データに変換する処理
を行うものである。この直並列変換回路は、クロック分
周器１００、並列化回路１０１，１０２、遅延用ラッチ
１０３，１０４、ＳＡＶ／ＥＡＶ検出器１０５、データ
用選択用マルチプレクサ１０６，１０７、クロック選択
用マルチプレクサ１０８およびリタイミング用ラッチ１
０９，１１０からなる。
【００１９】クロック分周器１００は、図２に示すよう
にワード伝送レートと同一レート、つまり７４．２５Ｍ
Ｈｚの原クロックを１／４分周し、周波数が１８．５６
２５ＭＨｚで、位相が原クロックの１クロック分ずつず
れた４相クロックφ１〜φ４を発生する。
にワード伝送レートと同一レート、つまり７４．２５Ｍ
Ｈｚの原クロックを１／４分周し、周波数が１８．５６
２５ＭＨｚで、位相が原クロックの１クロック分ずつず
れた４相クロックφ１〜φ４を発生する。
【００２０】ディジタルＹ信号、ディジタルＰ信号は、
それぞれ並列化回路１０１，１０２に入力される。並列
化回路１０１は４個の８ビットラッチ１１１〜１１４
と、１個の３２ビットラッチ１１５により構成され、８
ビットラッチ１１１〜１１４において４相クロックφ１
〜φ４のタイミングでディジタルＹ信号の連続するｎ＝
４ワードを個別にラッチし、さらに８ビットラッチ１１
１〜１１４のラッチ出力（図３〜図５のｅ，ｆ，ｇ，
ｈ）を３２ビットラッチ１１５において４相クロックφ
１〜φ４のうちの任意の１相のクロック（この例ではφ
１）のタイミングで同時に再ラッチすることにより、ｎ
＝４チャネルの８ビット並列データ（図３〜５のａ，
ｂ，ｃ，ｄ）を出力する。
それぞれ並列化回路１０１，１０２に入力される。並列
化回路１０１は４個の８ビットラッチ１１１〜１１４
と、１個の３２ビットラッチ１１５により構成され、８
ビットラッチ１１１〜１１４において４相クロックφ１
〜φ４のタイミングでディジタルＹ信号の連続するｎ＝
４ワードを個別にラッチし、さらに８ビットラッチ１１
１〜１１４のラッチ出力（図３〜図５のｅ，ｆ，ｇ，
ｈ）を３２ビットラッチ１１５において４相クロックφ
１〜φ４のうちの任意の１相のクロック（この例ではφ
１）のタイミングで同時に再ラッチすることにより、ｎ
＝４チャネルの８ビット並列データ（図３〜５のａ，
ｂ，ｃ，ｄ）を出力する。
【００２１】同様に、並列化回路１０２も４個の８ビッ
トラッチ１２１〜１２４と、１個の３２ビットラッチ１
２５により構成され、８ビットラッチ１２１〜１２４に
おいて４相クロックφ１〜φ４のタイミングでディジタ
ルＰ信号の連続する４ワードを個別にラッチし、さらに
８ビットラッチ１２１〜１２４のラッチ出力を３２ビッ
トラッチ１２５においてクロックφ１のタイミングで同
時に再ラッチすることにより、４チャネルの８ビット並
列データを出力する。
トラッチ１２１〜１２４と、１個の３２ビットラッチ１
２５により構成され、８ビットラッチ１２１〜１２４に
おいて４相クロックφ１〜φ４のタイミングでディジタ
ルＰ信号の連続する４ワードを個別にラッチし、さらに
８ビットラッチ１２１〜１２４のラッチ出力を３２ビッ
トラッチ１２５においてクロックφ１のタイミングで同
時に再ラッチすることにより、４チャネルの８ビット並
列データを出力する。
【００２２】このように並列化回路１０１，１０２から
は、並列化されたデータが出力される。ここで、ＶＴＲ
の電源が投入された時、入力のディジタルＹ信号、ディ
ジタルＰ信号に対して４相クロックφ１〜φ４の位相関
係は種々異なり、図３のＡ，Ｂおよび図４のＣ，Ｄのい
ずれかとなる。従って、並列化回路１０１，１０２のラ
ッチ１１５，１２５にラッチされるデータの内容も、例
えばラッチ１１５にラッチされるデータａ〜ｄに示され
るように、図３のＡ，Ｂおよび図４のＣ，Ｄのいずれか
となる。
は、並列化されたデータが出力される。ここで、ＶＴＲ
の電源が投入された時、入力のディジタルＹ信号、ディ
ジタルＰ信号に対して４相クロックφ１〜φ４の位相関
係は種々異なり、図３のＡ，Ｂおよび図４のＣ，Ｄのい
ずれかとなる。従って、並列化回路１０１，１０２のラ
ッチ１１５，１２５にラッチされるデータの内容も、例
えばラッチ１１５にラッチされるデータａ〜ｄに示され
るように、図３のＡ，Ｂおよび図４のＣ，Ｄのいずれか
となる。
【００２３】すなわち、電源投入時の状態によって、並
列化回路１０１，１０２から出力される並列データは、
必ずしも例えば図３のＡのようにディジタル入力Ｙ信号
およびＰ信号に所定の位相関係で同期しているとは限ら
ず、図３のＢ、図４のＣ，Ｄのような位相関係となるこ
ともある。Ｂ，Ｃ，Ｄのような位相関係の場合、並列化
回路１０１，１０２から出力されるデータ中のＳＡＶを
構成する○印を付した４ワードのデータの位相が揃わな
い。そこで、並列化回路１０１，１０２から出力される
並列データは、次のようにしてＳＡＶを構成する４ワー
ドのデータの位相が揃うように処理される。
列化回路１０１，１０２から出力される並列データは、
必ずしも例えば図３のＡのようにディジタル入力Ｙ信号
およびＰ信号に所定の位相関係で同期しているとは限ら
ず、図３のＢ、図４のＣ，Ｄのような位相関係となるこ
ともある。Ｂ，Ｃ，Ｄのような位相関係の場合、並列化
回路１０１，１０２から出力されるデータ中のＳＡＶを
構成する○印を付した４ワードのデータの位相が揃わな
い。そこで、並列化回路１０１，１０２から出力される
並列データは、次のようにしてＳＡＶを構成する４ワー
ドのデータの位相が揃うように処理される。
【００２４】並列化回路１０１から出力されるｎ＝４チ
ャネルの並列データａ〜ｄのうち、ｎ−１＝３チャネル
の並列データｂ，ｃ，ｄは、２４ビットラッチからなる
遅延用ラッチ１０３においてクロックφ１のタイミング
でそれぞれラッチされることにより、図３〜図５中に示
すｂ′，ｃ′，ｄ′のようにクロックφ１〜φ４の１周
期分遅延される。同様に並列化回路１０２から出力され
る４チャネルの並列データのうち、３チャネルの並列デ
ータは２４ビットラッチからなる遅延用ラッチ１０４に
おいてクロックφ１のタイミングでそれぞれラッチされ
ることにより、クロックφ１〜φ４の１周期分（１ワー
ド分）遅延される。
ャネルの並列データａ〜ｄのうち、ｎ−１＝３チャネル
の並列データｂ，ｃ，ｄは、２４ビットラッチからなる
遅延用ラッチ１０３においてクロックφ１のタイミング
でそれぞれラッチされることにより、図３〜図５中に示
すｂ′，ｃ′，ｄ′のようにクロックφ１〜φ４の１周
期分遅延される。同様に並列化回路１０２から出力され
る４チャネルの並列データのうち、３チャネルの並列デ
ータは２４ビットラッチからなる遅延用ラッチ１０４に
おいてクロックφ１のタイミングでそれぞれラッチされ
ることにより、クロックφ１〜φ４の１周期分（１ワー
ド分）遅延される。
【００２５】並列化回路１０１および遅延用ラッチ１０
３の出力データは、ＳＡＶ／ＥＡＶ検出器１０５に入力
され、ＳＡＶ信号（第１の基準信号）およびＥＡＶ信号
（第２の基準信号）が検出される。
３の出力データは、ＳＡＶ／ＥＡＶ検出器１０５に入力
され、ＳＡＶ信号（第１の基準信号）およびＥＡＶ信号
（第２の基準信号）が検出される。
【００２６】並列化回路１０１および遅延用ラッチ１０
３の出力データは、データ選択用マルチプレクサ１０６
に入力され、並列化回路１０２および遅延用ラッチ１０
４の出力データも同様にデータ選択用マルチプレクサ１
０７に入力される。これらのマルチプレクサ１０６，１
０７は、ＳＡＶ／ＥＡＶ検出器１０５から出力されるマ
ルチプレクサ選択信号ＳＡ〜ＳＤに従って、入力される
２ｎ−１＝７チャネルの並列データのうちｎ＝４チャネ
ルの並列データを選択する。
３の出力データは、データ選択用マルチプレクサ１０６
に入力され、並列化回路１０２および遅延用ラッチ１０
４の出力データも同様にデータ選択用マルチプレクサ１
０７に入力される。これらのマルチプレクサ１０６，１
０７は、ＳＡＶ／ＥＡＶ検出器１０５から出力されるマ
ルチプレクサ選択信号ＳＡ〜ＳＤに従って、入力される
２ｎ−１＝７チャネルの並列データのうちｎ＝４チャネ
ルの並列データを選択する。
【００２７】すなわち、データ選択用マルチプレクサ１
０６では、並列化回路１０１から出力される並列データ
とディジタル入力Ｙ信号との位相関係が図３のＢの場合
は、ｄに代えて１ワード分遅延されたｄ′が選択され、
また図４のＣの場合はｃ，ｄに代えて１ワード分遅延さ
れたｃ′，ｄ′が選択され、さらに図４のＤの場合は
ｂ，ｃ，ｄに代えて１ワード分遅延されたｂ′，ｃ′，
ｄ′が選択される。データ選択用マルチプレクサ１０７
でも同様に位相関係に応じてデータの選択がなされる。
このようにして、Ａ〜Ｄいずれの場合もＳＡＶを構成す
る４ワードのデータの位相が揃った並列データがデータ
選択用マルチプレクサ１０６，１０７より出力される。
０６では、並列化回路１０１から出力される並列データ
とディジタル入力Ｙ信号との位相関係が図３のＢの場合
は、ｄに代えて１ワード分遅延されたｄ′が選択され、
また図４のＣの場合はｃ，ｄに代えて１ワード分遅延さ
れたｃ′，ｄ′が選択され、さらに図４のＤの場合は
ｂ，ｃ，ｄに代えて１ワード分遅延されたｂ′，ｃ′，
ｄ′が選択される。データ選択用マルチプレクサ１０７
でも同様に位相関係に応じてデータの選択がなされる。
このようにして、Ａ〜Ｄいずれの場合もＳＡＶを構成す
る４ワードのデータの位相が揃った並列データがデータ
選択用マルチプレクサ１０６，１０７より出力される。
【００２８】クロック選択用マルチプレクサ１０８は、
ＳＡＶ／ＥＡＶ検出器１０５からのマルチプレクサ選択
信号ＳＡ〜ＳＤに従って、クロック分周器１００で発生
される４相クロックφ１〜φ４から１相のクロック（以
下、１／４クロックという）を選択する。
ＳＡＶ／ＥＡＶ検出器１０５からのマルチプレクサ選択
信号ＳＡ〜ＳＤに従って、クロック分周器１００で発生
される４相クロックφ１〜φ４から１相のクロック（以
下、１／４クロックという）を選択する。
【００２９】データ選択用マルチプレクサ１０６，１０
７の出力データは、３２ビットラッチからなるリタイミ
ング用ラッチ１０９，１１０に入力され、クロック選択
用マルチプレクサ１０８からの１／４クロックのタイミ
ングでラッチされる。これによって、リタイミング用ラ
ッチ１０９，１１０からは、直並列変換回路の入力のデ
ィジタルＹ信号およびディジタルＰ信号にそれぞれ同期
し、かつデータレートが１８．５６２５Ｍbps であるｎ
＝４チャネルの８ビット並列データからなるディジタル
Ｙ信号およびディジタルＰ信号、すなわち図５に示すＣ
Ｈ１〜ＣＨ８の８チャネルの並列映像データが出力され
る。
７の出力データは、３２ビットラッチからなるリタイミ
ング用ラッチ１０９，１１０に入力され、クロック選択
用マルチプレクサ１０８からの１／４クロックのタイミ
ングでラッチされる。これによって、リタイミング用ラ
ッチ１０９，１１０からは、直並列変換回路の入力のデ
ィジタルＹ信号およびディジタルＰ信号にそれぞれ同期
し、かつデータレートが１８．５６２５Ｍbps であるｎ
＝４チャネルの８ビット並列データからなるディジタル
Ｙ信号およびディジタルＰ信号、すなわち図５に示すＣ
Ｈ１〜ＣＨ８の８チャネルの並列映像データが出力され
る。
【００３０】なお、ＳＡＶ／ＥＡＶ検出器１０５からは
ＦＶＨ検出信号も出力され、ＦＶＨリタイミング回路２
０１においてクロック選択用マルチプレクサ１０８から
の１／４クロックによりリタイミングされる。リタイミ
ングされたＦＶＨ信号は同期発生回路２０２に供給さ
れ、例えば図１０のクロック発生回路９で必要なディジ
タル同期信号が発生される。
ＦＶＨ検出信号も出力され、ＦＶＨリタイミング回路２
０１においてクロック選択用マルチプレクサ１０８から
の１／４クロックによりリタイミングされる。リタイミ
ングされたＦＶＨ信号は同期発生回路２０２に供給さ
れ、例えば図１０のクロック発生回路９で必要なディジ
タル同期信号が発生される。
【００３１】次に、図１の各部の構成を詳細に説明す
る。図６は、ＳＡＶ／ＥＡＶ検出器１０５の詳細を示す
ブロック図であり、プリアンブル検出器３００〜３０
３、１ビット誤り訂正データ生成／２ビット誤り検出器
３０４〜３０７、１ビット誤り訂正器３０８〜３１１、
ＦＶＨ識別器３１２〜３１５、ラッチ３１６〜３１９お
よび選択信号ラッチ３２０からなる。
る。図６は、ＳＡＶ／ＥＡＶ検出器１０５の詳細を示す
ブロック図であり、プリアンブル検出器３００〜３０
３、１ビット誤り訂正データ生成／２ビット誤り検出器
３０４〜３０７、１ビット誤り訂正器３０８〜３１１、
ＦＶＨ識別器３１２〜３１５、ラッチ３１６〜３１９お
よび選択信号ラッチ３２０からなる。
【００３２】プリアンブル検出器３００〜３０３は、そ
れぞれ図７に示すように論理回路ブロック５００〜５０
２と３入力のＡＮＤ回路５１２により構成され、［表
１］に示されるような３ワードのプリアンブルを検出す
る。論理回路ブロック５００〜５０２は同一構成であ
り、それぞれ８個の２入力ＥＸ−ＯＲ（排他的論理和）
回路５０３〜５１０および８入力のＡＮＤ回路５１１か
らなる。プリアンブル検出器３００〜３０３は、それぞ
れに入力される３ワード８ビットデータの組み合わせが
１６進表示でＦＦｈ，００ｈ，００ｈのときプリアンブ
ル検出信号を出力する。尚、ＥＸ−ＯＲ回路５０３〜５
１０のデータ入力でない方の入力Ｄｎ（ｎ＝０〜７）
は、ＦＦｈを検出する論理回路ブロックでは“Ｈ”に固
定され、００ｈを検出する論理回路ブロックでは“Ｌ”
に固定されている。
れぞれ図７に示すように論理回路ブロック５００〜５０
２と３入力のＡＮＤ回路５１２により構成され、［表
１］に示されるような３ワードのプリアンブルを検出す
る。論理回路ブロック５００〜５０２は同一構成であ
り、それぞれ８個の２入力ＥＸ−ＯＲ（排他的論理和）
回路５０３〜５１０および８入力のＡＮＤ回路５１１か
らなる。プリアンブル検出器３００〜３０３は、それぞ
れに入力される３ワード８ビットデータの組み合わせが
１６進表示でＦＦｈ，００ｈ，００ｈのときプリアンブ
ル検出信号を出力する。尚、ＥＸ−ＯＲ回路５０３〜５
１０のデータ入力でない方の入力Ｄｎ（ｎ＝０〜７）
は、ＦＦｈを検出する論理回路ブロックでは“Ｈ”に固
定され、００ｈを検出する論理回路ブロックでは“Ｌ”
に固定されている。
【００３３】
【表１】
【００３４】１ビット誤り訂正データ生成／２ビット誤
り検出器３０４〜３０７、１ビット誤り訂正器３０８〜
３１１は、［表２］に示されるようにプリアンブルに次
いで入力される第４ワード（タイミング信号）のＦ，
Ｖ，Ｈ（第６，第５，第４ビット）に対して、保護ビッ
トＰ０〜Ｐ３を用いて１ビット誤り訂正データの生成と
２ビット誤りの検出および１ビット誤りの訂正を行う。
尚、表１に示されるようにＦは第１フィールドで
“０”、第２フィールドで“１”となるタイミング信
号、Ｖは垂直帰線期間で“１”、他の期間で“０”とな
るタイミング信号、Ｈは水平帰線期間内のＳＡＶで
“０”、ＥＡＶで“１”となるタイミング信号である。
り検出器３０４〜３０７、１ビット誤り訂正器３０８〜
３１１は、［表２］に示されるようにプリアンブルに次
いで入力される第４ワード（タイミング信号）のＦ，
Ｖ，Ｈ（第６，第５，第４ビット）に対して、保護ビッ
トＰ０〜Ｐ３を用いて１ビット誤り訂正データの生成と
２ビット誤りの検出および１ビット誤りの訂正を行う。
尚、表１に示されるようにＦは第１フィールドで
“０”、第２フィールドで“１”となるタイミング信
号、Ｖは垂直帰線期間で“１”、他の期間で“０”とな
るタイミング信号、Ｈは水平帰線期間内のＳＡＶで
“０”、ＥＡＶで“１”となるタイミング信号である。
【００３５】
【表２】
【００３６】１ビット誤り訂正器３０８〜３１１は、Ｅ
Ｘ−ＯＲ回路により構成される。この１ビット誤り訂正
器３０８〜３１１の出力は、ＦＶＨ識別器３１２〜３１
５に入力され、第４ワードのＦ，Ｖ，Ｈ（第６，第５，
第４ビット）が識別される。識別されたＦ，Ｖ，Ｈはラ
ッチ３１６〜３１９においてクロックφ１のタイミング
でラッチされ、図３のＡ，Ｂおよび図４のＣ，Ｄ中に示
されるＳＡＶ検出信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄが出力さ
れる。ラッチ３１６〜３１９からのＳＡＶ検出信号ＳＡ
Ｖ−Ａ〜ＳＡＶ−Ｄは選択信号ラッチ３２０に供給さ
れ、ＤＣレベルのマルチプレクサ選択信号ＳＡ〜ＳＤに
変換される。
Ｘ−ＯＲ回路により構成される。この１ビット誤り訂正
器３０８〜３１１の出力は、ＦＶＨ識別器３１２〜３１
５に入力され、第４ワードのＦ，Ｖ，Ｈ（第６，第５，
第４ビット）が識別される。識別されたＦ，Ｖ，Ｈはラ
ッチ３１６〜３１９においてクロックφ１のタイミング
でラッチされ、図３のＡ，Ｂおよび図４のＣ，Ｄ中に示
されるＳＡＶ検出信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄが出力さ
れる。ラッチ３１６〜３１９からのＳＡＶ検出信号ＳＡ
Ｖ−Ａ〜ＳＡＶ−Ｄは選択信号ラッチ３２０に供給さ
れ、ＤＣレベルのマルチプレクサ選択信号ＳＡ〜ＳＤに
変換される。
【００３７】選択信号ラッチ３２０は、図８に示される
ようにＳＡＶ検出信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄをそれぞ
れラッチするためのＲ−Ｓフリップフロップ６００〜６
０３と、ＯＲ回路６０４〜６０７からなる。ＳＡＶ検出
信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄはフリップフロップ６００
〜６０３のセット端子Ｓにそれぞれ入力され、ＯＲ回路
６０４〜６０７の出力はフリップフロップ６００のリセ
ット端子Ｒに入力される。ＯＲ回路６０４〜６０７は、
ＳＡＶ検出信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄのいずれか一つ
が検出されると、そのＳＡＶ検出信号をラッチするため
のフリップフロップ以外のフリップフロップをリセット
するために設けられている。これによりフリップフロッ
プ６００〜６０３から、ＤＣレベルのマルチプレクサ選
択信号ＳＡ〜ＳＤが選択的に出力される。
ようにＳＡＶ検出信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄをそれぞ
れラッチするためのＲ−Ｓフリップフロップ６００〜６
０３と、ＯＲ回路６０４〜６０７からなる。ＳＡＶ検出
信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄはフリップフロップ６００
〜６０３のセット端子Ｓにそれぞれ入力され、ＯＲ回路
６０４〜６０７の出力はフリップフロップ６００のリセ
ット端子Ｒに入力される。ＯＲ回路６０４〜６０７は、
ＳＡＶ検出信号ＳＡＶ−Ａ〜ＳＡＶ−Ｄのいずれか一つ
が検出されると、そのＳＡＶ検出信号をラッチするため
のフリップフロップ以外のフリップフロップをリセット
するために設けられている。これによりフリップフロッ
プ６００〜６０３から、ＤＣレベルのマルチプレクサ選
択信号ＳＡ〜ＳＤが選択的に出力される。
【００３８】マルチプレクサ選択信号ＳＡ〜ＳＤは、図
１におけるデータ選択用マルチプレクサ１０６，１０７
およびクロック選択用マルチプレクサ１０８に供給され
る。クロック選択用マルチプレクサ１０８は、図９に示
されるようにＮＡＮＤ回路７００〜７０４により構成さ
れ、マルチプレクサ選択信号ＳＡ〜ＳＤの状態に応じて
４相クロックφ１〜φ４のいずれかを選択する。データ
選択用マルチプレクサ１０６，１０７も、入力数が増え
るだけで基本的にはクロック選択用マルチプレクサ１０
８と同様の構成である。
１におけるデータ選択用マルチプレクサ１０６，１０７
およびクロック選択用マルチプレクサ１０８に供給され
る。クロック選択用マルチプレクサ１０８は、図９に示
されるようにＮＡＮＤ回路７００〜７０４により構成さ
れ、マルチプレクサ選択信号ＳＡ〜ＳＤの状態に応じて
４相クロックφ１〜φ４のいずれかを選択する。データ
選択用マルチプレクサ１０６，１０７も、入力数が増え
るだけで基本的にはクロック選択用マルチプレクサ１０
８と同様の構成である。
【００３９】例えばマルチプレクサ選択信号ＳＤがオン
（“Ｈ”）のときは、クロック選択用マルチプレクサ１
０８ではクロックφ２が選択され、データ選択用マルチ
プレクサ１０６ではｂ′、ｃ′，ｄ′，ａがそれぞれＣ
Ｈ１，ＣＨ２，ＣＨ，ＣＨ４の並列Ｙ信号データ出力と
して選択される。
（“Ｈ”）のときは、クロック選択用マルチプレクサ１
０８ではクロックφ２が選択され、データ選択用マルチ
プレクサ１０６ではｂ′、ｃ′，ｄ′，ａがそれぞれＣ
Ｈ１，ＣＨ２，ＣＨ，ＣＨ４の並列Ｙ信号データ出力と
して選択される。
【００４０】［表３］に、マルチプレクサ選択信号ＳＡ
〜ＳＤと、データ選択用マルチプレクサ１０６およびク
ロック選択用マルチプレクサ１０８で選択されるクロッ
クφ１〜φ４および並列Ｙ信号データ出力の関係を示
す。
〜ＳＤと、データ選択用マルチプレクサ１０６およびク
ロック選択用マルチプレクサ１０８で選択されるクロッ
クφ１〜φ４および並列Ｙ信号データ出力の関係を示
す。
【００４１】
【表３】 なお、データ選択用マルチプレクサ１０７においても、
並列Ｐ信号データ出力が同様にして選択される。
並列Ｐ信号データ出力が同様にして選択される。
【００４２】クロック選択用マルチプレクサ１０８で選
択されたクロックは、リタイミング用ラッチ１０９，１
１０とＦＶＨリタイミング回路２０１に供給される。こ
れにより、図５に示されるように並列映像データ（並列
Ｙ信号データおよび並列Ｐ信号データ）とＳＡＶ検出信
号がリタイミングされる。このリタイミングによって、
クロック分周器１００から出力される４相クロックφ１
〜φ４とディジタル入力映像信号（ディジタルＹ信号お
よびディジタルＰ信号）の位相関係が電源投入毎に種々
異なっても、ディジタル入力映像信号と並列映像信号デ
ータとの同期をとることができ、正しい直並列変換が行
われる。
択されたクロックは、リタイミング用ラッチ１０９，１
１０とＦＶＨリタイミング回路２０１に供給される。こ
れにより、図５に示されるように並列映像データ（並列
Ｙ信号データおよび並列Ｐ信号データ）とＳＡＶ検出信
号がリタイミングされる。このリタイミングによって、
クロック分周器１００から出力される４相クロックφ１
〜φ４とディジタル入力映像信号（ディジタルＹ信号お
よびディジタルＰ信号）の位相関係が電源投入毎に種々
異なっても、ディジタル入力映像信号と並列映像信号デ
ータとの同期をとることができ、正しい直並列変換が行
われる。
【００４３】以上説明した図１の直並列変換回路におい
ては、クロック分周器１００を除いて、ディジタル入力
映像信号のワード伝送レート（７４．２５Ｍbps ）の１
／４のビットレート（１８．５６２５Ｍbps ）で処理を
行っている。従って、直並列変換回路の大部分をＣＭＯ
Ｓ素子などの低速素子を用いて構成でき、ＬＳＩ化が容
易となる。
ては、クロック分周器１００を除いて、ディジタル入力
映像信号のワード伝送レート（７４．２５Ｍbps ）の１
／４のビットレート（１８．５６２５Ｍbps ）で処理を
行っている。従って、直並列変換回路の大部分をＣＭＯ
Ｓ素子などの低速素子を用いて構成でき、ＬＳＩ化が容
易となる。
【００４４】
【発明の効果】本発明によれば、ディジタル入力映像信
号のワード伝送レートより低ビットレートで直並列変換
の大部分の処理を行うことができる。従って、直並列変
換回路の大部分をＥＣＬ素子に比較して低速動作のＣＭ
ＯＳ素子などを用いて実現することができ、ＬＳＩ化に
有利となると共に、消費電力を大幅に軽減することがで
きる。
号のワード伝送レートより低ビットレートで直並列変換
の大部分の処理を行うことができる。従って、直並列変
換回路の大部分をＥＣＬ素子に比較して低速動作のＣＭ
ＯＳ素子などを用いて実現することができ、ＬＳＩ化に
有利となると共に、消費電力を大幅に軽減することがで
きる。
【００４５】また、信号のビットレートをディジタル入
力映像信号のワード伝送レートより下げて処理を行うこ
とによって、直並列変換に必要なＳＡＶ，ＥＡＶなどの
基準信号の検出を保護ビットを用いた誤り訂正を施して
信頼性よく行うことが可能となる。
力映像信号のワード伝送レートより下げて処理を行うこ
とによって、直並列変換に必要なＳＡＶ，ＥＡＶなどの
基準信号の検出を保護ビットを用いた誤り訂正を施して
信頼性よく行うことが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例における直並列変換回路の
ブロック図
ブロック図
【図２】 図１におけるクロック分周器の動作を示すタ
イムチャート
イムチャート
【図３】 ＳＡＶ信号検出動作を示すタイムチャート
【図４】 ＳＡＶ信号検出動作を示すタイムチャート
【図５】 図１におけるディジタル入力映像信号と並列
映像データとの関係を示すタイムチャート
映像データとの関係を示すタイムチャート
【図６】 図１におけるＳＡＶ／ＥＡＶ検出器の詳細を
示すブロック図
示すブロック図
【図７】 図６におけるプリアンブル検出器の詳細を示
すブロック図
すブロック図
【図８】 図６における選択信号ラッチの詳細を示すブ
ロック図
ロック図
【図９】 図１におけるクロック選択用マルチプレクサ
の詳細を示すブロック図
の詳細を示すブロック図
【図１０】 ＨＤＴＶ用ディジタルＶＴＲの記録信号処
理系のディジタル映像信号処理装置のブロック図
理系のディジタル映像信号処理装置のブロック図
【図１１】 従来の直並列変換回路のブロック図
【図１２】 図１１の直並列変換回路の動作を示すタイ
ムチャート
ムチャート
【図１３】 アナログ複合映像信号と各種タイミング信
号の関係を示すタイムチャート
号の関係を示すタイムチャート
【図１４】 ビット並列インタフェースの映像信号部の
内容を示す図
内容を示す図
１００…クロック分周器 １０１，１０２…並列化回路 １０３，１０４…遅延用ラッチ １０５…ＳＡＶ／ＥＡＶ検出器 １０６，１０７…データ選択用マルチプレクサ １０８…クロック選択用マルチプレクサ １０９，１１０…リタイミング用ラッチ １１１〜１１５，１２１〜１２５…並列化用ラッチ
Claims (2)
- 【請求項１】所定のワード伝送レートで入力されるビッ
ト並列のディジタル入力映像信号を該ワード伝送レート
の１／ｎ（ｎは任意の整数）のビットレートをそれぞれ
持つｎチャネルの並列データに変換する処理を行うディ
ジタル映像信号処理装置において、前記ワード伝送レー
トの１／ｎのレートのｎ相クロックを発生するクロック
発生手段と、このクロック発生手段で発生されるｎ相ク
ロックを用いて前記ディジタル入力映像信号の連続する
ｎワードを順次１ワードずつ個別にラッチし、これらの
ラッチ出力をｎ相クロックのうちの任意の１相のクロッ
クのタイミングで同時に再ラッチしてｎチャネルの並列
データを得る並列化手段と、この並列化手段で得られた
ｎチャネルの並列データを前記ディジタル入力映像信号
と同期したワード伝送レートの１／ｎのビットレートを
持つｎチャネルの並列データに変換する変換手段とを具
備することを特徴とするディジタル映像信号処理装置。 - 【請求項２】所定のワード伝送レートで入力されるビッ
ト並列のディジタル入力映像信号を該ワード伝送レート
の１／ｎ（ｎは任意の整数）のビットレートをそれぞれ
持つｎチャネルの並列データに変換する処理を行うディ
ジタル映像信号処理装置において、前記ワード伝送レー
トの１／ｎのレートのｎ相クロックを発生するクロック
発生手段と、このクロック発生手段で発生されるｎ相ク
ロックを用いて前記ディジタル入力映像信号の連続する
ｎワードを順次１ワードずつ個別にラッチし、これらの
ラッチ出力をｎ相クロックのうちの任意の１相のクロッ
クのタイミングで同時に再ラッチしてｎチャネルの並列
データを得る並列化手段と、この並列化手段で得られた
ｎチャネルの並列データのうちｎ−１チャネルの並列デ
ータを前記ｎ相クロックの１周期分遅延する遅延手段
と、前記並列化手段および前記遅延手段の出力データか
ら前記ディジタル入力映像信号の有効映像データ期間の
前後に挿入されている第１および第２の基準信号を検出
する基準信号検出手段と、この基準信号検出手段の検出
出力に従って、前記並列化手段および前記遅延手段の出
力データからｎチャネルの並列データを選択するデータ
選択手段と、前記基準信号検出手段の検出出力に従っ
て、前記クロック発生手段で発生されるｎ相クロックか
ら１相のクロックを選択するクロック選択手段と、この
クロック選択手段で選択されたクロックを用いて前記デ
ータ選択手段の出力データをリタイミングすることによ
り、前記ディジタル入力映像信号と同期したワード伝送
レートの１／ｎのビットレートを持つｎチャネルの並列
データを得るリタイミング手段とを具備することを特徴
とするディジタル映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3098749A JP3043095B2 (ja) | 1991-04-30 | 1991-04-30 | ディジタル映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3098749A JP3043095B2 (ja) | 1991-04-30 | 1991-04-30 | ディジタル映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329086A JPH04329086A (ja) | 1992-11-17 |
| JP3043095B2 true JP3043095B2 (ja) | 2000-05-22 |
Family
ID=14228114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3098749A Expired - Fee Related JP3043095B2 (ja) | 1991-04-30 | 1991-04-30 | ディジタル映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043095B2 (ja) |
-
1991
- 1991-04-30 JP JP3098749A patent/JP3043095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04329086A (ja) | 1992-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4134131A (en) | Digital video synchronizer | |
| US4612568A (en) | Burst-to-line-locked clock digital video signal sample rate conversion apparatus | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| JP2770149B2 (ja) | 埋め込みオーディオ・デマルチプレックサ用オーディオ・フレーム同期方法及び装置 | |
| US8355084B2 (en) | Methods of generating a pixel clock signal from a transmission clock signal and related data transmission methods for multimedia sources | |
| KR0161807B1 (ko) | 타임코드 생성회로 | |
| JP3043095B2 (ja) | ディジタル映像信号処理装置 | |
| US5847588A (en) | Programmable multiple CCD clock synthesizer | |
| US5982786A (en) | Circuits and methods for framing one or more data streams | |
| US5631713A (en) | Video processor with field memory for exclusively storing picture information | |
| JP3299906B2 (ja) | デジタルデータ転送クロック変換回路 | |
| JP2004260669A (ja) | シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 | |
| US6928573B2 (en) | Communication clocking conversion techniques | |
| US5960007A (en) | Circuits and methods for framing one or more data streams | |
| US6445420B1 (en) | Apparatus for detecting data in a vertical blanking period of a radio frequency broadcasting signal | |
| US5680133A (en) | Analog-to-digital converter | |
| JPS613545A (ja) | 標本化回路 | |
| KR100212551B1 (ko) | 개선된 동기 클럭 발생장치 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| JPH0210619B2 (ja) | ||
| JP2774380B2 (ja) | 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| KR100211333B1 (ko) | 디지탈 음성신호의 동기 조절장치 | |
| US5521598A (en) | RLL/NRZ decoder programmable for single/dual bit output data streams | |
| KR940004510B1 (ko) | Vcr의 동기신호 검출장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |