JP3043095B2 - ディジタル映像信号処理装置 - Google Patents
ディジタル映像信号処理装置Info
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Description
【0001】
【産業上の利用分野】本発明は、HDTV用ディジタル
VTRなどのディジタル映像機器に用いられるディジタ
ル映像信号処理装置に係り、特にディジタル映像信号を
直並列変換する直並列変換回路に関する。
VTRなどのディジタル映像機器に用いられるディジタ
ル映像信号処理装置に係り、特にディジタル映像信号を
直並列変換する直並列変換回路に関する。
【0002】
【従来の技術】HDTV(高精細テレビジョン)用VT
Rでは、アナログ信号処理に比べ信号劣化のないディジ
タル信号処理が多く使用される。これに伴い、機器間の
ビデオ信号伝送にはアナログ信号による伝送の他、ディ
ジタル信号での伝送が望まれている。
Rでは、アナログ信号処理に比べ信号劣化のないディジ
タル信号処理が多く使用される。これに伴い、機器間の
ビデオ信号伝送にはアナログ信号による伝送の他、ディ
ジタル信号での伝送が望まれている。
【0003】図10は、HDTV用ディジタルVTRの
記録信号処理系の典型的な構成を示すブロック図であ
り、アナログ映像入力であるY信号(輝度信号)および
Pb,Pr信号(色信号)はA/D変換器1,2,3に
よりそれぞれディジタル信号に変換され、ディジタルY
信号はマルチプレクサ5に入力され、ディジタルPb,
Pr信号はミキサ4により一系統のP信号に合成された
後、マルチプレクサ6に入力される。一方、ディジタル
映像入力のY信号およびP信号はそれぞれマルチプレク
サ5,6に入力される。マルチプレクサ5,6で、アナ
ログ映像入力をディジタル信号に変換して得られたディ
ジタルY信号およびディジタルP信号と、ディジタル映
像入力のディジタルY信号およびディジタルP信号のい
ずれかが選択され、直並列変換回路7に入力される。
記録信号処理系の典型的な構成を示すブロック図であ
り、アナログ映像入力であるY信号(輝度信号)および
Pb,Pr信号(色信号)はA/D変換器1,2,3に
よりそれぞれディジタル信号に変換され、ディジタルY
信号はマルチプレクサ5に入力され、ディジタルPb,
Pr信号はミキサ4により一系統のP信号に合成された
後、マルチプレクサ6に入力される。一方、ディジタル
映像入力のY信号およびP信号はそれぞれマルチプレク
サ5,6に入力される。マルチプレクサ5,6で、アナ
ログ映像入力をディジタル信号に変換して得られたディ
ジタルY信号およびディジタルP信号と、ディジタル映
像入力のディジタルY信号およびディジタルP信号のい
ずれかが選択され、直並列変換回路7に入力される。
【0004】直並列変換回路7は、入力されるディジタ
ル映像信号(ディジタルY信号、ディジタルP信号)を
直並列変換してビットレートを下げる回路である。例え
ばディジタルY信号およびディジタルP信号がいずれも
ワード伝送レート74.25Mbps の8ビット並列デー
タとすれば、これらを全体として直並列変換回路7は8
ビット×8チャネルの並列データに変換することによっ
て、ビットレートをサンプリングレートの1/4の1
8.5625Mbps に下げる。
ル映像信号(ディジタルY信号、ディジタルP信号)を
直並列変換してビットレートを下げる回路である。例え
ばディジタルY信号およびディジタルP信号がいずれも
ワード伝送レート74.25Mbps の8ビット並列デー
タとすれば、これらを全体として直並列変換回路7は8
ビット×8チャネルの並列データに変換することによっ
て、ビットレートをサンプリングレートの1/4の1
8.5625Mbps に下げる。
【0005】こうして得られた8チャネルのディジタル
映像信号がディジタル信号処理回路8で記録に必要な種
々の処理を受けた後、磁気ヘッド11によってテープ1
2上に記録される。このようにして、総ビットレートが
約1.2Gbps に及ぶディジタル映像信号が8チャネル
に分けられてテープ12上のマルチトラックに記録され
る。
映像信号がディジタル信号処理回路8で記録に必要な種
々の処理を受けた後、磁気ヘッド11によってテープ1
2上に記録される。このようにして、総ビットレートが
約1.2Gbps に及ぶディジタル映像信号が8チャネル
に分けられてテープ12上のマルチトラックに記録され
る。
【0006】クロック発生回路9は、外部からの基準信
号と、アナログ映像入力のY信号中の同期信号および直
並列変換回路7から出力されるディジタル同期信号によ
って同期信号に同期したクロックを発生する。このクロ
ックとディジタル映像入力に同期して入力されるクロッ
クとがマルチプレクサ10で選択され、直並列変換回路
7に供給される。
号と、アナログ映像入力のY信号中の同期信号および直
並列変換回路7から出力されるディジタル同期信号によ
って同期信号に同期したクロックを発生する。このクロ
ックとディジタル映像入力に同期して入力されるクロッ
クとがマルチプレクサ10で選択され、直並列変換回路
7に供給される。
【0007】ここで、ディジタル入力の映像信号を記録
する場合は、テープを有効に利用するため、図14に示
すように複合映像信号のうちアナログ映像信号の水平ブ
ランキング期間に相当する期間を除いた有効映像期間の
データ(有効映像データという)のみが記録される。こ
のため図14に示すように、有効映像データ期間の前後
にSAV(Start of Active Video data)及びEAV
(End of Active Videodata)と呼ばれる基準信号が挿
入される。これらのSAV信号およびEAV信号は直並
列変換回路7でも使用され、また記録時にディジタル入
力の映像信号(ディジタルY信号)にVTRを同期させ
るためにも必要となる。
する場合は、テープを有効に利用するため、図14に示
すように複合映像信号のうちアナログ映像信号の水平ブ
ランキング期間に相当する期間を除いた有効映像期間の
データ(有効映像データという)のみが記録される。こ
のため図14に示すように、有効映像データ期間の前後
にSAV(Start of Active Video data)及びEAV
(End of Active Videodata)と呼ばれる基準信号が挿
入される。これらのSAV信号およびEAV信号は直並
列変換回路7でも使用され、また記録時にディジタル入
力の映像信号(ディジタルY信号)にVTRを同期させ
るためにも必要となる。
【0008】図11は、直並列変換回路7の従来技術に
よる構成例であり、図12および図13はその動作を示
すタイミングチャートである。ディジタルP信号および
ディジタルY信号は、それぞれシフトレジスタ900,
901により直並列変換される。シフトレジスタ901
の出力データa〜dから、パターン検出回路902およ
びラッチ903によってプリアンブル3ワードの検出が
行われ、16進表示でb=FFh,c=00h,d=0
0hのパターンが検出されると、プリアンブル検出信号
が出力される。次に、第4ワードのF,V,H(シフト
レジスタ901の出力データdの第6,第5,第4ビッ
ト)がパターン検出回路904〜908で検出され、図
11に示すFIELD1,FIELD2,V,EAV,
SAVの各信号が得られる。これらの信号は同期発生回
路911に入力され、同期に必要な信号が生成される。
よる構成例であり、図12および図13はその動作を示
すタイミングチャートである。ディジタルP信号および
ディジタルY信号は、それぞれシフトレジスタ900,
901により直並列変換される。シフトレジスタ901
の出力データa〜dから、パターン検出回路902およ
びラッチ903によってプリアンブル3ワードの検出が
行われ、16進表示でb=FFh,c=00h,d=0
0hのパターンが検出されると、プリアンブル検出信号
が出力される。次に、第4ワードのF,V,H(シフト
レジスタ901の出力データdの第6,第5,第4ビッ
ト)がパターン検出回路904〜908で検出され、図
11に示すFIELD1,FIELD2,V,EAV,
SAVの各信号が得られる。これらの信号は同期発生回
路911に入力され、同期に必要な信号が生成される。
【0009】また、SAV信号はクロック分周器909
にトリガパルスとして与えられる。このクロック分周器
909において、ディジタル入力映像信号の位相に同期
し、かつ該映像信号のワード伝送レートの1/4のレー
トのクロックが生成され、このクロックのタイミングで
シフトレジスタ901の出力データがラッチ910にラ
ッチされることにより、図12に示す並列映像データが
得られる。一方、アナログ入力の映像信号に対しては、
アナログトリガ信号がクロック分周器909に供給さ
れ、以後同様に並列化処理が行われる。
にトリガパルスとして与えられる。このクロック分周器
909において、ディジタル入力映像信号の位相に同期
し、かつ該映像信号のワード伝送レートの1/4のレー
トのクロックが生成され、このクロックのタイミングで
シフトレジスタ901の出力データがラッチ910にラ
ッチされることにより、図12に示す並列映像データが
得られる。一方、アナログ入力の映像信号に対しては、
アナログトリガ信号がクロック分周器909に供給さ
れ、以後同様に並列化処理が行われる。
【0010】この従来の直並列変換回路では、同期発生
回路911を除いてディジタル映像信号のワード伝送レ
ート(74.25Mbps )と同一速度で動作する。この
ような高速処理を実現するには、回路素子としてECL
(エミッタ結合ロジック)素子が必要である。現在、E
CL集積回路はSSL(小規模集積回路)しか実現され
ておらず、多数のECL集積回路とプルダウン抵抗を用
いて回路を構成せざるを得ない。従って、直並列変換回
路の回路規模は非常に大きくなり、それに伴い消費電力
が増大する。
回路911を除いてディジタル映像信号のワード伝送レ
ート(74.25Mbps )と同一速度で動作する。この
ような高速処理を実現するには、回路素子としてECL
(エミッタ結合ロジック)素子が必要である。現在、E
CL集積回路はSSL(小規模集積回路)しか実現され
ておらず、多数のECL集積回路とプルダウン抵抗を用
いて回路を構成せざるを得ない。従って、直並列変換回
路の回路規模は非常に大きくなり、それに伴い消費電力
が増大する。
【0011】
【発明が解決しようとする課題】上述したように、従来
の直並列変換回路では回路の部分がディジタル映像信号
のワード伝送レートと同一速度で処理を行うため、HD
TV信号のようなワード伝送レートの極めて高いディジ
タル映像信号を扱う場合、ECL素子のような高速素子
が必要となり、多数のECL集積回路とプルダウン抵抗
を用いて回路を構成せざるを得ず、その回路規模が非常
に大きくなると共に消費電力が大きいという問題があっ
た。
の直並列変換回路では回路の部分がディジタル映像信号
のワード伝送レートと同一速度で処理を行うため、HD
TV信号のようなワード伝送レートの極めて高いディジ
タル映像信号を扱う場合、ECL素子のような高速素子
が必要となり、多数のECL集積回路とプルダウン抵抗
を用いて回路を構成せざるを得ず、その回路規模が非常
に大きくなると共に消費電力が大きいという問題があっ
た。
【0012】本発明は、このような問題点を解決するた
めになされたもので、ディジタル入力映像信号のワード
伝送レートより低い速度で直並列変換処理ができるディ
ジタル映像信号処理装置を提供することを目的とする。
めになされたもので、ディジタル入力映像信号のワード
伝送レートより低い速度で直並列変換処理ができるディ
ジタル映像信号処理装置を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明は上記の課題を解
決するため、ディジタル入力映像信号のワード伝送レー
トの1/nのレートのn相クロックを用いてディジタル
入力映像信号の連続するnワードを順次1ワードずつ個
別にラッチし、これらのラッチ出力をn相クロックのう
ちの任意の1相のクロックのタイミングで同時に再ラッ
チしてnチャネルの並列データを得る並列化手段と、こ
の並列化手段で得られたnチャネルの並列データをディ
ジタル入力映像信号と同期したワード伝送レートの1/
nのビットレートを持つnチャネルの並列データに変換
する変換手段とを具備することを基本的な特徴とする。
決するため、ディジタル入力映像信号のワード伝送レー
トの1/nのレートのn相クロックを用いてディジタル
入力映像信号の連続するnワードを順次1ワードずつ個
別にラッチし、これらのラッチ出力をn相クロックのう
ちの任意の1相のクロックのタイミングで同時に再ラッ
チしてnチャネルの並列データを得る並列化手段と、こ
の並列化手段で得られたnチャネルの並列データをディ
ジタル入力映像信号と同期したワード伝送レートの1/
nのビットレートを持つnチャネルの並列データに変換
する変換手段とを具備することを基本的な特徴とする。
【0014】変換手段は、より具体的には例えば、並列
化手段で得られたnチャネルの並列データのうちn−1
チャネルの並列データをn相クロックの1周期分遅延す
る遅延手段と、並列化手段および遅延手段の出力データ
からディジタル入力映像信号の有効映像データ期間の前
後に挿入されている第1および第2の基準信号を検出す
る基準信号検出手段と、この基準信号検出手段の検出出
力に従って、並列化手段および遅延手段の出力データか
らnチャネルの並列データを選択するデータ選択手段
と、基準信号検出手段の検出出力に従って、クロック発
生手段で発生されるn相クロックから1相のクロックを
選択するクロック選択手段と、このクロック選択手段で
選択されたクロックを用いてデータ選択手段の出力デー
タをリタイミングすることにより、ディジタル入力映像
信号と同期したワード伝送レートの1/nのビットレー
トを持つnチャネルの並列データを得るリタイミング手
段とによって構成される。
化手段で得られたnチャネルの並列データのうちn−1
チャネルの並列データをn相クロックの1周期分遅延す
る遅延手段と、並列化手段および遅延手段の出力データ
からディジタル入力映像信号の有効映像データ期間の前
後に挿入されている第1および第2の基準信号を検出す
る基準信号検出手段と、この基準信号検出手段の検出出
力に従って、並列化手段および遅延手段の出力データか
らnチャネルの並列データを選択するデータ選択手段
と、基準信号検出手段の検出出力に従って、クロック発
生手段で発生されるn相クロックから1相のクロックを
選択するクロック選択手段と、このクロック選択手段で
選択されたクロックを用いてデータ選択手段の出力デー
タをリタイミングすることにより、ディジタル入力映像
信号と同期したワード伝送レートの1/nのビットレー
トを持つnチャネルの並列データを得るリタイミング手
段とによって構成される。
【0015】
【作用】このように本発明では、n相クロックの発生を
除いて直並列変換の処理がディジタル入力映像信号のワ
ード伝送レートより低ビットレートで行われるので、直
並列変換回路の大部分をCMOS素子などの低速素子で
構成できる。
除いて直並列変換の処理がディジタル入力映像信号のワ
ード伝送レートより低ビットレートで行われるので、直
並列変換回路の大部分をCMOS素子などの低速素子で
構成できる。
【0016】また、信号のビットレートをディジタル入
力映像信号のワード伝送レートより下げて処理を行うこ
とで、基準信号の検出に際して保護ビットを用いた誤り
訂正を施すことが可能となる。
力映像信号のワード伝送レートより下げて処理を行うこ
とで、基準信号の検出に際して保護ビットを用いた誤り
訂正を施すことが可能となる。
【0017】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図1は、本発明の一実施例に係るディジタル映像
信号処理装置における図10の直並列変換回路7の構成
を示すブロック図である。また、図2〜図5は図1の動
作を説明するためのタイムチャートである。
する。図1は、本発明の一実施例に係るディジタル映像
信号処理装置における図10の直並列変換回路7の構成
を示すブロック図である。また、図2〜図5は図1の動
作を説明するためのタイムチャートである。
【0018】図1に示す直並列変換回路は、ディジタル
入力映像信号であるワード伝送レート74.25Mbps
の8ビットパラレルデータからなるディジタルY信号お
よびディジタルP信号を、それぞれワード伝送レートの
1/n=1/4のビットレート(18.5625Mbps
)を持つn=4チャネルの並列データに変換する処理
を行うものである。この直並列変換回路は、クロック分
周器100、並列化回路101,102、遅延用ラッチ
103,104、SAV/EAV検出器105、データ
用選択用マルチプレクサ106,107、クロック選択
用マルチプレクサ108およびリタイミング用ラッチ1
09,110からなる。
入力映像信号であるワード伝送レート74.25Mbps
の8ビットパラレルデータからなるディジタルY信号お
よびディジタルP信号を、それぞれワード伝送レートの
1/n=1/4のビットレート(18.5625Mbps
)を持つn=4チャネルの並列データに変換する処理
を行うものである。この直並列変換回路は、クロック分
周器100、並列化回路101,102、遅延用ラッチ
103,104、SAV/EAV検出器105、データ
用選択用マルチプレクサ106,107、クロック選択
用マルチプレクサ108およびリタイミング用ラッチ1
09,110からなる。
【0019】クロック分周器100は、図2に示すよう
にワード伝送レートと同一レート、つまり74.25M
Hzの原クロックを1/4分周し、周波数が18.56
25MHzで、位相が原クロックの1クロック分ずつず
れた4相クロックφ1〜φ4を発生する。
にワード伝送レートと同一レート、つまり74.25M
Hzの原クロックを1/4分周し、周波数が18.56
25MHzで、位相が原クロックの1クロック分ずつず
れた4相クロックφ1〜φ4を発生する。
【0020】ディジタルY信号、ディジタルP信号は、
それぞれ並列化回路101,102に入力される。並列
化回路101は4個の8ビットラッチ111〜114
と、1個の32ビットラッチ115により構成され、8
ビットラッチ111〜114において4相クロックφ1
〜φ4のタイミングでディジタルY信号の連続するn=
4ワードを個別にラッチし、さらに8ビットラッチ11
1〜114のラッチ出力(図3〜図5のe,f,g,
h)を32ビットラッチ115において4相クロックφ
1〜φ4のうちの任意の1相のクロック(この例ではφ
1)のタイミングで同時に再ラッチすることにより、n
=4チャネルの8ビット並列データ(図3〜5のa,
b,c,d)を出力する。
それぞれ並列化回路101,102に入力される。並列
化回路101は4個の8ビットラッチ111〜114
と、1個の32ビットラッチ115により構成され、8
ビットラッチ111〜114において4相クロックφ1
〜φ4のタイミングでディジタルY信号の連続するn=
4ワードを個別にラッチし、さらに8ビットラッチ11
1〜114のラッチ出力(図3〜図5のe,f,g,
h)を32ビットラッチ115において4相クロックφ
1〜φ4のうちの任意の1相のクロック(この例ではφ
1)のタイミングで同時に再ラッチすることにより、n
=4チャネルの8ビット並列データ(図3〜5のa,
b,c,d)を出力する。
【0021】同様に、並列化回路102も4個の8ビッ
トラッチ121〜124と、1個の32ビットラッチ1
25により構成され、8ビットラッチ121〜124に
おいて4相クロックφ1〜φ4のタイミングでディジタ
ルP信号の連続する4ワードを個別にラッチし、さらに
8ビットラッチ121〜124のラッチ出力を32ビッ
トラッチ125においてクロックφ1のタイミングで同
時に再ラッチすることにより、4チャネルの8ビット並
列データを出力する。
トラッチ121〜124と、1個の32ビットラッチ1
25により構成され、8ビットラッチ121〜124に
おいて4相クロックφ1〜φ4のタイミングでディジタ
ルP信号の連続する4ワードを個別にラッチし、さらに
8ビットラッチ121〜124のラッチ出力を32ビッ
トラッチ125においてクロックφ1のタイミングで同
時に再ラッチすることにより、4チャネルの8ビット並
列データを出力する。
【0022】このように並列化回路101,102から
は、並列化されたデータが出力される。ここで、VTR
の電源が投入された時、入力のディジタルY信号、ディ
ジタルP信号に対して4相クロックφ1〜φ4の位相関
係は種々異なり、図3のA,Bおよび図4のC,Dのい
ずれかとなる。従って、並列化回路101,102のラ
ッチ115,125にラッチされるデータの内容も、例
えばラッチ115にラッチされるデータa〜dに示され
るように、図3のA,Bおよび図4のC,Dのいずれか
となる。
は、並列化されたデータが出力される。ここで、VTR
の電源が投入された時、入力のディジタルY信号、ディ
ジタルP信号に対して4相クロックφ1〜φ4の位相関
係は種々異なり、図3のA,Bおよび図4のC,Dのい
ずれかとなる。従って、並列化回路101,102のラ
ッチ115,125にラッチされるデータの内容も、例
えばラッチ115にラッチされるデータa〜dに示され
るように、図3のA,Bおよび図4のC,Dのいずれか
となる。
【0023】すなわち、電源投入時の状態によって、並
列化回路101,102から出力される並列データは、
必ずしも例えば図3のAのようにディジタル入力Y信号
およびP信号に所定の位相関係で同期しているとは限ら
ず、図3のB、図4のC,Dのような位相関係となるこ
ともある。B,C,Dのような位相関係の場合、並列化
回路101,102から出力されるデータ中のSAVを
構成する○印を付した4ワードのデータの位相が揃わな
い。そこで、並列化回路101,102から出力される
並列データは、次のようにしてSAVを構成する4ワー
ドのデータの位相が揃うように処理される。
列化回路101,102から出力される並列データは、
必ずしも例えば図3のAのようにディジタル入力Y信号
およびP信号に所定の位相関係で同期しているとは限ら
ず、図3のB、図4のC,Dのような位相関係となるこ
ともある。B,C,Dのような位相関係の場合、並列化
回路101,102から出力されるデータ中のSAVを
構成する○印を付した4ワードのデータの位相が揃わな
い。そこで、並列化回路101,102から出力される
並列データは、次のようにしてSAVを構成する4ワー
ドのデータの位相が揃うように処理される。
【0024】並列化回路101から出力されるn=4チ
ャネルの並列データa〜dのうち、n−1=3チャネル
の並列データb,c,dは、24ビットラッチからなる
遅延用ラッチ103においてクロックφ1のタイミング
でそれぞれラッチされることにより、図3〜図5中に示
すb′,c′,d′のようにクロックφ1〜φ4の1周
期分遅延される。同様に並列化回路102から出力され
る4チャネルの並列データのうち、3チャネルの並列デ
ータは24ビットラッチからなる遅延用ラッチ104に
おいてクロックφ1のタイミングでそれぞれラッチされ
ることにより、クロックφ1〜φ4の1周期分(1ワー
ド分)遅延される。
ャネルの並列データa〜dのうち、n−1=3チャネル
の並列データb,c,dは、24ビットラッチからなる
遅延用ラッチ103においてクロックφ1のタイミング
でそれぞれラッチされることにより、図3〜図5中に示
すb′,c′,d′のようにクロックφ1〜φ4の1周
期分遅延される。同様に並列化回路102から出力され
る4チャネルの並列データのうち、3チャネルの並列デ
ータは24ビットラッチからなる遅延用ラッチ104に
おいてクロックφ1のタイミングでそれぞれラッチされ
ることにより、クロックφ1〜φ4の1周期分(1ワー
ド分)遅延される。
【0025】並列化回路101および遅延用ラッチ10
3の出力データは、SAV/EAV検出器105に入力
され、SAV信号(第1の基準信号)およびEAV信号
(第2の基準信号)が検出される。
3の出力データは、SAV/EAV検出器105に入力
され、SAV信号(第1の基準信号)およびEAV信号
(第2の基準信号)が検出される。
【0026】並列化回路101および遅延用ラッチ10
3の出力データは、データ選択用マルチプレクサ106
に入力され、並列化回路102および遅延用ラッチ10
4の出力データも同様にデータ選択用マルチプレクサ1
07に入力される。これらのマルチプレクサ106,1
07は、SAV/EAV検出器105から出力されるマ
ルチプレクサ選択信号SA〜SDに従って、入力される
2n−1=7チャネルの並列データのうちn=4チャネ
ルの並列データを選択する。
3の出力データは、データ選択用マルチプレクサ106
に入力され、並列化回路102および遅延用ラッチ10
4の出力データも同様にデータ選択用マルチプレクサ1
07に入力される。これらのマルチプレクサ106,1
07は、SAV/EAV検出器105から出力されるマ
ルチプレクサ選択信号SA〜SDに従って、入力される
2n−1=7チャネルの並列データのうちn=4チャネ
ルの並列データを選択する。
【0027】すなわち、データ選択用マルチプレクサ1
06では、並列化回路101から出力される並列データ
とディジタル入力Y信号との位相関係が図3のBの場合
は、dに代えて1ワード分遅延されたd′が選択され、
また図4のCの場合はc,dに代えて1ワード分遅延さ
れたc′,d′が選択され、さらに図4のDの場合は
b,c,dに代えて1ワード分遅延されたb′,c′,
d′が選択される。データ選択用マルチプレクサ107
でも同様に位相関係に応じてデータの選択がなされる。
このようにして、A〜Dいずれの場合もSAVを構成す
る4ワードのデータの位相が揃った並列データがデータ
選択用マルチプレクサ106,107より出力される。
06では、並列化回路101から出力される並列データ
とディジタル入力Y信号との位相関係が図3のBの場合
は、dに代えて1ワード分遅延されたd′が選択され、
また図4のCの場合はc,dに代えて1ワード分遅延さ
れたc′,d′が選択され、さらに図4のDの場合は
b,c,dに代えて1ワード分遅延されたb′,c′,
d′が選択される。データ選択用マルチプレクサ107
でも同様に位相関係に応じてデータの選択がなされる。
このようにして、A〜Dいずれの場合もSAVを構成す
る4ワードのデータの位相が揃った並列データがデータ
選択用マルチプレクサ106,107より出力される。
【0028】クロック選択用マルチプレクサ108は、
SAV/EAV検出器105からのマルチプレクサ選択
信号SA〜SDに従って、クロック分周器100で発生
される4相クロックφ1〜φ4から1相のクロック(以
下、1/4クロックという)を選択する。
SAV/EAV検出器105からのマルチプレクサ選択
信号SA〜SDに従って、クロック分周器100で発生
される4相クロックφ1〜φ4から1相のクロック(以
下、1/4クロックという)を選択する。
【0029】データ選択用マルチプレクサ106,10
7の出力データは、32ビットラッチからなるリタイミ
ング用ラッチ109,110に入力され、クロック選択
用マルチプレクサ108からの1/4クロックのタイミ
ングでラッチされる。これによって、リタイミング用ラ
ッチ109,110からは、直並列変換回路の入力のデ
ィジタルY信号およびディジタルP信号にそれぞれ同期
し、かつデータレートが18.5625Mbps であるn
=4チャネルの8ビット並列データからなるディジタル
Y信号およびディジタルP信号、すなわち図5に示すC
H1〜CH8の8チャネルの並列映像データが出力され
る。
7の出力データは、32ビットラッチからなるリタイミ
ング用ラッチ109,110に入力され、クロック選択
用マルチプレクサ108からの1/4クロックのタイミ
ングでラッチされる。これによって、リタイミング用ラ
ッチ109,110からは、直並列変換回路の入力のデ
ィジタルY信号およびディジタルP信号にそれぞれ同期
し、かつデータレートが18.5625Mbps であるn
=4チャネルの8ビット並列データからなるディジタル
Y信号およびディジタルP信号、すなわち図5に示すC
H1〜CH8の8チャネルの並列映像データが出力され
る。
【0030】なお、SAV/EAV検出器105からは
FVH検出信号も出力され、FVHリタイミング回路2
01においてクロック選択用マルチプレクサ108から
の1/4クロックによりリタイミングされる。リタイミ
ングされたFVH信号は同期発生回路202に供給さ
れ、例えば図10のクロック発生回路9で必要なディジ
タル同期信号が発生される。
FVH検出信号も出力され、FVHリタイミング回路2
01においてクロック選択用マルチプレクサ108から
の1/4クロックによりリタイミングされる。リタイミ
ングされたFVH信号は同期発生回路202に供給さ
れ、例えば図10のクロック発生回路9で必要なディジ
タル同期信号が発生される。
【0031】次に、図1の各部の構成を詳細に説明す
る。図6は、SAV/EAV検出器105の詳細を示す
ブロック図であり、プリアンブル検出器300〜30
3、1ビット誤り訂正データ生成/2ビット誤り検出器
304〜307、1ビット誤り訂正器308〜311、
FVH識別器312〜315、ラッチ316〜319お
よび選択信号ラッチ320からなる。
る。図6は、SAV/EAV検出器105の詳細を示す
ブロック図であり、プリアンブル検出器300〜30
3、1ビット誤り訂正データ生成/2ビット誤り検出器
304〜307、1ビット誤り訂正器308〜311、
FVH識別器312〜315、ラッチ316〜319お
よび選択信号ラッチ320からなる。
【0032】プリアンブル検出器300〜303は、そ
れぞれ図7に示すように論理回路ブロック500〜50
2と3入力のAND回路512により構成され、[表
1]に示されるような3ワードのプリアンブルを検出す
る。論理回路ブロック500〜502は同一構成であ
り、それぞれ8個の2入力EX−OR(排他的論理和)
回路503〜510および8入力のAND回路511か
らなる。プリアンブル検出器300〜303は、それぞ
れに入力される3ワード8ビットデータの組み合わせが
16進表示でFFh,00h,00hのときプリアンブ
ル検出信号を出力する。尚、EX−OR回路503〜5
10のデータ入力でない方の入力Dn(n=0〜7)
は、FFhを検出する論理回路ブロックでは“H”に固
定され、00hを検出する論理回路ブロックでは“L”
に固定されている。
れぞれ図7に示すように論理回路ブロック500〜50
2と3入力のAND回路512により構成され、[表
1]に示されるような3ワードのプリアンブルを検出す
る。論理回路ブロック500〜502は同一構成であ
り、それぞれ8個の2入力EX−OR(排他的論理和)
回路503〜510および8入力のAND回路511か
らなる。プリアンブル検出器300〜303は、それぞ
れに入力される3ワード8ビットデータの組み合わせが
16進表示でFFh,00h,00hのときプリアンブ
ル検出信号を出力する。尚、EX−OR回路503〜5
10のデータ入力でない方の入力Dn(n=0〜7)
は、FFhを検出する論理回路ブロックでは“H”に固
定され、00hを検出する論理回路ブロックでは“L”
に固定されている。
【0033】
【表1】
【0034】1ビット誤り訂正データ生成/2ビット誤
り検出器304〜307、1ビット誤り訂正器308〜
311は、[表2]に示されるようにプリアンブルに次
いで入力される第4ワード(タイミング信号)のF,
V,H(第6,第5,第4ビット)に対して、保護ビッ
トP0〜P3を用いて1ビット誤り訂正データの生成と
2ビット誤りの検出および1ビット誤りの訂正を行う。
尚、表1に示されるようにFは第1フィールドで
“0”、第2フィールドで“1”となるタイミング信
号、Vは垂直帰線期間で“1”、他の期間で“0”とな
るタイミング信号、Hは水平帰線期間内のSAVで
“0”、EAVで“1”となるタイミング信号である。
り検出器304〜307、1ビット誤り訂正器308〜
311は、[表2]に示されるようにプリアンブルに次
いで入力される第4ワード(タイミング信号)のF,
V,H(第6,第5,第4ビット)に対して、保護ビッ
トP0〜P3を用いて1ビット誤り訂正データの生成と
2ビット誤りの検出および1ビット誤りの訂正を行う。
尚、表1に示されるようにFは第1フィールドで
“0”、第2フィールドで“1”となるタイミング信
号、Vは垂直帰線期間で“1”、他の期間で“0”とな
るタイミング信号、Hは水平帰線期間内のSAVで
“0”、EAVで“1”となるタイミング信号である。
【0035】
【表2】
【0036】1ビット誤り訂正器308〜311は、E
X−OR回路により構成される。この1ビット誤り訂正
器308〜311の出力は、FVH識別器312〜31
5に入力され、第4ワードのF,V,H(第6,第5,
第4ビット)が識別される。識別されたF,V,Hはラ
ッチ316〜319においてクロックφ1のタイミング
でラッチされ、図3のA,Bおよび図4のC,D中に示
されるSAV検出信号SAV−A〜SAV−Dが出力さ
れる。ラッチ316〜319からのSAV検出信号SA
V−A〜SAV−Dは選択信号ラッチ320に供給さ
れ、DCレベルのマルチプレクサ選択信号SA〜SDに
変換される。
X−OR回路により構成される。この1ビット誤り訂正
器308〜311の出力は、FVH識別器312〜31
5に入力され、第4ワードのF,V,H(第6,第5,
第4ビット)が識別される。識別されたF,V,Hはラ
ッチ316〜319においてクロックφ1のタイミング
でラッチされ、図3のA,Bおよび図4のC,D中に示
されるSAV検出信号SAV−A〜SAV−Dが出力さ
れる。ラッチ316〜319からのSAV検出信号SA
V−A〜SAV−Dは選択信号ラッチ320に供給さ
れ、DCレベルのマルチプレクサ選択信号SA〜SDに
変換される。
【0037】選択信号ラッチ320は、図8に示される
ようにSAV検出信号SAV−A〜SAV−Dをそれぞ
れラッチするためのR−Sフリップフロップ600〜6
03と、OR回路604〜607からなる。SAV検出
信号SAV−A〜SAV−Dはフリップフロップ600
〜603のセット端子Sにそれぞれ入力され、OR回路
604〜607の出力はフリップフロップ600のリセ
ット端子Rに入力される。OR回路604〜607は、
SAV検出信号SAV−A〜SAV−Dのいずれか一つ
が検出されると、そのSAV検出信号をラッチするため
のフリップフロップ以外のフリップフロップをリセット
するために設けられている。これによりフリップフロッ
プ600〜603から、DCレベルのマルチプレクサ選
択信号SA〜SDが選択的に出力される。
ようにSAV検出信号SAV−A〜SAV−Dをそれぞ
れラッチするためのR−Sフリップフロップ600〜6
03と、OR回路604〜607からなる。SAV検出
信号SAV−A〜SAV−Dはフリップフロップ600
〜603のセット端子Sにそれぞれ入力され、OR回路
604〜607の出力はフリップフロップ600のリセ
ット端子Rに入力される。OR回路604〜607は、
SAV検出信号SAV−A〜SAV−Dのいずれか一つ
が検出されると、そのSAV検出信号をラッチするため
のフリップフロップ以外のフリップフロップをリセット
するために設けられている。これによりフリップフロッ
プ600〜603から、DCレベルのマルチプレクサ選
択信号SA〜SDが選択的に出力される。
【0038】マルチプレクサ選択信号SA〜SDは、図
1におけるデータ選択用マルチプレクサ106,107
およびクロック選択用マルチプレクサ108に供給され
る。クロック選択用マルチプレクサ108は、図9に示
されるようにNAND回路700〜704により構成さ
れ、マルチプレクサ選択信号SA〜SDの状態に応じて
4相クロックφ1〜φ4のいずれかを選択する。データ
選択用マルチプレクサ106,107も、入力数が増え
るだけで基本的にはクロック選択用マルチプレクサ10
8と同様の構成である。
1におけるデータ選択用マルチプレクサ106,107
およびクロック選択用マルチプレクサ108に供給され
る。クロック選択用マルチプレクサ108は、図9に示
されるようにNAND回路700〜704により構成さ
れ、マルチプレクサ選択信号SA〜SDの状態に応じて
4相クロックφ1〜φ4のいずれかを選択する。データ
選択用マルチプレクサ106,107も、入力数が増え
るだけで基本的にはクロック選択用マルチプレクサ10
8と同様の構成である。
【0039】例えばマルチプレクサ選択信号SDがオン
(“H”)のときは、クロック選択用マルチプレクサ1
08ではクロックφ2が選択され、データ選択用マルチ
プレクサ106ではb′、c′,d′,aがそれぞれC
H1,CH2,CH,CH4の並列Y信号データ出力と
して選択される。
(“H”)のときは、クロック選択用マルチプレクサ1
08ではクロックφ2が選択され、データ選択用マルチ
プレクサ106ではb′、c′,d′,aがそれぞれC
H1,CH2,CH,CH4の並列Y信号データ出力と
して選択される。
【0040】[表3]に、マルチプレクサ選択信号SA
〜SDと、データ選択用マルチプレクサ106およびク
ロック選択用マルチプレクサ108で選択されるクロッ
クφ1〜φ4および並列Y信号データ出力の関係を示
す。
〜SDと、データ選択用マルチプレクサ106およびク
ロック選択用マルチプレクサ108で選択されるクロッ
クφ1〜φ4および並列Y信号データ出力の関係を示
す。
【0041】
【表3】 なお、データ選択用マルチプレクサ107においても、
並列P信号データ出力が同様にして選択される。
並列P信号データ出力が同様にして選択される。
【0042】クロック選択用マルチプレクサ108で選
択されたクロックは、リタイミング用ラッチ109,1
10とFVHリタイミング回路201に供給される。こ
れにより、図5に示されるように並列映像データ(並列
Y信号データおよび並列P信号データ)とSAV検出信
号がリタイミングされる。このリタイミングによって、
クロック分周器100から出力される4相クロックφ1
〜φ4とディジタル入力映像信号(ディジタルY信号お
よびディジタルP信号)の位相関係が電源投入毎に種々
異なっても、ディジタル入力映像信号と並列映像信号デ
ータとの同期をとることができ、正しい直並列変換が行
われる。
択されたクロックは、リタイミング用ラッチ109,1
10とFVHリタイミング回路201に供給される。こ
れにより、図5に示されるように並列映像データ(並列
Y信号データおよび並列P信号データ)とSAV検出信
号がリタイミングされる。このリタイミングによって、
クロック分周器100から出力される4相クロックφ1
〜φ4とディジタル入力映像信号(ディジタルY信号お
よびディジタルP信号)の位相関係が電源投入毎に種々
異なっても、ディジタル入力映像信号と並列映像信号デ
ータとの同期をとることができ、正しい直並列変換が行
われる。
【0043】以上説明した図1の直並列変換回路におい
ては、クロック分周器100を除いて、ディジタル入力
映像信号のワード伝送レート(74.25Mbps )の1
/4のビットレート(18.5625Mbps )で処理を
行っている。従って、直並列変換回路の大部分をCMO
S素子などの低速素子を用いて構成でき、LSI化が容
易となる。
ては、クロック分周器100を除いて、ディジタル入力
映像信号のワード伝送レート(74.25Mbps )の1
/4のビットレート(18.5625Mbps )で処理を
行っている。従って、直並列変換回路の大部分をCMO
S素子などの低速素子を用いて構成でき、LSI化が容
易となる。
【0044】
【発明の効果】本発明によれば、ディジタル入力映像信
号のワード伝送レートより低ビットレートで直並列変換
の大部分の処理を行うことができる。従って、直並列変
換回路の大部分をECL素子に比較して低速動作のCM
OS素子などを用いて実現することができ、LSI化に
有利となると共に、消費電力を大幅に軽減することがで
きる。
号のワード伝送レートより低ビットレートで直並列変換
の大部分の処理を行うことができる。従って、直並列変
換回路の大部分をECL素子に比較して低速動作のCM
OS素子などを用いて実現することができ、LSI化に
有利となると共に、消費電力を大幅に軽減することがで
きる。
【0045】また、信号のビットレートをディジタル入
力映像信号のワード伝送レートより下げて処理を行うこ
とによって、直並列変換に必要なSAV,EAVなどの
基準信号の検出を保護ビットを用いた誤り訂正を施して
信頼性よく行うことが可能となる。
力映像信号のワード伝送レートより下げて処理を行うこ
とによって、直並列変換に必要なSAV,EAVなどの
基準信号の検出を保護ビットを用いた誤り訂正を施して
信頼性よく行うことが可能となる。
【図面の簡単な説明】
【図1】 本発明の一実施例における直並列変換回路の
ブロック図
ブロック図
【図2】 図1におけるクロック分周器の動作を示すタ
イムチャート
イムチャート
【図3】 SAV信号検出動作を示すタイムチャート
【図4】 SAV信号検出動作を示すタイムチャート
【図5】 図1におけるディジタル入力映像信号と並列
映像データとの関係を示すタイムチャート
映像データとの関係を示すタイムチャート
【図6】 図1におけるSAV/EAV検出器の詳細を
示すブロック図
示すブロック図
【図7】 図6におけるプリアンブル検出器の詳細を示
すブロック図
すブロック図
【図8】 図6における選択信号ラッチの詳細を示すブ
ロック図
ロック図
【図9】 図1におけるクロック選択用マルチプレクサ
の詳細を示すブロック図
の詳細を示すブロック図
【図10】 HDTV用ディジタルVTRの記録信号処
理系のディジタル映像信号処理装置のブロック図
理系のディジタル映像信号処理装置のブロック図
【図11】 従来の直並列変換回路のブロック図
【図12】 図11の直並列変換回路の動作を示すタイ
ムチャート
ムチャート
【図13】 アナログ複合映像信号と各種タイミング信
号の関係を示すタイムチャート
号の関係を示すタイムチャート
【図14】 ビット並列インタフェースの映像信号部の
内容を示す図
内容を示す図
100…クロック分周器 101,102…並列化回路 103,104…遅延用ラッチ 105…SAV/EAV検出器 106,107…データ選択用マルチプレクサ 108…クロック選択用マルチプレクサ 109,110…リタイミング用ラッチ 111〜115,121〜125…並列化用ラッチ
Claims (2)
- 【請求項1】所定のワード伝送レートで入力されるビッ
ト並列のディジタル入力映像信号を該ワード伝送レート
の1/n(nは任意の整数)のビットレートをそれぞれ
持つnチャネルの並列データに変換する処理を行うディ
ジタル映像信号処理装置において、前記ワード伝送レー
トの1/nのレートのn相クロックを発生するクロック
発生手段と、このクロック発生手段で発生されるn相ク
ロックを用いて前記ディジタル入力映像信号の連続する
nワードを順次1ワードずつ個別にラッチし、これらの
ラッチ出力をn相クロックのうちの任意の1相のクロッ
クのタイミングで同時に再ラッチしてnチャネルの並列
データを得る並列化手段と、この並列化手段で得られた
nチャネルの並列データを前記ディジタル入力映像信号
と同期したワード伝送レートの1/nのビットレートを
持つnチャネルの並列データに変換する変換手段とを具
備することを特徴とするディジタル映像信号処理装置。 - 【請求項2】所定のワード伝送レートで入力されるビッ
ト並列のディジタル入力映像信号を該ワード伝送レート
の1/n(nは任意の整数)のビットレートをそれぞれ
持つnチャネルの並列データに変換する処理を行うディ
ジタル映像信号処理装置において、前記ワード伝送レー
トの1/nのレートのn相クロックを発生するクロック
発生手段と、このクロック発生手段で発生されるn相ク
ロックを用いて前記ディジタル入力映像信号の連続する
nワードを順次1ワードずつ個別にラッチし、これらの
ラッチ出力をn相クロックのうちの任意の1相のクロッ
クのタイミングで同時に再ラッチしてnチャネルの並列
データを得る並列化手段と、この並列化手段で得られた
nチャネルの並列データのうちn−1チャネルの並列デ
ータを前記n相クロックの1周期分遅延する遅延手段
と、前記並列化手段および前記遅延手段の出力データか
ら前記ディジタル入力映像信号の有効映像データ期間の
前後に挿入されている第1および第2の基準信号を検出
する基準信号検出手段と、この基準信号検出手段の検出
出力に従って、前記並列化手段および前記遅延手段の出
力データからnチャネルの並列データを選択するデータ
選択手段と、前記基準信号検出手段の検出出力に従っ
て、前記クロック発生手段で発生されるn相クロックか
ら1相のクロックを選択するクロック選択手段と、この
クロック選択手段で選択されたクロックを用いて前記デ
ータ選択手段の出力データをリタイミングすることによ
り、前記ディジタル入力映像信号と同期したワード伝送
レートの1/nのビットレートを持つnチャネルの並列
データを得るリタイミング手段とを具備することを特徴
とするディジタル映像信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098749A JP3043095B2 (ja) | 1991-04-30 | 1991-04-30 | ディジタル映像信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098749A JP3043095B2 (ja) | 1991-04-30 | 1991-04-30 | ディジタル映像信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04329086A JPH04329086A (ja) | 1992-11-17 |
JP3043095B2 true JP3043095B2 (ja) | 2000-05-22 |
Family
ID=14228114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3098749A Expired - Fee Related JP3043095B2 (ja) | 1991-04-30 | 1991-04-30 | ディジタル映像信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3043095B2 (ja) |
-
1991
- 1991-04-30 JP JP3098749A patent/JP3043095B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04329086A (ja) | 1992-11-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |