JP3039218B2 - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JP3039218B2 JP3039218B2 JP5223925A JP22392593A JP3039218B2 JP 3039218 B2 JP3039218 B2 JP 3039218B2 JP 5223925 A JP5223925 A JP 5223925A JP 22392593 A JP22392593 A JP 22392593A JP 3039218 B2 JP3039218 B2 JP 3039218B2
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Description
【０００１】
【産業上の利用分野】本発明は、電荷結合素子に関し、
特に、２個のＣＣＤレジスタの転送電荷を合成して１つ
の出力部にて電荷検出を行うようにした電荷結合素子に
関する。このような電荷結合素子は、例えば、１本の画
素列の両側にＣＣＤレジスタを配置したリニアイメージ
センサにおいて用いられる。
特に、２個のＣＣＤレジスタの転送電荷を合成して１つ
の出力部にて電荷検出を行うようにした電荷結合素子に
関する。このような電荷結合素子は、例えば、１本の画
素列の両側にＣＣＤレジスタを配置したリニアイメージ
センサにおいて用いられる。
【０００２】
【従来の技術】一般にリニアイメージセンサにおいて
は、図８の全体構成図に示すように、直線状に配列され
た画素列１の両側にＣＣＤレジスタＡ２とＣＣＤレジス
タＢ３を配置し、画素列の奇数ビットの画素群（Ｐ１、
Ｐ３、Ｐ５、Ｐ７、Ｐ９、…）の信号電荷（電子；以
下、本明細書において信号電荷はすべて電子である）と
偶数ビットの画素群（Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１
０、…）の信号電荷をそれぞれ２相パルスφ1 、φ2 に
よってＣＣＤレジスタＡ２とＣＣＤレジスタＢ３に分割
して転送している。このような転送方式を採るのはＣＣ
ＤレジスタＡ２およびＣＣＤレジスタＢ３に印加される
２相の転送パルスφ1 、φ2 が、ＣＣＤレジスタ１本で
全ビットの画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）の信号
電荷を転送する場合に比べ、１／２の周波数で済ますこ
とができるためである。
は、図８の全体構成図に示すように、直線状に配列され
た画素列１の両側にＣＣＤレジスタＡ２とＣＣＤレジス
タＢ３を配置し、画素列の奇数ビットの画素群（Ｐ１、
Ｐ３、Ｐ５、Ｐ７、Ｐ９、…）の信号電荷（電子；以
下、本明細書において信号電荷はすべて電子である）と
偶数ビットの画素群（Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１
０、…）の信号電荷をそれぞれ２相パルスφ1 、φ2 に
よってＣＣＤレジスタＡ２とＣＣＤレジスタＢ３に分割
して転送している。このような転送方式を採るのはＣＣ
ＤレジスタＡ２およびＣＣＤレジスタＢ３に印加される
２相の転送パルスφ1 、φ2 が、ＣＣＤレジスタ１本で
全ビットの画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）の信号
電荷を転送する場合に比べ、１／２の周波数で済ますこ
とができるためである。
【０００３】１８は、ＣＣＤレジスタＡ２およびＣＣＤ
レジスタＢ３に隣接して設けられた出力用ゲートであ
り、ＣＣＤレジスタＡ２およびＣＣＤレジスタＢ３によ
って転送されてきた信号電荷はこの出力用ゲート１８下
を通って、隣接する信号電荷検出部７に入力され、画素
列（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）の順序に従った信号
電荷に合成された後、信号電圧に変換されて出力され
る。この信号電荷検出部７には通常フローティング拡散
層増幅器型電荷検出装置が用いられている。８は、信号
電荷検出部７に隣接して設けられ、信号電荷検出後に不
用となった各ビットの信号電荷を外部に排出し、信号電
荷検出部７のフローティング拡散層の電位を一定レベル
にリセットするためのリセット部である。
レジスタＢ３に隣接して設けられた出力用ゲートであ
り、ＣＣＤレジスタＡ２およびＣＣＤレジスタＢ３によ
って転送されてきた信号電荷はこの出力用ゲート１８下
を通って、隣接する信号電荷検出部７に入力され、画素
列（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）の順序に従った信号
電荷に合成された後、信号電圧に変換されて出力され
る。この信号電荷検出部７には通常フローティング拡散
層増幅器型電荷検出装置が用いられている。８は、信号
電荷検出部７に隣接して設けられ、信号電荷検出後に不
用となった各ビットの信号電荷を外部に排出し、信号電
荷検出部７のフローティング拡散層の電位を一定レベル
にリセットするためのリセット部である。
【０００４】図９は、図８における全体構成図の信号電
荷検出部近傍の状態を示す平面図である。図９におい
て、図８における構成要素と共通しているものには同一
の参照番号が付されている。ＣＣＤレジスタＡ２および
ＣＣＤレジスタＢ３は、ともに多結晶シリコンの２層の
電極群２Ａ、２Ｂ、３Ａ、３Ｂを転送電極としてもちｎ
型拡散層１３を電荷転送領域とするイオン注入障壁型２
相駆動ＣＣＤであり、これらのＣＣＤレジスタでは、電
極群２Ａ、２Ｂ、３Ａ、３Ｂにコンタクト９を介してＡ
ｌ配線１０より２相の転送パルスφ1 、φ2 を印加する
ことにより信号電荷を出力用ゲートにむけて転送する。
荷検出部近傍の状態を示す平面図である。図９におい
て、図８における構成要素と共通しているものには同一
の参照番号が付されている。ＣＣＤレジスタＡ２および
ＣＣＤレジスタＢ３は、ともに多結晶シリコンの２層の
電極群２Ａ、２Ｂ、３Ａ、３Ｂを転送電極としてもちｎ
型拡散層１３を電荷転送領域とするイオン注入障壁型２
相駆動ＣＣＤであり、これらのＣＣＤレジスタでは、電
極群２Ａ、２Ｂ、３Ａ、３Ｂにコンタクト９を介してＡ
ｌ配線１０より２相の転送パルスφ1 、φ2 を印加する
ことにより信号電荷を出力用ゲートにむけて転送する。
【０００５】出力用ゲート１８も多結晶シリコンの２層
の電極によって形成され、定電圧ＶOG1 、ＶOG2 が印加
されている。ここで、画素列の奇数ビットの信号電荷が
転送されるＣＣＤレジスタＡ２では出力用ゲート１８に
隣接した電極には転送パルスφ1 が、また偶数ビットの
信号電荷が転送されるＣＣＤレジスタＢ３では出力用ゲ
ート１８に隣接した電極には転送パルスφ1 と逆相の転
送パルスφ2 が印加され、各ＣＣＤレジスタより交互に
信号電荷検出部（フローティング拡散層増幅器型電荷検
出装置）のフローティング拡散層７ａに信号電荷が入力
され、画素列（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）に従った
信号電荷に合成される。入力された信号電荷はこのフロ
ーティング拡散層７ａにおいて電圧信号に変換され、信
号電荷検出部における、能動側ＭＯＳトランジスタＱ１
および負荷型ＭＯＳトランジスタＱ２（ゲートバイアス
には定電圧ＶG が印加されている）によって構成される
ソースホロワアンプを通して出力される。すなわち、こ
の場合信号電荷検出部は信号電荷合成部を兼ねている。
の電極によって形成され、定電圧ＶOG1 、ＶOG2 が印加
されている。ここで、画素列の奇数ビットの信号電荷が
転送されるＣＣＤレジスタＡ２では出力用ゲート１８に
隣接した電極には転送パルスφ1 が、また偶数ビットの
信号電荷が転送されるＣＣＤレジスタＢ３では出力用ゲ
ート１８に隣接した電極には転送パルスφ1 と逆相の転
送パルスφ2 が印加され、各ＣＣＤレジスタより交互に
信号電荷検出部（フローティング拡散層増幅器型電荷検
出装置）のフローティング拡散層７ａに信号電荷が入力
され、画素列（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）に従った
信号電荷に合成される。入力された信号電荷はこのフロ
ーティング拡散層７ａにおいて電圧信号に変換され、信
号電荷検出部における、能動側ＭＯＳトランジスタＱ１
および負荷型ＭＯＳトランジスタＱ２（ゲートバイアス
には定電圧ＶG が印加されている）によって構成される
ソースホロワアンプを通して出力される。すなわち、こ
の場合信号電荷検出部は信号電荷合成部を兼ねている。
【０００６】８ａは、信号電荷検出動作後不用となった
信号電荷をフローティング拡散層７ａから外部に排出
し、フローティング拡散層７ａの電位を一定レベルにリ
セットするためのリセット部８のリセットゲート、８ｂ
は、同じくリセット部８のリセットドレインである。ゲ
ート８ａには、リセットパルスφR が印加されており、
これによりリセット動作が行われる。
信号電荷をフローティング拡散層７ａから外部に排出
し、フローティング拡散層７ａの電位を一定レベルにリ
セットするためのリセット部８のリセットゲート、８ｂ
は、同じくリセット部８のリセットドレインである。ゲ
ート８ａには、リセットパルスφR が印加されており、
これによりリセット動作が行われる。
【０００７】図１０（ａ）、（ｂ）は、それぞれ図９の
Ａ−Ａ′線、Ｂ−Ｂ′線の断面図である。図１０
（ａ）、（ｂ）において、図９における構成要素と共通
するするものには同一の参照番号が付されている。ＣＣ
ＤレジスタＡ２、ＣＣＤレジスタＢ３の電荷転送領域を
構成するｎ型拡散層１３およびｎ+ 型拡散層であるフロ
ーティング拡散層７ａ（その接合容量をＣFJとする）は
いずれもｎ型シリコン基板１１上に設けられたｐ型ウェ
ル１２内に形成されている。ＣＣＤレジスタＡ２、ＣＣ
ＤレジスタＢ３の転送電極を構成する電極群２Ａ、２
Ｂ、３Ａ、３Ｂはシリコン酸化膜（図示せず）を介して
ｎ型拡散層１３上に形成されており、各電極とｐ型ウェ
ル１２との間には容量ＣA 1、ＣA 2、ＣA 3、…、ＣB 1、Ｃ
B 2、ＣB 3、…が形成されている。ここで、ｐ型ウェル１
２は、ＣＣＤレジスタＡ２、ＣＣＤレジスタＢ３および
信号電荷検出部のフローティング拡散層７ａの共通のＧ
ＮＤとなっており、外部のＧＮＤとはＡｌ配線１０から
コンタクト９およびｐ+ 型拡散層１４を通してつながっ
ている（各部間の抵抗を図１０に示すようにＲ1 、Ｒ
2 、Ｒ3 、Ｒ4 とする）。
Ａ−Ａ′線、Ｂ−Ｂ′線の断面図である。図１０
（ａ）、（ｂ）において、図９における構成要素と共通
するするものには同一の参照番号が付されている。ＣＣ
ＤレジスタＡ２、ＣＣＤレジスタＢ３の電荷転送領域を
構成するｎ型拡散層１３およびｎ+ 型拡散層であるフロ
ーティング拡散層７ａ（その接合容量をＣFJとする）は
いずれもｎ型シリコン基板１１上に設けられたｐ型ウェ
ル１２内に形成されている。ＣＣＤレジスタＡ２、ＣＣ
ＤレジスタＢ３の転送電極を構成する電極群２Ａ、２
Ｂ、３Ａ、３Ｂはシリコン酸化膜（図示せず）を介して
ｎ型拡散層１３上に形成されており、各電極とｐ型ウェ
ル１２との間には容量ＣA 1、ＣA 2、ＣA 3、…、ＣB 1、Ｃ
B 2、ＣB 3、…が形成されている。ここで、ｐ型ウェル１
２は、ＣＣＤレジスタＡ２、ＣＣＤレジスタＢ３および
信号電荷検出部のフローティング拡散層７ａの共通のＧ
ＮＤとなっており、外部のＧＮＤとはＡｌ配線１０から
コンタクト９およびｐ+ 型拡散層１４を通してつながっ
ている（各部間の抵抗を図１０に示すようにＲ1 、Ｒ
2 、Ｒ3 、Ｒ4 とする）。
【０００８】１５は、ＬＯＣＯＳ法によって形成された
酸化膜、１６は、ｐ型不純物を高濃度にドープして形成
されたチャネルストップ、１７は、ｎ型拡散層１３の表
面領域内に電極群２Ａおよび３Ａをマスクにしてｐ型不
純物を注入することによって形成された、ＣＣＤレジス
タＡ２およびＣＣＤレジスタＢ３のバリア領域となるｎ
- 型拡散層である。
酸化膜、１６は、ｐ型不純物を高濃度にドープして形成
されたチャネルストップ、１７は、ｎ型拡散層１３の表
面領域内に電極群２Ａおよび３Ａをマスクにしてｐ型不
純物を注入することによって形成された、ＣＣＤレジス
タＡ２およびＣＣＤレジスタＢ３のバリア領域となるｎ
- 型拡散層である。
【０００９】
【発明が解決しようとする課題】上述した従来のリニア
イメージセンサでは、奇数番目の画素（Ｐ１、Ｐ３、Ｐ
５、Ｐ７、Ｐ９、…）の信号と偶数番目の画素（Ｐ２、
Ｐ４、Ｐ６、Ｐ８、Ｐ１０、…）の信号とにはそれぞれ
異なる波形のノイズが重畳されて、出力むらが生じると
いう問題点があった。以下、これについて説明する。図
１１は、転送パルスφ1 、φ2 とリセットパルスφR と
のタイミングチャートおよびノイズ（ＶG2、ＶG1、Ｖ
G ）と出力信号（Ｖout ）の波形図である。ＣＣＤレジ
スタＡからの奇数ビットの画素（Ｐ１、Ｐ３、Ｐ５、Ｐ
７、Ｐ９、…）の信号電荷は、φ1 がＨレベルからＬレ
ベルに立下がるときにφ1 が印加されている電極２Ａ下
のチャネル電位が出力用ゲート１８下のチャネル電位よ
り低くなるので、出力用ゲート１８下を通ってフローテ
ィング拡散層７ａに入力され、信号電圧となって出力さ
れる（ｔsig1期間）。同様に、ＣＣＤレジスタＢからの
偶数ビットの画素（Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１０、
…）の信号電荷は、φ2 がＨレベルからＬレベルに立下
がるときに出力用ゲート１８下を通ってフローティング
拡散層７ａに入力され、信号電圧となって出力される
（ｔsig2期間。通常はｔsig1＝ｔsig2）。これが交互に
繰り返され画素列１に従った出力信号が得られる。ｔ
R 、ｔF は、それぞれ各ビットのリセット期間とリセッ
トフィードスルー期間である。
イメージセンサでは、奇数番目の画素（Ｐ１、Ｐ３、Ｐ
５、Ｐ７、Ｐ９、…）の信号と偶数番目の画素（Ｐ２、
Ｐ４、Ｐ６、Ｐ８、Ｐ１０、…）の信号とにはそれぞれ
異なる波形のノイズが重畳されて、出力むらが生じると
いう問題点があった。以下、これについて説明する。図
１１は、転送パルスφ1 、φ2 とリセットパルスφR と
のタイミングチャートおよびノイズ（ＶG2、ＶG1、Ｖ
G ）と出力信号（Ｖout ）の波形図である。ＣＣＤレジ
スタＡからの奇数ビットの画素（Ｐ１、Ｐ３、Ｐ５、Ｐ
７、Ｐ９、…）の信号電荷は、φ1 がＨレベルからＬレ
ベルに立下がるときにφ1 が印加されている電極２Ａ下
のチャネル電位が出力用ゲート１８下のチャネル電位よ
り低くなるので、出力用ゲート１８下を通ってフローテ
ィング拡散層７ａに入力され、信号電圧となって出力さ
れる（ｔsig1期間）。同様に、ＣＣＤレジスタＢからの
偶数ビットの画素（Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１０、
…）の信号電荷は、φ2 がＨレベルからＬレベルに立下
がるときに出力用ゲート１８下を通ってフローティング
拡散層７ａに入力され、信号電圧となって出力される
（ｔsig2期間。通常はｔsig1＝ｔsig2）。これが交互に
繰り返され画素列１に従った出力信号が得られる。ｔ
R 、ｔF は、それぞれ各ビットのリセット期間とリセッ
トフィードスルー期間である。
【００１０】これら一連の転送動作において、図１０
（ａ）、（ｂ）で示したようにフローティング拡散層の
基準レベル（ＧＮＤ）点（Ｇ点とする）とＣＣＤレジス
タＡ、Ｂの基準レベル（ＧＮＤ）点とは抵抗を通して接
続されているため、フローティング拡散層の基準点Ｇ
は、φ1 、φ2 の立上がりおよび立下がりに同期して容
量ＣA 1、ＣA 2、ＣA 3…、ＣB 1、ＣB 2、ＣB 3…とＲ2 、Ｒ
3 、Ｒ4 …を介して変動をうける。而して、一般にφ
1 、φ2 が印加されるＣＣＤレジスタＡおよびＢの容量
ＣA 1、ＣA 2、ＣA 3…とＣB 1、ＣB 2、ＣB 3…は、デバイス
の製造ばらつきや、各電極のパターンの違い等によって
同一ではない。またパルスφ1 、φ2 も完全に互いに逆
相にすることは不可能である。したがって、φ1 パルス
によるＧ点の変動とφ2 パルスによるＧ点の変動は同一
でなく、図１１に示すように、Ｇ点の電位は、φ1 のみ
によるＧ点の電位変動（ＶG1で示す）とφ2 のみによる
Ｇ点の電位変動（ＶG2で示す）の和で示されるような１
ビットごとに交互に異なるノイズの乗った波形（ＶG で
示す）となる。このため出力波形Ｖout は本来の信号に
よる出力（点線で示す）にこのノイズが重畳されたもの
となる。
（ａ）、（ｂ）で示したようにフローティング拡散層の
基準レベル（ＧＮＤ）点（Ｇ点とする）とＣＣＤレジス
タＡ、Ｂの基準レベル（ＧＮＤ）点とは抵抗を通して接
続されているため、フローティング拡散層の基準点Ｇ
は、φ1 、φ2 の立上がりおよび立下がりに同期して容
量ＣA 1、ＣA 2、ＣA 3…、ＣB 1、ＣB 2、ＣB 3…とＲ2 、Ｒ
3 、Ｒ4 …を介して変動をうける。而して、一般にφ
1 、φ2 が印加されるＣＣＤレジスタＡおよびＢの容量
ＣA 1、ＣA 2、ＣA 3…とＣB 1、ＣB 2、ＣB 3…は、デバイス
の製造ばらつきや、各電極のパターンの違い等によって
同一ではない。またパルスφ1 、φ2 も完全に互いに逆
相にすることは不可能である。したがって、φ1 パルス
によるＧ点の変動とφ2 パルスによるＧ点の変動は同一
でなく、図１１に示すように、Ｇ点の電位は、φ1 のみ
によるＧ点の電位変動（ＶG1で示す）とφ2 のみによる
Ｇ点の電位変動（ＶG2で示す）の和で示されるような１
ビットごとに交互に異なるノイズの乗った波形（ＶG で
示す）となる。このため出力波形Ｖout は本来の信号に
よる出力（点線で示す）にこのノイズが重畳されたもの
となる。
【００１１】このＶG で示される波形において、ノイズ
の波高値±Ｇとノイズ幅ｔG は、ｐ型ウェルの抵抗値
や、ＣＣＤレジスタＡ、Ｂの各電極の容量あるいはＧＮ
Ｄ配線とのコンタクト点からＧ点までの距離等によって
異なるが、５〜１０ＭＨｚ程度の高速動作が要求される
５０００ビットクラスのＦＡＸ用ＣＣＤリニアイメージ
センサの試作による実測例では、ＣA 1、ＣA 2、ＣA 3、
…、ＣB 1、ＣB 2、ＣB 3、…の平均容量を０．５ｐＦ、φ
1 、φ2 パルスの平均立上がり、立下がり時間を３０ｎ
ｓ、Ｒ2 〜Ｒ4 の抵抗値を２００Ω、ＧＮＤ配線とのコ
ンタクト点からＧ点までの距離を約３０μｍとした場
合、ノイズの波高値±Ｇは約±５０ｍＶ、ノイズ幅ｔG
は約７０ｎｓであった。
の波高値±Ｇとノイズ幅ｔG は、ｐ型ウェルの抵抗値
や、ＣＣＤレジスタＡ、Ｂの各電極の容量あるいはＧＮ
Ｄ配線とのコンタクト点からＧ点までの距離等によって
異なるが、５〜１０ＭＨｚ程度の高速動作が要求される
５０００ビットクラスのＦＡＸ用ＣＣＤリニアイメージ
センサの試作による実測例では、ＣA 1、ＣA 2、ＣA 3、
…、ＣB 1、ＣB 2、ＣB 3、…の平均容量を０．５ｐＦ、φ
1 、φ2 パルスの平均立上がり、立下がり時間を３０ｎ
ｓ、Ｒ2 〜Ｒ4 の抵抗値を２００Ω、ＧＮＤ配線とのコ
ンタクト点からＧ点までの距離を約３０μｍとした場
合、ノイズの波高値±Ｇは約±５０ｍＶ、ノイズ幅ｔG
は約７０ｎｓであった。
【００１２】したがって、このデバイスを例えばデータ
レート１０ＭＨｚで動作した場合１ビットの期間（＝ｔ
R ＋ｔF ＋ｔsig1,2）は１００ｎｓであるからリセット
期間ｔR とリセットフィードスルー期間ｔF を除いた信
号期間ｔsig1,2は約５０〜６０ｎｓとなり、ノイズ期間
ｔG が約７０ｎｓとこれより長いため奇数ビットと偶数
ビットでは出力値が異なることになり、オプティカルブ
ラック（光学的黒基準）を基準として出力をとった場
合、奇数画素と偶数画素とでノイズレベルが異なり出力
むらになる。このようなφ1 、φ2 パルスによる出力む
らはデータレートが高くなる（＝信号期間が短くなる）
につれてより顕著となるため、リニアイメージセンサの
高速化において問題となっていた。
レート１０ＭＨｚで動作した場合１ビットの期間（＝ｔ
R ＋ｔF ＋ｔsig1,2）は１００ｎｓであるからリセット
期間ｔR とリセットフィードスルー期間ｔF を除いた信
号期間ｔsig1,2は約５０〜６０ｎｓとなり、ノイズ期間
ｔG が約７０ｎｓとこれより長いため奇数ビットと偶数
ビットでは出力値が異なることになり、オプティカルブ
ラック（光学的黒基準）を基準として出力をとった場
合、奇数画素と偶数画素とでノイズレベルが異なり出力
むらになる。このようなφ1 、φ2 パルスによる出力む
らはデータレートが高くなる（＝信号期間が短くなる）
につれてより顕著となるため、リニアイメージセンサの
高速化において問題となっていた。
【００１３】したがって、この発明の目的とするところ
は、信号期間ｔsig1,2の終了前にノイズ期間ｔG が終了
するようにすることであり、このことにより信号電圧の
サンプリング時（通常、信号期間ｔsig1,2終了の直前に
設定される）に、信号電圧にノイズが重畳されることの
ないようにして、結果的に奇数ビットと、偶数ビットと
の間の出力むらを解消できるようにすることである。
は、信号期間ｔsig1,2の終了前にノイズ期間ｔG が終了
するようにすることであり、このことにより信号電圧の
サンプリング時（通常、信号期間ｔsig1,2終了の直前に
設定される）に、信号電圧にノイズが重畳されることの
ないようにして、結果的に奇数ビットと、偶数ビットと
の間の出力むらを解消できるようにすることである。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本願発明によれば、それぞれの電荷転送領域が電荷
転送方向の先端部以降において１つの電荷転送領域に合
体されている２個のＣＣＤレジスタ（２、３）と、前記
２個のＣＣＤレジスタのそれぞれの電荷転送方向の先端
部に隣接して前記電荷転送領域上に設けられた一定電圧
が印加される合成入力用ゲート（４）と、該合成入力用
ゲートに隣接して設けられた１段のＣＣＤレジスタから
なる信号電荷合成転送部（５）と、該信号電荷合成転送
部に隣接して設けられた出力用ゲート（６）と、該出力
用ゲート信号に隣接して設けられた、信号電荷を電圧信
号に変換する信号電荷検出部（７）と、を備え、前記信
号電荷合成転送部の転送パルス周波数が、前記２個のＣ
ＣＤレジスタの転送パルス周波数の２倍であり、かつ、
前記信号電荷合成転送部の転送タイミングを前記２個の
ＣＣＤレジスタに印加される転送パルスの変化点から遅
らせることを特徴とする電荷結合素子、が提供される。
め、本願発明によれば、それぞれの電荷転送領域が電荷
転送方向の先端部以降において１つの電荷転送領域に合
体されている２個のＣＣＤレジスタ（２、３）と、前記
２個のＣＣＤレジスタのそれぞれの電荷転送方向の先端
部に隣接して前記電荷転送領域上に設けられた一定電圧
が印加される合成入力用ゲート（４）と、該合成入力用
ゲートに隣接して設けられた１段のＣＣＤレジスタから
なる信号電荷合成転送部（５）と、該信号電荷合成転送
部に隣接して設けられた出力用ゲート（６）と、該出力
用ゲート信号に隣接して設けられた、信号電荷を電圧信
号に変換する信号電荷検出部（７）と、を備え、前記信
号電荷合成転送部の転送パルス周波数が、前記２個のＣ
ＣＤレジスタの転送パルス周波数の２倍であり、かつ、
前記信号電荷合成転送部の転送タイミングを前記２個の
ＣＣＤレジスタに印加される転送パルスの変化点から遅
らせることを特徴とする電荷結合素子、が提供される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の一実施例の全体構
成図である。図１において、図８の従来例と同一参照番
号の付せられたものは同等のものを示し動作も同様であ
る。図１において、４は、ＣＣＤレジスタＡ２およびＣ
ＣＤレジスタＢ３から転送された信号電荷を１段のＣＣ
Ｄレジスタからなる信号電荷合成転送部５に入力するた
めの合成入力用ゲート、６は出力用ゲートで、信号電荷
は信号電荷合成転送部５から出力用ゲート６を通って信
号電荷検出部７に入力され、電圧に変換されて出力され
る。ここで信号電荷合成転送部５の転送電極（５Ａ、５
Ｂ）にはパルスφL が印加される。
て説明する。図１は、本発明の第１の一実施例の全体構
成図である。図１において、図８の従来例と同一参照番
号の付せられたものは同等のものを示し動作も同様であ
る。図１において、４は、ＣＣＤレジスタＡ２およびＣ
ＣＤレジスタＢ３から転送された信号電荷を１段のＣＣ
Ｄレジスタからなる信号電荷合成転送部５に入力するた
めの合成入力用ゲート、６は出力用ゲートで、信号電荷
は信号電荷合成転送部５から出力用ゲート６を通って信
号電荷検出部７に入力され、電圧に変換されて出力され
る。ここで信号電荷合成転送部５の転送電極（５Ａ、５
Ｂ）にはパルスφL が印加される。
【００１６】図２は、図１における信号電荷検出部７の
近傍の状態を示す平面図である。図２において、図９と
同一の参照番号の付されたものは同等のものを示し、動
作も同様である。ＣＣＤレジスタＡ２およびＣＣＤレジ
スタＢ３によって従来例と同様に転送されてきた、画素
列の奇数ビットおよび偶数ビットに対応する信号電荷
は、φ1 およびφ2 がＨからＬに立下がる期間にそれぞ
れ多結晶シリコンの２層の電極からなり、０〜２Ｖ程度
の定電圧ＶIG1 、ＶIG2 が印加された合成入力用ゲート
４下を通って信号電荷合成転送部５に交互に入力され
る。ここで信号電荷合成転送部５は多結晶シリコンの２
層の転送電極５Ａ、５Ｂを有する１段のＣＣＤレジスタ
であって、構造はＣＣＤレジスタＡ２およびＣＣＤレジ
スタＢ３と同様のイオン注入障壁型である。信号電荷合
成転送部５の２層の電極はコンタクト９を介してＡｌ配
線１０と接続されており、パルスφL が印加される。
近傍の状態を示す平面図である。図２において、図９と
同一の参照番号の付されたものは同等のものを示し、動
作も同様である。ＣＣＤレジスタＡ２およびＣＣＤレジ
スタＢ３によって従来例と同様に転送されてきた、画素
列の奇数ビットおよび偶数ビットに対応する信号電荷
は、φ1 およびφ2 がＨからＬに立下がる期間にそれぞ
れ多結晶シリコンの２層の電極からなり、０〜２Ｖ程度
の定電圧ＶIG1 、ＶIG2 が印加された合成入力用ゲート
４下を通って信号電荷合成転送部５に交互に入力され
る。ここで信号電荷合成転送部５は多結晶シリコンの２
層の転送電極５Ａ、５Ｂを有する１段のＣＣＤレジスタ
であって、構造はＣＣＤレジスタＡ２およびＣＣＤレジ
スタＢ３と同様のイオン注入障壁型である。信号電荷合
成転送部５の２層の電極はコンタクト９を介してＡｌ配
線１０と接続されており、パルスφL が印加される。
【００１７】ＣＣＤレジスタＡ２からの奇数ビットの信
号電荷は信号電荷合成転送部５に入力された後、パルス
φL の立下がり期間において出力用ゲート６（定電圧Ｖ
OGが印加されている）から信号電荷検出部のフローティ
ング拡散層７ａに転送される。同様に、ＣＣＤレジスタ
Ｂ３からの偶数ビットの信号電荷も信号電荷合成転送部
５に転送された後、パルスφL の立下がり期間において
出力用ゲート６を介して信号電荷検出部のフローティン
グ拡散層７ａに転送される。
号電荷は信号電荷合成転送部５に入力された後、パルス
φL の立下がり期間において出力用ゲート６（定電圧Ｖ
OGが印加されている）から信号電荷検出部のフローティ
ング拡散層７ａに転送される。同様に、ＣＣＤレジスタ
Ｂ３からの偶数ビットの信号電荷も信号電荷合成転送部
５に転送された後、パルスφL の立下がり期間において
出力用ゲート６を介して信号電荷検出部のフローティン
グ拡散層７ａに転送される。
【００１８】ここで一段のＣＣＤレジスタからなる信号
電荷合成転送部５において奇数ビットの信号電荷と偶数
ビットの信号電荷が混じらないようにするには、パルス
ΦLをＣＣＤレジスタＡ２、Ｂ３に印加される転送パル
スΦ1、Φ2 の２倍の周波数とし、ＣＣＤレジスタＡ２
からの奇数ビットの信号電荷をΦ1によって信号電荷合
成転送部５に転送した後、ＣＣＤレジスタＢ３からの偶
数ビットの信号電荷が信号電荷合成転送部５に転送され
る前にパルスΦLにてフローティング拡散層７ａへの転
送を完了してしまうようにすればよい。ＣＣＤレジスタ
Ｂ３からの偶数ビットの信号電荷についても同様であ
り、これを交互にくりかえす。すなわちΦ1、Φ2 の立
下がり期間の開始より前にΦLが立下がるようにすれば
よい。
電荷合成転送部５において奇数ビットの信号電荷と偶数
ビットの信号電荷が混じらないようにするには、パルス
ΦLをＣＣＤレジスタＡ２、Ｂ３に印加される転送パル
スΦ1、Φ2 の２倍の周波数とし、ＣＣＤレジスタＡ２
からの奇数ビットの信号電荷をΦ1によって信号電荷合
成転送部５に転送した後、ＣＣＤレジスタＢ３からの偶
数ビットの信号電荷が信号電荷合成転送部５に転送され
る前にパルスΦLにてフローティング拡散層７ａへの転
送を完了してしまうようにすればよい。ＣＣＤレジスタ
Ｂ３からの偶数ビットの信号電荷についても同様であ
り、これを交互にくりかえす。すなわちΦ1、Φ2 の立
下がり期間の開始より前にΦLが立下がるようにすれば
よい。
【００１９】図３（ａ）、（ｂ）は、図２におけるＡ−
Ａ′線およびＢ−Ｂ′線の断面図である。図３（ａ）、
（ｂ）において、図１０（ａ）、（ｂ）で示した従来例
と同一参照番号の付されたものは同等のものを指してい
る。また、図３における４、５、６は、図２における同
一の参照番号の付されたものと同一のものを示してい
る。ここで、信号電荷合成転送部５を構成する１段のＣ
ＣＤレジスタはイオン注入障壁型となっている。すなわ
ち、上流側転送電極５Ｂ下にバリア層となるｎ-型拡散
層１７が形成されている。本実施例では、従来例に比べ
て信号電荷合成転送部５の容量ＣL および抵抗Ｒ2 ′が
付加され、フローティング拡散層７ａの基準点であるＧ
点を変動させる要因そのものは増加しているが、奇数ビ
ットおよび偶数ビットの信号出力はともにφL の立下が
り時において出力が開始されるため、φL の影響は両者
に対して全く同一であり、奇数および偶数ビット間の出
力むらとはなり得ない。
Ａ′線およびＢ−Ｂ′線の断面図である。図３（ａ）、
（ｂ）において、図１０（ａ）、（ｂ）で示した従来例
と同一参照番号の付されたものは同等のものを指してい
る。また、図３における４、５、６は、図２における同
一の参照番号の付されたものと同一のものを示してい
る。ここで、信号電荷合成転送部５を構成する１段のＣ
ＣＤレジスタはイオン注入障壁型となっている。すなわ
ち、上流側転送電極５Ｂ下にバリア層となるｎ-型拡散
層１７が形成されている。本実施例では、従来例に比べ
て信号電荷合成転送部５の容量ＣL および抵抗Ｒ2 ′が
付加され、フローティング拡散層７ａの基準点であるＧ
点を変動させる要因そのものは増加しているが、奇数ビ
ットおよび偶数ビットの信号出力はともにφL の立下が
り時において出力が開始されるため、φL の影響は両者
に対して全く同一であり、奇数および偶数ビット間の出
力むらとはなり得ない。
【００２０】またφL は信号電荷合成転送部がＣＣＤレ
ジスタＡおよびＢからの信号電荷を受けるために、φ1
およびφ2 の立下がり期間の開始より前にＨレベルにな
り、さらにφ1 、φ2 の立下がり期間を含む間Ｈレベル
を保つことが望ましく（φ1、φ2 の立下がり期間の開
始よりおくれてφL をＬからＨにするタイミングの場
合、信号電荷は一旦合成入力用ゲート下にとどまること
になり、信号電荷量がＶIG1 、ＶIG2 で定まる合成入力
用ゲート下のチャネル電位差より大きい場合、隣のＣＣ
Ｄレジスタに一部の信号電荷が流入してしまうので、信
号電荷量の制限が厳しくなる）、上述したφL の立下が
り時点の制限と合わせて、φL のタイミングはφ1 、φ
2 の立上がりおよび立下がり期間をそれぞれφL のＨの
期間が含み、のこりの期間がＬになるようにすればよ
い。
ジスタＡおよびＢからの信号電荷を受けるために、φ1
およびφ2 の立下がり期間の開始より前にＨレベルにな
り、さらにφ1 、φ2 の立下がり期間を含む間Ｈレベル
を保つことが望ましく（φ1、φ2 の立下がり期間の開
始よりおくれてφL をＬからＨにするタイミングの場
合、信号電荷は一旦合成入力用ゲート下にとどまること
になり、信号電荷量がＶIG1 、ＶIG2 で定まる合成入力
用ゲート下のチャネル電位差より大きい場合、隣のＣＣ
Ｄレジスタに一部の信号電荷が流入してしまうので、信
号電荷量の制限が厳しくなる）、上述したφL の立下が
り時点の制限と合わせて、φL のタイミングはφ1 、φ
2 の立上がりおよび立下がり期間をそれぞれφL のＨの
期間が含み、のこりの期間がＬになるようにすればよ
い。
【００２１】このようにφL のタイミングを設定した場
合、φ1 、φ2 の立ち上がり、立下がり期間に発生する
Ｇ点の電位変動は、φL のＨ期間すなわち各ビットの非
信号期間に開始することになる。また、リセットパルス
φ R は、そのＨ期間を、信号電荷合成転送部５から出力
用ゲート６の下を通して信号電荷検出部のフローティン
グ拡散層７ａに信号電荷が転送されるφ L のＨからＬへ
の立ち下がり期間以前に設定すればよく、このリセット
パルスφ R は信号電荷合成転送部５で分離された信号電
荷転送部の印加パルスφ 1 およびφ 2 に対してタイミン
グ上直接規制を受けないので、リセットパルスφ R のＨ
期間の位置をφ 1 およびφ 2 の立ち上がり、立ち下がり
時点すなわちＧ点の電位変動の開始時点に対して自由に
設定することができるようになる。その結果、Ｇ点での
電位変動によるノイズの発生期間に対し、リセットパル
スφ R の立ち上がり期間をなるべく遅くなるようにする
ことが可能になる。このため、ノイズ期間終了後にも信
号期間を存続させることができるようになり、ノイズの
信号への影響を、例えばデータレート１０ＭＨｚ程度の
イメージセンサの動作では０にすることができる等、従
来例に比べて大幅に低減できる。以上の様子を図４のタ
イミングチャートに示す。
合、φ1 、φ2 の立ち上がり、立下がり期間に発生する
Ｇ点の電位変動は、φL のＨ期間すなわち各ビットの非
信号期間に開始することになる。また、リセットパルス
φ R は、そのＨ期間を、信号電荷合成転送部５から出力
用ゲート６の下を通して信号電荷検出部のフローティン
グ拡散層７ａに信号電荷が転送されるφ L のＨからＬへ
の立ち下がり期間以前に設定すればよく、このリセット
パルスφ R は信号電荷合成転送部５で分離された信号電
荷転送部の印加パルスφ 1 およびφ 2 に対してタイミン
グ上直接規制を受けないので、リセットパルスφ R のＨ
期間の位置をφ 1 およびφ 2 の立ち上がり、立ち下がり
時点すなわちＧ点の電位変動の開始時点に対して自由に
設定することができるようになる。その結果、Ｇ点での
電位変動によるノイズの発生期間に対し、リセットパル
スφ R の立ち上がり期間をなるべく遅くなるようにする
ことが可能になる。このため、ノイズ期間終了後にも信
号期間を存続させることができるようになり、ノイズの
信号への影響を、例えばデータレート１０ＭＨｚ程度の
イメージセンサの動作では０にすることができる等、従
来例に比べて大幅に低減できる。以上の様子を図４のタ
イミングチャートに示す。
【００２２】図４において、ＶG はＣＣＤレジスタＡ、
Ｂの信号電荷転送パルスφ1 、φ2によるＧ点の電位変
動でありこれは図１１に示した従来例のものと同じであ
る。ＶG ′は本発明に従って設けられた信号電荷合成転
送部に印加されるパルスφLの影響によるＧ点の電位変
動である。したがって、Ｇ点はこれら２つを合成した電
位変動を受ける。ここで、ＶG ′におけるノイズの波高
値±Ｇ′とノイズ幅ｔG ′はたかだか２枚の電極による
容量ＣL （０．５ｐＦ程度）とｐ型ウェルの抵抗Ｒ2 ′
（２００Ω程度）によるものであるから、ＶG における
波高値±Ｇおよびノイズ幅ｔG より小さく、ＶG の１／
５程度のものである。
Ｂの信号電荷転送パルスφ1 、φ2によるＧ点の電位変
動でありこれは図１１に示した従来例のものと同じであ
る。ＶG ′は本発明に従って設けられた信号電荷合成転
送部に印加されるパルスφLの影響によるＧ点の電位変
動である。したがって、Ｇ点はこれら２つを合成した電
位変動を受ける。ここで、ＶG ′におけるノイズの波高
値±Ｇ′とノイズ幅ｔG ′はたかだか２枚の電極による
容量ＣL （０．５ｐＦ程度）とｐ型ウェルの抵抗Ｒ2 ′
（２００Ω程度）によるものであるから、ＶG における
波高値±Ｇおよびノイズ幅ｔG より小さく、ＶG の１／
５程度のものである。
【００２３】また、出力Ｖout に対するこのノイズが与
える影響は奇数ビットと偶数ビットで全く同じであるか
ら、奇数、偶数ビットの出力むらの原因にはならない。
一方、信号期間中でＶG が出力Ｖout に影響を与える期
間は、そのノイズの発生開始がφL がＨの期間中、すな
わち出力Ｖout の非信号期間（リセット期間またはリセ
ットフィードスルー期間）に起こるため、ノイズ幅ｔG
から、φ1 、φ2 の変化点からφL の立下がり開始まで
の期間ｔd を差し引いた期間（ｔG −ｔd ）のみとな
る。したがって、上述した従来例の場合（データレート
１０ＭＨｚでの動作の場合）ｔG は７０ｎｓ程度であっ
たからｔd を３０ｎｓとなるようにとれば（ｔG −ｔ
d ）は４０ｎｓとなり、信号期間を従来例と同様に５０
〜６０ｎｓとすれば、図４のＶout において示されるよ
うに、信号期間の終了時点ではＶG の影響は消滅してお
り、結果的に、ＶG は奇数、偶数ビットの出力むらの原
因とはならない（図中、Ｖout の点線はＧ、Ｇ′＝０の
場合の理想波形を示す）。
える影響は奇数ビットと偶数ビットで全く同じであるか
ら、奇数、偶数ビットの出力むらの原因にはならない。
一方、信号期間中でＶG が出力Ｖout に影響を与える期
間は、そのノイズの発生開始がφL がＨの期間中、すな
わち出力Ｖout の非信号期間（リセット期間またはリセ
ットフィードスルー期間）に起こるため、ノイズ幅ｔG
から、φ1 、φ2 の変化点からφL の立下がり開始まで
の期間ｔd を差し引いた期間（ｔG −ｔd ）のみとな
る。したがって、上述した従来例の場合（データレート
１０ＭＨｚでの動作の場合）ｔG は７０ｎｓ程度であっ
たからｔd を３０ｎｓとなるようにとれば（ｔG −ｔ
d ）は４０ｎｓとなり、信号期間を従来例と同様に５０
〜６０ｎｓとすれば、図４のＶout において示されるよ
うに、信号期間の終了時点ではＶG の影響は消滅してお
り、結果的に、ＶG は奇数、偶数ビットの出力むらの原
因とはならない（図中、Ｖout の点線はＧ、Ｇ′＝０の
場合の理想波形を示す）。
【００２４】次に、図５乃至図７を参照して本発明の第
２の実施例について説明する。この実施例は、第１の実
施例に対し、信号電荷合成転送部の転送電極とリセット
部のゲートとを接続したものである。すなわち、信号電
荷合成転送部に印加されるパルスφL とリセット部に印
加されるパルスφR を共通化した点が第１の実施例と異
なっている。図５にそのタイミングチャートを示し、ｔ
1 〜ｔ7 の各時刻における信号電荷の転送状態を、図２
のＡ−Ａ′線、Ｂ−Ｂ′線の断面における各電極下のチ
ャネル電位図として図６、図７にそれぞれ示す。図６、
図７において、図２（ａ）、（ｂ）と同一参照番号のも
のは同一のものを示す。
２の実施例について説明する。この実施例は、第１の実
施例に対し、信号電荷合成転送部の転送電極とリセット
部のゲートとを接続したものである。すなわち、信号電
荷合成転送部に印加されるパルスφL とリセット部に印
加されるパルスφR を共通化した点が第１の実施例と異
なっている。図５にそのタイミングチャートを示し、ｔ
1 〜ｔ7 の各時刻における信号電荷の転送状態を、図２
のＡ−Ａ′線、Ｂ−Ｂ′線の断面における各電極下のチ
ャネル電位図として図６、図７にそれぞれ示す。図６、
図７において、図２（ａ）、（ｂ）と同一参照番号のも
のは同一のものを示す。
【００２５】ＱA i（ｉ＝１、２、…）はＣＣＤレジスタ
Ａからの信号電荷、ＱB j（ｊ＝１、２、…）はＣＣＤレ
ジスタＢからの信号電荷である。なお、通常フローティ
ング拡散層は空乏化しておらず、図６、図７に示すよう
に、リセット動作時（φR がＨの時）にリセットドレイ
ンの電位ＶDDにセットされる。ｔ1 において、ＱA iとＱ
A i+1がφ1 の印加された電極２ａ下に、またＱB iがφ2
の印加された電極３ａ下に蓄積されている。ｔ2 におい
て、φL （＝φR ）がＨになると、電荷の転送はない
が、信号電荷合成転送部５の転送電極下に電位井戸が形
成され、フローティング拡散層がリセットされる。
Ａからの信号電荷、ＱB j（ｊ＝１、２、…）はＣＣＤレ
ジスタＢからの信号電荷である。なお、通常フローティ
ング拡散層は空乏化しておらず、図６、図７に示すよう
に、リセット動作時（φR がＨの時）にリセットドレイ
ンの電位ＶDDにセットされる。ｔ1 において、ＱA iとＱ
A i+1がφ1 の印加された電極２ａ下に、またＱB iがφ2
の印加された電極３ａ下に蓄積されている。ｔ2 におい
て、φL （＝φR ）がＨになると、電荷の転送はない
が、信号電荷合成転送部５の転送電極下に電位井戸が形
成され、フローティング拡散層がリセットされる。
【００２６】ｔ3 において、φ1 がＬ、φ2 がＨとなる
と、ＱA iは信号電荷合成転送部の電位井戸に転送され、
ＱA i+1はφ2 の印加された電極２ａ下に、また、ＱB i、
ＱB i+1がφ2 の印加された電極３ａ下に転送される。ｔ
4 において、φL （＝φR ）がＬになると、ＣＣＤレジ
スタＡ、Ｂでは転送は行われないが、信号電荷合成転送
部５に蓄積されていた電荷ＱA iは、フローティング拡散
層に転送される。ｔ5では、φL （＝φR ）がＨにな
り、ｔ２の場合と同様に電荷の転送は行われないが、信
号電荷合成転送部５の転送電極下に電位井戸が形成さ
れ、フローティング拡散層がリセットされる。ｔ6 にお
いて、φ1 がＨ、φ2 がＬとなると、ＱB iは信号電荷合
成転送部の電位井戸に転送され、ＱA i+1、ＱA i+2はφ1
の印加された電極２ａ下に、また、ＱB i+1がφ1 の印加
された電極３ａ下に転送される。ｔ7では、ｔ1 の状態
に戻り、以降同様の動作が繰り返される。
と、ＱA iは信号電荷合成転送部の電位井戸に転送され、
ＱA i+1はφ2 の印加された電極２ａ下に、また、ＱB i、
ＱB i+1がφ2 の印加された電極３ａ下に転送される。ｔ
4 において、φL （＝φR ）がＬになると、ＣＣＤレジ
スタＡ、Ｂでは転送は行われないが、信号電荷合成転送
部５に蓄積されていた電荷ＱA iは、フローティング拡散
層に転送される。ｔ5では、φL （＝φR ）がＨにな
り、ｔ２の場合と同様に電荷の転送は行われないが、信
号電荷合成転送部５の転送電極下に電位井戸が形成さ
れ、フローティング拡散層がリセットされる。ｔ6 にお
いて、φ1 がＨ、φ2 がＬとなると、ＱB iは信号電荷合
成転送部の電位井戸に転送され、ＱA i+1、ＱA i+2はφ1
の印加された電極２ａ下に、また、ＱB i+1がφ1 の印加
された電極３ａ下に転送される。ｔ7では、ｔ1 の状態
に戻り、以降同様の動作が繰り返される。
【００２７】この実施例では、φL とφR を共通化する
ために次の点に注意が必要である。すなわち、信号電荷
合成転送部からフローティング拡散層への信号電荷の転
送とリセットトランジスタがオフになるタイミングが同
一であるため、信号電荷の一部がリセットドレインに流
出するのを防ぐため、図６、図７に示す出力用ゲート６
下のチャネル電位ｖOGと信号電荷合成転送部５に信号電
荷が入力された時の電位ｖＱA iおよびｖＱB jの差、すな
わち（ｖＱA i−ｖOG）および（ｖＱB j−ｖOG）が、リセ
ットドレインの電位ＶDDとφL （＝φR ）がＨになった
時のリセットゲート８ａ下のチャネル電位ｖRHの差（ｖ
RH−ＶDD）に対してつねに （ｖRH−ＶDD）＜（ｖＱA i−ｖOG）かつ （ｖRH−ＶDD）＜（ｖＱB j−ｖOG） （すべてのｉ、ｊについて、すなわちｖＱA i、ｖＱB jの
最小値に対して）となるるように設計しなければならな
い。φL （＝φR ）がＬになるとき、リセット部のゲー
ト８ａ下の電位の下がる速度と信号電荷合成転送部５の
転送電極下の電位の下がる速度は同程度と見込まれるの
で、上記のように設定しておけば、ＱA i（ＱB j）が出力
用ゲート６下を通過するときには、リセットドレインを
フローティング拡散層から分離することができるように
なるからである。
ために次の点に注意が必要である。すなわち、信号電荷
合成転送部からフローティング拡散層への信号電荷の転
送とリセットトランジスタがオフになるタイミングが同
一であるため、信号電荷の一部がリセットドレインに流
出するのを防ぐため、図６、図７に示す出力用ゲート６
下のチャネル電位ｖOGと信号電荷合成転送部５に信号電
荷が入力された時の電位ｖＱA iおよびｖＱB jの差、すな
わち（ｖＱA i−ｖOG）および（ｖＱB j−ｖOG）が、リセ
ットドレインの電位ＶDDとφL （＝φR ）がＨになった
時のリセットゲート８ａ下のチャネル電位ｖRHの差（ｖ
RH−ＶDD）に対してつねに （ｖRH−ＶDD）＜（ｖＱA i−ｖOG）かつ （ｖRH−ＶDD）＜（ｖＱB j−ｖOG） （すべてのｉ、ｊについて、すなわちｖＱA i、ｖＱB jの
最小値に対して）となるるように設計しなければならな
い。φL （＝φR ）がＬになるとき、リセット部のゲー
ト８ａ下の電位の下がる速度と信号電荷合成転送部５の
転送電極下の電位の下がる速度は同程度と見込まれるの
で、上記のように設定しておけば、ＱA i（ＱB j）が出力
用ゲート６下を通過するときには、リセットドレインを
フローティング拡散層から分離することができるように
なるからである。
【００２８】この実施例は上述のような設計上の制限が
あるものの、第１の実施例に比べて、デバイスへの入力
クロック数を１つ減らすことができるだけでなく非信号
期間であるリセットフィードスルー期間ｔF を０にする
ことができ、その分信号期間を長くとることができるた
め、よりＶG の影響を少なくすることができる。あるい
は１ビットの期間を短くでき、その分データレートを容
易に高くすることができる。
あるものの、第１の実施例に比べて、デバイスへの入力
クロック数を１つ減らすことができるだけでなく非信号
期間であるリセットフィードスルー期間ｔF を０にする
ことができ、その分信号期間を長くとることができるた
め、よりＶG の影響を少なくすることができる。あるい
は１ビットの期間を短くでき、その分データレートを容
易に高くすることができる。
【００２９】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、２
相駆動方式埋め込みチャネル型電荷結合素子について説
明したが、これを２相以外の駆動方式のものや表面チャ
ネル型のものに変更することができる。また、本発明
は、リニアイメージセンサのみならず他のデバイスにも
適用しうるものである。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、２
相駆動方式埋め込みチャネル型電荷結合素子について説
明したが、これを２相以外の駆動方式のものや表面チャ
ネル型のものに変更することができる。また、本発明
は、リニアイメージセンサのみならず他のデバイスにも
適用しうるものである。
【００３０】
【発明の効果】以上説明したように、本発明の電荷結合
素子は、２本のＣＣＤレジスタの信号電荷を合成して１
つの電荷検出部にて電荷を検出するものにおいて、両Ｃ
ＣＤレジスタの電荷転送方向の先端部に合成入力用ゲー
トと、１段のＣＣＤレジスタからなる信号電荷合成転送
部を設け、一旦、合成信号電荷を信号電荷合成転送部に
蓄積した後、出力用ゲートを介して電荷検出部のフロー
ティング拡散層に転送するようにしたものであるので、
本発明によれば、この信号電荷合成転送部から信号電荷
検出部への信号電荷の転送タイミングを前記両ＣＣＤレ
ジスタに印加される転送パルスの変化点（Ｈ→Ｌおよび
Ｌ→Ｈ）から遅らせることができ、また、リセットパル
スのタイミングを両ＣＣＤレジスタの転送パルスのタイ
ミングに対して従来より遅らせることができるようにな
り、その結果、信号期間全体を従来より遅らせることが
できるようになる。従って、転送パルスの変化点で発生
する転送パルスに基づくノイズのレベルが十分に低くな
った後に信号期間を終了させることができるので、高速
転送パルスによって駆動する電荷結合素子においてもこ
の転送パルスに起因して出力信号に重畳するノイズレベ
ルを大幅に低下させることができる。そのため、結果的
に、転送クロックのノイズに起因する出力信号における
奇数ビット、偶数ビット間の出力むらを大幅に低減で
き、例えば５０００ビットクラスのリニアイメージセン
サをデータレート１０ＭＨｚ程度の高速で駆動する場合
にもほとんど出力むらを生じさせないようにすることが
できる。
素子は、２本のＣＣＤレジスタの信号電荷を合成して１
つの電荷検出部にて電荷を検出するものにおいて、両Ｃ
ＣＤレジスタの電荷転送方向の先端部に合成入力用ゲー
トと、１段のＣＣＤレジスタからなる信号電荷合成転送
部を設け、一旦、合成信号電荷を信号電荷合成転送部に
蓄積した後、出力用ゲートを介して電荷検出部のフロー
ティング拡散層に転送するようにしたものであるので、
本発明によれば、この信号電荷合成転送部から信号電荷
検出部への信号電荷の転送タイミングを前記両ＣＣＤレ
ジスタに印加される転送パルスの変化点（Ｈ→Ｌおよび
Ｌ→Ｈ）から遅らせることができ、また、リセットパル
スのタイミングを両ＣＣＤレジスタの転送パルスのタイ
ミングに対して従来より遅らせることができるようにな
り、その結果、信号期間全体を従来より遅らせることが
できるようになる。従って、転送パルスの変化点で発生
する転送パルスに基づくノイズのレベルが十分に低くな
った後に信号期間を終了させることができるので、高速
転送パルスによって駆動する電荷結合素子においてもこ
の転送パルスに起因して出力信号に重畳するノイズレベ
ルを大幅に低下させることができる。そのため、結果的
に、転送クロックのノイズに起因する出力信号における
奇数ビット、偶数ビット間の出力むらを大幅に低減で
き、例えば５０００ビットクラスのリニアイメージセン
サをデータレート１０ＭＨｚ程度の高速で駆動する場合
にもほとんど出力むらを生じさせないようにすることが
できる。
【図１】本発明の第１の実施例の全体の構成を示す概略
平面図。
平面図。
【図２】本発明の第１の実施例の信号電荷検出部付近の
状態を示す平面図。
状態を示す平面図。
【図３】図２のＡ−Ａ′線、Ｂ−Ｂ′線の断面図。
【図４】本発明の第１の実施例の動作を説明するための
タイミングチャート。
タイミングチャート。
【図５】本発明の第２の実施例を説明するためのタイミ
ングチャート。
ングチャート。
【図６】本発明の第２の実施例を説明するための電位分
布図。
布図。
【図７】本発明の第２の実施例を説明するための電位分
布図。
布図。
【図８】従来例の全体の構成を示す概略平面図。
【図９】従来例の信号電荷検出部付近の状態を示す平面
図。
図。
【図１０】図９のＡ−Ａ′線、Ｂ−Ｂ′線の断面図。
【図１１】従来例の動作を説明するためのタイミングチ
ャート。
ャート。
１ 画素列 ２ ＣＣＤレジスタＡ ２Ａ、２Ｂ 電極 ３ ＣＣＤレジスタＢ ３Ａ、３Ｂ 電極 ４ 合成入力用ゲート ５ 信号電荷合成転送部 ５Ａ、５Ｂ 転送電極 ６ 出力用ゲート ７ 信号電荷検出部 ７ａ フローティング拡散層 ８ リセット部 ８ａ リセットゲート ８ｂ リセットドレイン ９ コンタクト １０ Ａｌ配線 １１ ｎ型シリコン基板 １２ ｐ型ウェル １３ ｎ型拡散層 １４ ｐ+ 型拡散層 １５ ＬＯＣＯＳ法による酸化膜 １６ チャネルストップ １７ ｎ- 型拡散層 １８ 出力用ゲート Ｑ１ 信号電荷検出部の能動側ＭＯＳトランジスタ Ｑ２ 信号電荷検出部の負荷側ＭＯＳトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/762 H01L 21/339 H01L 27/148
Claims (5)
- 【請求項１】それぞれの電荷転送領域が電荷転送方向の
先端部以降において１つの電荷転送領域に合体されてい
る２個のＣＣＤレジスタと、前記２個のＣＣＤレジスタ
のそれぞれの電荷転送方向の先端部に隣接して前記電荷
転送領域上に設けられた一定電圧が印加される合成入力
用ゲートと、該合成入力用ゲートに隣接して設けられた
１段のＣＣＤレジスタからなる信号電荷合成転送部と、
該信号電荷合成転送部に隣接して設けられた出力用ゲー
トと、該出力用ゲートに隣接して設けられた、信号電荷
を電圧信号に変換する信号電荷検出部と、を備えた電荷
結合素子であって、前記信号電荷合成転送部の転送パル
ス周波数が、前記２個のＣＣＤレジスタの転送パルス周
波数の２倍であり、かつ、前記信号電荷合成転送部の転
送タイミングを前記２個のＣＣＤレジスタに印加される
転送パルスの変化点から遅らせることを特徴とする電荷
結合素子。 - 【請求項２】前記２個のＣＣＤレジスタが、１本の画素
列を挟んで形成され、それぞれのＣＣＤレジスタが該画
素列において生成された信号電荷を転送するものである
ことを特徴とする請求項１記載の電荷結合素子。 - 【請求項３】前記信号電荷合成転送部の転送パルスは、
リセットパルスの立ち上がりのタイミング後に立ち上が
り、立ち下がりのタイミング後に立ち下がるものである
ことを特徴とする請求項１記載の電荷結合素子。 - 【請求項４】前記２個のＣＣＤレジスタの転送パルスが
遷移状態にあるとき前記信号電荷合成転送部は電荷保持
状態にあることを特徴とする請求項１記載の電荷結合素
子。 - 【請求項５】前記信号電荷合成転送部の転送パルスは、
前記信号電荷検出部の電位をリセットするリセットパル
スと同相で同一タイミングであることを特徴とする請求
項１記載の電荷結合素子。
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|---|---|---|---|
| JP5223925A JP3039218B2 (ja) | 1993-08-18 | 1993-08-18 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223925A JP3039218B2 (ja) | 1993-08-18 | 1993-08-18 | 電荷結合素子 |
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|---|---|
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| JP3039218B2 true JP3039218B2 (ja) | 2000-05-08 |
Family
ID=16805865
Family Applications (1)
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|---|---|---|---|
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- 1993-08-18 JP JP5223925A patent/JP3039218B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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