JP3038618B2 - Memory device with built-in test circuit - Google Patents
Memory device with built-in test circuitInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は再書込み可能なメモリ部
と、内部共通バス上のデータをメモリ部に出力する入力
部と、メモリ部からのデータを内部共通バスに出力する
出力部と、アドレスバスからのアドレス信号をメモリ部
に出力するアドレス制御部と、内部共通バスと入力部ま
たは出力部を介して、メモリ部とデータの授受を行なう
とともに、入力ポートまたは出力ポートとデータの授受
を行なう論理回路部とを具備するメモリ装置に関する。The present invention relates to a rewritable memory unit, an input unit for outputting data on an internal common bus to a memory unit, and an output unit for outputting data from the memory unit to an internal common bus. An address control unit that outputs an address signal from an address bus to a memory unit, and exchanges data with the memory unit via an internal common bus and an input unit or an output unit, and exchanges data with an input port or an output port. And a memory device having a logic circuit unit.
【0002】[0002]
【従来の技術】従来、この種のメモリ装置はメモリ部の
端子と外部端子との間を直接信号線で結び外部よりアク
セスしてメモリテストを行うことができるようにした
り、メモリ部の端子にテスト専用のバスを設けてメモリ
テストしたりしている。2. Description of the Related Art Conventionally, in this type of memory device, a memory test can be performed by directly connecting a terminal of a memory unit and an external terminal with a signal line and accessing from the outside, or connecting a terminal of the memory unit to a terminal of the memory unit. For example, a memory bus is provided with a dedicated test bus.
【0003】[0003]
【発明が解決しようとする課題】上述した従来のメモリ
装置は、既存の回路構成を用いずに、メモリテストをす
るための回路を特別に構成していたため、ハードウェア
量が増加するという欠点がある。In the above-mentioned conventional memory device, a circuit for performing a memory test is specially constructed without using an existing circuit configuration. is there.
【0004】本発明は上記欠点に鑑み、既存の内部回路
を用いてメモリテストを可能とさせたメモリ装置を提供
することを目的とする。[0004] In view of the above drawbacks, an object of the present invention is to provide a memory device capable of performing a memory test using an existing internal circuit.
【0005】[0005]
【課題を解決するための手段】本発明のメモリ装置は、
再書込み可能なメモリ部と、内部共通バス上のデータを
メモリ部に出力する入力部と、メモリ部からのデータを
内部共通バスに出力する出力部と、アドレスバスからの
アドレス信号をメモリ部に出力するアドレス制御部と、
内部共通バスと入力部または出力部を介して、メモリ部
とデータの授受を行なうとともに、入力ポートまたは出
力ポートとデータの授受を行なう論理回路部とを具備す
るメモリ装置において、テストモードのときは前記入力
ポートからのアドレス信号とデータ信号とを内部共通バ
スに切替え出力する入力スイッチング回路と、テストモ
ードのときは前記アドレスバスからのアドレス信号に代
えて内部共通バスからのアドレス信号を前記アドレス制
御部に切替え出力するアドレスセレクタと、テストモー
ドのときは前記内部共通バス上のデータ信号を入力し、
入力したデータ信号に基づくテストデータを前記入力部
を介して前記メモリ部の指示されたアドレスに書込むテ
ストデータ書込み部と、テストモードのときは前記出力
部のデータを内部共通バスに代えて内部データラインに
出力する出力スイッチング回路と、テストモードのとき
は前記論理回路部の出力ポートへの出力に代えて内部デ
ータラインのデータを出力ポートに出力する出力セレク
タとを有する。A memory device according to the present invention comprises:
A rewritable memory unit, an input unit for outputting data on the internal common bus to the memory unit, an output unit for outputting data from the memory unit to the internal common bus, and an address signal from the address bus to the memory unit An address control unit for outputting,
When a test mode is selected in a memory device having a logic circuit for transmitting and receiving data to and from a memory unit via an internal common bus and an input unit or an output unit, and for transmitting and receiving data to and from an input port or an output port, An input switching circuit for switching and outputting an address signal and a data signal from the input port to an internal common bus, and controlling the address signal from the internal common bus in place of the address signal from the address bus in a test mode. An address selector for switching and outputting to the unit, and a data signal on the internal common bus in the test mode,
A test data writing unit for writing test data based on the input data signal to the specified address of the memory unit via the input unit; and in a test mode, the data of the output unit is replaced by an internal common bus instead of an internal common bus. An output switching circuit that outputs to the data line, and an output selector that outputs data of the internal data line to the output port instead of outputting to the output port of the logic circuit unit in the test mode.
【0006】好ましくは、前記テストデータ書込み部
は、ビット数の少ないデータ信号から前記メモリ部に適
したビット数のテストデータを生成するデータ生成回路
を含みまたは前記メモリ部のビット数と同一のビット数
を有するデータ信号を前記入力部を介して前記テストデ
ータとして前記メモリ部に出力する結線手段である。Preferably, the test data writing section includes a data generation circuit for generating test data of a suitable number of bits for the memory section from a data signal having a small number of bits, or the same number of bits as the number of bits of the memory section. A connection unit that outputs a data signal having a number to the memory unit as the test data via the input unit.
【0007】[0007]
【作用】テストモードに設定されると、入力ポートのア
ドレス信号およびデータ信号は、内部共通バスに出力さ
れ、アドレス信号はアドレスセレクタおよびアドレス制
御部を介してメモリ部のアドレスを指示し、データ信号
はテストデータ書込み部によりテストデータとしてメモ
リ部の指示されたアドレスに与えられる。またメモリ部
の指示されたアドレスから読出されたデータは出力部と
出力スイッチング回路および出力セレクタを経て出力ポ
ートに出力される。When the test mode is set, the address signal and the data signal of the input port are output to the internal common bus, and the address signal indicates the address of the memory unit via the address selector and the address control unit. Is given as test data to the specified address in the memory unit by the test data writing unit. Data read from the designated address in the memory unit is output to an output port via an output unit, an output switching circuit, and an output selector.
【0008】[0008]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明のメモリ装置の一実施例を示
すブロック図である。セレクタ1はモード信号MDが論
理レベルロウ(以降、Lレベルと記す)のとき、アドレ
スバスのアドレス信号を出力し、モード信号MDが論理
レベルハイ(以降、Hレベルと記す)のとき、内部共通
バス10のアドレス信号を出力する。アドレス制御部2
はセレクタ1の出力するアドレス信号に従って、メモリ
部3の該当アドレスを指示する。指示されたメモリ部3
のアドレスには入力部4からのデータが書込まれ、ある
いは出力部5にデータが出力される。セレクタ6はモー
ド信号MDがHレベルのときバッファ71を介し内部共
通バス10の所定ビット位置のデータを入力部4に出力
し、モード信号MDがLレベルのときバッファ72を介
して内部共通バス10の所定ビット位置のデータ信号を
入力部4に出力する。出力部5はモード信号MDがHレ
ベルのときメモリ部3からのデータをトライステート8
1を介してデータラインDL(本数はメモリ部3からの
データをパラレルに伝えるだけ用意されている)に出力
し、モード信号MDがLレベルのときトライステート8
2を介して内部共通バス10に出力する。論理回路部9
はモード信号MDがLレベルのとき内部共通バス10、
バッファ72、セレクタ6、入力部4および出力部5、
トライステート82を介してメモリ部3とデータの授受
を行うとともに、入力ポート11からのデータをバッフ
ァ141、トライステート152を介して取込み、セレク
タ16、バッファ142を介して出力ポート12からデ
ータを出力する。セレクタ16はモード信号MDがHレ
ベルのときデータラインDLのデータ出力し、モード信
号MDがLレベルのとき論理回路部9の出力を出力す
る。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the memory device of the present invention. The selector 1 outputs an address signal of the address bus when the mode signal MD is at a logical level low (hereinafter, described as L level), and outputs the internal common bus when the mode signal MD is at a logical level high (hereinafter, described as H level). 10 address signals are output. Address control unit 2
Indicates the corresponding address of the memory unit 3 according to the address signal output from the selector 1. Instructed memory unit 3
The data from the input unit 4 is written to the address of, or the data is output to the output unit 5. The selector 6 mode signal MD is output data of a predetermined bit position within the common bus 10 through the buffer 71 at H level to the input unit 4, the internal common-mode signal MD via a buffer 7 2 at the L level A data signal at a predetermined bit position on the bus 10 is output to the input unit 4. The output unit 5 tristates data from the memory unit 3 when the mode signal MD is at the H level.
1 to a data line DL (the number of lines is prepared only for transmitting data from the memory unit 3 in parallel), and when the mode signal MD is at the L level,
2 to the internal common bus 10. Logic circuit section 9
Is the internal common bus 10 when the mode signal MD is at L level,
Buffer 7 2 , selector 6, input unit 4 and output unit 5,
With exchanges of the memory unit 3 and the data through the tri-state 82, the data from the input port 11 via a buffer 14 1, the tri-state 15 2 uptake, the selector 16, the output port 12 via a buffer 14 2 Output data from The selector 16 outputs the data of the data line DL when the mode signal MD is at the H level, and outputs the output of the logic circuit unit 9 when the mode signal MD is at the L level.
【0009】したがってメモリテスタ30の出力端は入
力ポート11に、入力端は出力ポート12に、セレクト
信号端は信号端子13に接続される。Therefore, the output terminal of the memory tester 30 is connected to the input port 11, the input terminal is connected to the output port 12, and the select signal terminal is connected to the signal terminal 13.
【0010】次に本発明の第2の実施例について図2を
参照して説明する。図2の実施例は、内部共通バス10
からのデータ信号のビット数がメモリ部3の各アドレス
の書込みに必要なビット数より少い場合に対応したもの
である。Next, a second embodiment of the present invention will be described with reference to FIG. The embodiment of FIG.
This corresponds to the case where the number of bits of the data signal from is smaller than the number of bits required for writing each address in the memory unit 3.
【0011】図1の実施例と異なる点について以下に述
べる。The differences from the embodiment of FIG. 1 will be described below.
【0012】入力部24はテストデータ生成部241と
生成制御部242とからなっている。生成制御部242は
モード信号MDがHレベルであると、テストデータ生成
部241がバッファ7を介して内部共通バス10から入
力したデータ信号をメモリ部3のビット数に合致したテ
ストデータに変換させるように、テストデータ生成部2
41を制御する。モード信号MDがLレベルのときは、
内部共通バス10から入力したデータ信号をそのままメ
モリ部3に出力する。The input section 24 comprises a test data generation section 24 1 and a generation control section 24 2 . When generation control unit 24 2 is the mode signal MD is at the H level, the data signal test data generating unit 24 1 is input from the internal common bus 10 through the buffer 7 to the test data that matches the number of bits memory 3 The test data generation unit 2
4. Control 1 When the mode signal MD is at L level,
The data signal input from the internal common bus 10 is output to the memory unit 3 as it is.
【0013】[0013]
【発明の効果】以上説明したように本発明は、テストモ
ード時において、メモリ部に入力ポートおよび内部共通
バスを介してアドレス信号およびデータ信号を与え、メ
モリ部からの出力を出力ポートを介して読出すことによ
り、外部端子の増加やテスト専用のバスを必要とせずメ
モリテストを容易に行うことができる効果がある。As described above, according to the present invention, in the test mode, an address signal and a data signal are supplied to the memory unit via the input port and the internal common bus, and the output from the memory unit is supplied via the output port. By reading, there is an effect that the memory test can be easily performed without increasing the number of external terminals or using a dedicated test bus.
【図1】本発明のメモリ装置の第1の実施例を示すブロ
ック図である。FIG. 1 is a block diagram showing a first embodiment of a memory device according to the present invention.
【図2】本発明の第2の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
1,6,16 セレクタ 2 アドレス制御部 3 メモリ部 4,24 入力部 5 出力部 7,71,72,141,142 バッファ 81,82,151,152 トライステート 9 論理回路部 10 内部共通バス 11 入力ポート 12 出力ポート 13 信号端子 30 メモリテスタ1,6,16 selector 2 address control unit 3 memory 4, 24 input section 5 outputs portions 7 1, 7 2, 14 1, 14 2 buffer 8 1, 8 2, 15 1, 15 2 tristate 9 logical Circuit section 10 Internal common bus 11 Input port 12 Output port 13 Signal terminal 30 Memory tester
Claims (3)
ス上のデータをメモリ部に出力する入力部と、メモリ部
からのデータを内部共通バスに出力する出力部と、アド
レスバスからのアドレス信号をメモリ部に出力するアド
レス制御部と、内部共通バスと入力部または出力部を介
して、メモリ部とデータの授受を行なうとともに、入力
ポートまたは出力ポートとデータの授受を行なう論理回
路部とを具備するメモリ装置において、 テストモードのときは前記入力ポートからのアドレス信
号とデータ信号とを内部共通バスに切替え出力する入力
スイッチング回路と、 テストモードのときは前記アドレスバスからのアドレス
信号に代えて内部共通バスからのアドレス信号を前記ア
ドレス制御部に切替え出力するアドレスセレクタと、 テストモードのときは前記内部共通バス上のデータ信号
を入力し、入力したデータ信号に基づくテストデータを
前記入力部を介して前記メモリ部の指示されたアドレス
に書込むテストデータ書込み部と、 テストモードのときは前記出力部のデータを内部共通バ
スに代えて内部データラインに出力する出力スイッチン
グ回路と、 テストモードのときは前記論理回路部の出力ポートへの
出力に代えて内部データラインのデータを出力ポートに
出力する出力セレクタとを有することを特徴とするメモ
リ装置。A rewritable memory unit, an input unit for outputting data on an internal common bus to the memory unit, an output unit for outputting data from the memory unit to the internal common bus, and an address from an address bus. An address control unit for outputting a signal to the memory unit; a logic circuit unit for exchanging data with the memory unit via the internal common bus and the input unit or the output unit, and exchanging data with the input port or the output port. An input switching circuit for switching and outputting an address signal and a data signal from the input port to an internal common bus in a test mode, and replacing the address signal from the address bus in a test mode. An address selector for switching and outputting an address signal from an internal common bus to the address control unit, and a test mode. A test data writing unit for inputting a data signal on the internal common bus and writing test data based on the input data signal to the specified address of the memory unit via the input unit; An output switching circuit that outputs data of the output section to an internal data line instead of an internal common bus, and outputs a data of an internal data line instead of output to an output port of the logic circuit section in a test mode. A memory device, comprising: an output selector for outputting to a port.
少ないデータ信号から前記メモリ部に適したビット数の
テストデータを生成するデータ生成回路を含む請求項1
記載のメモリ装置。2. The test data writing section includes a data generation circuit that generates test data having a bit number suitable for the memory section from a data signal having a small number of bits.
A memory device as described.
部のビット数と同一のビット数を有するデータ信号を前
記入力部を介して前記テストデータとして前記メモリ部
に出力する結線手段である請求項1記載のメモリ装置。3. The test data writing unit is a connection unit for outputting a data signal having the same number of bits as the number of bits of the memory unit to the memory unit as the test data via the input unit. A memory device as described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231889A JP3038618B2 (en) | 1991-09-11 | 1991-09-11 | Memory device with built-in test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231889A JP3038618B2 (en) | 1991-09-11 | 1991-09-11 | Memory device with built-in test circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0574196A JPH0574196A (en) | 1993-03-26 |
JP3038618B2 true JP3038618B2 (en) | 2000-05-08 |
Family
ID=16930623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3231889A Expired - Lifetime JP3038618B2 (en) | 1991-09-11 | 1991-09-11 | Memory device with built-in test circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3038618B2 (en) |
-
1991
- 1991-09-11 JP JP3231889A patent/JP3038618B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0574196A (en) | 1993-03-26 |
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