JP3034657B2 - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
- Publication number
- JP3034657B2 JP3034657B2 JP21687191A JP21687191A JP3034657B2 JP 3034657 B2 JP3034657 B2 JP 3034657B2 JP 21687191 A JP21687191 A JP 21687191A JP 21687191 A JP21687191 A JP 21687191A JP 3034657 B2 JP3034657 B2 JP 3034657B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- package
- substrate
- land
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体装置用パッケー
ジ、特に大規模半導体装置に好適なPGA(ピン・グリ
ット・アレイ)型パッケージに関する。近時、半導体集
積回路の大規模化に伴ってパッケージのリード数が一段
と増大する傾向にある。この点、パッケージの下面から
多数のリードを突き出すPGA型パッケージは好適であ
る。
ジ、特に大規模半導体装置に好適なPGA(ピン・グリ
ット・アレイ)型パッケージに関する。近時、半導体集
積回路の大規模化に伴ってパッケージのリード数が一段
と増大する傾向にある。この点、パッケージの下面から
多数のリードを突き出すPGA型パッケージは好適であ
る。
【0002】PGA型パッケージはセラミック型とプラ
スチック型に大別され、前者は半導体素子を搭載する基
板にセラミック板を使用し、後者はガラスエポキシ積層
板を使用する(図3参照)。プラスチックPGA型パッ
ケージはセラミックPGA型パッケージに比べて価格が
安いというメリットがある一方で、放熱性の面で劣ると
いう欠点が指摘される。そこで、低コストと熱放散性と
を共に満足するPGA型パッケージが求められる。
スチック型に大別され、前者は半導体素子を搭載する基
板にセラミック板を使用し、後者はガラスエポキシ積層
板を使用する(図3参照)。プラスチックPGA型パッ
ケージはセラミックPGA型パッケージに比べて価格が
安いというメリットがある一方で、放熱性の面で劣ると
いう欠点が指摘される。そこで、低コストと熱放散性と
を共に満足するPGA型パッケージが求められる。
【0003】
【従来の技術】図4は放熱性に優れた従来のPGA型パ
ッケージの構造図である。図において、10は基板であ
り、基板10の心材(コア)には銅などのメタル11が
使用されている。このメタル11は周囲が絶縁樹脂12
で被覆され、リード13を装着するための複数の穴11
a、11bと、半導体素子14を収容するための凹部1
5が形成されている。なお、16は回路パターン、17
はボンディングワイヤ、18はキャップである。半導体
素子14の底面をメタル11に固着するので、熱抵抗が
低下して放熱性が改善される。
ッケージの構造図である。図において、10は基板であ
り、基板10の心材(コア)には銅などのメタル11が
使用されている。このメタル11は周囲が絶縁樹脂12
で被覆され、リード13を装着するための複数の穴11
a、11bと、半導体素子14を収容するための凹部1
5が形成されている。なお、16は回路パターン、17
はボンディングワイヤ、18はキャップである。半導体
素子14の底面をメタル11に固着するので、熱抵抗が
低下して放熱性が改善される。
【0004】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体装置用パッケージにあっては、リード13
と同数の穴をメタル11に開けなければならず、リード
13の数が搭載半導体素子の規模によってきわめて多数
になるから、加工コストが嵩むという問題点がある。
従来の半導体装置用パッケージにあっては、リード13
と同数の穴をメタル11に開けなければならず、リード
13の数が搭載半導体素子の規模によってきわめて多数
になるから、加工コストが嵩むという問題点がある。
【0005】そこで、本発明は、メタルに対する穴加工
を不要にして加工コストを低減するとともに、熱放散性
に優れた半導体パッケージを提供することを目的とす
る。
を不要にして加工コストを低減するとともに、熱放散性
に優れた半導体パッケージを提供することを目的とす
る。
【0006】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 基板に第1のメタルを用いた半導体装
置用パッケージにおいて、前記基板の下面側に半導体素
子よりも大きな開口を形成した第2のメタルを配設し
て、前記半導体素子が搭載される凹部を形成せしめると
共に、前記基板の下面側に、該凹部に搭載される前記半
導体素子と、電気的に接続される回路パターンと、前記
回路パターンに接続するランドとを形成し、前記ランド
に外部接続用の端子を設けて接合したことを特徴とす
る。
成するために、 基板に第1のメタルを用いた半導体装
置用パッケージにおいて、前記基板の下面側に半導体素
子よりも大きな開口を形成した第2のメタルを配設し
て、前記半導体素子が搭載される凹部を形成せしめると
共に、前記基板の下面側に、該凹部に搭載される前記半
導体素子と、電気的に接続される回路パターンと、前記
回路パターンに接続するランドとを形成し、前記ランド
に外部接続用の端子を設けて接合したことを特徴とす
る。
【0007】
【作用】本発明では、基板下面側のランドにリードを突
き当てて接合するだけでよく、メタルに対する穴加工を
不要にして加工コストを低減できる。また、基板下面側
に半導体素子を搭載していわゆるキャビティダウン構造
とすることができ、基板上面側に放熱板等を取り付ける
ことにより、一層の放熱効果向上を図ることができる。
き当てて接合するだけでよく、メタルに対する穴加工を
不要にして加工コストを低減できる。また、基板下面側
に半導体素子を搭載していわゆるキャビティダウン構造
とすることができ、基板上面側に放熱板等を取り付ける
ことにより、一層の放熱効果向上を図ることができる。
【0008】
【実施例】以下、本発明の概略を図面に基づいて説明す
る。図1は本発明に係る半導体装置用パッケージを示す
図である。図1(a)において、20は基板である。基
板20の心材(コア)には銅または銅合金からなるメタ
ル21が使用されおり、このメタル21の下面側には、
半導体素子22を搭載するための凹部21aが形成され
ている。下面側にはまた、絶縁樹脂23を介して、配線
パターン24及びこの配線パターン24に一体化したn
個(nはリード26の総数)のランド25が形成されて
いる。ここで、ランド25の平面形状は、図1(b)に
示すように略円形であり、その半径は配線パターン24
の幅よりも大きい。各々のランド25にはリード26が
取り付けられる。この取り付け方は、リード26の頭部
をランド25に突き当てて、両者を半田付けすることに
よって接合される。なお、28はソルダーレジスト、2
9はボンディングワイヤ、30はキャップである。
る。図1は本発明に係る半導体装置用パッケージを示す
図である。図1(a)において、20は基板である。基
板20の心材(コア)には銅または銅合金からなるメタ
ル21が使用されおり、このメタル21の下面側には、
半導体素子22を搭載するための凹部21aが形成され
ている。下面側にはまた、絶縁樹脂23を介して、配線
パターン24及びこの配線パターン24に一体化したn
個(nはリード26の総数)のランド25が形成されて
いる。ここで、ランド25の平面形状は、図1(b)に
示すように略円形であり、その半径は配線パターン24
の幅よりも大きい。各々のランド25にはリード26が
取り付けられる。この取り付け方は、リード26の頭部
をランド25に突き当てて、両者を半田付けすることに
よって接合される。なお、28はソルダーレジスト、2
9はボンディングワイヤ、30はキャップである。
【0009】このような構成によれば、基板20の下面
側に配線パターン24と一体のランド25を形成し、こ
のランド2 5にリード26を突き当てて接合するので、
メタル(金属板)21に対する穴加工が不要となり、加
工コストを低減することができる。しかも、基板20の
下面に半導体素子2 2を搭載するので、請求項2に示し
たように、図1ではいわゆるキャビティダウン構造とす
ることができ、基板20の上面側に放熱板を取り付ける
ことにより、一層の放熱効果向上を図ることができる。
側に配線パターン24と一体のランド25を形成し、こ
のランド2 5にリード26を突き当てて接合するので、
メタル(金属板)21に対する穴加工が不要となり、加
工コストを低減することができる。しかも、基板20の
下面に半導体素子2 2を搭載するので、請求項2に示し
たように、図1ではいわゆるキャビティダウン構造とす
ることができ、基板20の上面側に放熱板を取り付ける
ことにより、一層の放熱効果向上を図ることができる。
【0010】図2は本発明に係る半導体装置用パッケー
ジの実施例を示す図である。図2において、30は基板
である。基板30の心材には概略で説明したと同様に銅
または銅合金からなるメタル(以下、第1のメタル)3
1が使用されおり、この第1のメタル31の下面側に
は、絶縁樹脂32を介して銅または銅合金からなる第2
のメタル33が被着されている。第2のメタル33には
半導体素子34のサイズよりも大きな開口33aが開け
られており、この開口33a内部に被着されていた絶縁
樹脂32が開口33aの内周壁部を除いて取り除かれ、
これにより半導体素子34を収容するための凹部35が
形成されている。第2のメタル33の周囲は絶縁樹脂3
2でほぼ包囲されており、絶縁樹脂32に接した第2の
メタル33の下面、凹部35の側壁に配線パターン36
が一連に形成されている。配線パターン36にはランド
37(37a、37b……)が一体化して接続されてお
り、ランド37はリード38(38a、38b……)の
数と同数だけ備えられる。ランド37の平面形状は、第
1実施例と同様に略円形であり、かつその直径は配線パ
ターン36の幅よりも大きい(図1(b)参照)。各々
のランド37にはリード38の頭部が突き当てられ、は
んだ39によって接合されている。
ジの実施例を示す図である。図2において、30は基板
である。基板30の心材には概略で説明したと同様に銅
または銅合金からなるメタル(以下、第1のメタル)3
1が使用されおり、この第1のメタル31の下面側に
は、絶縁樹脂32を介して銅または銅合金からなる第2
のメタル33が被着されている。第2のメタル33には
半導体素子34のサイズよりも大きな開口33aが開け
られており、この開口33a内部に被着されていた絶縁
樹脂32が開口33aの内周壁部を除いて取り除かれ、
これにより半導体素子34を収容するための凹部35が
形成されている。第2のメタル33の周囲は絶縁樹脂3
2でほぼ包囲されており、絶縁樹脂32に接した第2の
メタル33の下面、凹部35の側壁に配線パターン36
が一連に形成されている。配線パターン36にはランド
37(37a、37b……)が一体化して接続されてお
り、ランド37はリード38(38a、38b……)の
数と同数だけ備えられる。ランド37の平面形状は、第
1実施例と同様に略円形であり、かつその直径は配線パ
ターン36の幅よりも大きい(図1(b)参照)。各々
のランド37にはリード38の頭部が突き当てられ、は
んだ39によって接合されている。
【0011】ここで、1つのリード(例えば38a)
に接合するランド37aと第1のメタル31は配線パタ
ーンを介して電気的に接続されており、また、他の1
つのリード(例えば38b)に接合するランド37bと
第2のメタル33は配線パターンを介して電気的に接続
されている。例えば、凹部35の側壁にまわした配線
パターンを第1のメタル31に接続するとともにその配
線パターンをランド37aに接続し、また、第2のメ
タル33に到達するような凹部を配線パターン36に形
成し、これら第2のメタル33と配線パターン36間を
めっきによって導通をとるようにしてもよい。
に接合するランド37aと第1のメタル31は配線パタ
ーンを介して電気的に接続されており、また、他の1
つのリード(例えば38b)に接合するランド37bと
第2のメタル33は配線パターンを介して電気的に接続
されている。例えば、凹部35の側壁にまわした配線
パターンを第1のメタル31に接続するとともにその配
線パターンをランド37aに接続し、また、第2のメ
タル33に到達するような凹部を配線パターン36に形
成し、これら第2のメタル33と配線パターン36間を
めっきによって導通をとるようにしてもよい。
【0012】このようにすると、第1のメタル31と第
2のメタル33に対する穴加工が不要になり、第1実施
例と同様に加工コストを低減することができる他、本実
施例によればさらに、第1のメタル31をグランド線路
とし、第2のメタル33を電源線路として使用できるの
で、基板下面の配線密度を高めることができるという特
有の効果がある。
2のメタル33に対する穴加工が不要になり、第1実施
例と同様に加工コストを低減することができる他、本実
施例によればさらに、第1のメタル31をグランド線路
とし、第2のメタル33を電源線路として使用できるの
で、基板下面の配線密度を高めることができるという特
有の効果がある。
【0013】一般に、キャビティダウンのPGA型パッ
ケージでは、基板下面に多数の配線パターンが存在する
が、この上さらにリードを突き当てるためのランドを形
成しようとすると、ランドの直径が配線パターンの幅よ
りも大きいために、ランドに挟まれた部分の配線領域を
圧迫してしまう。このため、ランド間の配線数を少なく
しなければならず、多ピンに好適なPGA型パッケージ
としてのメリットを失う恐れがある。
ケージでは、基板下面に多数の配線パターンが存在する
が、この上さらにリードを突き当てるためのランドを形
成しようとすると、ランドの直径が配線パターンの幅よ
りも大きいために、ランドに挟まれた部分の配線領域を
圧迫してしまう。このため、ランド間の配線数を少なく
しなければならず、多ピンに好適なPGA型パッケージ
としてのメリットを失う恐れがある。
【0014】本実施例では、第1のメタル31と第2の
メタル33に、それぞれグランド線路と電源線路を受け
持たせることができるので、基板下面に電源線路のパタ
ーンを形成する必要がなくなり、それだけ信号線路の配
線密度を高めることができるのである。
メタル33に、それぞれグランド線路と電源線路を受け
持たせることができるので、基板下面に電源線路のパタ
ーンを形成する必要がなくなり、それだけ信号線路の配
線密度を高めることができるのである。
【0015】
【発明の効果】本発明によれば、メタルに対する穴加工
を不要にでき、加工コストを低減することができるとと
もに、熱放散性に優れたPGA型パッケージを提供する
ことができる。
を不要にでき、加工コストを低減することができるとと
もに、熱放散性に優れたPGA型パッケージを提供する
ことができる。
【図1】本発明の概略を示す構造図である。
【図2】本発明の実施例の構造図である。
【図3】従来のプラスチックPGA型パッケージの構造
図である。
図である。
【図4】従来のメタルコアを用いたプラスチックPGA
型パッケージの構造図である。
型パッケージの構造図である。
20:基板 21:メタル 22:半導体素子 24:回路パターン 26:リード 25:ランド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/12
Claims (3)
- 【請求項1】基板に第1のメタルを用いた半導体装置用
パッケージにおいて、前記基板の下面側に半導体素子よ
りも大きな開口を形成した第2のメタルを配設して、前
記半導体素子が搭載される凹部を形成せしめると共に、
前記基板の下面側に、該凹部に搭載される前記半導体素
子と電気的に接続される回路パターンと、前記回路パタ
ーンに接続するランドとを形成し、前記ランドに外部接
続用の端子を設けて接合したことを特徴とする半導体装
置用パッケージ。 - 【請求項2】第2のメタルを配設した基板の下面側に外
部接続用の端子として多数のリードを立設せしめ、前記
第1のメタルと前記第2のメタルとをグランド線路と電
源線路として用いることを特徴とする請求項1記載の半
導体装置用パッケージ。 - 【請求項3】第1のメタルの外形寸法と第2のメタルの
外形寸法とがほぼ等しいことを特徴とする請求項1記載
の半導体装置用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21687191A JP3034657B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21687191A JP3034657B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置用パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05343559A JPH05343559A (ja) | 1993-12-24 |
JP3034657B2 true JP3034657B2 (ja) | 2000-04-17 |
Family
ID=16695224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21687191A Expired - Fee Related JP3034657B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3034657B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805427A (en) * | 1996-02-14 | 1998-09-08 | Olin Corporation | Ball grid array electronic package standoff design |
KR100209259B1 (ko) * | 1996-04-25 | 1999-07-15 | 이해규 | Ic 카드 및 그 제조방법 |
-
1991
- 1991-08-28 JP JP21687191A patent/JP3034657B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05343559A (ja) | 1993-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3526788B2 (ja) | 半導体装置の製造方法 | |
US5583377A (en) | Pad array semiconductor device having a heat sink with die receiving cavity | |
US6528882B2 (en) | Thermal enhanced ball grid array package | |
JP3206717B2 (ja) | 電力用半導体モジュール | |
KR101388328B1 (ko) | 통합 tht 히트 스프레더 핀을 구비한 리드 프레임 기반 오버-몰딩 반도체 패키지와 그 제조 방법 | |
JP3311914B2 (ja) | チップ型発光ダイオード | |
EP0304263A2 (en) | Semiconductor chip assembly | |
US20090284932A1 (en) | Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry | |
US5844779A (en) | Semiconductor package, and semiconductor device using the same | |
JP3251323B2 (ja) | 電子回路デバイス | |
JP3034657B2 (ja) | 半導体装置用パッケージ | |
JP2803656B2 (ja) | 半導体装置 | |
JPH0812895B2 (ja) | 半導体素子搭載ピングリッドアレイパッケージ基板 | |
JP2612455B2 (ja) | 半導体素子搭載用基板 | |
KR100260996B1 (ko) | 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법 | |
JP3033662B2 (ja) | 半導体素子実装用フィルムと半導体素子実装構造 | |
JP2778790B2 (ja) | 半導体装置の実装構造及び実装方法 | |
JP2690248B2 (ja) | 表面実装型半導体装置 | |
KR100218633B1 (ko) | 캐리어 프레임이 장착된 볼 그리드 어레이 반도체 패키지 | |
JPH10150065A (ja) | チップサイズパッケージ | |
JPH0358455A (ja) | 半導体パッケージ | |
JPH0685102A (ja) | 半導体集積回路装置 | |
JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
JPH06140535A (ja) | テープキャリアパッケージ型半導体装置 | |
JP2834821B2 (ja) | 電子部品搭載用基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |