JP3028774B2 - Capacitor electrode formation method - Google Patents

Capacitor electrode formation method

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JP3028774B2 JP8208187A JP20818796A JP3028774B2 JP 3028774 B2 JP3028774 B2 JP 3028774B2 JP 8208187 A JP8208187 A JP 8208187A JP 20818796 A JP20818796 A JP 20818796A JP 3028774 B2 JP3028774 B2 JP 3028774B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）装置の記憶素子に用いる容量電極の形成
方法に関する。[0001] The present invention relates to a dynamic RA.
The present invention relates to a method for forming a capacitor electrode used for a storage element of an M (DRAM) device.

【０００２】[0002]

【従来の技術】従来のＤＲＡＭ型半導体記憶装置の基本
素子は、アレイ状に配列され、周囲に論理回路がはりめ
ぐされて１つのＤＲＡＭ装置を形成するメモリセルであ
る。典型的なメモリセルは、通常ワード線と呼ばれるゲ
ート導体、当該トランジスタの活性領域の一方の側とビ
ットコンタクトを介して接続された通常ビット線と呼ば
れる導体、及び当該活性領域の他方の側とキャパシタコ
ンタクトを介して接続されたキャパシタとを有する１つ
のトランジスタから成る。しかしながら、ほとんどのメ
モリ装置においては、１つの活性領域がキャパシタとキ
ャパシタコンタクトは２つ、しかしビット線とビットコ
ンタクトは１つを備えることによって２つのワード線用
に機能するように２つのメモリセルが合併されている。
このアプローチにより、セル面積を小さくでき、その結
果、メモリセルアレイ全体の面積を減少させることがで
きる。2. Description of the Related Art A basic element of a conventional DRAM type semiconductor memory device is a memory cell which is arranged in an array and has a logic circuit provided therearound to form one DRAM device. A typical memory cell has a gate conductor, usually called a word line, a conductor, usually called a bit line, connected to one side of the active region of the transistor via a bit contact, and a capacitor, the other side of the active region. And a capacitor connected via a contact. However, in most memory devices, two memory cells are provided so that one active area functions for two word lines by having one capacitor and two capacitor contacts, but one bit line and one bit contact. Has been merged.
With this approach, the cell area can be reduced, and as a result, the area of the entire memory cell array can be reduced.

【０００３】かかるメモリセルにおける最も重要な構造
の一つは、電荷を蓄積し得るキャパシタである。このキ
ャパシタは頂部電極と底部電極、そして両者の間に介在
する誘電体層から成る。底部電極に蓄積された電荷の存
在又は不存在は、周囲の論理回路によって検出されたと
きに、“１”又は“０”という２進の状態を表す。信頼
性向上のためには、２進の“１”を表すのに検出される
電荷量と２進の“０”を表すのに検出される電荷量との
差を増加させるため、蓄積し得る電荷の量を最大にする
ことが必須である。キャパシタに蓄積し得る電荷量は、
Ｑｓ＝εＡＶ／ｔという式で与えられる。ここに、εは
誘電率、Ａは底部電極の表面積、Ｖは印加電圧、ｔは誘
電体層の厚さである。このように、電極ごとの蓄積電荷
量を増加させるためには、底部電極の表面積を大きく
し、誘電体層の厚さを小さくし、あるいはより高誘電率
の誘電体層を用いることができる。One of the most important structures in such a memory cell is a capacitor capable of storing electric charge. The capacitor comprises a top electrode, a bottom electrode, and a dielectric layer interposed therebetween. The presence or absence of charge stored on the bottom electrode indicates a binary state of "1" or "0" when detected by surrounding logic. In order to improve reliability, the difference between the amount of charge detected to represent a binary "1" and the amount of charge detected to represent a binary "0" can be increased and thus accumulated. It is essential to maximize the amount of charge. The amount of charge that can be stored in a capacitor is
It is given by the equation Qs = εAV / t. Where ε is the dielectric constant, A is the surface area of the bottom electrode, V is the applied voltage, and t is the thickness of the dielectric layer. As described above, in order to increase the accumulated charge amount for each electrode, the surface area of the bottom electrode can be increased, the thickness of the dielectric layer can be reduced, or a dielectric layer having a higher dielectric constant can be used.

【０００４】特開平５−１５２５３９号には、キャパシ
タ底部電極の表面積を増加させる方法の一例が示されて
いる。この従来例を図９の断面図を用いて説明する。こ
の従来例では、図９（ａ）に示すように、不純物をドー
プしたシリコン基板１とその上を覆うＳi Ｏ2 層２上に
ｎ＋ドープポリシリコン層３，５，７，９と非ドープポ
リシリコン層４，６，８がＣＶＤ法を用いて交互に堆積
され、多層ポリシリコン膜１０を構成している。底部電
極パターン１１が、リアクティブイオンエッチング（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、以下、ＲＩ
Ｅという）技術を用い、リソグラフィー法によって、図
９（ａ）、（ｂ）に示すように、レジストとして形成さ
れ、その下方に位置する多層ポリシリコン膜１０がエッ
チングされて底部電極１２が形成される。ドープポリシ
リコン層の方が非ドープポリシリコン層よりも高エッチ
レートでエッチングされるＲＩＥ技術を用いているの
で、図９（ｃ）に示すように、ｎ＋ドープポリシリコン
層３，５，７，９はサイドエッチングされるが、非ドー
プポリシリコン層４，６，８はそのまま残る。この結
果、図９（ｃ）に示すサイドエッチングされた電極１３
は、図９（ｂ）に示す底部電極１２よりも大きな表面積
を有することになる。Japanese Patent Application Laid-Open No. H5-152539 discloses an example of a method for increasing the surface area of a capacitor bottom electrode. This conventional example will be described with reference to the sectional view of FIG. In this conventional example, as shown in FIG. 9 (a), the silicon substrate 1 doped with an impurity and n + doped polysilicon layer 3, 5, 7, 9 on the S i O 2 layer 2 overlying the undoped Polysilicon layers 4, 6, and 8 are alternately deposited using a CVD method to form a multilayer polysilicon film 10. The bottom electrode pattern 11 is formed by reactive ion etching (R
active Ion Etching, hereinafter RI
As shown in FIGS. 9A and 9B, a resist is formed by a lithography method using a technique E), and the multilayer polysilicon film 10 located thereunder is etched to form a bottom electrode 12. You. Since the doped polysilicon layer employs the RIE technique of etching at a higher etch rate than the undoped polysilicon layer, as shown in FIG. 9C, the n + doped polysilicon layers 3, 5, 7,. 9 is side etched, while the undoped polysilicon layers 4, 6, 8 remain. As a result, the side-etched electrode 13 shown in FIG.
Has a larger surface area than the bottom electrode 12 shown in FIG.

【０００５】[0005]

【発明が解決しようとする課題】上述した構造と技術は
現在のＤＲＡＭ装置を製造するには十分であったが、今
後のＤＲＡＭ装置におけるデバイスの幾何的なサイズが
小さくなるに連れて、幾つかの問題が生じる虞れがあ
る。While the structure and techniques described above have been sufficient to fabricate current DRAM devices, as the geometric size of devices in future DRAM devices has shrunk, some have increased. The problem described above may occur.

【０００６】底部電極にポリシリコンを用いるならば、
底部電極のシート抵抗を最小化するために、また、頂部
電極に印加される電圧に起因する底部電極の表面付近の
キャリアの欠乏によって引き起こされる容量低下を防止
するためにも、十分なドーピングがなされなければなら
ない。上述したフィン型電極のような複雑な構造にとっ
ては、イオン注入によるドーピングは、頂部フィンのよ
うな露出した水平面には効果があるが、フィンのサイド
の垂直面やフィンの底面には効果が無い。このように焦
熱拡散型のドーピングプロセスが要求される。このよう
な焦熱拡散は高温下で行われるが、その下に位置する構
造、特にトランジスタに悪影響を及ぼす虞れがある。堆
積されている間にドーピングされるポリシリコンを用い
るならば、焦熱拡散や注入は要求され無いが、ドーピン
グされたポリシリコンにおいて不純物を十分に活性化す
るために高温のアニーリングが要求される。しかしなが
ら、どのようなプロセスを用いようと、最も高濃度にド
ーピングされたポリシリコンのシート抵抗といえども、
今後のギガビットのＤＲＡＭ装置の必要性を考えれば、
相対的に高くならざるを得ない。If polysilicon is used for the bottom electrode,
Sufficient doping is done to minimize the sheet resistance of the bottom electrode and also to prevent capacity loss caused by the lack of carriers near the surface of the bottom electrode due to the voltage applied to the top electrode. There must be. For complex structures such as the fin-type electrodes described above, doping by ion implantation is effective on exposed horizontal surfaces such as the top fin, but not on the vertical surface of the fin side or the bottom surface of the fin. . Thus, a pyrothermal diffusion type doping process is required. Such pyrothermal diffusion is performed at a high temperature, but there is a possibility that a structure located thereunder, particularly a transistor, may be adversely affected. If polysilicon is doped during deposition, pyrothermal diffusion or implantation is not required, but high temperature annealing is required to fully activate the impurities in the doped polysilicon. However, whatever process is used, even the most heavily doped polysilicon sheet resistance,
Given the need for future gigabit DRAM devices,
It has to be relatively high.

【０００７】上述したフィン型電極のような複雑な構造
は、高エッチレートのスペーサ層のサイドエッチングが
平行に突き出た板部を作って当該電極の表面積を増加さ
せるが、当該スペーサ層のサイドエッチングの度合いを
コントロールする難しさが原因となって、当該電極表面
積の実質的な変動を招きやすい。In a complicated structure such as the above-mentioned fin-type electrode, the side etching of the spacer layer having a high etch rate increases the surface area of the electrode by forming a plate projecting in parallel. It is easy to cause substantial fluctuations in the electrode surface area due to the difficulty in controlling the degree of the electrode.

【０００８】ポリシリコン底部電極の表面上に普通のシ
リコン酸化膜が存在すると、特にＴａ2 Ｏ5 のような高
誘電率のキャパシタ誘電体層を堆積した後に、低誘電率
の寄生容量を造ってしまい、この寄生容量が底部電極の
有効キャパシタンスをシリコン酸化膜の誘電率に匹敵す
る値にまで減少させてしまう。The presence of a normal silicon oxide film on the surface of the polysilicon bottom electrode creates a low dielectric constant parasitic capacitance, especially after depositing a high dielectric constant capacitor dielectric layer such as Ta 2 O 5. This parasitic capacitance reduces the effective capacitance of the bottom electrode to a value comparable to the dielectric constant of the silicon oxide film.

【０００９】頂部電極にポリシリコンを用いるならば、
その堆積温度（５００−６００℃）とその後のドーピン
グと活性化のためのプロセスを考えると、Ｔａ2 Ｏ5 の
ような高誘電率の誘電体層は高温に耐えられないので、
ポリシリコンと共に用いることができなくなってしま
う。If polysilicon is used for the top electrode,
Given its deposition temperature (500-600 ° C.) and the subsequent process for doping and activation, a high-k dielectric layer such as Ta 2 O 5 cannot withstand high temperatures,
It cannot be used with polysilicon.

【００１０】[0010]

【課題を解決するための手段】本発明によれば、底面部
と壁部を有する筒型の底部電極形成方法において、層間
絶縁膜上に第１の材料により底面膜を形成し、この底面
膜の上に、前記第１の材料で中央柱部を形成し、次に、
前記第１の材料よりもエッチレートが大きい第２の材料
を前記中央柱部に被着させて中間膜を形成した後に、頂
部および周囲底面の前記中間膜を除去し、次いで、前記
第１の材料を前記中央柱部に被着させて外壁膜を形成し
た後に、頂部および周囲底面の前記外壁膜を除去し、次
いで、前記中間膜を選択的に除去することを特徴とする
底部電極形成方法が得られる。According to the present invention, in a method of forming a cylindrical bottom electrode having a bottom portion and a wall portion, a bottom film is formed from a first material on an interlayer insulating film. Forming a central column with said first material,
After depositing a second material having a higher etch rate than the first material on the central column to form an intermediate film, removing the intermediate film on the top and the peripheral bottom surface, and then removing the first film Forming an outer wall film by applying a material to the central pillar portion, removing the outer wall film at the top and the peripheral bottom surface, and then selectively removing the intermediate film. Is obtained.

【００１１】また、本発明によれば、底面部と壁部を有
する筒型の底部電極形成方法において、層間絶縁膜上に
第１の材料により底面膜を形成し、この底面膜の上に第
２の絶縁膜を形成し、この絶縁膜をパターニングして仮
の中央柱部を形成し、次いで、前記第１の材料を被着さ
せて中間壁部を形成し、次いで、頂部の第１の材料を除
去した後に前記仮の中央柱部を除去し、次いで、前記第
１の材料よりもエッチレートが大きい第２の材料を被着
させて中間膜を形成した後に頂部および周囲底面の前記
第２の材料を除去し、次いで、前記第１の材料を被着さ
せた後に頂部および周囲底面の前記第１の材料を除去
し、次いで、前記中間膜を選択的に除去することを特徴
とする底部電極形成方法が得られる。Further, according to the present invention, in a method for forming a cylindrical bottom electrode having a bottom portion and a wall portion, a bottom film is formed of a first material on an interlayer insulating film, and a first film is formed on the bottom film. 2 is formed, the insulating film is patterned to form a temporary central column, and then the first material is applied to form an intermediate wall, and then the first first After the material is removed, the temporary central pillar is removed, and then a second material having a higher etch rate than the first material is applied to form an intermediate film. 2 and then removing the first material on the top and surrounding bottom surfaces after applying the first material, and then selectively removing the intermediate film. A method for forming the bottom electrode is obtained.

【００１２】更に、本発明によれば、底面部と壁部を有
する筒型の底部電極形成方法において、層間絶縁膜上に
第１の材料により底面膜を形成し、この底面膜の上に第
２の絶縁膜を形成し、この絶縁膜をパターニングして周
辺壁部を形成し、次いで、前記第１の材料を被着させた
後に、前記第１の材料よりもエッチレートが大きい第２
の材料を被着させて中間膜を形成し、次いで、頂部と中
央底面部の前記第２の材料を除去した後に、頂部の前記
第１の材料を除去し、次いで、中央部に前記第１の材料
を埋め込んだ後に頂部の前記第１の材料を除去し、次い
で、前記中間膜と前記周辺壁部とを選択的に除去するこ
とを特徴とする底部電極形成方法が得られる。また、本
発明によれば、底面部と壁部を有する筒型の底部電極形
成方法において、層間絶縁膜上に形成した底面膜の上に
第２の絶縁膜を形成し、この第２の絶縁膜をパターニン
グして周辺壁部を形成し、次いで、第１の材料を被着さ
せた後に、第３の絶縁膜を被着させ、次いで、頂部の前
記第３の絶縁膜及び前記第１の材料を除去し、次いで、
周辺壁部の前記第２の絶縁膜を除去することを特徴とす
る底部電極形成方法が得られる。Further, according to the present invention, in a method for forming a cylindrical bottom electrode having a bottom portion and a wall portion, a bottom film is formed of a first material on an interlayer insulating film, and a first film is formed on the bottom film. A second insulating film, patterning the insulating film to form a peripheral wall portion, and then depositing the first material, and then forming a second etching film having a higher etch rate than the first material.
To form an intermediate film, and then, after removing the second material at the top and the central bottom surface, removing the first material at the top, and then removing the first material at the center. After the first material is embedded, the first material at the top is removed, and then the intermediate film and the peripheral wall are selectively removed, thereby obtaining a bottom electrode forming method. Further, according to the present invention, in the method of forming a cylindrical bottom electrode having a bottom portion and a wall portion, a second insulating film is formed on the bottom film formed on the interlayer insulating film, and the second insulating film is formed. The film is patterned to form a peripheral wall, then a first material is applied, then a third insulating film is applied, and then the top third insulating film and the first Remove the material, then
A method for forming a bottom electrode, wherein the second insulating film on the peripheral wall is removed is obtained.

【００１３】[0013]

【発明の実施の形態】図１は、本発明の第１の実施形態
を示す図である。FIG. 1 is a diagram showing a first embodiment of the present invention.

【００１４】図１（ａ）に示すように、不純物ドープシ
リコン基板２１上にＳi Ｏ2 層２２が形成されている。
このＳi Ｏ2 層２２上には逐次且つ交互にスパッタ堆積
され挟まれたＴi Ｎ膜とＴi 膜とが２又はそれ以上に積
層される。本実施形態においては、Ｔi Ｎ膜２３，２
５，２７とＴi 膜２４，２６，２８とが積層されて３層
のＴi Ｎ層と３層のＴi 層とを有し、Ｔi Ｎ層がＳi Ｏ
2 層２２に接している多層金属膜２９が形成されてい
る。コンタクトホールパターン３０が、図１（ａ）に示
すように、リソグラフィー法によってレジストとして形
成される。また、コンタクトホール３１が、図１（ｂ）
に示すように、リアクティブイオンエッチング（ＲＩ
Ｅ）技術を用いて、多層金属膜２９とＳi Ｏ2 層２２を
不純物ドープシリコン基板２１に達するまで下方に貫通
して形成される。続いて、コンタクトホール３１が、図
１（ｃ）に示すように、Ｔi Ｎ層３２を化学気相成長法
（ＣＶＤ）を用いて堆積することによって塞がれる。上
記ＲＩＥ法に続いて、図１（ｄ）に示すように、その下
方の多層金属膜２９を含めたリソグラフィーを実行する
ことによって、底部電極レジストパターン３３が画成さ
れる。ＮＨ4 ＯＨベース又はＨＦベースの溶液中のＴi
選択エッチングによって、露出したＴi 層が除去されて
Ｔi Ｎ層が残り、これにより、図１（ｅ）に示すよう
に、大きな表面積の底部電極３４が形成される。図１
（ｆ）に示すように、Ｔａ2 Ｏ5 キャパシタ誘電体層３
５が堆積され、続いてＣＶＤＴi Ｎ層３６がリソグラフ
ィーパターンニングと上記ＲＩＥ法により形成されて頂
部電極を構成し、この容量電極形成のプロセスが完了す
る。[0014] As shown in FIG. 1 (a), S i O 2 layer 22 is formed on the impurity-doped silicon substrate 21.
The S i O is on two layers 22 and T i N film and T i film sandwiched between the sequential and sputter deposition alternately are stacked in 2 or more. In the present embodiment, T i N film 23,2
5, 27 and T i layer 24, 26, 28 and has a T i layer of T i N layer and three layers of three layers are laminated, T i N layer S i O
A multilayer metal film 29 in contact with the two layers 22 is formed. A contact hole pattern 30 is formed as a resist by a lithography method, as shown in FIG. Further, the contact hole 31 is formed as shown in FIG.
As shown in FIG.
E) using the technique, it is formed through the multilayered metal film 29 and the S i O 2 layer 22 down to reach the impurity-doped silicon substrate 21. Then, contact holes 31, as shown in FIG. 1 (c), is closed by depositing with T i N layer 32 a chemical vapor deposition (CVD). Subsequent to the RIE method, as shown in FIG. 1D, by performing lithography including the multilayer metal film 29 thereunder, a bottom electrode resist pattern 33 is defined. NH 4 OH-based or HF T i of the base in the solution
By selective etching, the remainder T i N layer exposed T i layer is removed, thereby, as shown in FIG. 1 (e), the bottom electrode 34 of the large surface area is formed. FIG.
As shown in (f), the Ta 2 O 5 capacitor dielectric layer 3
5 is deposited, followed CVDT i N layer 36 is formed by lithography patterning and the RIE method constitutes a top electrode, the process of the capacitor electrode formation is completed.

【００１５】図２は、本発明の第２の実施形態を示す図
である。FIG. 2 is a diagram showing a second embodiment of the present invention.

【００１６】図２（ａ）に示すように、不純物ドープシ
リコン基板４１上にＳi Ｏ2 層４２が堆積され、コンタ
クトホールパターン４３がリソグラフィー法によってレ
ジストとして形成される。ＲＩＥ技術を用いて、図２
（ｂ）に示すように、コンタクトホール４４がＳi Ｏ2
層４２を不純物ドープシリコン基板４１に達するまで下
方に貫通するまでエッチングされて形成され、Ｔi Ｎ層
４５とそれに続いてＴi膜４６，４８，５０とＴi Ｎ膜
４７，４９とが逐次且つ交互に積層されて、ＴiＮ層４
５と３層のＴi Ｎ層と３層のＴi 層とを有する多層金属
膜５１が形成されている。図２（ｂ）に示すように、不
純物ドープシリコン基板４１上にＳi Ｏ2層４２が堆積
され、第２のコンタクトホールパターン５２がリソグラ
フィー法によってレジストとして形成され、第２のコン
タクトホール５３が、ＲＩＥ技術を用いて、図２（ｃ）
に示すように、多層金属膜５１をＴi Ｎ層４５の上部に
達するまで下方に貫通するようにエッチングされて形成
される。第２のコンタクトホール５３は、続いて、ＣＶ
ＤＴi Ｎ層５４を堆積することによって塞がれる。上記
ＲＩＥ法に続いて、図２（ｄ）に示すように、その下方
の多層金属膜５１を含めたリソグラフィーを実行するこ
とによって、底部電極レジストパターン５５が画成され
る。ＮＨ4 ＯＨベース又はＨＦベースの溶液中のＴi 選
択エッチングによって、露出したＴi 層が除去されてＴ
i Ｎ層が残り、これにより、図２（ｅ）に示すように、
大きな表面積の底部電極５６が形成される。図２（ｆ）
に示すように、Ｔａ2 Ｏ5 キャパシタ誘電体層５７が堆
積され、続いてＣＶＤＴi Ｎ層５８がリソグラフィーパ
ターンニングと上記ＲＩＥ法により形成されて頂部電極
を構成し、この容量電極形成のプロセスが完了する。[0016] As shown in FIG. 2 (a), S i O 2 layer 42 is deposited on the impurity-doped silicon substrate 41, a contact hole pattern 43 is formed as the resist by lithography. Figure 2 using RIE technology
(B), the contact hole 44 is S i O 2
The layers 42 are formed is etched until the through-down to reach the impurity-doped silicon substrate 41, T i N layer 45 and the T i layer 46, 48, 50 followed by T i N film 47, 49 and are successively and they are alternately stacked, T i N layer 4
5 and the multilayer metal film 51 and a 3 T i N layer of layer and 3-layer T i layer is formed. As shown in FIG. 2 (b), S i O 2 layer 42 is deposited on the impurity-doped silicon substrate 41, the second contact hole pattern 52 is formed as the resist by lithography, the second contact hole 53 is FIG. 2 (c) using RIE technology
As shown in, it is formed by etching so as to penetrate down to reach the multilayered metal film 51 on top of the T i N layer 45. The second contact hole 53 is subsequently
It is closed by depositing the DT i N layer 54. Subsequent to the RIE method, as shown in FIG. 2D, lithography including the multilayer metal film 51 thereunder is performed to define a bottom electrode resist pattern 55. The exposed Ti layer is removed by Ti selective etching in NH 4 OH-based or HF-based
The iN layer remains, which, as shown in FIG.
A large surface area bottom electrode 56 is formed. FIG. 2 (f)
As shown in, Ta 2 O 5 capacitor dielectric layer 57 is deposited, followed by CVDT i N layer 58 is formed by lithography patterning and the RIE method constitutes a top electrode, the process of the capacitor electrode formation Complete.

【００１７】図３は、本発明の第３の実施形態を示す図
である。FIG. 3 is a diagram showing a third embodiment of the present invention.

【００１８】図３（ａ）に示すように、不純物ドープシ
リコン基板６１上にＳi Ｏ2 層６２が形成されている。
このＳi Ｏ2 層６２上にはスパッタ堆積されたＴi Ｎ層
６３と第２のＳi Ｏ2 層６４とが積層される。コンタク
トホールパターン６５がリソグラフィー法によってレジ
ストとして形成される。ＲＩＥ技術を用いて、図３
（ｂ）に示すように、コンタクトホール６６がＳi Ｏ2
層６４、Ｔi Ｎ層６３及びＳi Ｏ2 層６２を不純物ドー
プシリコン基板６１に達するまで下方に貫通するように
形成される。コンタクトホール６６は、続いて、ＣＶＤ
技術を用いて、第２のＴi Ｎ層６７を堆積することによ
って塞がれ、その後、図３（ｃ）に示すように、Ｔi Ｎ
層がＲＩＥ技術によりＴi Ｎ閉塞層６８を残すようにエ
ッチングされる。Ｓi Ｏ2 層６４はＨＦベースの溶液中
のウエットエッチングにより除去され、図３（ｃ）に示
すように、Ｔi Ｎ層６３が露出される。Ｔi 層６９がＣ
ＶＤ技術を用いて堆積され、続いて、図３（ｄ）に示す
ように、Ｔi 層が上記ＲＩＥ法によりＴi Ｎ閉塞層６８
の周囲にＴi 壁７０を残すようにエッチングされる。第
３のＴi Ｎ層７１が、図３（ｅ）に示すように、ＣＶＤ
技術を用いて堆積され、それに続いて、Ｔi Ｎ層がＲＩ
Ｅ技術によりエッチングされ、図３（ｆ）に示すよう
に、Ｔi Ｎ層６３をＳi Ｏ2 層６２の表面から除去して
Ｔi 壁７０の周囲にＴi Ｎ壁７２を残す。ＮＨ4 ＯＨベ
ース溶液中のＴi 選択エッチングによって、図３（ｇ）
に示すように、Ｔi 壁７０を除去してＴi Ｎ壁７２とＴ
i Ｎ閉塞層６８をそのまま残し、これにより大きな表面
積の底部電極７３が形成される。Ｔａ2 Ｏ5 キャパシタ
誘電体層７４が、図３（ｈ）に示すように堆積され、続
いてＣＶＤＴi Ｎ層７５がリソグラフィーパターンニン
グと上記ＲＩＥ法により形成されて頂部電極を構成し、
この容量電極形成のプロセスが完了する。As shown in FIG. 3 (a), S i O 2 layer 62 on the impurity-doped silicon substrate 61 is formed.
This S i O 2 layer 62 T i N layer 63 sputter deposited on top and a second S i O 2 layer 64 are laminated. A contact hole pattern 65 is formed as a resist by a lithography method. Figure 3 using RIE technology
(B), the contact hole 66 is S i O 2
The layers 64, T i N layer 63 and S i O 2 layer 62 is formed so as to penetrate down to reach the impurity-doped silicon substrate 61. The contact hole 66 is subsequently formed by CVD.
Using techniques, closed by depositing a second T i N layer 67, then, as shown in FIG. 3 (c), T i N
Layer is etched to leave the T i N occlusive layer 68 by RIE techniques. S i O 2 layer 64 is removed by wet etching in a solution of HF base, as shown in FIG. 3 (c), T i N layer 63 is exposed. Ti layer 69 is C
Deposited using VD technology, subsequently, as shown in FIG. 3 (d), T i N occlusive layer T i layer by the RIE method 68
Is etched so as to leave the Ti wall 70 around the. The third T i N layer 71, as shown in FIG. 3 (e), CVD
Deposited using techniques and subsequently, T i N layer is RI
It etched by E technique, as shown in FIG. 3 (f), leaving the T i N wall 72 of T i N layer 63 around the T i wall 70 is removed from the surface of S i O 2 layer 62. By T i selective etching of NH 4 OH based solution, FIG. 3 (g)
As shown in, to remove T i walls 70 T i N walls 72 and T
The iN blocking layer 68 is left as it is, thereby forming the bottom electrode 73 having a large surface area. Ta 2 O 5 capacitor dielectric layer 74 is deposited as shown in FIG. 3 (h), followed CVDT i N layer 75 is formed by lithography patterning and the RIE method constitutes a top electrode,
The process of forming the capacitor electrode is completed.

【００１９】図４は、本発明の第４の実施形態を示す図
である。FIG. 4 is a diagram showing a fourth embodiment of the present invention.

【００２０】図４（ａ）に示すように、不純物ドープシ
リコン基板８１上にＳi Ｏ2 層８２が堆積され、コンタ
クトホールパターン８３がリソグラフィー法によってレ
ジストとして形成される。ＲＩＥ技術を用いて、図４
（ｂ）に示すように、コンタクトホール８４がＳi Ｏ2
層８２を不純物ドープシリコン基板８１に達するまで下
方に貫通するまでエッチングされて形成され、このコン
タクトホール８４はＴiＮ層８５により閉塞される。Ｔ
i Ｎ層８５上には、図４（ｂ）に示すように、第２のＳ
i Ｏ2 層８６が堆積される。コンタクトホールパターン
８７がリソグラフィー法によってレジストとして形成さ
れ、コンタクトホール８８が、ＲＩＥ技術を用いて、図
４（ｃ）に示すように、第２のＳi Ｏ2 層８６をＴi Ｎ
層８５の上部に達するまで下方に貫通するようにエッチ
ングされて形成される。上記コンタクトホール８８は、
第２のＴi Ｎ層８９をＣＶＤ法を用いて堆積することに
よって閉塞され、その後、図４（ｄ）に示すように、Ｔ
i Ｎ層がＲＩＥ技術によりＴi Ｎ閉塞層９０を残すよう
にエッチングされる。第２のＳi Ｏ2 層８６は、図４
（ｄ）に示すように、ＨＦベースの溶液中のウエットエ
ッチングによって除去され、Ｔi Ｎ層８５が露出され
る。図４（ｄ）に示すように、Ｔi 層９１がＣＶＤ技術
を用いて堆積され、続いて、図４（ｅ）に示すように、
Ｔi 層が上記ＲＩＥ法によりＴi Ｎ閉塞層９０の周囲に
Ｔi 壁９２を残すようにエッチングされる。第３のＴi
Ｎ層９３が、図４（ｆ）に示すように、ＣＶＤ技術を用
いて堆積され、それに続いて、Ｔi Ｎ層がＲＩＥ技術に
よりエッチングされ、図４（ｆ）に示すように、Ｔi Ｎ
層８５をＳi Ｏ2 層８２の表面から除去して、図４
（ｇ）に示すように、Ｔi 壁９２の周囲にＴi Ｎ壁９４
を残す。ＮＨ4 ＯＨベース溶液中のＴi 選択エッチング
によって、図４（ｈ）に示すように、Ｔi 壁９２を除去
してＴi Ｎ壁９３とＴi Ｎ閉塞層９０をそのまま残し、
これにより大きな表面積の底部電極９５が形成される。
Ｔａ2 Ｏ5 キャパシタ誘電体層９６が、図４（ｉ）に示
すように堆積され、続いてＣＶＤＴi Ｎ層９７がリソグ
ラフィーパターンニングと上記ＲＩＥ法により形成され
て頂部電極を構成し、この容量電極形成のプロセスが完
了する。As shown in FIG. 4 (a), S i O 2 layer 82 is deposited on the impurity-doped silicon substrate 81, a contact hole pattern 83 is formed as the resist by lithography. Using RIE technology, FIG.
(B), the contact hole 84 is S i O 2
Which is formed by etching the layer 82 until penetrating down to reach the impurity-doped silicon substrate 81, the contact hole 84 is closed by a T i N layer 85. T
On the iN layer 85, as shown in FIG.
i O 2 layer 86 is deposited. A contact hole pattern 87 is formed as the resist by lithography, the contact hole 88, using RIE technique, as shown in FIG. 4 (c), the second S i O 2 layer 86 T i N
It is formed by etching to penetrate downward until it reaches the top of layer 85. The contact hole 88 is
A second T i N layer 89 are closed by depositing by CVD, then, as shown in FIG. 4 (d), T
i N layer is etched to leave the T i N obstructive layer 90 by RIE techniques. Second S i O 2 layer 86, FIG. 4
(D), the is removed by wet etching HF-based solution, T i N layer 85 is exposed. As shown in FIG. 4 (d), a Ti layer 91 is deposited using a CVD technique, and subsequently, as shown in FIG.
T i layer is etched to leave the T i walls 92 around the T i N obstructive layer 90 by the RIE method. Third Ti
N layer 93 is, as shown in FIG. 4 (f), deposited using CVD techniques, followed by, T i N layer is etched by RIE technique, as shown in FIG. 4 (f), T i N
The layers 85 are removed from the surface of S i O 2 layer 82, FIG. 4
As shown in (g), a Ti N wall 94 is provided around the Ti wall 92.
Leave. By T i selective etching of NH 4 OH based solution, as shown in FIG. 4 (h), as it is leaving the T i N walls 93 and T i N occlusive layer 90 by removing the T i walls 92,
This forms a bottom electrode 95 with a large surface area.
Ta 2 O 5 capacitor dielectric layer 96 is deposited as shown in FIG. 4 (i), followed by CVDT i N layer 97 is formed by lithography patterning and the RIE method constitutes a top electrode, the capacitor The electrode forming process is completed.

【００２１】図５は、本発明の第５の実施形態を示す図
である。FIG. 5 is a diagram showing a fifth embodiment of the present invention.

【００２２】図５（ａ）に示すように、不純物ドープシ
リコン基板１０１上にＳi Ｏ2 層１０２が堆積され、コ
ンタクトホールパターン１０３がリソグラフィー法によ
ってレジストとして形成される。ＲＩＥ技術を用いて、
図５（ｂ）に示すように、コンタクトホール１０４がＳ
i Ｏ2 層１０２を不純物ドープシリコン基板１０１に達
するまで下方に貫通するまでエッチングされて形成さ
れ、このコンタクトホール１０４はＴi Ｎ層１０５によ
り閉塞される。Ｔi Ｎ層１０５上には、図５（ｂ）に示
すように、第２のＳi Ｏ2 層１０６が堆積される。底部
電極コアパターン１０７が、図５（ｂ）に示すように、
リソグラフィー法によってレジストとして形成され、Ｓ
i Ｏ2 層のＲＩＥ技術により、図５（ｃ）に示すよう
に、Ｓi Ｏ2コア１０８をＴi Ｎ層１０５の上に形成す
る。第３のＴi Ｎ層１０９がＣＶＤ法を用いて堆積さ
れ、図５（ｄ）に示すように、Ｔi Ｎ層のＲＩＥにより
Ｓi Ｏ2コア１０８の周囲にＴi Ｎ壁１１０を残すよう
にエッチングされる。Ｓi Ｏ2 コア１０８は、図５
（ｄ）に示すように、ＨＦベースの溶液中のウエットエ
ッチングによって除去され、Ｔi Ｎ壁１１０はそのまま
残す。図５（ｅ）に示すように、Ｔi 層１１１がＣＶＤ
技術を用いて堆積され、続いて、図５（ｆ）に示すよう
に、Ｔi 層が上記ＲＩＥ法により外側のＴi 壁１１３と
Ｔi Ｎ壁１１０の内周側にＴi 壁１１２を残すようにエ
ッチングされる。第４のＴi Ｎ層１１４が、図５（ｇ）
に示すように、ＣＶＤ技術を用いて堆積され、それに続
いて、図５（ｈ）に示すように、Ｔi Ｎ層が上記ＲＩＥ
法によりＴi 壁１１２とＴi 壁１１３とその外側のＴi
Ｎ壁１１６の内側にＴi Ｎ閉塞層１１５を残すようにエ
ッチングされる。ＮＨ4 ＯＨベース溶液中のＴi 選択エ
ッチングによって、図５（ｉ）に示すように、Ｔi 壁１
１２と１１３を除去してＴi Ｎ閉塞層１１５、Ｔi Ｎ壁
１１０及び１１６をそのまま残し、これにより大きな表
面積の底部電極１１７が形成される。Ｔａ2 Ｏ5 キャパ
シタ誘電体層１１８が、図５（ｊ）に示すように堆積さ
れ、続いてＣＶＤＴi Ｎ層１１９がリソグラフィーパタ
ーンニングと上記ＲＩＥ法により形成されて頂部電極を
構成し、この容量電極形成のプロセスが完了する。As shown in FIG. 5 (a), S i O 2 layer 102 is deposited on the impurity-doped silicon substrate 101, a contact hole pattern 103 is formed as the resist by lithography. Using RIE technology,
As shown in FIG. 5B, the contact hole 104
The i O 2 layer 102 is formed by etching until penetrating down to reach the impurity-doped silicon substrate 101, the contact hole 104 is closed by a T i N layer 105. T i on the N layer 105, as shown in FIG. 5 (b), the second S i O 2 layer 106 is deposited. As shown in FIG. 5B, the bottom electrode core pattern 107
Formed as a resist by lithography,
by RIE techniques i O 2 layer, as shown in FIG. 5 (c), to form a S i O 2 core 108 on the T i N layer 105. The third T i N layer 109 is deposited by a CVD method, as shown in FIG. 5 (d), leaving the T i N wall 110 around the S i O 2 core 108 by RIE of T i N layer Etched as follows. S i O 2 core 108, FIG. 5
(D), the is removed by wet etching HF-based solution, T i N wall 110 left intact. As shown in FIG. 5E, the Ti layer 111 is formed by CVD.
Deposited using techniques Subsequently, as shown in FIG. 5 (f), T i layer a T i walls 112 on the inner peripheral side of the outer T i walls 113 and T i N wall 110 by the RIE method Etched to leave. Fourth T i N layer 114, FIG. 5 (g)
As shown in, deposited using CVD techniques, followed by, as shown in FIG. 5 (h), T i N layer above RIE
By law T i walls 112 and T i wall 113 and the outside of the T i
Inside the N wall 116 is etched so as to leave the T i N occlusive layer 115. As shown in FIG. 5 (i), Ti wall 1 is formed by Ti selective etching in an NH 4 OH base solution.
12 and 113 were removed as leaving the T i N occlusive layer 115, T i N walls 110 and 116, thereby the bottom electrode 117 of the large surface area is formed. Ta 2 O 5 capacitor dielectric layer 118 is deposited as shown in FIG. 5 (j), followed by CVDT i N layer 119 is formed by lithography patterning and the RIE method constitutes a top electrode, the capacitor The electrode forming process is completed.

【００２３】図６は、本発明の第６の実施形態を示す図
である。FIG. 6 is a diagram showing a sixth embodiment of the present invention.

【００２４】図６（ａ）に示すように、不純物ドープシ
リコン基板１２１上にＳi Ｏ2 層１２２が堆積され、コ
ンタクトホールパターン１２３がリソグラフィー法によ
ってレジストとして形成される。ＲＩＥ技術を用いて、
図６（ｂ）に示すように、コンタクトホール１２４がＳ
i Ｏ2 層１２２を不純物ドープシリコン基板１２１に達
するまで下方に貫通するまでエッチングされて形成さ
れ、このコンタクトホール１２４はＴi Ｎ層１２５によ
り閉塞される。Ｔi Ｎ層１２５上には、図６（ｂ）に示
すように、第２のＳi Ｏ2 層１２６が堆積される。底部
電極フレームパターン１２７が、図６（ｂ）に示すよう
に、リソグラフィー法によってレジストとして形成さ
れ、Ｓi Ｏ2 層のＲＩＥにより、図６（ｃ）に示すよう
に、Ｓi Ｏ2 フレーム１２８をＴi Ｎ層１２５の上に形
成する。第２のＴi Ｎ層１２９とＴi層１３０が、図６
（ｃ）に示すように、ＣＶＤ法を用いて堆積され、図６
（ｄ）に示すように、Ｔi ／Ｔi Ｎ層のＲＩＥにより第
２のＴi Ｎ層１２９とＴi 層１３０を第２のＳi Ｏ2 層
１２６の表面から除去して、Ｓi Ｏ2 フレーム１２８の
内側にＴi Ｎ壁１３１とその内側のＴi 壁１３２を残
す。第３のＴi Ｎ層１３３が、図６（ｅ）に示すよう
に、ＣＶＤ技術を用いて堆積され、それに続いて、図６
（ｆ）に示すように、Ｔi Ｎ層が上記ＲＩＥ法によりＴ
i 壁１３２の内側にＴi Ｎ閉塞層１３４を残すようにエ
ッチングされる。Ｓi Ｏ2 フレーム１２８は、図６
（ｇ）に示すように、ＨＦベースの溶液中のウエットエ
ッチングによって除去され、またこのウエットエッチン
グによってＴi 壁１３２を除去し、Ｔi Ｎ閉塞層１３４
とＴi Ｎ壁１３１はそのまま残す。その後に続くＴi Ｎ
層のＲＩＥにより、図６（ｇ）に示すように、Ｔi Ｎ層
１２５をＳi Ｏ2 層１２２の表面から除去し、これによ
り大きな表面積の底部電極１３５が形成される。Ｔａ2
Ｏ5 キャパシタ誘電体層１３６が、図６（ｈ）に示すよ
うに堆積され、続いてＣＶＤＴi Ｎ層１３７がリソグラ
フィーパターンニングと上記ＲＩＥ法により形成されて
頂部電極を構成し、この容量電極形成のプロセスが完了
する。As shown in FIG.
S on the recon board 121iOTwoLayer 122 is deposited and
The contact hole pattern 123 is formed by lithography.
Is formed as a resist. Using RIE technology,
As shown in FIG. 6B, the contact hole 124 is
iOTwoLayer 122 reaches impurity-doped silicon substrate 121
Etched until it penetrates down
This contact hole 124 isiBy N layer 125
Is obstructed. TiOn the N layer 125, as shown in FIG.
As the second SiOTwoLayer 126 is deposited. bottom
The electrode frame pattern 127 is formed as shown in FIG.
Formed as a resist by lithography
And SiOTwoBy RIE of the layer, as shown in FIG.
And SiOTwo T frame 128iForm on N layer 125
To achieve. Second TiN layer 129 and TiLayer 130 is shown in FIG.
As shown in FIG. 6C, it is deposited using a CVD method, and FIG.
As shown in (d), Ti/ TiN-layer RIE
2 TiN layer 129 and TiThe layer 130 isiOTwolayer
126 from the surfaceiOTwoFrame 128
T insideiN wall 131 and T inside itiLeave wall 132
You. Third TiThe N layer 133 is formed as shown in FIG.
Is deposited using a CVD technique, followed by FIG.
As shown in (f), TiThe N layer is formed by T
iT inside the wall 132iE to leave the N blocking layer 134
Is cut. SiOTwoThe frame 128 is shown in FIG.
As shown in (g), the wet air in the HF-based solution
Removed by etching, and this wet etch
By TiWall 132 is removed and TiN blocking layer 134
And TiThe N wall 131 is left as it is. T that followsiN
By RIE of the layer, as shown in FIG.iN layer
125 for SiOTwoRemoved from the surface of layer 122, thereby
A bottom electrode 135 having a larger surface area is formed. TaTwo
OFiveThe capacitor dielectric layer 136 is as shown in FIG.
Deposited, followed by CVDTiN layer 137 is lithographic
Fee patterning and formed by the above RIE method
Construct the top electrode and complete the process of forming this capacitance electrode
I do.

【００２５】図７は、本発明の第７の実施形態を示す図
である。FIG. 7 is a diagram showing a seventh embodiment of the present invention.

【００２６】図７（ａ）に示すように、不純物ドープシ
リコン基板１４１上にＳi Ｏ2 層１４２が堆積され、コ
ンタクトホールパターン１４３がリソグラフィー法によ
ってレジストとして形成される。ＲＩＥ技術を用いて、
図７（ｂ）に示すように、コンタクトホール１４４がＳ
i Ｏ2 層１４２を不純物ドープシリコン基板１４１に達
するまで下方に貫通するまでエッチングされて形成さ
れ、このコンタクトホール１４４はＴi Ｎ層１４５によ
り閉塞される。Ｔi Ｎ層１４５上には、図７（ｂ）に示
すように、第２のＳi Ｏ2 層１４６が堆積される。底部
電極フレームパターン１４７が、図７（ｂ）に示すよう
に、リソグラフィー法によってレジストとして形成さ
れ、Ｓi Ｏ2 層のＲＩＥにより、図７（ｃ）に示すよう
に、Ｓi Ｏ2フレーム１４８をＴi Ｎ層１４５の上に形
成する。第２のＴi Ｎ層１４９と第３のＳi Ｏ2 層１５
０が、図７（ｃ）に示すように、ＣＶＤ法を用いて堆積
され、図７（ｄ）に示すように、それに続く化学的・機
械的平坦化により、第３のＳiＯ2 層１５０と第２のＴ
i Ｎ層１４９を第２のＳi Ｏ2 層１４６の表面から除去
し、Ｓi Ｏ2 フレーム１４８の内側には、Ｔi Ｎから成
る壁と底１５１とこの壁と底１５１を覆うＳi Ｏ2 から
成る壁と底１５２を残す。Ｓi Ｏ2 フレーム１４８は、
図７（ｅ）に示すように、ＨＦベースの溶液中のウエッ
トエッチングによって除去され、またこのウエットエッ
チングによってＳi Ｏ2 から成る壁と底１５２を除去
し、Ｔi Ｎから成る壁と底１５１はそのまま残す。その
後に続くＴiＮ層のＲＩＥにより、図７（ｆ）に示すよ
うに、Ｔi Ｎ層１４５をＳi Ｏ2 層１４２の表面から除
去し、これにより大きな表面積の底部電極１５３が形成
される。Ｔａ2 Ｏ5 キャパシタ誘電体層１５４が、図７
（ｇ）に示すように堆積され、続いてＣＶＤＴi Ｎ層１
５５がリソグラフィーパターンニングと上記ＲＩＥ法に
より形成されて頂部電極を構成し、この容量電極形成の
プロセスが完了する。As shown in FIG. 7 (a), S i O 2 layer 142 is deposited on the impurity-doped silicon substrate 141, a contact hole pattern 143 is formed as the resist by lithography. Using RIE technology,
As shown in FIG. 7B, the contact hole 144
The i O 2 layer 142 is formed by etching until penetrating down to reach the impurity-doped silicon substrate 141, the contact hole 144 is closed by a T i N layer 145. T i on the N layer 145, as shown in FIG. 7 (b), the second S i O 2 layer 146 is deposited. Bottom electrode frame pattern 147, as shown in FIG. 7 (b), is formed as the resist by lithography, by S i O 2 layer of RIE, as shown in FIG. 7 (c), S i O 2 frames 148 to form on the T i N layer 145. A second T i N layer 149 third S i O 2 layer 15
0, as shown in FIG. 7 (c), is deposited by a CVD method, as shown in FIG. 7 (d), by chemical mechanical planarization subsequent, second 3 S i O 2 layer 150 and the second T
The i N layer 149 is removed from the surface of the second S i O 2 layer 146, S i O On the inside of the second frame 148, T i N a wall and a bottom 151 comprising a covering the walls and bottom 151 S i leaving walls and bottom 152 consisting of O 2. S i O 2 frame 148,
As shown in FIG. 7 (e), HF is removed by wet etching based solution, also S i O 2 walls and the bottom 152 is removed consisting of walls and a bottom 151 comprising a T i N by this wet etching Leave as it is. The subsequent T i N layer of RIE, as shown in FIG. 7 (f), the T i N layer 145 is removed from the surface of S i O 2 layer 142, thereby the bottom electrode 153 of the large surface area is formed You. The Ta 2 O 5 capacitor dielectric layer 154 is shown in FIG.
It is deposited as shown in (g), followed by CVDT i N layer 1
55 is formed by lithography patterning and the RIE method to form a top electrode, and the process of forming the capacitor electrode is completed.

【００２７】図８は、本発明の第８の実施形態を示す図
である。FIG. 8 is a diagram showing an eighth embodiment of the present invention.

【００２８】図８（ａ）に示すように、不純物ドープシ
リコン基板１６１上にＳi Ｏ2 層１６２が堆積され、コ
ンタクトホールパターン１６３がリソグラフィー法によ
ってレジストとして形成される。ＲＩＥ技術を用いて、
図８（ｂ）に示すように、コンタクトホール１６４がＳ
i Ｏ2 層１６２を不純物ドープシリコン基板１６１に達
するまで下方に貫通するまでエッチングされて形成さ
れ、このコンタクトホール１６４はＴi Ｎ層により閉塞
され、このＴi Ｎ層のＲＩＥにより、Ｔi Ｎ閉塞層１６
５をコンタクトホール１６４の内側に残す。続いて、図
８（ｂ）に示すように、Ｔi 層１６６と第２のＳi Ｏ2
層１６７が堆積される。底部電極フレームパターン１６
８が、図８（ｂ）に示すように、リソグラフィー法によ
ってレジストとして形成され、Ｓi Ｏ2 層とＴi 層のＲ
ＩＥにより、図８（ｃ）に示すように、Ｓi Ｏ2 ／Ｔi
フレーム１６９をＳi Ｏ2 層１６２の上のＴi Ｎ閉塞層
１６５の周囲に形成する。第２のＴi Ｎ層１７０と第３
のＳi Ｏ2 層１７１が、図８（ｃ）に示すように、ＣＶ
Ｄ法を用いて堆積され、図８（ｄ）に示すように、それ
に続く化学的・機械的平坦化により、Ｓi Ｏ2 層１７１
とＴi Ｎ層１７０をＳi Ｏ2 層１６７の表面から除去
し、Ｓi Ｏ2 ／Ｔi フレーム１６９の内側には、Ｔi Ｎ
から成る壁と底１７２とこの壁と底１７２を覆うＳi Ｏ
2 から成る壁と底１７３を残す。Ｓi Ｏ2 ／Ｔi フレー
ム１６９のＳi Ｏ2 層１６７部分は、図８（ｅ）に示す
ように、ＨＦベースの溶液中のウエットエッチングによ
って除去され、またこのウエットエッチングによってＳ
i Ｏ2 から成る壁と底１７３を除去する。Ｓi Ｏ2 ／Ｔ
i フレーム１６９のＴi 層１６６部分は、図８（ｆ）に
示すように、ＮＨ4 ＯＨベース溶液中のウエットエッチ
ングによって除去され、ＳiＯ2 層１６２はそのまま残
され、これにより大きな表面積の底部電極１７４が形成
される。Ｔａ2 Ｏ5 キャパシタ誘電体層１７５が、図８
（ｇ）に示すように堆積され、続いてＣＶＤＴi Ｎ層１
７６がリソグラフィーパターンニングと上記ＲＩＥ法に
より形成されて頂部電極を構成し、この容量電極形成の
プロセスが完了する。As shown in FIG. 8 (a), S i O 2 layer 162 is deposited on the impurity-doped silicon substrate 161, a contact hole pattern 163 is formed as the resist by lithography. Using RIE technology,
As shown in FIG. 8B, the contact hole 164
The i O 2 layer 162 is formed by etching until penetrating down to reach the impurity-doped silicon substrate 161, the contact hole 164 is closed by a T i N layer by RIE of the T i N layer, T i N Blockage layer 16
5 is left inside the contact hole 164. Subsequently, as shown in FIG. 8 (b), T i layer 166 and the second S i O 2
Layer 167 is deposited. Bottom electrode frame pattern 16
8, as shown in FIG. 8 (b), is formed as the resist by lithography, of S i O 2 layer and T i layer R
The IE, as shown in FIG. 8 (c), S i O 2 / T i
The frame 169 is formed around the T i N occlusion layer 165 over the S i O 2 layer 162. The second T i N layer 170 and the third
S i O 2 layer 171 is, as shown in FIG. 8 (c), CV
Deposited using Method D, as shown in FIG. 8 (d), by chemical mechanical planarization subsequent, S i O 2 layer 171
The T i N layer 170 is removed from the surface of S i O 2 layer 167 and, inside the S i O 2 / T i frame 169, T i N
S i O covering the walls and bottom 172 and the wall and bottom 172 consisting of
Leave the wall and bottom 173 consisting of two . S i O 2 layer 167 parts of S i O 2 / T i frame 169, as shown in FIG. 8 (e), is removed by wet etching in a solution of HF-based, also S by this wet etching
The walls and bottom 173 consisting of i O 2 is removed. S i O 2 / T
T i layer 166 portion of the i-th frame 169, as shown in FIG. 8 (f), is removed by wet etching of NH 4 OH based solution, S i O 2 layer 162 is left intact, thereby a large surface area A bottom electrode 174 is formed. The Ta 2 O 5 capacitor dielectric layer 175 is shown in FIG.
It is deposited as shown in (g), followed by CVDT i N layer 1
Reference numeral 76 is formed by lithography patterning and the RIE method to form a top electrode, and the process of forming the capacitor electrode is completed.

【００２９】[0029]

【発明の効果】それぞれ約１５０、７５、１４μΩ／ｃ
ｍの抵抗を有するスパッタ堆積Ｔi Ｎ層、Ｔi 層、Ｗ層
と比較して、高濃度のリンをドープした自然位のポリシ
リコン層でさえ、約６００μΩ／ｃｍの抵抗を有してい
る。このようなスパッタ堆積あるいは化学気相成長させ
た金属膜を用いることで、全体に亘る処理温度を大幅に
低下させることができる。用いられる金属に応じて化学
的なエッチング条件を変えることによって、当該構造で
用いられている複数の金属の中から１つの金属を選択的
に除去することが可能となる。例えば、Ｔi とＴi Ｎが
用いられているならば、ＨＦベースの溶液を用いること
により、Ｔi Ｎには全く影響を与えずに簡単にＴi をエ
ッチングすることができる。同様に、２０−４０℃の温
度範囲でＮＨ4 ＯＨベースのエッチャントを用いること
により、Ｔi Ｎとの関係でＴi の高いエッチング選択性
を得ることができ、またＨＦベースの溶液と異なり、そ
の周りのＳi Ｏ2 層間膜やＳi には影響を与えない。Ｔ
i とＷが用いられているならば、Ｔi Ｎの場合と同様の
エッチャントを用いることができる。Ｔi ＮとＷが用い
られているならば、２０−４０℃の温度範囲でＨ2 ＳＯ
4 ベースのエッチャントを用いることにより、Ｗやその
周りのＳi Ｏ2 層間膜やＳi には影響を与えずにＴi Ｎ
をエッチングすることができる。反対に、２０−４０℃
の温度範囲でＨ2 Ｏ2 ベースの溶液を用いることによ
り、Ｔi Ｎ、Ｔi 、Ｓi Ｏ2 層間膜、Ｓiには影響を与
えずにＷをエッチングすることができる。The effects of the present invention are about 150, 75, and 14 μΩ / c, respectively.
sputter deposition T i N layer having a resistance of m, T i layer, as compared to W layer, even a polysilicon layer of natural position doped with a high concentration of phosphorus, and has a resistance of about 600μΩ / cm . By using such a metal film formed by sputter deposition or chemical vapor deposition, the overall processing temperature can be significantly reduced. By changing the chemical etching conditions according to the metal used, one metal can be selectively removed from a plurality of metals used in the structure. For example, if T i and T i N is used, the use of the HF-based solution, can be etched easily T i without affecting at all the T i N. Similarly, by using an NH 4 OH-based etchant in the temperature range of 20-40 ° C., a high etch selectivity of T i in relation to T i N can be obtained, and unlike HF-based solutions, It does not affect the S i O 2 interlayer film and S i around it. T
If i and W are used, the same etchant as for T i N can be used. If T i N and W are used, H 2 SO 3 in a temperature range of 20-40 ° C.
By using 4 based etchant, W and S i O 2 interlayer film or T without affecting the S i i N around it
Can be etched. Conversely, 20-40 ° C
By using the temperature range in H 2 O 2 based solution, T i N, T i, S i O 2 interlayer film, the S i can be etched W without affecting.

【００３０】電極構造に用いられる一群の金属の中で、
最も低いエッチレートを有する金属をエッチ止めとし
て、また最も高いエッチレートを有する金属をスペーサ
として応用することによって、スペーサのオーバーエッ
チング量はトータルの表面積に影響を与えないので、表
面積の変動を最小化することができる。Among the group of metals used in the electrode structure,
By applying the metal with the lowest etch rate as the etch stop and the metal with the highest etch rate as the spacer, the amount of over-etching of the spacer does not affect the total surface area, minimizing surface area fluctuations can do.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 1A to 1F are diagrams illustrating respective steps of a capacitor electrode forming method according to a first embodiment of the present invention.

【図２】（ａ）〜（ｆ）は、本発明の第２の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 2A to 2F are diagrams illustrating respective steps of a capacitor electrode forming method according to a second embodiment of the present invention.

【図３】（ａ）〜（ｈ）は、本発明の第３の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 3A to 3H are views illustrating respective steps of a method for forming a capacitor electrode according to a third embodiment of the present invention. FIGS.

【図４】（ａ）〜（ｉ）は、本発明の第４の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 4A to 4I are views illustrating respective steps of a capacitor electrode forming method according to a fourth embodiment of the present invention.

【図５】（ａ）〜（ｊ）は、本発明の第５の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 5A to 5J are diagrams illustrating respective steps of a capacitor electrode forming method according to a fifth embodiment of the present invention.

【図６】（ａ）〜（ｈ）は、本発明の第６の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 6A to 6H are views illustrating respective steps of a capacitor electrode forming method according to a sixth embodiment of the present invention.

【図７】（ａ）〜（ｇ）は、本発明の第７の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 7A to 7G are diagrams illustrating respective steps of a capacitor electrode forming method according to a seventh embodiment of the present invention.

【図８】（ａ）〜（ｇ）は、本発明の第８の実施形態に
係る容量電極形成方法の各工程を表す図である。FIGS. 8A to 8G are diagrams illustrating respective steps of a capacitor electrode forming method according to an eighth embodiment of the present invention.

【図９】（ａ）〜（ｃ）は、従来の容量電極形成方法の
各工程を表す図である。FIGS. 9A to 9C are diagrams illustrating each step of a conventional capacitor electrode forming method.

【符号の説明】[Explanation of symbols]

不純物ドープシリコン基板 １，２１，４１，６
１，８１，１０１，１２１，１４１，１６１ 第１のＳi Ｏ2 層 ２，２２，４２，６
２，８２，１０２，１２２，１４２，１６２ 第２のＳi Ｏ2 層 ８６，１０６，１２
６，１４６，１６７ Ｔi Ｎ層 ３，５，７，９，２
３，２５，２７，３２，４５，４７，４９，５４，６
３，６７，７１，８５，８９，９３，１０５，１０９，
１１４，１２５，１２９，１３３，１４５，１４９，１
７０ Ｔi 層 ４，６，８，２４，
２６，２８，４６，４８，５０，６９，９１，１１１，
１３０，１６６ 多層構造 １０，２９，５１ 底部電極レジストパターン １１，３３，５５ 底部電極コアレジストパターン １０７ 底部電極フレームレジストパターン １２７，１４７，
１６８ 底部電極 １２ 大きな表面積を有する底部電極 １３，３４，５６，
７３，９５，１１７，１３５，１５３，１７４ 第１のコンタクトホールレジストパターン ３０，４
３，６５，８３，１０３，１２３，１４３，１６３ 第１のコンタクトホール ３１，４４，
６６，８４，１０４，１２４，１４４，１６４ 第２のコンタクトホール ５３，８８ 高誘電率誘電体容量 ３５，５７，
７４，９６，１１８，１３６，１５４，１７５ Ｔi Ｎ上部電極 ３６，５８，
７５，９７，１１９，１３７，１５５，１７６ Ｔi Ｎコア ６８，９０ Ｔi Ｎ壁 ７２，９４，
１１０，１１６，１３１ Ｔi 壁 ７０，９２，
１１２，１１３，１３２ Ｓi Ｏ2 コア １０８ Ｔi Ｎ閉塞層 １１５，１３
４，１６５ 第３のＳi Ｏ2 層 １５０，１７
１ Ｓi Ｏ2 フレーム １２８，１４
８ Ｔi Ｎ壁と底 １５１，１７
２ Ｓi Ｏ2 壁と底 １５２，１７
３ Ｓi Ｏ2 ／Ｔi フレーム １６９Impurity doped silicon substrate 1,21,41,6
1,81,101,121,141,161 first S i O 2 layer 2,22,42,6
2,82,102,122,142,162 second S i O 2 layer 86,106,12
6,146,167 T i N layer 3,5,7,9,2
3,25,27,32,45,47,49,54,6
3, 67, 71, 85, 89, 93, 105, 109,
114, 125, 129, 133, 145, 149, 1
70 T i layer 4,6,8,24,
26, 28, 46, 48, 50, 69, 91, 111,
130,166 Multilayer structure 10,29,51 Bottom electrode resist pattern 11,33,55 Bottom electrode core resist pattern 107 Bottom electrode frame resist pattern 127,147,
168 Bottom electrode 12 Bottom electrode with large surface area 13, 34, 56,
73, 95, 117, 135, 153, 174 First contact hole resist pattern 30, 4
3, 65, 83, 103, 123, 143, 163 first contact holes 31, 44,
66, 84, 104, 124, 144, 164 Second contact holes 53, 88 High dielectric constant dielectric capacitors 35, 57,
74,96,118,136,154,175 T i N upper electrode 36, 58,
75,97,119,137,155,176 T i N core 68,90 T i N wall 72,94,
110,116,131 T i wall 70,92,
112,113,132 S i O 2 core 108 T i N occlusive layer 115,13
4,165 third S i O 2 layer 150,17
1 S i O 2 frame 128,14
8 T i N wall and the bottom 151,17
2 S i O 2 walls and bottom 152,17
3 S i O 2 / T i frame 169

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−97383（ＪＰ，Ａ) 特開 平６−97371（ＪＰ，Ａ) 特開 平２−135771（ＪＰ，Ａ) 特開 平５−251659（ＪＰ，Ａ) 特開 平５−218334（ＪＰ，Ａ) 特開 平８−125140（ＪＰ，Ａ) 特開 平７−122651（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-8-97383 (JP, A) JP-A-6-97371 (JP, A) JP-A-2-135771 (JP, A) JP-A-5-97371 251659 (JP, A) JP-A-5-218334 (JP, A) JP-A 8-125140 (JP, A) JP-A 7-122651 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/8242 H01L 27/108

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 底面部と壁部を有する筒型の底部電極形
成方法において、層間絶縁膜上に第１の材料により底面
膜を形成し、この底面膜の上に、前記第１の材料で中央
柱部を形成し、次に、前記第１の材料よりもエッチレー
トが大きい第２の材料を前記中央柱部に被着させて中間
膜を形成した後に、頂部および周囲底面の前記中間膜を
除去し、次いで、前記第１の材料を前記中央柱部に被着
させて外壁膜を形成した後に、頂部および周囲底面の前
記外壁膜を除去し、次いで、前記中間膜を選択的に除去
することを特徴とする底部電極形成方法。In a method for forming a cylindrical bottom electrode having a bottom and a wall, a bottom film is formed from a first material on an interlayer insulating film, and the first material is formed on the bottom film. After forming a central pillar portion, and then applying a second material having a higher etch rate than the first material to the central pillar portion to form an intermediate film, the intermediate film on the top and the peripheral bottom surface is formed. After the first material is applied to the central pillar to form an outer wall film, the outer wall film on the top and the peripheral bottom surface is removed, and then the intermediate film is selectively removed. A method for forming a bottom electrode. 【請求項２】 底面部と壁部を有する筒型の底部電極形
成方法において、層間絶縁膜上に第１の材料により底面
膜を形成し、この底面膜の上に第２の絶縁膜を形成し、
この絶縁膜をパターニングして仮の中央柱部を形成し、
次いで、前記第１の材料を被着させて中間壁部を形成
し、次いで、頂部の第１の材料を除去した後に前記仮の
中央柱部を除去し、次いで、前記第１の材料よりもエッ
チレートが大きい第２の材料を被着させて中間膜を形成
した後に頂部および周囲底面の前記第２の材料を除去
し、次いで、前記第１の材料を被着させた後に頂部およ
び周囲底面の前記第１の材料を除去し、次いで、前記中
間膜を選択的に除去することを特徴とする底部電極形成
方法。2. A method for forming a cylindrical bottom electrode having a bottom portion and a wall portion, wherein a bottom film is formed from a first material on an interlayer insulating film, and a second insulating film is formed on the bottom film. And
This insulating film is patterned to form a temporary central pillar,
The first material is then applied to form an intermediate wall, then the top central material is removed after removing the top first material, and then the first material is removed. After depositing a second material having a high etch rate to form an intermediate film, removing the second material on the top and the peripheral bottom surface, and then depositing the first material on the top and the peripheral bottom surface Removing said first material, and then selectively removing said intermediate film. 【請求項３】 底面部と壁部を有する筒型の底部電極形
成方法において、層間絶縁膜上に第１の材料により底面
膜を形成し、この底面膜の上に第２の絶縁膜を形成し、
この絶縁膜をパターニングして周辺壁部を形成し、次い
で、前記第１の材料を被着させた後に、前記第１の材料
よりもエッチレートが大きい第２の材料を被着させて中
間膜を形成し、次いで、頂部と中央底面部の前記第２の
材料を除去した後に、頂部の前記第１の材料を除去し、
次いで、中央部に前記第１の材料を埋め込んだ後に頂部
の前記第１の材料を除去し、次いで、前記中間膜と前記
周辺壁部とを選択的に除去することを特徴とする底部電
極形成方法。3. A method for forming a cylindrical bottom electrode having a bottom portion and a wall portion, wherein a bottom film is formed from a first material on an interlayer insulating film, and a second insulating film is formed on the bottom film. And
After patterning the insulating film to form a peripheral wall portion, and then depositing the first material, depositing a second material having a higher etch rate than the first material, and forming an intermediate film And then removing the first material at the top after removing the second material at the top and center bottom,
Forming a bottom electrode after embedding the first material in a central portion, removing the top first material, and then selectively removing the intermediate film and the peripheral wall portion; Method. 【請求項４】 底面部と壁部を有する筒型の底部電極形
成方法において、層間絶縁膜上に形成した底面膜の上に
第２の絶縁膜を形成し、この第２の絶縁膜をパターニン
グして周辺壁部を形成し、次いで、第１の材料を被着さ
せた後に、第３の絶縁膜を被着させ、次いで、頂部の前
記第３の絶縁膜及び前記第１の材料を除去し、次いで、
周辺壁部の前記第２の絶縁膜を除去することを特徴とす
る底部電極形成方法。4. A method for forming a cylindrical bottom electrode having a bottom portion and a wall portion, wherein a second insulating film is formed on the bottom film formed on the interlayer insulating film, and the second insulating film is patterned. To form a peripheral wall portion, and then deposit a first material, then deposit a third insulating film, and then remove the top third insulating film and the first material. And then
A method of forming a bottom electrode, comprising: removing the second insulating film from a peripheral wall. 【請求項５】 前記底面膜は前記第１の材料から成るこ
とを特徴とする請求項４に記載の底部電極形成方法。5. The method according to claim 4 , wherein the bottom film is made of the first material. 【請求項６】 前記底面膜は前記第１の材料よりもエッ
チレートの大きい第２の材料から成り、前記周辺壁部を
形成する際に、前記底面膜をもパターニングすることを
特徴とする請求項４に記載の底部電極形成方法。6. The method according to claim 1, wherein the bottom film is made of a second material having a higher etch rate than the first material, and the bottom film is also patterned when the peripheral wall is formed. Item 5. The method for forming a bottom electrode according to Item 4 .
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