JP3020556B2 - Video signal processing device having digital signal processor - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はゴーストキャンセル等の映像処理を高効率で
行うディジタルシグナルプロセッサを有する映像信号処
理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a video signal processing apparatus having a digital signal processor that performs video processing such as ghost cancellation with high efficiency.

（従来の技術） 従来、複数のディジタルシグナルプロセッサ（以下、
DSPともいう）を有し、各DSPに個々のプログラムを与え
て映像信号処理を行う映像信号処理装置がゴーストキャ
ンセル処理に利用されている。このような従来のDSPを
有する映像信号処理装置においては、映像信号の伝送タ
イミングに基づいて各DSPのプログラムを切換えて、高
効率の処理を行うようにしている。(Prior Art) Conventionally, a plurality of digital signal processors (hereinafter, referred to as “digital signal processors”)
A video signal processing device having a DSP (also referred to as a DSP) and applying an individual program to each DSP to perform video signal processing is used for ghost cancellation processing. In such a conventional video signal processing device having a DSP, the program of each DSP is switched based on the transmission timing of the video signal to perform highly efficient processing.

第５図はDSPを示すブロック図である。 FIG. 5 is a block diagram showing a DSP.

演算部１にはI/Oインターフェース２を介して映像信
号が入力される。演算部１の動作を制御するプログラム
は、命令ROM3,4に格納されている。命令ROM3,4は図示し
ないマイクロコンピュータ（以下、マイコンという）と
信号線で接続されており、マイコンに制御されて映像信
号の伝送タイミングに基づいてプログラムの内容が書換
えられる。演算部１の演算データはデータRAM5,6に格納
される。演算部１はこれらの命令ROM3,4とデータRAM5,6
とを独立した空間に割り当て、並行したアクセスを可能
にしている。A video signal is input to the arithmetic unit 1 via the I / O interface 2. A program for controlling the operation of the arithmetic unit 1 is stored in the instruction ROMs 3 and 4. The instruction ROMs 3 and 4 are connected to a microcomputer (not shown) by a signal line, and are controlled by the microcomputer to rewrite the contents of the program based on the transmission timing of the video signal. The operation data of the operation unit 1 is stored in the data RAMs 5 and 6. The operation unit 1 stores these instruction ROMs 3 and 4 and data RAMs 5 and 6
And are allocated to independent spaces to enable parallel access.

命令ROM3,4に格納されたプログラムは、プログラマブ
ルカウンタ７からのクロックに基づいて順次読出されて
命令レジスタ８に与えられ、更にデコーダ９及びルック
アヘッドデコーダ10に伝送されて解読される。デコーダ
９はすべての処理回路と信号線（図示省略）で接続さ
れ、各処理回路に必要なプログラムを伝送する。こうし
て、演算部１には所定の映像処理用のプログラムが与え
られる。The programs stored in the instruction ROMs 3 and 4 are sequentially read out based on the clock from the programmable counter 7, applied to the instruction register 8, further transmitted to the decoder 9 and the look-ahead decoder 10 and decoded. The decoder 9 is connected to all the processing circuits by signal lines (not shown), and transmits necessary programs to each processing circuit. Thus, the arithmetic unit 1 is provided with a predetermined video processing program.

一方、I/Oインターフェース２を介して入力された映
像信号は、データバス11を介してレジスタA12及びレジ
スタB13に順次転送される。レジスタA12,レジスタB13の
出力は乗算器14及びALU（演算ユニット）15に与えられ
て、命令ROM3,4からのプログラムに基づく演算が行われ
る。なお、各種演算のうち乗算は乗算器14で行われ、他
の演算はALU15で行われる。ALU15は演算結果をレジスタ
C16に与える。この演算結果はデータバス11を介して転
送され、I/Oインターフェース２から出力されると共
に、データRAM5,6に格納される。なお、データRAM5,6の
アドレスはアドレス回路17からのデータによってアドレ
スレジスタ18において作成される。On the other hand, the video signal input via the I / O interface 2 is sequentially transferred to the register A12 and the register B13 via the data bus 11. The outputs of the registers A12 and B13 are supplied to a multiplier 14 and an ALU (arithmetic unit) 15, and arithmetic operations are performed based on the programs from the instruction ROMs 3 and 4. Note that among the various operations, the multiplication is performed by the multiplier 14, and the other operations are performed by the ALU 15. ALU15 registers the operation result
Give to C16. This operation result is transferred via the data bus 11, output from the I / O interface 2, and stored in the data RAMs 5, 6. The addresses of the data RAMs 5 and 6 are created in the address register 18 by the data from the address circuit 17.

ところで、前述したように、図示しないマイコンは映
像信号の伝送タイミングに基づいて演算部１を制御する
プログラムを切換えている。第６図の説明図に示すよう
に、I/Oインターフェース２を介して入力される映像信
号は映像期間と非映像期間とを有している。水平同期期
間20は画面21上では左右の端部22に相当し、垂直帰線消
去期間23は画面21の上下端部24に相当し、いずれも映像
が表示されない非映像期間である。走査期間25、すなわ
ち、画面の中央部26が映像期間であり、この期間のみに
ついて映像処理を行えば画質を改善することができる。
すなわち、映像期間にのみゴースト除去等の映像処理を
行い、他の非映像期間にはゴースト除去のためのタップ
係数修正演算等を行うようにすることにより、DSPをよ
り高効率で使用することができる。As described above, the microcomputer (not shown) switches the program for controlling the arithmetic unit 1 based on the transmission timing of the video signal. As shown in the explanatory diagram of FIG. 6, the video signal input via the I / O interface 2 has a video period and a non-video period. The horizontal synchronization period 20 corresponds to the left and right ends 22 on the screen 21, and the vertical blanking period 23 corresponds to the upper and lower ends 24 of the screen 21, both of which are non-video periods in which no video is displayed. The scanning period 25, that is, the central portion 26 of the screen is a video period, and image quality can be improved by performing video processing only during this period.
In other words, by performing video processing such as ghost removal only during the video period and performing tap coefficient correction calculation etc. for ghost removal during other non-video periods, DSP can be used with higher efficiency. it can.

第７図はゴーストキャンセル処理を行う従来のDSPを
有する映像信号処理装置を示すブロック図である。FIG. 7 is a block diagram showing a video signal processing apparatus having a conventional DSP for performing ghost cancel processing.

DSP部30は縦続接続された８個のDSP31乃至38によって
構成されており、各DSP31乃至38はいずれもマイコン39
によって制御される。各DSP31乃至38のプログラム用のR
AM31a乃至38aには、マイコン39からトランスバーサルフ
ィルタ用又はタップ係数修正演算用のプログラム40,41
がスイッチ42によって切換えられて与えられる。スイッ
チ42は映像期間及び非映像期間に同期した信号によって
制御される。The DSP section 30 is composed of eight cascaded DSPs 31 to 38, and each of the DSPs 31 to 38 is a microcomputer 39.
Is controlled by R for each DSP 31-38 program
AM 31a to 38a include programs 40, 41 for transversal filter or tap coefficient correction calculation from microcomputer 39.
Is provided by being switched by the switch 42. The switch 42 is controlled by a signal synchronized with the video period and the non-video period.

第８図は各DSP31乃至38の処理機能を説明するための
説明図である。第８図（ａ）は映像期間の処理を示し、
第８図（ｂ）は非映像期間の処理を示している。FIG. 8 is an explanatory diagram for explaining the processing functions of the DSPs 31 to 38. FIG. 8 (a) shows the processing during the video period,
FIG. 8 (b) shows the processing in the non-video period.

映像期間には、マイコン39はスイッチ42によってトラ
ンスバーサルフィルタ用プログラム40を各DSP31乃至38
のプログラム用RAM31a乃至38aに与える。こうして、各D
SP31乃至38はいずれも第９図に示すトランスバーサルフ
ィルタとして機能し、下記（１）式に示す定係数線形差
分方程式を実行する。During the video period, the microcomputer 39 uses the switch 42 to transmit the transversal filter program 40 to each of the DSPs 31 to 38.
To the program RAMs 31a to 38a. Thus, each D
Each of the SPs 31 to 38 functions as a transversal filter shown in FIG. 9, and executes a constant coefficient linear difference equation shown in the following equation (1).

Ｙ＝CX …（１） トランスバーサルフィルタは、第９図に示すように、
縦続接続された遅延回路D1乃至Dnと、各遅延回路D1乃至
Dnの入力信号にタップ係数C1乃至Cnを乗じて出力する係
数回路M1乃至Mnと、各係数回路M1乃至Mnの出力を加算す
る加算回路A1乃至An−１によって構成されている。入力
端子46を介して入力された映像信号は遅延回路D1乃至Dn
によって順次遅延される。各遅延映像信号は係数回路M1
乃至Mnにおいて所定のタップ係数C1乃至Cnが乗算されて
加算回路A1乃至An−１で加算され出力端子47から出力さ
れる。こうして、入力された信号はタップ係数C1乃至Cn
に基づいて等化されて出力されることになる。Y = CX (1) The transversal filter is, as shown in FIG.
Cascaded delay circuits D1 to Dn, and delay circuits D1 to D1
It is composed of coefficient circuits M1 to Mn that multiply output signals of Dn by tap coefficients C1 to Cn and output, and adders A1 to An-1 that add outputs of the coefficient circuits M1 to Mn. The video signals input through the input terminal 46 are delayed by the delay circuits D1 to Dn.
Are sequentially delayed. Each delayed video signal is processed by a coefficient circuit M1.
Are multiplied by predetermined tap coefficients C1 to Cn, added by the adders A1 to An-1, and output from the output terminal 47. Thus, the input signal has tap coefficients C1 to Cn
Is output based on the equalization.

DSP31乃至38はいずれも８タップで構成されており、
総タップ数は64である。第８図（ａ）に示すように、入
力端子28からインターフェース48を介してDSP部30に入
力された映像信号は、先ずDSP31に与えられて８タップ
分の等化が行われる。DSP31からの映像信号は各DSP32乃
至38に順次与えられて８タップずつ等化され、DSP38か
ら出力端子29に出力される。１フィールド期間のすべて
のタップ係数は、DSP38の係数メモリ60（第８図
（ｂ））に格納される。DSP38の命令ROM3（第５図参
照）にタップ係数を伝送するプログラムを与えることに
より、非映像期間において各DSP31乃至38の係数メモリ
（データRAM5（第５図参照））にタップ係数が８個ずつ
与えられる。各DSP31乃至38はこのタップ係数を使用し
てタップ演算を行い、映像信号を波形等化しているので
ある。Each of DSPs 31 to 38 is composed of 8 taps.
The total number of taps is 64. As shown in FIG. 8 (a), the video signal input from the input terminal 28 to the DSP unit 30 via the interface 48 is first supplied to the DSP 31 and equalized for 8 taps. The video signal from the DSP 31 is sequentially supplied to each of the DSPs 32 to 38, equalized by 8 taps, and output from the DSP 38 to the output terminal 29. All tap coefficients for one field period are stored in the coefficient memory 60 of the DSP 38 (FIG. 8B). By providing a program for transmitting the tap coefficients to the instruction ROM 3 (see FIG. 5) of the DSP 38, eight tap coefficients are stored in the coefficient memories (data RAM 5 (see FIG. 5)) of each of the DSPs 31 to 38 during the non-video period. Given. Each of the DSPs 31 to 38 performs a tap operation using the tap coefficient to equalize the waveform of the video signal.

各タップ係数C1乃至C8は第10図のフローチャートに基
づいて非映像期間に作成される。非映像期間にはマイコ
ン39はスイッチ42によってタップ係数修正演算用プログ
ラム41を各DSP31乃至38のプログラム用RAM31a乃至38aに
与える。これにより、各DSP31乃至38は夫々第８図
（ｂ）に示すタップ係数修正演算処理を行う。この処理
によって、下記（２）式に示す演算が行われ、非映像期
間毎にタップ係数が修正される。Each tap coefficient C1 to C8 is created in a non-video period based on the flowchart of FIG. In the non-video period, the microcomputer 39 gives the tap coefficient correction calculation program 41 to the program RAMs 31a to 38a of the DSPs 31 to 38 by the switch 42. As a result, each of the DSPs 31 to 38 performs the tap coefficient correction calculation processing shown in FIG. 8B. By this processing, the calculation represented by the following equation (2) is performed, and the tap coefficient is corrected for each non-video period.

Cinew＝Ciold−A Xk・ek＋ｉ …（２） ここで、Cinewは新しいタップ係数、Cioldは古いタップ
係数、Ａは定数、Xkは差分データ、ek＋ｉは誤差データ
である。Cinew = Ciold−A Xk · ek + i (2) where Cinew is a new tap coefficient, Ciold is an old tap coefficient, A is a constant, Xk is difference data, and ek + i is error data.

次に、タップ係数修正演算処理を第８図（ｂ）を参照
して説明する。この処理においては、GCR信号が採用さ
れている。すなわち、今年、ゴースト除去用の基準信号
としてGCR（ゴーストキャンセルリファレンス）信号が
テレビジョン信号に重畳されて伝送されるようになって
いる。このGCR信号は、垂直ブランキング区間内の第18H
及び第281Hに挿入されたsinx/xバー波形及びペデスタル
波形によって構成されている。sinx/xバー波形とペデス
タル波形とは、第11図に示すように、８フィールドシー
ケンスで挿入されており、第1,3,6,8フィールドにはsin
x/xバー波形（S1,S3,S6,S8）が挿入され、第2,4,5,7フ
ィールドにはペデスタル波形（S2,S4,S5,S7）が挿入さ
れる。これらの信号に対して下記（３）式に示す演算を
行うことにより、GCR信号成分S GCRを取出している。Next, the tap coefficient correction calculation processing will be described with reference to FIG. In this processing, a GCR signal is employed. That is, this year, a GCR (ghost cancel reference) signal is superimposed on a television signal and transmitted as a ghost removal reference signal. This GCR signal is the 18th H in the vertical blanking interval.
And the sinx / x bar waveform and the pedestal waveform inserted in the 281H. As shown in FIG. 11, the sinx / x bar waveform and the pedestal waveform are inserted in an eight-field sequence, and the first, third, sixth, and eighth fields have sin signals.
The x / x bar waveforms (S1, S3, S6, S8) are inserted, and the pedestal waveforms (S2, S4, S5, S7) are inserted in the second, fourth, fifth, and seventh fields. The GCR signal component S GCR is extracted by performing the operation shown in the following equation (3) on these signals.

S GCR＝1/4｛（S1−S5）＋（S6−S2） ＋（S3−S7）＋（S8−S4）｝ …（３） すなわち、先ず、第10図のステップS1において波形取
込みが行われる。第８図（ｂ）に示すように、入力波形
メモリ50は入力端子28を介して入力される入力映像信号
からGCR波形を取込む。入力波形メモリ50、出力波形メ
モリ51及び基準波形ROM52はインターフェース53を介し
てDSP部30に接続されており、入力波形メモリ50のGCR波
形はインターフェース53を介してDSP部30のDSP31に与え
られる。DSP31のGCR検出部54は、メモリ55（データRAM
3）を利用して、上記（３）式に示す演算を行いGCR信号
成分S GCRを抽出しDSP33に出力する。S GCR = 1/4 {(S1-S5) + (S6-S2) + (S3-S7) + (S8-S4)} (3) That is, first, waveform acquisition is performed in step S1 of FIG. Will be As shown in FIG. 8 (b), the input waveform memory 50 fetches the GCR waveform from the input video signal input via the input terminal 28. The input waveform memory 50, the output waveform memory 51, and the reference waveform ROM 52 are connected to the DSP unit 30 via the interface 53, and the GCR waveform of the input waveform memory 50 is provided to the DSP 31 of the DSP unit 30 via the interface 53. The GCR detection unit 54 of the DSP 31 has a memory 55 (data RAM
Using 3), the calculation shown in the above equation (3) is performed to extract the GCR signal component S GCR and output it to the DSP 33.

一方、出力波形メモリ51には信号線56を介して映像期
間に波形等化された出力映像信号が入力され、出力波形
メモリ51は出力映像信号からGCR波形を取込む。このGCR
波形はインターフェース53を介してDSP32のGCR検出部57
に与えられる。GCR検出部57は、メモリ58（データRAM
3）を利用して上記（３）式に示す演算を行い、GCR信号
成分S GCRを抽出しDSP34に出力する。On the other hand, an output video signal whose waveform has been equalized in the video period is input to the output waveform memory 51 via the signal line 56, and the output waveform memory 51 takes in the GCR waveform from the output video signal. This GCR
The waveform is sent to the GCR detector 57 of the DSP 32 via the interface 53.
Given to. The GCR detection unit 57 includes a memory 58 (data RAM
The calculation shown in the above equation (3) is performed using (3) to extract the GCR signal component S GCR and output it to the DSP.

DSP33,34は、ステップS2において差分演算を行うこと
によりsinx/x波形を取出し、夫々入力信号Yki及び出力
信号Ykoとして出力する。第12図は各信号波形を示して
いる。この第12図（ａ）に示すように、入力信号Ykiに
はsinx/x波形の外に、ゴースト成分等が含まれている。
入力信号YkiはDSP35に与えられてステップS3でピーク検
出され、ピークデータＰがDSP36に与えられる。DSP36に
は基準波形ROM52に記憶されている基準信号（rk）（第1
2図（ｂ））がインターフェース53を介して与えられて
おり、DSP36は、ピークデータＰに基づいて出力信号Yko
と基準信号rkとの誤差を計算する（ステップS4）。DSP3
6からは第12図（ｃ）に示す誤差データekがDSP37に出力
される。DSP37にはDSP33から入力信号Ykiも与えられて
おり、DSP37は入力信号Ykiと誤差データekとの相関演算
Xk・ek＋ｉを行う（ステップS5）。DSP37の出力はDSP38
のタップ係数修正部59に与えられる。タップ係数修正部
59は相関演算結果に定数Ａを乗じた後、タップ係数メモ
リ60に格納されている古いタップ係数Cioldとの減算を
行う。減算結果が新しいタップ係数Cinewとしてタップ
係数メモリ60に新たに書込まれる（ステップS6）。The DSPs 33 and 34 take out a sinx / x waveform by performing a difference operation in step S2, and output them as an input signal Yki and an output signal Yko, respectively. FIG. 12 shows each signal waveform. As shown in FIG. 12 (a), the input signal Yki includes a ghost component and the like in addition to the sinx / x waveform.
The input signal Yki is supplied to the DSP 35 and the peak is detected in step S3, and the peak data P is supplied to the DSP 36. The DSP 36 stores a reference signal (rk) (first signal) stored in the reference waveform ROM 52.
2 (b) is given via the interface 53, and the DSP 36 outputs the output signal Yko based on the peak data P.
The error between the reference signal rk and the reference signal rk is calculated (step S4). DSP3
From 6, error data ek shown in FIG. 12 (c) is output to the DSP 37. The input signal Yki is also given to the DSP 37 from the DSP 33, and the DSP 37 calculates a correlation between the input signal Yki and the error data ek.
Xk · ek + i is performed (step S5). The output of DSP37 is DSP38
Is given to the tap coefficient correction unit 59. Tap coefficient correction unit
Numeral 59 multiplies the correlation operation result by a constant A and then subtracts the result from the old tap coefficient Ciold stored in the tap coefficient memory 60. The result of the subtraction is newly written in the tap coefficient memory 60 as a new tap coefficient Cinew (step S6).

タップ係数メモリ60のタップ係数Cinewは、前述した
ように、各DSP31乃至38のデータRAM5に与えられる。こ
うして、各DSP31乃至38はタップ係数が修正されて映像
期間の等化特性が変化する。これにより、DSP36からの
誤差データekが収束して映像信号の等化が行われる。The tap coefficient Cinew of the tap coefficient memory 60 is given to the data RAM 5 of each of the DSPs 31 to 38 as described above. In this way, the tap coefficients of the DSPs 31 to 38 are corrected, and the equalization characteristics in the video period change. As a result, the error data ek from the DSP 36 converges and the video signal is equalized.

このように、映像信号の伝送タイミングに基づいてDS
P31乃至38のプログラムを切換え、映像期間にはDSP31乃
至38をすべてトランスバーサルフィルタとして機能さ
せ、非映像期間にはDSP31乃至38によってタップ係数修
正演算をさせており、少ない個数のDSPで高効率の信号
処理を行っている。As described above, DS based on the transmission timing of the video signal
By switching the programs of P31 to P38, all the DSPs 31 to 38 function as transversal filters during the video period, and the tap coefficients correction calculation is performed by the DSPs 31 to 38 during the non-video period. Signal processing is being performed.

しかしながら、非映像期間にはタップ係数修正演算を
行っていることから、各DSP31乃至38からは映像信号が
出力されないので、出力端子29から出力されるゴースト
キャンセル処理後の出力映像信号は垂直同期信号を失っ
てしまう。このため、出力端子29からの映像信号をVTR
（ビデオテープレコーダ）等に録画しようとしても、VT
Rの垂直同期がかからず、正常に記録することができな
いという問題があった。However, since the tap coefficient correction operation is performed during the non-video period, no video signal is output from each of the DSPs 31 to 38, so that the output video signal output from the output terminal 29 after the ghost cancellation processing is a vertical synchronization signal. Loses. Therefore, the video signal from output terminal 29 is
(Video tape recorder)
There was a problem that the vertical synchronization of R was not performed and recording could not be performed normally.

（発明が解決しようとする課題） このように、上述した従来のDSPを有する映像信号処
理装置においては、非映像期間にDSPがタップ係数修正
演算を行っていることから、出力映像信号は垂直同期信
号を失ってしまい、VTRの記録用の信号として使用する
ことができない等の問題点があった。(Problems to be Solved by the Invention) As described above, in the video signal processing apparatus having the above-mentioned conventional DSP, since the DSP performs the tap coefficient correction operation during the non-video period, the output video signal is There is a problem that the signal is lost and cannot be used as a signal for recording the VTR.

本発明はかかる問題点に鑑みてなされたものであっ
て、入力映像信号を非映像期間にも出力するバイパス手
段を設けることにより、出力映像信号が垂直同期信号を
失ってしまうことを防止することができるディジタルシ
グナルプロセッサを有する映像信号処理装置を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and by providing a bypass unit that outputs an input video signal even during a non-video period, it is possible to prevent the output video signal from losing a vertical synchronization signal. It is an object of the present invention to provide a video signal processing device having a digital signal processor capable of performing the following.

［発明の構成］ （課題を解決するための手段） 本発明の請求項１に係るディジタルシグナルプロセッ
サを有する映像信号処理装置は、プログラムの切換えに
よって処理機能が変化する複数のディジタルシグナルプ
ロセッサを有する映像処理部と、この映像処理部に入力
される入力映像信号の伝送タイミングに基づく第１の期
間に前記複数のディジタルシグナルプロセッサに第１の
プログラムを与えて前記入力映像信号に対する映像処理
を実行させて前記映像処理部から出力させる第１の演算
制御手段と、前記複数のディジタルシグナルプロセッサ
に第２のプログラムを与えて前記映像処理に用いるデー
タを生成するための演算処理を前記第１の期間以外の第
２の期間に実行させる第２の演算制御手段と、前記第１
の期間には前記第１の演算制御手段によって映像処理を
行う前記ディジタルシグナルプロセッサのうちの少なく
とも１つのディジタルシグナルプロセッサにバイパス用
のプログラムを与えて、前記第２の期間には前記映像処
理部に入力される入力映像信号の出力処理を行わせるバ
イパス制御手段とを具備したものであり、 本発明の請求項２に係るディジタルシグナルプロセッ
サを有する映像信号処理装置は、前記バイパス制御手段
が、プログラミング可能な遅延時間で前記映像処理部に
入力される入力映像信号を遅延させて出力させることを
特徴とするものである。[Structure of the Invention] (Means for Solving the Problems) A video signal processing device having a digital signal processor according to claim 1 of the present invention is a video signal processing device having a plurality of digital signal processors whose processing functions are changed by switching programs. A processing unit, and applying a first program to the plurality of digital signal processors during a first period based on a transmission timing of an input video signal input to the video processing unit to execute video processing on the input video signal. A first arithmetic control unit for outputting from the video processing unit, and an arithmetic process for giving a second program to the plurality of digital signal processors to generate data used for the video processing other than the first period A second arithmetic control unit to be executed during a second period;
During the period, a bypass program is given to at least one digital signal processor among the digital signal processors that perform video processing by the first arithmetic control unit. During the second period, the program is supplied to the video processing unit. A video signal processing apparatus having a digital signal processor according to claim 2 of the present invention. The input video signal input to the video processing unit is delayed by an appropriate delay time and output.

（作用） 本発明の請求項１において、入力映像信号の伝送タイ
ミングに基づく第１の期間には、第１の演算処理手段が
ディジタルシグナルプロセッサに所定のプログラムを与
えることによって、入力映像信号には所定の映像処理が
施されて映像処理部から出力される。一方、第２の期間
には、第２の演算処理手段は、第１の演算処理手段によ
る映像処理を可能にするためのプログラムをディジタル
シグナルプロセッサに与えており、ディジタルシグナル
プロセッサを映像信号の伝送タイミングに基づいて異な
るプログラムで動作させて、高効率の映像処理を可能に
している。バイパス手段は第２の期間においても、映像
処理部に入力された映像信号を出力させており、出力映
像信号が第２の期間において欠けてしまうことを防止し
ている。(Operation) In the first aspect of the present invention, in the first period based on the transmission timing of the input video signal, the first arithmetic processing means applies a predetermined program to the digital signal processor, so that the input video signal Predetermined video processing is performed and output from the video processing unit. On the other hand, during the second period, the second arithmetic processing means supplies a program for enabling the first arithmetic processing means to perform video processing to the digital signal processor, and the digital signal processor transmits the video signal to the digital signal processor. By operating with different programs based on timing, highly efficient video processing is enabled. The bypass unit outputs the video signal input to the video processing unit also in the second period, thereby preventing the output video signal from being lost in the second period.

本発明の請求項２において、遅延手段はバイパス手段
からの映像信号を遅延させて出力する。遅延手段の遅延
時間はプログラミング可能であり、第１の演算処理手段
による映像処理時の遅延時間と同一の時間だけ遅延させ
ることにより、連続した映像信号を出力している。In claim 2 of the present invention, the delay means delays and outputs the video signal from the bypass means. The delay time of the delay means is programmable, and a continuous video signal is output by delaying the delay time by the same time as the delay time in video processing by the first arithmetic processing means.

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明す
る。第１図は本発明に係るディジタルシグナルプロセッ
サを有する映像信号処理装置の一実施例を示すブロック
図であり、第２図は第１図中の各DSPの処理機能を説明
するための説明図である。第１図及び第２図において夫
々第７図及び第８図と対応する部分には同一符号を付し
てある。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a video signal processing device having a digital signal processor according to the present invention, and FIG. 2 is an explanatory diagram for explaining the processing functions of each DSP in FIG. is there. 1 and 2, parts corresponding to those in FIGS. 7 and 8, respectively, are denoted by the same reference numerals.

入力端子28には入力映像信号が入力されてDSP部65に
与えられる。DSP部65は入力映像信号を等化して出力端
子29から出力するようになっている。DSP部65は縦続接
続されたDSP31乃至38及びDSP67によって構成されてい
る。各DSPは31乃至38,67は第５図に示すDSPと同様の構
成であり、夫々プログラム用のRAM31a乃至38a,67aを有
している。各RAM31a乃至38a,67aには夫々マイコン66か
らプログラムが伝送されるようになっている。マイコン
66はトランスバーサルフィルタ用プログラム40とタップ
係数修正演算、バイパス手段及び遅延手段用プログラム
68とを出力可能であり、プログラム40,68はスイッチ42
によって切換出力されるようになっている。スイッチ42
は映像信号の映像期間と非映像期間とに同期した識別信
号に基づいて切換え制御されるようになっている。An input video signal is input to the input terminal 28 and supplied to the DSP unit 65. The DSP unit 65 equalizes the input video signal and outputs it from the output terminal 29. The DSP unit 65 is composed of cascade-connected DSPs 31 to 38 and DSP 67. The DSPs 31 to 38 and 67 have the same configuration as the DSP shown in FIG. 5, and have program RAMs 31a to 38a and 67a, respectively. A program is transmitted from the microcomputer 66 to each of the RAMs 31a to 38a and 67a. Microcomputer
66 is a program for transversal filter 40 and a program for tap coefficient correction calculation, bypass means and delay means
68 and can be output, and programs 40 and 68
Is switched and output. Switch 42
Are switched based on an identification signal synchronized with the video period and the non-video period of the video signal.

次に、第２図を参照して各DSP31乃至38,67の機能につ
いて説明する。Next, the functions of the DSPs 31 to 38 and 67 will be described with reference to FIG.

映像期間には、第２図（ａ）に示すように、各DSP31
乃至38,67はいずれもトランスバーサルフィルタとして
機能し、上記（１）式に示す定係数線形差分方程式を実
行する。各DSP31乃至38,67は例えば８タップで構成され
ており、総タップ数は72である。入力端子28からの入力
映像信号はインターフェース48を介してDSP部65の各DSP
31乃至38,67に順次与えられ、波形等化されて出力端子2
9から出力されるようになっている。During the video period, as shown in FIG.
38 to 67 function as transversal filters, and execute the constant coefficient linear difference equation shown in the above equation (1). Each of the DSPs 31 to 38 and 67 is composed of, for example, eight taps, and the total number of taps is 72. The input video signal from the input terminal 28 is supplied to each DSP
31 to 38, 67 sequentially, waveform equalized and output terminal 2
Output from 9

一方、非映像期間には、第２図（ｂ）に示すように、
各DSP31乃至38,67は相互に異なる処理を行う。DSP31はG
CR検出部54とデータRAM3（第５図参照）により構成され
るメモリ55とを有し、入力される信号に対して上記
（３）式に示す演算を行って、GCR信号成分S GCRを抽出
してDSP33に出力する。また、DSP32はGCR検出部57及び
メモリ58を有し、入力される信号に対して上記（３）式
に示す演算を行って、GCR信号成分S GCRを抽出してDSP3
4に出力する。On the other hand, during the non-video period, as shown in FIG.
Each of the DSPs 31 to 38 and 67 performs different processing. DSP31 is G
It has a CR detection unit 54 and a memory 55 composed of a data RAM 3 (see FIG. 5), and performs an operation shown in the above equation (3) on an input signal to extract a GCR signal component S GCR And outputs it to DSP33. The DSP 32 has a GCR detection unit 57 and a memory 58, performs an operation shown in the above equation (3) on an input signal, extracts a GCR signal component S GCR, and
Output to 4.

DSP33,34は差分演算を行ってsinx/x波形を取出す。こ
の差分演算によって、DSP33からは入力信号Ykiが出力さ
れ、DSP34からは出力信号Ykoが出力されるようになって
いる。入力信号YkiはDSP35に与えられ、DSP35はピーク
検出を行いピークデータＰをDSP36に出力する。DSP36は
誤差検出機能を有する。DSP36にはDSP34からの出力信号
Ykoと基準信号rkとが与えられており、DSP36はピークデ
ータＰに基づいて両者の誤差を計算し、誤差データekを
DSP37に出力する。DSP37には入力信号Ykiも与えられて
おり、DSP37は入力信号Ykiと誤差データekとの相関演算
Xk・ek＋ｉを行って、演算結果をDSP38に与える。DSP38
はタップ係数修正部59及びタップ係数メモリ60を有して
おり、タップ係数修正部59は相関演算結果に定数Ａを乗
じた後、タップ係数メモリ60に格納されている古いタッ
プ係数Cioldとの減算を行い新しいタップ係数Cinewを作
成する。DSP38は新しいタップ係数Cinewをタップ係数メ
モリ60に書込むと共に、各DSP31乃至38のデータRAM5に
与えるようになっている。The DSPs 33 and 34 perform a difference operation to extract a sinx / x waveform. By this difference calculation, the input signal Yki is output from the DSP 33, and the output signal Yko is output from the DSP. The input signal Yki is provided to the DSP 35, which performs peak detection and outputs peak data P to the DSP 36. DSP 36 has an error detection function. DSP36 has an output signal from DSP34
Yko and the reference signal rk are given, and the DSP 36 calculates an error between the two based on the peak data P, and converts the error data ek.
Output to DSP37. The input signal Yki is also given to the DSP 37, and the DSP 37 calculates a correlation between the input signal Yki and the error data ek.
Xk · ek + i is performed, and the calculation result is given to the DSP 38. DSP38
Has a tap coefficient correction unit 59 and a tap coefficient memory 60. The tap coefficient correction unit 59 multiplies the correlation operation result by a constant A, and subtracts the result from the old tap coefficient Ciold stored in the tap coefficient memory 60. To create a new tap coefficient Cinew. The DSP 38 writes the new tap coefficient Cinew into the tap coefficient memory 60 and supplies the same to the data RAM 5 of each of the DSPs 31 to 38.

DSP31,32,36に入力される信号は、入力波形メモリ5
0、出力波形メモリ51及び基準波形ROM52から得られるよ
うになっている。これらの入力波形メモリ50、出力波形
メモリ51及び基準波形ROM52は夫々インターフェース53
を介してDSP31,32,36に接続されている。入力波形メモ
リ50は入力端子28を介して入力される入力映像信号から
GCR信号を取込み、インターフェース53を介してGCR検出
部54に与える。出力波形メモリ51は、映像期間に波形等
化された出力映像信号が信号線56を介して入力され、出
力映像信号からGCR波形を取込み、インターフェース53
を介してGCR検出部57に与えるようになっている。基準
波形ROM52には、入力映像信号に含まれるGCR信号と同一
のsinx/x波形が基準信号rkとして記憶されており、基準
波形ROM52はインターフェース53を介してDSP36に基準信
号rkを出力するようになっている。The signals input to DSPs 31, 32 and 36 are stored in input waveform memory 5
0, which can be obtained from the output waveform memory 51 and the reference waveform ROM 52. These input waveform memory 50, output waveform memory 51 and reference waveform ROM 52
Are connected to the DSPs 31, 32, and 36 via. The input waveform memory 50 stores the input video signal input through the input terminal 28.
The GCR signal is fetched and supplied to the GCR detection unit 54 via the interface 53. The output waveform memory 51 receives an output video signal equalized in waveform during the video period via a signal line 56, fetches a GCR waveform from the output video signal, and
To the GCR detection unit 57 via the In the reference waveform ROM 52, the same sinx / x waveform as the GCR signal included in the input video signal is stored as the reference signal rk, and the reference waveform ROM 52 outputs the reference signal rk to the DSP 36 via the interface 53. Has become.

更に、本実施例においては、入力端子28を介して入力
された入力映像信号は信号線56及びインターフェース53
を介してDSP67に与えられるようになっている。DSP67は
映像信号のバイパス手段として機能し、非映像期間に
は、入力映像信号を通過させて出力端子29に出力する。
また。DSP67は遅延時間がプログラミング可能な遅延手
段としても機能する。DSP67は、映像期間のトランスバ
ーサルフィルタ動作による映像信号の遅延時間と同一の
遅延時間で入力された信号を遅延させて出力するように
なっている。なお、DSP67は入力された映像信号を遅延
させることなく出力してもよい。Further, in the present embodiment, the input video signal input via the input terminal 28 is connected to the signal line 56 and the interface 53.
Is provided to the DSP 67 via the. The DSP 67 functions as a video signal bypass unit, and passes an input video signal and outputs it to the output terminal 29 during a non-video period.
Also. The DSP 67 also functions as a delay unit whose delay time is programmable. The DSP 67 delays the input signal with the same delay time as the delay time of the video signal due to the transversal filter operation in the video period, and outputs the delayed signal. Note that the DSP 67 may output the input video signal without delay.

次に、このように構成されたDSPを有する映像信号処
理装置の動作について第３図及び第４図を参照して説明
する。第３図はプログラムの切換タイミングを示すタイ
ミングチャートであり、第３図（ａ）は映像期間と非映
像期間とを示し、第３図（ｂ）は識別信号を示し、第３
図（ｃ）はDSPの機能切換タイミングを示している。ま
た、第４図はゴーストキャンセル処理を示すフローチャ
ートである。Next, the operation of the video signal processing device having the DSP configured as described above will be described with reference to FIG. 3 and FIG. FIG. 3 is a timing chart showing program switching timing. FIG. 3 (a) shows a video period and a non-video period, FIG. 3 (b) shows an identification signal, and FIG.
FIG. 4C shows the function switching timing of the DSP. FIG. 4 is a flowchart showing the ghost canceling process.

マイコン66は、第３図（ａ）に示す映像期間には、ス
イッチ42によってトランスバーサルフィルタ用プログラ
ム40をDSP部65に与えている。DSP部65のDSP31には入力
端子28を介して入力映像信号が与えられ、DSP31は、第
４図のステップS13において、１乃至８タップ分の波形
等化を行って次段のDSP32に出力する。以下、ステップS
13乃至S21において、各DSP32乃至38,67は夫々８タップ
分ずつ順次タップ演算を行い、入力された映像信号を等
化して出力端子29から出力する。こうして、出力端子29
からは波形等化されてゴーストが除去された映像信号が
出力される。The microcomputer 66 supplies the transversal filter program 40 to the DSP unit 65 by the switch 42 during the video period shown in FIG. An input video signal is given to the DSP 31 of the DSP unit 65 via the input terminal 28. In step S13 in FIG. 4, the DSP 31 performs waveform equalization for 1 to 8 taps and outputs the same to the next stage DSP 32. . Hereafter, step S
In steps S13 to S21, each of the DSPs 32 to 38 and 67 sequentially performs tap operations for eight taps respectively, equalizes the input video signal, and outputs the equalized video signal from the output terminal 29. Thus, the output terminal 29
Output a video signal from which the ghost has been removed by waveform equalization.

第３図（ａ）に示す非映像期間になると、マイコン66
は第４図のステップS10においてスイッチ42を切換制御
するための識別信号（第３図（ｂ））を取込む。マイコ
ン66は次のステップS11で識別信号が映像期間を示して
いるか否かを判断する。これにより、処理がステップS2
2に移行し、マイコン66はステップS22においてDSP67に
バイパスモードを指定する。すなわち、第３図のタイミ
ングＡにおいて、入力端子28を介して入力される入力映
像信号は信号線56及びインターフェース53を介してDSP6
7に与えられ、DSP67によって遅延されて出力端子29から
出力される。In the non-video period shown in FIG.
Captures an identification signal (FIG. 3 (b)) for switching control of the switch 42 in step S10 of FIG. In the next step S11, the microcomputer 66 determines whether or not the identification signal indicates a video period. As a result, the process proceeds to step S2
Then, the microcomputer 66 specifies the bypass mode to the DSP 67 in step S22. That is, at the timing A in FIG. 3, the input video signal input through the input terminal 28 is transmitted to the DSP 6 through the signal line 56 and the interface 53.
7 and is output from the output terminal 29 after being delayed by the DSP 67.

次に、マイコン66はステップS23においてDSP31乃至38
にタップ係数修正演算モードを指定する。すなわち、第
３図（ｃ）のタイミングＣに示すように、マイコン66
は、非映像期間を示す識別信号が入力されて4f sc（シ
ステムクロックの１クロック分（f scは色副搬送波周波
数））後までに、プログラム切換処理を実行する。な
お、タイミングＣに同期してDSP31乃至38のうちのいず
れか１つのプログラムが切換えられる。以後、ステップ
S24乃至S29においてタップ係数修正演算が行われる。Next, the microcomputer 66 sets the DSPs 31 to 38 in step S23.
Specifies the tap coefficient correction calculation mode. That is, as shown in the timing C of FIG.
Executes the program switching process up to 4 fsc (one system clock (f sc is the color subcarrier frequency)) after the identification signal indicating the non-video period is input. Note that any one of the DSPs 31 to 38 is switched in synchronization with the timing C. Hereafter, steps
In S24 to S29, a tap coefficient correction operation is performed.

すなわち、ステップS24では入力波形及び出力波形が
取込まれる。入力端子28を介して入力される入力映像信
号は入力波形メモリ50によって取込まれ、DSP31は入力
波形メモリ50の出力からGCR信号成分S GCRを得る。一
方、出力波形メモリ51には映像期間に波形等化された出
力映像信号が取込まれ、DSP32によって出力波形のGCR信
号成分S GCRが抽出される。次に、ステップS25において
差分演算が行われる。すなわち、DSP33,34は夫々DSP31,
32の出力の差分演算を行って、入力信号Yki及び出力信
号Ykoを出力する。次のステップS26では、DSP35におい
て差分出力のピークデータＰが求められてDSP36に出力
される。次いで、ステップ27ではDSP36によって誤差検
出が行われる。DSP36はピークデータＰに基づいて基準
信号rkと出力信号Ykoとの誤差データekを求めてDSP37に
出力する。That is, in step S24, an input waveform and an output waveform are captured. An input video signal input via the input terminal 28 is fetched by an input waveform memory 50, and the DSP 31 obtains a GCR signal component S GCR from an output of the input waveform memory 50. On the other hand, the output video memory 51 receives the output video signal whose waveform has been equalized during the video period, and the DSP 32 extracts the GCR signal component SGCR of the output waveform. Next, a difference calculation is performed in step S25. That is, DSP33, DSP34
The difference calculation of the outputs of 32 is performed to output the input signal Yki and the output signal Yko. In the next step S26, the peak data P of the differential output is obtained in the DSP 35 and output to the DSP 36. Next, at step 27, error detection is performed by the DSP. The DSP 36 obtains error data ek between the reference signal rk and the output signal Yko based on the peak data P and outputs the error data ek to the DSP 37.

DSP37は次のステップS28において入力信号Ykiと誤差
データekとの相関演算を行って、演算結果をDSP38のタ
ップ係数修正部59に与える。DSP38は次のステップS29に
おいてタップ係数を修正して、DSP31乃至38に与える。In the next step S28, the DSP 37 performs a correlation operation between the input signal Yki and the error data ek, and gives the operation result to the tap coefficient correction unit 59 of the DSP 38. The DSP 38 modifies the tap coefficient in the next step S29 and gives it to the DSPs 31 to 38.

次に、第３図（ａ）に示す映像期間になると、ステッ
プS11から処理がステップS12に移行し、マイコン66はス
イッチ42を切換えて、DSP部65にトランスバーサルフィ
ルタ用プログラム40を与える。なお、映像期間を示す識
別信号が入力される１クロック前のタイミングＤにおい
て、プログラム切換処理が開始され第３図（ｃ）のタイ
ミングＢまでの間にプログラムの切換えが行われる。DS
P67は第３図（ｂ）のタイミングＢにおいてタップ演算
処理モードに変化する。こうして、DSP31乃至38,67は以
下のステップS13乃至S21によってタップ演算による波形
等化を行う。Next, in the video period shown in FIG. 3A, the process shifts from step S11 to step S12, and the microcomputer 66 switches the switch 42 to give the transversal filter program 40 to the DSP unit 65. At a timing D one clock before the input of the identification signal indicating the video period, the program switching process is started, and the program is switched before the timing B in FIG. 3 (c). DS
P67 changes to the tap calculation processing mode at the timing B in FIG. 3 (b). Thus, the DSPs 31 to 38 and 67 perform the waveform equalization by the tap operation in the following steps S13 to S21.

なお、DSP67のプログラム切換えタイミング順序をラ
ンダムにすると、DSP67から映像信号が出力されない期
間が発生する可能性があることから、プログラム切換処
理はタイミングＡ乃至Ｄに基づいて行う必要がある。If the order of the program switching timing of the DSP 67 is random, there is a possibility that a period during which no video signal is output from the DSP 67 may occur. Therefore, the program switching process needs to be performed based on the timings A to D.

このように、本実施例においては、非映像期間の入力
映像信号は、インターフェース53を介して常時DSP67に
入力され、DSP67で遅延されて出力端子29から出力され
る。DSP67の遅延時間は、映像期間におけるトランスバ
ーサルフィルタ動作による遅延時間と同一の時間に設定
されており、映像期間に出力端子29から出力される映像
信号に連続した映像信号が非映像期間にも得られる。DS
P67の出力には垂直同期信号が含まれており、ゴースト
キャンセル処理後においても、垂直同期信号を有する出
力映像信号を得ている。したがって、出力端子29から出
力される出力映像信号をVTRに与えて記録させる場合で
も、VTRの垂直同期をとることが可能となりゴーストが
除去された高画質の画像を録画することができる。As described above, in the present embodiment, the input video signal in the non-video period is always input to the DSP 67 via the interface 53, is delayed by the DSP 67, and is output from the output terminal 29. The delay time of the DSP 67 is set to the same time as the delay time due to the transversal filter operation in the video period, and a video signal that is continuous with the video signal output from the output terminal 29 in the video period is also obtained in the non-video period. Can be DS
The output of P67 includes a vertical synchronization signal, and an output video signal having the vertical synchronization signal is obtained even after the ghost cancel processing. Therefore, even when the output video signal output from the output terminal 29 is given to the VTR for recording, the VTR can be vertically synchronized, and a high-quality image from which a ghost has been removed can be recorded.

なお、DSP67は入力された映像信号を遅延させること
なく出力してもよい。Note that the DSP 67 may output the input video signal without delay.

［発明の効果］ 以上説明したように本発明によれば、バイパス手段が
第２の期間においても映像信号を出力しており、第１及
び２の期間において映像信号が欠けてしまうことを防止
することができるので、出力映像信号が垂直同期信号を
失ってしまうことはなく、VTR等の記録用の映像信号と
しても用いることができるという効果を有する。[Effect of the Invention] As described above, according to the present invention, the bypass unit outputs the video signal even in the second period, and prevents the video signal from being lost in the first and second periods. Therefore, the output video signal does not lose the vertical synchronizing signal, and has an effect that it can be used as a video signal for recording such as a VTR.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明に係るディジタルシグナルプロセッサを
有する映像信号処理装置の一実施例を示すブロック図、
第２図は第１図中の各DSPの処理機能を説明するための
説明図、第３図はプログラムの切換タイミングを示すタ
イミングチャート、第４図はゴーストキャンセル処理を
示すフローチャート、第５図はDSPを示すブロック図、
第６図は映像信号の映像期間及び非映像期間を説明する
ための説明図、第７図は従来のディジタルシグナルプロ
セッサを有する映像信号処理装置を示すブロック図、第
８図は第７図中のDSPの処理機能を説明するための説明
図、第９図はトランスバーサルフィルタを示す回路図、
第10図は従来例の動作を説明するためのフローチャー
ト、第11図はGCR信号を説明するための波形図、第12図
は従来例の動作を説明するための波形図である。 28……入力端子、29……出力端子、31〜38,67……DSP、
65……DSP部、66……マイコン。FIG. 1 is a block diagram showing one embodiment of a video signal processing device having a digital signal processor according to the present invention;
FIG. 2 is an explanatory diagram for explaining the processing function of each DSP in FIG. 1, FIG. 3 is a timing chart showing switching timing of a program, FIG. 4 is a flowchart showing a ghost canceling process, and FIG. Block diagram showing a DSP,
FIG. 6 is an explanatory diagram for explaining a video period and a non-video period of a video signal, FIG. 7 is a block diagram showing a video signal processing device having a conventional digital signal processor, and FIG. FIG. 9 is an explanatory diagram for explaining the processing function of the DSP, FIG. 9 is a circuit diagram showing a transversal filter,
FIG. 10 is a flowchart for explaining the operation of the conventional example, FIG. 11 is a waveform diagram for explaining the GCR signal, and FIG. 12 is a waveform diagram for explaining the operation of the conventional example. 28 ... input terminal, 29 ... output terminal, 31 to 38, 67 ... DSP,
65: DSP unit, 66: microcomputer.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−209882（ＪＰ，Ａ) 特開 昭56−169917（ＪＰ，Ａ) 特開 平１−240080（ＪＰ，Ａ) 特開 昭61−107476（ＪＰ，Ａ) 特開 昭59−211388（ＪＰ，Ａ) 特開 昭62−149272（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/14 - 5/217 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-209882 (JP, A) JP-A-56-169917 (JP, A) JP-A-1-240080 (JP, A) JP-A 61-1986 107476 (JP, A) JP-A-59-211388 (JP, A) JP-A-62-149272 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N 5 / 14-5 / 217

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】プログラムの切換えによって処理機能が変
化する複数のディジタルシグナルプロセッサを有する映
像処理部と、 この映像処理部に入力される入力映像信号の伝送タイミ
ングに基づく第１の期間に前記複数のディジタルシグナ
ルプロセッサに第１のプログラムを与えて前記入力映像
信号に対する映像処理を実行させて前記映像処理部から
出力させる第１の演算制御手段と、 前記複数のディジタルシグナルプロセッサに第２のプロ
グラムを与えて前記映像処理に用いるデータを生成する
ための演算処理を前記第１の期間以外の第２の期間に実
行させる第２の演算制御手段と、 前記第１の期間には前記第１の演算制御手段によって映
像処理を行う前記ディジタルシグナルプロセッサのうち
の少なくとも１つのディジタルシグナルプロセッサにバ
イパス用のプログラムを与えて、前記第２の期間には前
記映像処理部に入力される入力映像信号の出力処理を行
わせるバイパス制御手段とを具備したことを特徴とする
ディジタルシグナルプロセッサを有する映像信号処理装
置。1. A video processing unit having a plurality of digital signal processors whose processing functions change by switching of a program, and a plurality of digital signal processors, the plurality of digital signal processors being provided during a first period based on transmission timing of an input video signal input to the video processing unit. First arithmetic control means for giving a first program to a digital signal processor to execute video processing on the input video signal and output from the video processing unit; and giving a second program to the plurality of digital signal processors. A second arithmetic control means for executing an arithmetic process for generating data used for the video processing in a second period other than the first period, wherein the first arithmetic control is performed in the first period. At least one of the digital signal processors performing image processing by the means. And a bypass control means for supplying a bypass program to the video signal processor and performing an output process of an input video signal input to the video processing unit during the second period. A video signal processing device having: 【請求項２】前記バイパス制御手段は、プログラミング
可能な遅延時間で前記映像処理部に入力される入力映像
信号を遅延させて出力させることを特徴とする請求項１
に記載のディジタルシグナルプロセッサを有する映像信
号処理装置。2. The apparatus according to claim 1, wherein said bypass control means delays and outputs an input video signal input to said video processing unit with a programmable delay time.
A video signal processing device comprising the digital signal processor according to claim 1.