JP3019810B2 - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JP3019810B2 JP3019810B2 JP9198440A JP19844097A JP3019810B2 JP 3019810 B2 JP3019810 B2 JP 3019810B2 JP 9198440 A JP9198440 A JP 9198440A JP 19844097 A JP19844097 A JP 19844097A JP 3019810 B2 JP3019810 B2 JP 3019810B2
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Description
【0001】
【発明の属する技術分野】本発明は、集積回路試験装置
に関し、特にI/O端子に対して周波数帯域の高い試験
信号を印加するための集積回路試験装置に関する。
に関し、特にI/O端子に対して周波数帯域の高い試験
信号を印加するための集積回路試験装置に関する。
【0002】
【従来の技術】従来用いられていたこの種の集積回路試
験装置のブロック構成は、一般に図9および図11にて
示す構成のものが採用されていた。
験装置のブロック構成は、一般に図9および図11にて
示す構成のものが採用されていた。
【0003】図9は従来の典型的な集積回路試験装置の
構成を示す模式的ブロック図であり、図中符号910は
集積回路試験装置本体、920は試験ボード、930は
伝送経路、940は被試験集積回路、941は被試験集
積回路のI/O端子、951はドライバ回路、960は
比較回路、981は終端抵抗である。
構成を示す模式的ブロック図であり、図中符号910は
集積回路試験装置本体、920は試験ボード、930は
伝送経路、940は被試験集積回路、941は被試験集
積回路のI/O端子、951はドライバ回路、960は
比較回路、981は終端抵抗である。
【0004】図9において、ドライバ回路951は終端
抵抗981を介して試験信号を被試験集積回路940の
I/O端子941に印加する。終端抵抗981は、ドラ
イバ回路951の出力インピーダンスと直列合成したと
き伝送経路930の特性インピーダンスと等しくなるよ
う調整されており、そのため、被試験集積回路940の
I/O端子941が入力状態にあってハイインピーダン
ス状態のとき、ドライバ回路951は送端整合により正
常に終端される。ドライバ回路951は、I/O端子9
41が出力状態にある期間中、伝送経路930の伝送遅
延時間を考慮したタイミングで終端抵抗981を介して
試験信号の代わりに終端電圧を出力する。そのため、I
/O端子941の出力信号は正常に受端整合された状態
となる。また、ドライバ回路951は比較回路960と
近接して配置されており、被試験集積回路940のI/
O端子941とは近接して配置されていない。
抵抗981を介して試験信号を被試験集積回路940の
I/O端子941に印加する。終端抵抗981は、ドラ
イバ回路951の出力インピーダンスと直列合成したと
き伝送経路930の特性インピーダンスと等しくなるよ
う調整されており、そのため、被試験集積回路940の
I/O端子941が入力状態にあってハイインピーダン
ス状態のとき、ドライバ回路951は送端整合により正
常に終端される。ドライバ回路951は、I/O端子9
41が出力状態にある期間中、伝送経路930の伝送遅
延時間を考慮したタイミングで終端抵抗981を介して
試験信号の代わりに終端電圧を出力する。そのため、I
/O端子941の出力信号は正常に受端整合された状態
となる。また、ドライバ回路951は比較回路960と
近接して配置されており、被試験集積回路940のI/
O端子941とは近接して配置されていない。
【0005】図11は、図9と異なる比較的高い周波数
帯域に対応可能な集積回路試験装置の模式的ブロック図
である。図中符号1110は集積回路試験装置本体、1
120は試験ボード、1131は第1の伝送経路、11
32は第2の伝送経路、1140は被試験集積回路、1
141は被試験集積回路のI/O端子、1151はドラ
イバ回路、1160は比較回路、1181は第1の終端
抵抗、1182は第2の終端抵抗、1183は終端電圧
源である。
帯域に対応可能な集積回路試験装置の模式的ブロック図
である。図中符号1110は集積回路試験装置本体、1
120は試験ボード、1131は第1の伝送経路、11
32は第2の伝送経路、1140は被試験集積回路、1
141は被試験集積回路のI/O端子、1151はドラ
イバ回路、1160は比較回路、1181は第1の終端
抵抗、1182は第2の終端抵抗、1183は終端電圧
源である。
【0006】図11では、2つの伝送経路である第1の
伝送経路1131と第2の伝送経路1132を有してお
り、ドライバ回路1151は第1の終端抵抗1181お
よび第1の伝送経路1131を介してI/O端子114
1と接続され、比較回路1160は伝送経路1132を
介してI/O端子1141と接続されている。ドライバ
回路1151はI/O端子1141が出力状態にある期
間中、第1の伝送経路1131の伝送遅延時間を考慮し
たタイミングで第1の終端抵抗1181を介して試験信
号の代わりに終端電圧を出力する。比較回路1160の
入力端子は第2の終端抵抗1182を介して終端電圧源
1183と接続されており、I/O端子1141の出力
信号は正常に受端整合される。
伝送経路1131と第2の伝送経路1132を有してお
り、ドライバ回路1151は第1の終端抵抗1181お
よび第1の伝送経路1131を介してI/O端子114
1と接続され、比較回路1160は伝送経路1132を
介してI/O端子1141と接続されている。ドライバ
回路1151はI/O端子1141が出力状態にある期
間中、第1の伝送経路1131の伝送遅延時間を考慮し
たタイミングで第1の終端抵抗1181を介して試験信
号の代わりに終端電圧を出力する。比較回路1160の
入力端子は第2の終端抵抗1182を介して終端電圧源
1183と接続されており、I/O端子1141の出力
信号は正常に受端整合される。
【0007】
【発明が解決しようとする課題】従来の技術の第1の問
題点は、従来の構成では伝送経路において生じる時定数
のため、高周波帯域における試験信号の印加が困難とな
ることである。その理由は、図9および図11に代表さ
れる従来の構成では、試験信号印加時において、ドライ
バ回路から見て送端整合の伝送形態を前提にしており、
ドライバ回路の出力インピーダンスが伝送経路程度に高
くならざるを得ないためである。
題点は、従来の構成では伝送経路において生じる時定数
のため、高周波帯域における試験信号の印加が困難とな
ることである。その理由は、図9および図11に代表さ
れる従来の構成では、試験信号印加時において、ドライ
バ回路から見て送端整合の伝送形態を前提にしており、
ドライバ回路の出力インピーダンスが伝送経路程度に高
くならざるを得ないためである。
【0008】図10は図9の集積回路試験装置において
ドライバ回路が試験信号を出力する場合の電気的な等価
回路図であり、図中符号51はドライバ出力回路、52
はドライバ回路951の出力インピーダンスと直列合成
される終端抵抗(Rt )、53はドライバ回路端子容量
(Cd )、54はI/O端子容量(Cio)、55は比較
回路入力容量(Cc )である。
ドライバ回路が試験信号を出力する場合の電気的な等価
回路図であり、図中符号51はドライバ出力回路、52
はドライバ回路951の出力インピーダンスと直列合成
される終端抵抗(Rt )、53はドライバ回路端子容量
(Cd )、54はI/O端子容量(Cio)、55は比較
回路入力容量(Cc )である。
【0009】この図より、終端抵抗Rt と、ドライバ回
路951、I/O端子941および比較回路960にお
けるそれぞれの容量成分Cd 、Cio、Cc により、 τ1=Rt×(Cd+Cio+Cc) (1) の時定数が生じる。通常、Rt は伝送経路の特性インピ
ーダンスと等しく、多くの場合50Ωであり、ドライバ
回路951および比較回路960を構成する集積回路お
よび被試験集積回路940の製造技術上および実装技術
上の限界により、Cd およびCc はそれぞれ2pF以
上、Cioは3pF程度以上になると考えられる。すなわ
ち、τ1>350psとなり、試験信号の振幅の10−
90%スイングを行うためには理想的な条件の下でτ1
の約1.6倍である560ps以上を必要とする。信号
の立ち上がりおよび立ち下がりの期間を考慮し、さらに
矩形波の形状を維持したまま伝送するために第5高調波
までの伝送が必要であると仮定すると、トグルレイトが
200Mhz以上の試験信号を印加する場合、試験に必
要な波形品質を保つことが困難となる。
路951、I/O端子941および比較回路960にお
けるそれぞれの容量成分Cd 、Cio、Cc により、 τ1=Rt×(Cd+Cio+Cc) (1) の時定数が生じる。通常、Rt は伝送経路の特性インピ
ーダンスと等しく、多くの場合50Ωであり、ドライバ
回路951および比較回路960を構成する集積回路お
よび被試験集積回路940の製造技術上および実装技術
上の限界により、Cd およびCc はそれぞれ2pF以
上、Cioは3pF程度以上になると考えられる。すなわ
ち、τ1>350psとなり、試験信号の振幅の10−
90%スイングを行うためには理想的な条件の下でτ1
の約1.6倍である560ps以上を必要とする。信号
の立ち上がりおよび立ち下がりの期間を考慮し、さらに
矩形波の形状を維持したまま伝送するために第5高調波
までの伝送が必要であると仮定すると、トグルレイトが
200Mhz以上の試験信号を印加する場合、試験に必
要な波形品質を保つことが困難となる。
【0010】図12は図11の集積回路試験装置におい
てドライバ回路が試験信号を出力する場合の電気的な等
価回路図であり、図中符号61はドライバ出力回路、6
2は出力インピーダンス(Z0 )、63はドライバ回路
端子容量(Cd )、64はI/O端子容量(Cio)、6
5は比較回路入力容量(Cc )、66は終端抵抗(R
t )、67は終端電圧源である。
てドライバ回路が試験信号を出力する場合の電気的な等
価回路図であり、図中符号61はドライバ出力回路、6
2は出力インピーダンス(Z0 )、63はドライバ回路
端子容量(Cd )、64はI/O端子容量(Cio)、6
5は比較回路入力容量(Cc )、66は終端抵抗(R
t )、67は終端電圧源である。
【0011】図10と異なり、抵抗値Rt を有する終端
抵抗1181が比較回路1160の入力端子容量Cc と
並列に挿入されている。これによる時定数τ2は、 τ2=[(Z0×Rt)/(Z0+Rt)]×(Cd+Cio+Cc) (2) となる。第1の伝送経路1131および第2の伝送経路
1132それぞれにおいて正常なインピーダンス整合を
保つためにZ0 は第1の伝送経路1131の特性インピ
ーダンスと等しく、Rt は第2の伝送経路1132の特
性インピーダンスと等しく調整されている。第1の伝送
経路1131と第2の伝送経路1132の特性インピー
ダンスがそれぞれ同じ値であると仮定するとRt=Z0と
なり、(2)式は、 τ2’=Rt×(Cd+Cio+Cc)/2 (2') となり、図10の場合の半分程度となり、約2倍の帯域
まで対応可能である。しかしこの場合においても、矩形
波を仮定した場合で約400Mhz、基本波のみの伝送
を仮定した場合でも約2Ghzが限界となる。また、図
11の場合では、第1の伝送経路1131と第2の伝送
経路1132との特性インピーダンスの比により、ドラ
イバ回路1151の出力振幅がI/O端子1141にお
いて減少するという問題を有する。すなわち、第1の伝
送経路1131の特性インピーダンスをZ1 、第2の伝
送経路1132の特性インピーダンスをZ2 、ドライバ
回路1151の出力振幅をAd 、I/O端子1141に
おける振幅をAioとすると、 Aio=[(Z2/(Z1+Z2)]×Ad (3) となる。例えばZ1=Z2=50Ωとすると、Aio=Ad
/2 となり、I/O端子1141における信号振幅
は、ドライバ回路1151による出力振幅の半分とな
り、ドライバ回路素子の性能を十分引き出すことができ
ない。
抵抗1181が比較回路1160の入力端子容量Cc と
並列に挿入されている。これによる時定数τ2は、 τ2=[(Z0×Rt)/(Z0+Rt)]×(Cd+Cio+Cc) (2) となる。第1の伝送経路1131および第2の伝送経路
1132それぞれにおいて正常なインピーダンス整合を
保つためにZ0 は第1の伝送経路1131の特性インピ
ーダンスと等しく、Rt は第2の伝送経路1132の特
性インピーダンスと等しく調整されている。第1の伝送
経路1131と第2の伝送経路1132の特性インピー
ダンスがそれぞれ同じ値であると仮定するとRt=Z0と
なり、(2)式は、 τ2’=Rt×(Cd+Cio+Cc)/2 (2') となり、図10の場合の半分程度となり、約2倍の帯域
まで対応可能である。しかしこの場合においても、矩形
波を仮定した場合で約400Mhz、基本波のみの伝送
を仮定した場合でも約2Ghzが限界となる。また、図
11の場合では、第1の伝送経路1131と第2の伝送
経路1132との特性インピーダンスの比により、ドラ
イバ回路1151の出力振幅がI/O端子1141にお
いて減少するという問題を有する。すなわち、第1の伝
送経路1131の特性インピーダンスをZ1 、第2の伝
送経路1132の特性インピーダンスをZ2 、ドライバ
回路1151の出力振幅をAd 、I/O端子1141に
おける振幅をAioとすると、 Aio=[(Z2/(Z1+Z2)]×Ad (3) となる。例えばZ1=Z2=50Ωとすると、Aio=Ad
/2 となり、I/O端子1141における信号振幅
は、ドライバ回路1151による出力振幅の半分とな
り、ドライバ回路素子の性能を十分引き出すことができ
ない。
【0012】これらの特徴を踏まえ、図11の回路によ
る動作波形の概略を図13に示す。図13は図11の集
積回路試験装置の波形図であり、(a)はドライバ回路
による出力波形、(b)はI/O端子における出力波
形、(c)は比較回路に対する入力波形である。図中符
号31はドライバ回路出力波形、32はI/O端子入力
波形、34は終端電圧出力期間、35はI/O端子出力
波形、36は伝送経路の伝送遅延時間(Tcable )、3
7は比較回路入力波形、38はI/O端子出力期間であ
る。
る動作波形の概略を図13に示す。図13は図11の集
積回路試験装置の波形図であり、(a)はドライバ回路
による出力波形、(b)はI/O端子における出力波
形、(c)は比較回路に対する入力波形である。図中符
号31はドライバ回路出力波形、32はI/O端子入力
波形、34は終端電圧出力期間、35はI/O端子出力
波形、36は伝送経路の伝送遅延時間(Tcable )、3
7は比較回路入力波形、38はI/O端子出力期間であ
る。
【0013】ドライバ回路出力波形31は、伝送遅延時
間(Tcable )36だけ遅れてI/O端子入力波形32
となり、比較回路にはさらに伝送遅延時間(Tcable )
36遅れて比較回路入力波形39となる。I/O端子入
力波形32の入力完了後生成したI/O端子出力波形3
5が伝送遅延時間(Tcable )36遅れて比較回路に出
力される。
間(Tcable )36だけ遅れてI/O端子入力波形32
となり、比較回路にはさらに伝送遅延時間(Tcable )
36遅れて比較回路入力波形39となる。I/O端子入
力波形32の入力完了後生成したI/O端子出力波形3
5が伝送遅延時間(Tcable )36遅れて比較回路に出
力される。
【0014】なお、図9に代表される従来技術による構
成の場合、I/O端子941におけるドライバ回路95
1の出力振幅の減少という問題が生じないが、この場合
には時定数の問題の他に、伝送経路930の電気長が試
験能力を制限するという問題をあわせて有している。こ
れは、ドライバ回路951が比較回路960の近傍に配
置されており、それぞれのI/O端子941に対する伝
送経路が共有されていることに起因する。すなわち、I
/O端子941が出力した信号を比較回路960が受け
取り判定動作をしている間、ドライバ回路951が、伝
送経路930による伝送遅延時間を考慮して、先行して
次の試験信号を印加すると、比較回路960の入力端子
には、I/O端子941から出力された信号とドライバ
回路951から出力された信号とが合成されて観測さ
れ、正常な比較動作が期待できないためである。この効
果を抑制するためには伝送経路930の電気長を抑制す
るしかないが、伝送経路930の物理長を短縮すると集
積回路試験装置本体910の実装密度が上昇し、製造上
大きな問題が生じる。また、伝送経路930の物理長を
そのままに、その電気長そのものを短縮することは、試
験仕様の要求を満たすだけの素材を準備することがきわ
めて困難であり、現実的でない。
成の場合、I/O端子941におけるドライバ回路95
1の出力振幅の減少という問題が生じないが、この場合
には時定数の問題の他に、伝送経路930の電気長が試
験能力を制限するという問題をあわせて有している。こ
れは、ドライバ回路951が比較回路960の近傍に配
置されており、それぞれのI/O端子941に対する伝
送経路が共有されていることに起因する。すなわち、I
/O端子941が出力した信号を比較回路960が受け
取り判定動作をしている間、ドライバ回路951が、伝
送経路930による伝送遅延時間を考慮して、先行して
次の試験信号を印加すると、比較回路960の入力端子
には、I/O端子941から出力された信号とドライバ
回路951から出力された信号とが合成されて観測さ
れ、正常な比較動作が期待できないためである。この効
果を抑制するためには伝送経路930の電気長を抑制す
るしかないが、伝送経路930の物理長を短縮すると集
積回路試験装置本体910の実装密度が上昇し、製造上
大きな問題が生じる。また、伝送経路930の物理長を
そのままに、その電気長そのものを短縮することは、試
験仕様の要求を満たすだけの素材を準備することがきわ
めて困難であり、現実的でない。
【0015】本発明の目的は、試験信号印加の過程にお
いて、伝送経路上に発生する時定数を減少させ、かつド
ライバ回路からの出力振幅の低下を回避することのでき
る集積回路試験装置を提供することにある。
いて、伝送経路上に発生する時定数を減少させ、かつド
ライバ回路からの出力振幅の低下を回避することのでき
る集積回路試験装置を提供することにある。
【0016】
【課題を解決するための手段】本発明の集積回路試験装
置は、1つ以上のI/O端子を有する集積回路の電気的
特性を試験する集積回路試験装置であって、第1の伝送
経路と、第2の伝送経路と、ドライバ回路と、ドライバ
制御回路と、比較回路とを備えている。
置は、1つ以上のI/O端子を有する集積回路の電気的
特性を試験する集積回路試験装置であって、第1の伝送
経路と、第2の伝送経路と、ドライバ回路と、ドライバ
制御回路と、比較回路とを備えている。
【0017】第1の伝送経路と第2の伝送経路は、均一
な特性インピーダンスを有する2つの独立した伝送経路
であり、ドライバ回路は、I/O端子に試験信号を印加
する状態とハイインピーダンス状態とに遷移可能であ
り、ドライバ制御回路は、制御信号を第1の伝送経路を
介してドライバ回路に送出し、制御信号は、ドライバ回
路の出力レベルを制御し、I/O端子が入力状態である
期間中はドライバ回路が試験信号出力状態となるように
制御し、I/O端子が出力状態である期間中はドライバ
回路をハイインピーダンス状態となるように制御し、比
較回路は、高入力インピーダンスであり、I/O端子か
ら出力され第2の伝送経路を介して伝送された信号のレ
ベルを判定し、比較回路の入力端子が、第2の伝送経路
の特性インピーダンスと等しい抵抗値を示す終端抵抗を
介して終端電圧源に接続され、ドライバ回路は、I/O
端子と近接した状態に配置され、ドライバ回路の出力は
I/O端子に近接して接続され、試験信号出力状態にあ
るドライバ回路の出力インピーダンスが、第2の伝送経
路の特性インピーダンスと比較して十分小さい。
な特性インピーダンスを有する2つの独立した伝送経路
であり、ドライバ回路は、I/O端子に試験信号を印加
する状態とハイインピーダンス状態とに遷移可能であ
り、ドライバ制御回路は、制御信号を第1の伝送経路を
介してドライバ回路に送出し、制御信号は、ドライバ回
路の出力レベルを制御し、I/O端子が入力状態である
期間中はドライバ回路が試験信号出力状態となるように
制御し、I/O端子が出力状態である期間中はドライバ
回路をハイインピーダンス状態となるように制御し、比
較回路は、高入力インピーダンスであり、I/O端子か
ら出力され第2の伝送経路を介して伝送された信号のレ
ベルを判定し、比較回路の入力端子が、第2の伝送経路
の特性インピーダンスと等しい抵抗値を示す終端抵抗を
介して終端電圧源に接続され、ドライバ回路は、I/O
端子と近接した状態に配置され、ドライバ回路の出力は
I/O端子に近接して接続され、試験信号出力状態にあ
るドライバ回路の出力インピーダンスが、第2の伝送経
路の特性インピーダンスと比較して十分小さい。
【0018】また、ハイインピーダンス状態に遷移可能
な終端電圧ドライバ回路をさらに備え、終端電圧ドライ
バ回路は、I/O端子と近接した状態に配置され、終端
電圧ドライバ回路の出力はI/O端子に近接して接続さ
れ、終端電圧ドライバ回路の出力レベルおよび終端電圧
出力状態とハイインピーダンス状態との遷移とがドライ
バ制御回路により制御可能であり、終端電圧ドライバ回
路の出力状態が、ドライバ回路がハイインピーダンス状
態にあるとき終端電圧出力状態となり、ドライバ回路が
試験信号出力状態にあるときハイインピーダンス状態と
なるようにドライバ制御回路によって制御され、終端電
圧出力状態にある終端電圧ドライバ回路の出力インピー
ダンスと終端抵抗との並列合成抵抗を介してI/O端子
に流入し、もしくはI/O端子から流出する電流量が、
I/O端子の設計仕様よりも小さくなる程度に、終端電
圧ドライバ回路の出力インピーダンスが低く調整されて
いてもよい。
な終端電圧ドライバ回路をさらに備え、終端電圧ドライ
バ回路は、I/O端子と近接した状態に配置され、終端
電圧ドライバ回路の出力はI/O端子に近接して接続さ
れ、終端電圧ドライバ回路の出力レベルおよび終端電圧
出力状態とハイインピーダンス状態との遷移とがドライ
バ制御回路により制御可能であり、終端電圧ドライバ回
路の出力状態が、ドライバ回路がハイインピーダンス状
態にあるとき終端電圧出力状態となり、ドライバ回路が
試験信号出力状態にあるときハイインピーダンス状態と
なるようにドライバ制御回路によって制御され、終端電
圧出力状態にある終端電圧ドライバ回路の出力インピー
ダンスと終端抵抗との並列合成抵抗を介してI/O端子
に流入し、もしくはI/O端子から流出する電流量が、
I/O端子の設計仕様よりも小さくなる程度に、終端電
圧ドライバ回路の出力インピーダンスが低く調整されて
いてもよい。
【0019】さらに、ドライバ回路と終端電圧ドライバ
回路とが、1つの集積回路素子として構成されていても
よい。
回路とが、1つの集積回路素子として構成されていても
よい。
【0020】本発明は集積回路試験装置においては、I
/O端子を試験するためのドライバ回路の出力インピー
ダンスを、ドライバ回路と接続される伝送系の特性イン
ピーダンスと関わりなく低く設定し、かつ試験対象であ
る集積回路のI/O端子近傍に配置する。ドライバ回路
とI/O端子との距離は、ドライバ回路の印加する試験
信号帯域の、最大周波数に対応する波長の1/10以下
程度とすることが望ましい。
/O端子を試験するためのドライバ回路の出力インピー
ダンスを、ドライバ回路と接続される伝送系の特性イン
ピーダンスと関わりなく低く設定し、かつ試験対象であ
る集積回路のI/O端子近傍に配置する。ドライバ回路
とI/O端子との距離は、ドライバ回路の印加する試験
信号帯域の、最大周波数に対応する波長の1/10以下
程度とすることが望ましい。
【0021】ドライバ回路は別に設けられたドライバ制
御回路によりその動作を制御され、ドライバ制御回路か
ら出力される制御信号は伝送経路を通じてドライバ回路
に入力される。
御回路によりその動作を制御され、ドライバ制御回路か
ら出力される制御信号は伝送経路を通じてドライバ回路
に入力される。
【0022】I/O端子のハイインピーダンス状態を正
確に試験する場合には、ドライバ回路に終端電圧出力機
能をもたせる。終端電圧を出力する場合の出力インピー
ダンスは低く設定する必要はなく、試験仕様の要請によ
り伝送経路の特性インピーダンスよりも十分大きくする
ことも可能である。
確に試験する場合には、ドライバ回路に終端電圧出力機
能をもたせる。終端電圧を出力する場合の出力インピー
ダンスは低く設定する必要はなく、試験仕様の要請によ
り伝送経路の特性インピーダンスよりも十分大きくする
ことも可能である。
【0023】入力専用端子に対して試験信号を印加する
ためのドライバ回路についてはこの限りではない。
ためのドライバ回路についてはこの限りではない。
【0024】比較回路は一般に高い入力インピーダンス
を有し、ドライバ制御回路とドライバ回路とを接続する
伝送経路とは別に設けられた伝送経路を経由してI/O
端子と接続され、比較回路の入力端子において伝送経路
の特性インピーダンスと等しい抵抗値を有する終端抵抗
により受端整合する。伝送経路の距離に関する規定はな
い。
を有し、ドライバ制御回路とドライバ回路とを接続する
伝送経路とは別に設けられた伝送経路を経由してI/O
端子と接続され、比較回路の入力端子において伝送経路
の特性インピーダンスと等しい抵抗値を有する終端抵抗
により受端整合する。伝送経路の距離に関する規定はな
い。
【0025】本発明における伝送系はすべて受端整合の
形態となる。
形態となる。
【0026】ドライバ回路とI/O端子とが十分近接し
て配置されているため、試験信号の周波数帯域の観点か
ら電気的に同一点とみなすことができる。ドライバ回路
およびI/O端子からの出力信号はこの点から伝送経路
を通じて比較回路へ導かれる。I/O端子が出力状態に
あるときには、ドライバ回路はハイインピーダンス状態
もしくは、終端電圧出力状態におく。終端電圧出力時の
出力インピーダンスは、等価的に伝送経路の終端抵抗と
並列に挿入されるが、伝送経路の特性インピーダンスよ
りも十分大きな値に設定することにより、その影響を無
視可能なレベルにまで抑制することが可能である。ま
た、試験仕様と比較して伝送経路の特性インピーダンス
が高い場合には、終端電圧出力インピーダンスを低く設
定することで、I/O端子に対する電流負荷を調整する
ことも可能である。
て配置されているため、試験信号の周波数帯域の観点か
ら電気的に同一点とみなすことができる。ドライバ回路
およびI/O端子からの出力信号はこの点から伝送経路
を通じて比較回路へ導かれる。I/O端子が出力状態に
あるときには、ドライバ回路はハイインピーダンス状態
もしくは、終端電圧出力状態におく。終端電圧出力時の
出力インピーダンスは、等価的に伝送経路の終端抵抗と
並列に挿入されるが、伝送経路の特性インピーダンスよ
りも十分大きな値に設定することにより、その影響を無
視可能なレベルにまで抑制することが可能である。ま
た、試験仕様と比較して伝送経路の特性インピーダンス
が高い場合には、終端電圧出力インピーダンスを低く設
定することで、I/O端子に対する電流負荷を調整する
ことも可能である。
【0027】I/O端子と比較回路とを接続する伝送経
路は比較回路入力点に設けられた終端抵抗により終端さ
れているため、I/O端子から見て、ドライバ回路およ
びI/O端子の出力インピーダンスに関わらず常に正常
に受端整合されており、信号の反射などによる誤差は生
じない。
路は比較回路入力点に設けられた終端抵抗により終端さ
れているため、I/O端子から見て、ドライバ回路およ
びI/O端子の出力インピーダンスに関わらず常に正常
に受端整合されており、信号の反射などによる誤差は生
じない。
【0028】本発明におけるドライバ回路からみた伝送
経路の時定数τは、図11における伝送経路の等価回路
を示した図12による式(2)から求められる。本発明
では、ドライバ回路の出力インピーダンスZ0 を、伝送
経路の特性インピーダンスに関わらずそれよりも十分低
い値とするため、Z0<<Rtとなる。このとき式(2)
によると、 τ=(Z0×Rt)/(Z0+Rt)×(Cd+Cio+Cc) ≒Z0×(Cd+Cio+Cc) (2”) となり、Z0<<Rtであるため、図11に代表される従
来技術による場合よりもその時定数を低く抑えることが
でき、より高い周波数帯域にまで対応できる。なお、図
11による従来技術においてこれと同様の効果を得るた
め、Z0<<Rtとなる程度に第1の伝送経路1131の
特性インピーダンスを第2の伝送経路1132の特性イ
ンピーダンスよりも低く構成すると、I/O端子114
1が出力状態にあるとき、第1の終端抵抗1181を通
じてドライバ回路1151に流入する電流が増加し、被
試験集積回路1140の設計仕様を超える恐れがあるた
め、従来技術においてこれを実現することはできない。
経路の時定数τは、図11における伝送経路の等価回路
を示した図12による式(2)から求められる。本発明
では、ドライバ回路の出力インピーダンスZ0 を、伝送
経路の特性インピーダンスに関わらずそれよりも十分低
い値とするため、Z0<<Rtとなる。このとき式(2)
によると、 τ=(Z0×Rt)/(Z0+Rt)×(Cd+Cio+Cc) ≒Z0×(Cd+Cio+Cc) (2”) となり、Z0<<Rtであるため、図11に代表される従
来技術による場合よりもその時定数を低く抑えることが
でき、より高い周波数帯域にまで対応できる。なお、図
11による従来技術においてこれと同様の効果を得るた
め、Z0<<Rtとなる程度に第1の伝送経路1131の
特性インピーダンスを第2の伝送経路1132の特性イ
ンピーダンスよりも低く構成すると、I/O端子114
1が出力状態にあるとき、第1の終端抵抗1181を通
じてドライバ回路1151に流入する電流が増加し、被
試験集積回路1140の設計仕様を超える恐れがあるた
め、従来技術においてこれを実現することはできない。
【0029】I/O端子における試験信号振幅は上述の
(3)式から算出されるが、本発明の実施の形態ではZ
1 を自由に低く抑えることが可能なため、振幅の低下は
ほとんど発生しない。たとえば特性インピーダンス50
Ωの伝送経路においてドライバ回路の出力インピーダン
スを3Ωとした場合の振幅の低下は6%である。この振
幅の低下が無視できない場合では、試験プログラム中で
ドライバ回路の出力レベルを補正することが可能であ
る。すなわち、I/O端子に加えるべきハイレベル電圧
およびローレベル電圧をそれぞれVH、VL、ドライバ
回路が出力すべきハイレベル電圧およびローレベル電圧
をそれぞれVH0、VL0とし、ドライバ回路の出力イ
ンピーダンスをZ0 、終端抵抗の抵抗値をRt 、終端電
圧源による終端電圧をVt とすると、 VH0=[(Z0+Rt)/Rt]×(VH−Vt)+Vt (4−1) VL0=[(Z0+Rt)/Rt]×(VL−Vt)+Vt (4−2) と補正することにより、I/O端子に対して常に正しい
電圧で試験信号を印加することができる。
(3)式から算出されるが、本発明の実施の形態ではZ
1 を自由に低く抑えることが可能なため、振幅の低下は
ほとんど発生しない。たとえば特性インピーダンス50
Ωの伝送経路においてドライバ回路の出力インピーダン
スを3Ωとした場合の振幅の低下は6%である。この振
幅の低下が無視できない場合では、試験プログラム中で
ドライバ回路の出力レベルを補正することが可能であ
る。すなわち、I/O端子に加えるべきハイレベル電圧
およびローレベル電圧をそれぞれVH、VL、ドライバ
回路が出力すべきハイレベル電圧およびローレベル電圧
をそれぞれVH0、VL0とし、ドライバ回路の出力イ
ンピーダンスをZ0 、終端抵抗の抵抗値をRt 、終端電
圧源による終端電圧をVt とすると、 VH0=[(Z0+Rt)/Rt]×(VH−Vt)+Vt (4−1) VL0=[(Z0+Rt)/Rt]×(VL−Vt)+Vt (4−2) と補正することにより、I/O端子に対して常に正しい
電圧で試験信号を印加することができる。
【0030】
【発明の実施の形態】次に、本発明の第1の実施の形態
について図面を参照して説明する。図1は本発明の第1
の実施の形態の集積回路試験装置の構成を示す模式的ブ
ロック図であり、図2は本発明の第1の実施の形態の集
積回路試験装置の波形図であり、(a)はドライバ回路
による出力波形、(b)はI/O端子における出力波
形、(c)は比較回路に対する入力波形である。図中符
号110は集積回路試験装置本体、120は試験ボー
ド、131は第1の伝送経路、132は第2の伝送経
路、140は被試験集積回路、141は被試験集積回路
のI/O端子、151はドライバ回路、160は比較回
路、170はドライバ制御回路、181は終端抵抗、1
82は終端電圧源、11はドライバ回路出力波形、12
はI/O端子入力波形、13はハイインピーダンス期
間、15はI/O端子出力波形、16は伝送経路の伝送
遅延時間(Tcable )、17は比較回路入力波形、18
はI/O端子出力期間である。
について図面を参照して説明する。図1は本発明の第1
の実施の形態の集積回路試験装置の構成を示す模式的ブ
ロック図であり、図2は本発明の第1の実施の形態の集
積回路試験装置の波形図であり、(a)はドライバ回路
による出力波形、(b)はI/O端子における出力波
形、(c)は比較回路に対する入力波形である。図中符
号110は集積回路試験装置本体、120は試験ボー
ド、131は第1の伝送経路、132は第2の伝送経
路、140は被試験集積回路、141は被試験集積回路
のI/O端子、151はドライバ回路、160は比較回
路、170はドライバ制御回路、181は終端抵抗、1
82は終端電圧源、11はドライバ回路出力波形、12
はI/O端子入力波形、13はハイインピーダンス期
間、15はI/O端子出力波形、16は伝送経路の伝送
遅延時間(Tcable )、17は比較回路入力波形、18
はI/O端子出力期間である。
【0031】[1]構成の説明 この集積回路試験装置は、集積回路試験装置本体11
0、試験ボード120から構成され、これらは均一な特
性インピーダンスを示すよう、それぞれ調整された第1
の伝送経路131および第2の伝送経路132により互
いに接続されている。被試験集積回路140は試験ボー
ド120に搭載され、試験対象となる少なくとも1つの
I/O端子141を備えている。
0、試験ボード120から構成され、これらは均一な特
性インピーダンスを示すよう、それぞれ調整された第1
の伝送経路131および第2の伝送経路132により互
いに接続されている。被試験集積回路140は試験ボー
ド120に搭載され、試験対象となる少なくとも1つの
I/O端子141を備えている。
【0032】集積回路試験装置本体110は、比較回路
160およびドライバ制御回路170を有する。またこ
れ以外に、必要であれば、被試験集積回路140の入力
専用端子に制御信号を印加するためのドライバ回路を別
に設けることができる。
160およびドライバ制御回路170を有する。またこ
れ以外に、必要であれば、被試験集積回路140の入力
専用端子に制御信号を印加するためのドライバ回路を別
に設けることができる。
【0033】比較回路160の入力端子は、第2の伝送
経路132を通じてI/O端子141に接続され、また
同時に第2の伝送経路132の特性インピーダンスと等
しい抵抗値を有する終端抵抗181を通して終端電圧源
182へ接続される。
経路132を通じてI/O端子141に接続され、また
同時に第2の伝送経路132の特性インピーダンスと等
しい抵抗値を有する終端抵抗181を通して終端電圧源
182へ接続される。
【0034】試験ボード120は、被試験集積回路14
0およびドライバ回路151を有する。ドライバ回路1
51は、集積回路試験装置本体110上のドライバ制御
回路170により第1の伝送経路131を通じてその動
作を制御され、試験信号出力状態とハイインピーダンス
状態とに切り替えることができる。またドライバ回路1
51の出力端子は被試験集積回路140の試験対象とな
るI/O端子141に接続される。このときの接続距離
は、その電気長が試験信号帯域に含まれる最大周波数の
波長の1/10程度以下になるよう制限される。
0およびドライバ回路151を有する。ドライバ回路1
51は、集積回路試験装置本体110上のドライバ制御
回路170により第1の伝送経路131を通じてその動
作を制御され、試験信号出力状態とハイインピーダンス
状態とに切り替えることができる。またドライバ回路1
51の出力端子は被試験集積回路140の試験対象とな
るI/O端子141に接続される。このときの接続距離
は、その電気長が試験信号帯域に含まれる最大周波数の
波長の1/10程度以下になるよう制限される。
【0035】また、ドライバ回路151は比較回路16
0と分離して構成され、それぞれのI/O端子141と
の接続経路が共通化されていないため、第1の伝送経路
131および第2の伝送経路132の電気的あるいは物
理的な長さは本実施例の試験能力とは無関係であり、図
9に代表される従来技術の場合と異なり、集積回路試験
装置の実装技術に対して大きな自由度を与えることが可
能である。
0と分離して構成され、それぞれのI/O端子141と
の接続経路が共通化されていないため、第1の伝送経路
131および第2の伝送経路132の電気的あるいは物
理的な長さは本実施例の試験能力とは無関係であり、図
9に代表される従来技術の場合と異なり、集積回路試験
装置の実装技術に対して大きな自由度を与えることが可
能である。
【0036】[2]動作の説明 次に図2を用いて、本発明の第1の実施の形態における
動作を説明する。(a)はドライバ回路151の出力波
形を示しており、(b)はI/O端子141による出力
信号波形を示している。また、(c)は比較回路160
の入力端子で観測される波形を示している。(a)には
ドライバ回路151の出力波形のうち、ドライバ回路1
51の出力端子におけるドライバ回路出力波形11(点
線表示)と、I/O端子141に到達した信号のI/O
端子入力波形12(実線表示)とが示されている。ドラ
イバ回路151の出力端子とI/O端子141との間の
距離は電気的にほぼ0であるため、両者にほとんど差は
ない。
動作を説明する。(a)はドライバ回路151の出力波
形を示しており、(b)はI/O端子141による出力
信号波形を示している。また、(c)は比較回路160
の入力端子で観測される波形を示している。(a)には
ドライバ回路151の出力波形のうち、ドライバ回路1
51の出力端子におけるドライバ回路出力波形11(点
線表示)と、I/O端子141に到達した信号のI/O
端子入力波形12(実線表示)とが示されている。ドラ
イバ回路151の出力端子とI/O端子141との間の
距離は電気的にほぼ0であるため、両者にほとんど差は
ない。
【0037】図2の場合、集積回路試験装置の動作は大
きく3つに分かれている。まずドライバ回路151によ
りI/O端子141に試験信号が印加される。このとき
I/O端子141は入力状態にあり、ハイインピーダン
ス状態となっている。この期間中は、ドライバ回路15
1がI/O端子141に対して試験信号を印加する期間
となる。
きく3つに分かれている。まずドライバ回路151によ
りI/O端子141に試験信号が印加される。このとき
I/O端子141は入力状態にあり、ハイインピーダン
ス状態となっている。この期間中は、ドライバ回路15
1がI/O端子141に対して試験信号を印加する期間
となる。
【0038】その後ドライバ回路151はあらかじめ試
験プログラムにより予定されたタイミングでハイインピ
ーダンス状態に遷移し、その後あるいは同時にI/O端
子141は入力状態から出力状態へ遷移する。このハイ
インピーダンス期間13中は、I/O端子141が出力
した信号が正しいかどうか、集積回路試験装置本体11
0上の比較回路160により判定する期間となる。な
お、I/O端子141から出力された信号が比較回路1
60に到達するまでに、第2の伝送経路132による伝
送遅延時間(Tcable )16が生じるため、比較回路1
60による判定のタイミングはTcable だけ遅れる。
験プログラムにより予定されたタイミングでハイインピ
ーダンス状態に遷移し、その後あるいは同時にI/O端
子141は入力状態から出力状態へ遷移する。このハイ
インピーダンス期間13中は、I/O端子141が出力
した信号が正しいかどうか、集積回路試験装置本体11
0上の比較回路160により判定する期間となる。な
お、I/O端子141から出力された信号が比較回路1
60に到達するまでに、第2の伝送経路132による伝
送遅延時間(Tcable )16が生じるため、比較回路1
60による判定のタイミングはTcable だけ遅れる。
【0039】さらにその後I/O端子141は出力状態
から入力状態へと復帰し、ドライバ回路151は試験プ
ログラムにより予定されたタイミングでハイインピーダ
ンス状態から試験信号出力状態へと再び遷移する。
から入力状態へと復帰し、ドライバ回路151は試験プ
ログラムにより予定されたタイミングでハイインピーダ
ンス状態から試験信号出力状態へと再び遷移する。
【0040】一般にI/O端子141に対する試験は、
ドライバ回路151によるI/O端子141に対する試
験信号の印加動作と、I/O端子141からの出力を比
較回路160により判定する動作の組み合わせおよび繰
り返しで構成される。
ドライバ回路151によるI/O端子141に対する試
験信号の印加動作と、I/O端子141からの出力を比
較回路160により判定する動作の組み合わせおよび繰
り返しで構成される。
【0041】ドライバ回路151がI/O端子141に
対して試験信号を印加するとき、I/O端子141は入
力状態にあり、ハイインピーダンス状態にある。そのた
め、ドライバ回路151の出力信号は 第2の伝送経路
132を介して接続される終端抵抗181および終端電
圧源182により常に受端整合され、インピーダンス不
整合に起因する信号の反射などは発生せず、I/O端子
141において試験信号が乱れることはない。また、ド
ライバ回路151の出力インピーダンスは終端抵抗18
1の抵抗値、すなわち第2の伝送経路132の特性イン
ピーダンスと比較して十分小さいため、これらの間で生
じる抵抗分割による、I/O端子141におけるドライ
バ回路151の出力振幅の低下は図11による従来例の
構成の場合と比較して小さく抑えられている。また、ド
ライバ回路151の出力インピーダンスが低いため、ド
ライバ回路151の出力端子、I/O端子141、比較
回路160の入力端子などに生じる寄生容量との時定数
が抑制され、帯域の高い試験信号を印加することが可能
である。
対して試験信号を印加するとき、I/O端子141は入
力状態にあり、ハイインピーダンス状態にある。そのた
め、ドライバ回路151の出力信号は 第2の伝送経路
132を介して接続される終端抵抗181および終端電
圧源182により常に受端整合され、インピーダンス不
整合に起因する信号の反射などは発生せず、I/O端子
141において試験信号が乱れることはない。また、ド
ライバ回路151の出力インピーダンスは終端抵抗18
1の抵抗値、すなわち第2の伝送経路132の特性イン
ピーダンスと比較して十分小さいため、これらの間で生
じる抵抗分割による、I/O端子141におけるドライ
バ回路151の出力振幅の低下は図11による従来例の
構成の場合と比較して小さく抑えられている。また、ド
ライバ回路151の出力インピーダンスが低いため、ド
ライバ回路151の出力端子、I/O端子141、比較
回路160の入力端子などに生じる寄生容量との時定数
が抑制され、帯域の高い試験信号を印加することが可能
である。
【0042】なおこのとき、ドライバ回路151の出力
インピーダンスと終端抵抗181との抵抗分割により、
I/O端子141に加えられる試験信号レベルはドライ
バ回路151の出力レベルとわずかに異なるため、上述
の式(4−1)および式(4−2)により補正を加え
る。
インピーダンスと終端抵抗181との抵抗分割により、
I/O端子141に加えられる試験信号レベルはドライ
バ回路151の出力レベルとわずかに異なるため、上述
の式(4−1)および式(4−2)により補正を加え
る。
【0043】I/O端子141が出力状態にある期間に
は、ドライバ回路151はドライバ制御回路170によ
りハイインピーダンス状態へ遷移し、I/O端子141
による出力信号は終端抵抗181および終端電圧源18
2により受端整合される。このため、I/O端子141
から出力された信号は、I/O端子141の出力インピ
ーダンスにかかわらず第2の伝送経路132を介して正
確に比較回路160の入力端子まで導かれ、インピーダ
ンスの不整合による波形の乱れは生じない。
は、ドライバ回路151はドライバ制御回路170によ
りハイインピーダンス状態へ遷移し、I/O端子141
による出力信号は終端抵抗181および終端電圧源18
2により受端整合される。このため、I/O端子141
から出力された信号は、I/O端子141の出力インピ
ーダンスにかかわらず第2の伝送経路132を介して正
確に比較回路160の入力端子まで導かれ、インピーダ
ンスの不整合による波形の乱れは生じない。
【0044】また、ドライバ回路151が比較回路16
0と分離して構成され、それぞれのI/O端子141と
の接続経路が共通化されていないため、第1の伝送経路
131および第2の伝送経路132の物理的な長さは本
実施例の試験能力とは無関係であり、図9に代表される
従来技術の場合と異なり、集積回路試験装置の実装技術
に対して大きな自由度を与えることが可能である。
0と分離して構成され、それぞれのI/O端子141と
の接続経路が共通化されていないため、第1の伝送経路
131および第2の伝送経路132の物理的な長さは本
実施例の試験能力とは無関係であり、図9に代表される
従来技術の場合と異なり、集積回路試験装置の実装技術
に対して大きな自由度を与えることが可能である。
【0045】次に、本発明の第2の実施の形態について
図面を参照して説明する。図3は本発明の第2の実施の
形態の集積回路試験装置の構成を示す模式的ブロック図
であり、図4は本発明の第2の実施の形態の集積回路試
験装置の波形図であり、(a)はドライバ回路による出
力波形、(b)はI/O端子における出力波形、(c)
は比較回路に対する入力波形である。図中符号310は
集積回路試験装置本体、320は試験ボード、331は
第1の伝送経路、332は第2の伝送経路、340は被
試験集積回路、341は被試験集積回路のI/O端子、
351はドライバ回路、352は終端電圧ドライバ回
路、360は比較回路、370はドライバ制御回路、3
81は終端抵抗、382は終端電圧源、21はドライバ
回路出力波形、22はI/O端子入力波形、23はハイ
インピーダンス期間、24は終端電圧出力期間、25は
I/O端子出力波形、26は伝送経路の伝送遅延時間
(Tcable )、27は比較回路入力波形、28はI/O
端子出力期間、29は終端電圧である。
図面を参照して説明する。図3は本発明の第2の実施の
形態の集積回路試験装置の構成を示す模式的ブロック図
であり、図4は本発明の第2の実施の形態の集積回路試
験装置の波形図であり、(a)はドライバ回路による出
力波形、(b)はI/O端子における出力波形、(c)
は比較回路に対する入力波形である。図中符号310は
集積回路試験装置本体、320は試験ボード、331は
第1の伝送経路、332は第2の伝送経路、340は被
試験集積回路、341は被試験集積回路のI/O端子、
351はドライバ回路、352は終端電圧ドライバ回
路、360は比較回路、370はドライバ制御回路、3
81は終端抵抗、382は終端電圧源、21はドライバ
回路出力波形、22はI/O端子入力波形、23はハイ
インピーダンス期間、24は終端電圧出力期間、25は
I/O端子出力波形、26は伝送経路の伝送遅延時間
(Tcable )、27は比較回路入力波形、28はI/O
端子出力期間、29は終端電圧である。
【0046】[1]構成の説明 第2の実施の形態の集積回路試験装置は、本発明の第1
の実施の形態に対して、試験ボード320上のドライバ
回路351に、ドライバ回路351の出力状態と連動し
てハイインピーダンス状態に遷移可能な終端電圧ドライ
バ回路352を併設したものである。終端電圧ドライバ
回路352の出力端子はドライバ回路351の出力端子
およびI/O端子341に接続され、その接続距離はド
ライバ回路351の出力端子とI/O端子341との接
続距離と同程度とする。終端電圧ドライバ回路352の
出力インピーダンスは、ドライバ回路351の出力イン
ピーダンスとの並列合成抵抗によりI/O端子341に
流入もしくは流出する電流量が、I/O端子341の設
計仕様を超えないように調整される。終端電圧ドライバ
回路352の出力状態はドライバ回路351の出力状態
を制御するための制御信号を監視することで、ドライバ
回路351の出力状態と連動して制御される。
の実施の形態に対して、試験ボード320上のドライバ
回路351に、ドライバ回路351の出力状態と連動し
てハイインピーダンス状態に遷移可能な終端電圧ドライ
バ回路352を併設したものである。終端電圧ドライバ
回路352の出力端子はドライバ回路351の出力端子
およびI/O端子341に接続され、その接続距離はド
ライバ回路351の出力端子とI/O端子341との接
続距離と同程度とする。終端電圧ドライバ回路352の
出力インピーダンスは、ドライバ回路351の出力イン
ピーダンスとの並列合成抵抗によりI/O端子341に
流入もしくは流出する電流量が、I/O端子341の設
計仕様を超えないように調整される。終端電圧ドライバ
回路352の出力状態はドライバ回路351の出力状態
を制御するための制御信号を監視することで、ドライバ
回路351の出力状態と連動して制御される。
【0047】[2]動作の説明 本実施の形態の場合、終端電圧ドライバ回路352はド
ライバ回路351の出力状態を制御するためにドライバ
制御回路370からドライバ回路351に対して出力さ
れる制御信号を監視し、ドライバ回路351が試験信号
を印加するために試験信号出力状態にある期間はハイイ
ンピーダンス状態となり、一方I/O端子341が信号
を出力するためにドライバ回路351がハイインピーダ
ンス状態にある期間中は終端電圧源382と等しい終端
電圧を出力する。
ライバ回路351の出力状態を制御するためにドライバ
制御回路370からドライバ回路351に対して出力さ
れる制御信号を監視し、ドライバ回路351が試験信号
を印加するために試験信号出力状態にある期間はハイイ
ンピーダンス状態となり、一方I/O端子341が信号
を出力するためにドライバ回路351がハイインピーダ
ンス状態にある期間中は終端電圧源382と等しい終端
電圧を出力する。
【0048】ドライバ回路351がハイインピーダンス
状態の期間中、終端電圧ドライバ回路352が終端電圧
を出力することで、この期間中I/O端子341が出力
状態になくハイインピーダンス状態であった場合、比較
回路360には終端電圧が印加され、図4(c)に示す
終端電圧29を検出することでI/O端子341が正常
に出力状態にあるか、あるいはハイインピーダンス状態
にあるかを判定することが可能となる。すなわち、終端
電圧源382および終端電圧ドライバ回路352の出力
する終端電圧をハイレベルしきい値電圧とローレベルし
きい値電圧との中間に設け、I/O端子341からの出
力がハイレベルしきい値電圧とローレベルしきい値電圧
の中間にあった場合、I/O端子341はハイインピー
ダンス状態である可能性があると判断できる。
状態の期間中、終端電圧ドライバ回路352が終端電圧
を出力することで、この期間中I/O端子341が出力
状態になくハイインピーダンス状態であった場合、比較
回路360には終端電圧が印加され、図4(c)に示す
終端電圧29を検出することでI/O端子341が正常
に出力状態にあるか、あるいはハイインピーダンス状態
にあるかを判定することが可能となる。すなわち、終端
電圧源382および終端電圧ドライバ回路352の出力
する終端電圧をハイレベルしきい値電圧とローレベルし
きい値電圧との中間に設け、I/O端子341からの出
力がハイレベルしきい値電圧とローレベルしきい値電圧
の中間にあった場合、I/O端子341はハイインピー
ダンス状態である可能性があると判断できる。
【0049】次に、本発明の第3の実施の形態について
図面を参照して説明する。図5は本発明の第3の実施の
形態の集積回路試験装置の構成を示す模式的ブロック図
であり、図中符号510は集積回路試験装置本体、52
0は試験ボード、531は第1の伝送経路、532は第
2の伝送経路、540は被試験集積回路、541は被試
験集積回路のI/O端子、550はドライバ集積回路、
551はドライバ回路、552は終端電圧ドライバ回
路、560は比較回路、570はドライバ制御回路、5
81は終端抵抗、582は終端電圧源である。
図面を参照して説明する。図5は本発明の第3の実施の
形態の集積回路試験装置の構成を示す模式的ブロック図
であり、図中符号510は集積回路試験装置本体、52
0は試験ボード、531は第1の伝送経路、532は第
2の伝送経路、540は被試験集積回路、541は被試
験集積回路のI/O端子、550はドライバ集積回路、
551はドライバ回路、552は終端電圧ドライバ回
路、560は比較回路、570はドライバ制御回路、5
81は終端抵抗、582は終端電圧源である。
【0050】[構成の説明] 第3の実施の形態の集積回路試験装置は、図3に示す本
発明の第2の実施の形態において、ドライバ回路551
および終端電圧ドライバ回路552を一つの集積回路素
子であるドライバ集積回路550として構成したもので
ある。
発明の第2の実施の形態において、ドライバ回路551
および終端電圧ドライバ回路552を一つの集積回路素
子であるドライバ集積回路550として構成したもので
ある。
【0051】[動作の説明] ドライバ集積回路550はドライバ制御回路570から
出力される制御信号により、試験信号出力状態および終
端電圧出力状態に遷移し、I/O端子541に対して試
験信号を印加するようプログラムされた期間中は試験信
号出力状態となり、I/O端子541の出力期間として
プログラムされた期間は終端電圧を出力する。
出力される制御信号により、試験信号出力状態および終
端電圧出力状態に遷移し、I/O端子541に対して試
験信号を印加するようプログラムされた期間中は試験信
号出力状態となり、I/O端子541の出力期間として
プログラムされた期間は終端電圧を出力する。
【0052】ドライバ集積回路550の出力インピーダ
ンスは、試験信号出力時は出力インピーダンスを極力低
く設定し、終端電圧出力時には、ドライバ集積回路55
0の出力インピーダンスと終端抵抗581との並列合成
抵抗を負荷抵抗としたとき流入もしくは流出する電流量
がI/O端子541の設計仕様を超えないよう設定され
る。
ンスは、試験信号出力時は出力インピーダンスを極力低
く設定し、終端電圧出力時には、ドライバ集積回路55
0の出力インピーダンスと終端抵抗581との並列合成
抵抗を負荷抵抗としたとき流入もしくは流出する電流量
がI/O端子541の設計仕様を超えないよう設定され
る。
【0053】それ以外の動作については、本発明の第2
の実施の形態の場合と同様である。
の実施の形態の場合と同様である。
【0054】
【実施例】次に上述の各実施の形態について実施例に基
づいて詳細に説明する。
づいて詳細に説明する。
【0055】本発明の第1の実施の形態の集積回路試験
装置の一実施例について図面を参照して説明する。図6
は本発明の第1の実施の形態の実施例である集積回路試
験装置の構成を示す模式的ブロック図であり、図中符号
610は集積回路試験装置本体、620は試験ボード、
631は第1の伝送経路、631aはロジック伝送経
路、631bは状態制御信号伝送経路、632は第2の
伝送経路、633はレベル伝送経路、634は入力専用
端子用伝送経路、640は被試験集積回路、641は被
試験集積回路のI/O端子、642は入力専用端子、6
51はドライバ回路、653は入力専用端子用ドライバ
回路、660は比較回路、670はドライバ制御回路、
681は終端抵抗、682は終端電圧源、691は入力
専用端子用終端抵抗、692は入力専用端子用終端電圧
源である。
装置の一実施例について図面を参照して説明する。図6
は本発明の第1の実施の形態の実施例である集積回路試
験装置の構成を示す模式的ブロック図であり、図中符号
610は集積回路試験装置本体、620は試験ボード、
631は第1の伝送経路、631aはロジック伝送経
路、631bは状態制御信号伝送経路、632は第2の
伝送経路、633はレベル伝送経路、634は入力専用
端子用伝送経路、640は被試験集積回路、641は被
試験集積回路のI/O端子、642は入力専用端子、6
51はドライバ回路、653は入力専用端子用ドライバ
回路、660は比較回路、670はドライバ制御回路、
681は終端抵抗、682は終端電圧源、691は入力
専用端子用終端抵抗、692は入力専用端子用終端電圧
源である。
【0056】[1]構成の説明 この集積回路試験装置は、集積回路試験装置本体610
と試験ボード620からなり、これらは第1の伝送経路
631、第2の伝送経路632、レベル伝送経路63
3、および入力専用端子用伝送経路634により互いに
接続されている。
と試験ボード620からなり、これらは第1の伝送経路
631、第2の伝送経路632、レベル伝送経路63
3、および入力専用端子用伝送経路634により互いに
接続されている。
【0057】集積回路試験装置本体610は比較回路6
60、ドライバ制御回路670を備えている。また、被
試験集積回路640の入力専用端子642に対して試験
に必要な信号を送出するために入力専用端子用ドライバ
回路653もあわせて備えている。
60、ドライバ制御回路670を備えている。また、被
試験集積回路640の入力専用端子642に対して試験
に必要な信号を送出するために入力専用端子用ドライバ
回路653もあわせて備えている。
【0058】ドライバ回路651および入力専用端子用
ドライバ回路653は、ハイレベル出力、ローレベル出
力およびハイインピーダンスの3つの状態に遷移するこ
とができる。ハイレベル電圧およびローレベル電圧は、
外部からの基準電圧により与えられる。
ドライバ回路653は、ハイレベル出力、ローレベル出
力およびハイインピーダンスの3つの状態に遷移するこ
とができる。ハイレベル電圧およびローレベル電圧は、
外部からの基準電圧により与えられる。
【0059】試験ボード620にはドライバ回路651
および被試験集積回路640が配置される。また、入力
専用端子用伝送経路634におけるインピーダンス整合
を行うために必要な入力専用端子用終端抵抗691およ
び入力専用端子用終端電圧源692もあわせて備えてい
る。
および被試験集積回路640が配置される。また、入力
専用端子用伝送経路634におけるインピーダンス整合
を行うために必要な入力専用端子用終端抵抗691およ
び入力専用端子用終端電圧源692もあわせて備えてい
る。
【0060】ドライバ回路651の出力端子はI/O端
子641と接続され、このときドライバ回路651とI
/O端子641との接続距離は2cm程度である。
子641と接続され、このときドライバ回路651とI
/O端子641との接続距離は2cm程度である。
【0061】ドライバ制御回路670による制御信号
は、第1の伝送経路631を介してドライバ回路651
へ導かれる。第1の伝送経路631はドライバ回路65
1に対して、出力がハイであるかローであるかを決める
ためのECL信号を伝送するロジック伝送経路631
a、および出力状態とハイインピーダンス状態とを切り
替えるためのECL信号を伝送する状態制御信号伝送経
路631bを有する。また、レベル伝送経路633は、
ドライバ回路651のハイ出力レベルおよびロー出力レ
ベルの基準電圧信号をドライバ回路651に対して伝送
し、試験プログラムにより変更可能とする。これらの信
号は集積回路試験装置本体610上のドライバ制御回路
670により生成される。
は、第1の伝送経路631を介してドライバ回路651
へ導かれる。第1の伝送経路631はドライバ回路65
1に対して、出力がハイであるかローであるかを決める
ためのECL信号を伝送するロジック伝送経路631
a、および出力状態とハイインピーダンス状態とを切り
替えるためのECL信号を伝送する状態制御信号伝送経
路631bを有する。また、レベル伝送経路633は、
ドライバ回路651のハイ出力レベルおよびロー出力レ
ベルの基準電圧信号をドライバ回路651に対して伝送
し、試験プログラムにより変更可能とする。これらの信
号は集積回路試験装置本体610上のドライバ制御回路
670により生成される。
【0062】ロジック伝送経路631a、状態制御伝送
経路631b、第2の伝送経路632、および入力専用
端子用伝送経路634は長さ1mの同軸ケーブルで構成
され、その特性インピーダンスはそれぞれ50Ωであ
る。このとき第2の伝送経路632および入力専用端子
用伝送経路634が受端整合するように、集積回路試験
装置本体610上の終端抵抗681および試験ボード6
20上の入力専用端子用終端抵抗691も50Ωとし、
入力専用端子用ドライバ回路653の出力インピーダン
スは3Ωとする。また、集積回路試験装置本体610上
の終端電圧源682および試験ボード620上の入力専
用端子用終端電圧源692の出力電圧はそれぞれ1.5
Vである。この電圧は試験仕様により決定されるもの
で、必ずしも1.5Vである必要はない。
経路631b、第2の伝送経路632、および入力専用
端子用伝送経路634は長さ1mの同軸ケーブルで構成
され、その特性インピーダンスはそれぞれ50Ωであ
る。このとき第2の伝送経路632および入力専用端子
用伝送経路634が受端整合するように、集積回路試験
装置本体610上の終端抵抗681および試験ボード6
20上の入力専用端子用終端抵抗691も50Ωとし、
入力専用端子用ドライバ回路653の出力インピーダン
スは3Ωとする。また、集積回路試験装置本体610上
の終端電圧源682および試験ボード620上の入力専
用端子用終端電圧源692の出力電圧はそれぞれ1.5
Vである。この電圧は試験仕様により決定されるもの
で、必ずしも1.5Vである必要はない。
【0063】また、図中には特に明記していないが、ロ
ジック伝送経路631aおよび状態制御伝送経路631
bはECL信号を正常に伝達できるよう、ドライバ回路
651の入力端子において50Ωの終端抵抗を介して−
2Vの電圧源に接続される。
ジック伝送経路631aおよび状態制御伝送経路631
bはECL信号を正常に伝達できるよう、ドライバ回路
651の入力端子において50Ωの終端抵抗を介して−
2Vの電圧源に接続される。
【0064】比較回路660の入力端子は終端抵抗68
1と接続される。これにより、ドライバ回路651およ
びI/O端子641から出力された信号が終端抵抗68
1により受端整合された形で入力される。
1と接続される。これにより、ドライバ回路651およ
びI/O端子641から出力された信号が終端抵抗68
1により受端整合された形で入力される。
【0065】レベル伝送経路633は一般的な導線によ
り構成される。ただし、外部もしくは内部からのノイズ
の混入が許容できない場合には、同軸ケーブルを用いて
構成することもできる。
り構成される。ただし、外部もしくは内部からのノイズ
の混入が許容できない場合には、同軸ケーブルを用いて
構成することもできる。
【0066】ドライバ回路651および入力専用端子用
ドライバ回路653の出力端子における寄生容量は、こ
れらを構成する集積回路の仕様および実装の形態により
それぞれ約2pFである。また、被試験集積回路640
のI/O端子641の寄生容量および入力専用端子64
2の寄生容量は、仕様および実装の形態によりそれぞれ
約5pFである。
ドライバ回路653の出力端子における寄生容量は、こ
れらを構成する集積回路の仕様および実装の形態により
それぞれ約2pFである。また、被試験集積回路640
のI/O端子641の寄生容量および入力専用端子64
2の寄生容量は、仕様および実装の形態によりそれぞれ
約5pFである。
【0067】比較回路660の入力端子における寄生容
量は、これを構成する集積回路の仕様および実装の形態
により約2pFである。
量は、これを構成する集積回路の仕様および実装の形態
により約2pFである。
【0068】[2]動作の説明 本実施例の動作について、被試験集積回路640に対す
る試験信号印加動作と、I/O端子641からの出力信
号の判定動作についてそれぞれ説明する。
る試験信号印加動作と、I/O端子641からの出力信
号の判定動作についてそれぞれ説明する。
【0069】被試験集積回路640に対して試験信号を
印加する場合、ドライバ制御回路670はドライバ回路
651が試験プログラムどおりにI/O端子641に対
して試験信号を印加するよう、第1の伝送経路631に
よる伝送遅延時間およびドライバ回路651自身の遅延
時間を考慮したタイミングでドライバ回路651に対す
る制御信号を出力する。ドライバ回路651はこの信号
を受け、I/O端子641に対して試験信号を出力す
る。
印加する場合、ドライバ制御回路670はドライバ回路
651が試験プログラムどおりにI/O端子641に対
して試験信号を印加するよう、第1の伝送経路631に
よる伝送遅延時間およびドライバ回路651自身の遅延
時間を考慮したタイミングでドライバ回路651に対す
る制御信号を出力する。ドライバ回路651はこの信号
を受け、I/O端子641に対して試験信号を出力す
る。
【0070】ドライバ回路651のハイレベル電圧およ
びローレベル電圧はドライバ制御回路670により与え
られるが、このとき式(4−1)および式(4−2)に
従い出力電圧を補正する。すなわちI/O端子641に
加えるべきハイレベル電圧およびローレベル電圧をそれ
ぞれVHa、VLa、ドライバ回路651が出力すべき
ハイレベル電圧およびローレベル電圧それぞれVHa
0、VLa0とすると、 VHa0=1.06VHa−0.09 (4−3) VLa0=1.06VLa−0.09 (4−4) と補正する。
びローレベル電圧はドライバ制御回路670により与え
られるが、このとき式(4−1)および式(4−2)に
従い出力電圧を補正する。すなわちI/O端子641に
加えるべきハイレベル電圧およびローレベル電圧をそれ
ぞれVHa、VLa、ドライバ回路651が出力すべき
ハイレベル電圧およびローレベル電圧それぞれVHa
0、VLa0とすると、 VHa0=1.06VHa−0.09 (4−3) VLa0=1.06VLa−0.09 (4−4) と補正する。
【0071】入力専用端子用ドライバ回路653は、第
1の伝送経路631による伝送遅延時間を考慮し、ドラ
イバ回路651により出力された試験信号がI/O端子
641に到達するタイミングと、入力専用端子用ドライ
バ回路653により出力された試験信号が入力専用端子
642に到達するタイミングとが互いに等しくなるよ
う、その出力タイミングを調整して、試験プログラムに
則った試験信号を出力する。このとき、入力専用端子用
ドライバ回路653はドライバ回路651と同様に受端
整合されており、ドライバ回路651による試験信号印
加と同様に、入力専用端子用ドライバ回路653による
出力レベルと、実際の入力専用端子642に印加される
信号レベルとが異なるため、入力専用端子用ドライバ回
路653の出力電圧を式(4−1)および式(4−2)
に従って補正する。入力専用端子642に加えるべきハ
イレベル電圧およびローレベル電圧をそれぞれVHb、
VLb、入力専用端子用ドライバ回路653が出力すべ
きハイレベル電圧およびローレベル電圧それぞれVHb
0、VLb0とすると、 VHb0=1.06VHb−0.09 (4−5) VLb0=1.06VLb−0.09 (4−6) と補正する。
1の伝送経路631による伝送遅延時間を考慮し、ドラ
イバ回路651により出力された試験信号がI/O端子
641に到達するタイミングと、入力専用端子用ドライ
バ回路653により出力された試験信号が入力専用端子
642に到達するタイミングとが互いに等しくなるよ
う、その出力タイミングを調整して、試験プログラムに
則った試験信号を出力する。このとき、入力専用端子用
ドライバ回路653はドライバ回路651と同様に受端
整合されており、ドライバ回路651による試験信号印
加と同様に、入力専用端子用ドライバ回路653による
出力レベルと、実際の入力専用端子642に印加される
信号レベルとが異なるため、入力専用端子用ドライバ回
路653の出力電圧を式(4−1)および式(4−2)
に従って補正する。入力専用端子642に加えるべきハ
イレベル電圧およびローレベル電圧をそれぞれVHb、
VLb、入力専用端子用ドライバ回路653が出力すべ
きハイレベル電圧およびローレベル電圧それぞれVHb
0、VLb0とすると、 VHb0=1.06VHb−0.09 (4−5) VLb0=1.06VLb−0.09 (4−6) と補正する。
【0072】ドライバ回路651および入力専用端子用
ドライバ回路653により出力された試験信号がそれぞ
れI/O端子641および入力専用端子642に印加さ
れている期間中は、I/O端子641および入力専用端
子642はハイインピーダンス状態であり、ドライバ回
路651による試験信号は第2の伝送経路632および
比較回路660の入力端子に設けられた終端抵抗681
および終端電圧源682により受端整合が形成され、入
力専用端子用ドライバ回路653による試験信号は入力
専用端子642近傍に設けられた入力専用端子用終端抵
抗691および入力専用端子用終端電圧源692により
受端整合が形成され、それぞれ波形歪みのない正常な伝
送が実現される。
ドライバ回路653により出力された試験信号がそれぞ
れI/O端子641および入力専用端子642に印加さ
れている期間中は、I/O端子641および入力専用端
子642はハイインピーダンス状態であり、ドライバ回
路651による試験信号は第2の伝送経路632および
比較回路660の入力端子に設けられた終端抵抗681
および終端電圧源682により受端整合が形成され、入
力専用端子用ドライバ回路653による試験信号は入力
専用端子642近傍に設けられた入力専用端子用終端抵
抗691および入力専用端子用終端電圧源692により
受端整合が形成され、それぞれ波形歪みのない正常な伝
送が実現される。
【0073】このとき、入力専用端子用ドライバ回路6
53について、その出力インピーダンスと寄生容量との
間に生じる時定数は式(2)により約21psである。
53について、その出力インピーダンスと寄生容量との
間に生じる時定数は式(2)により約21psである。
【0074】同様に、ドライバ回路651について、そ
の出力インピーダンスと寄生容量との間に生じる時定数
は、入力専用端子用ドライバ回路653の場合に加えて
比較回路660による寄生容量が付加されるため、約2
7psである。
の出力インピーダンスと寄生容量との間に生じる時定数
は、入力専用端子用ドライバ回路653の場合に加えて
比較回路660による寄生容量が付加されるため、約2
7psである。
【0075】図9もしくは図11により代表される従来
の構成の場合、本実施例と同一の条件下でのI/O端子
941、1141における時定数は約450psであ
り、これと比較して本実施例による構成では、試験信号
の伝送帯域を約16倍に広げていることになる。
の構成の場合、本実施例と同一の条件下でのI/O端子
941、1141における時定数は約450psであ
り、これと比較して本実施例による構成では、試験信号
の伝送帯域を約16倍に広げていることになる。
【0076】一方試験プログラム中I/O端子641が
出力状態にあるとき、ドライバ回路651および入力専
用端子用ドライバ回路653はハイインピーダンス状態
となるよう制御される。このとき入力専用端子642に
は終端電圧1.5Vが加わる。I/O端子641による
出力信号は、第2の伝送経路632を経由し比較回路6
60に入力される。比較回路660自身の入力端子は常
にハイインピーダンス状態にあり、I/O端子641に
よる出力信号は終端抵抗681および終端電圧源682
により受端整合され、波形歪みのない正常な状態で比較
回路660に導かれる。比較回路660は第1の伝送経
路631の伝送遅延時間、ドライバ回路651の遅延時
間、第2の伝送経路632の伝送遅延時間を考慮し、判
定のタイミングを遅らせて、I/O端子641の出力信
号の比較を行う。
出力状態にあるとき、ドライバ回路651および入力専
用端子用ドライバ回路653はハイインピーダンス状態
となるよう制御される。このとき入力専用端子642に
は終端電圧1.5Vが加わる。I/O端子641による
出力信号は、第2の伝送経路632を経由し比較回路6
60に入力される。比較回路660自身の入力端子は常
にハイインピーダンス状態にあり、I/O端子641に
よる出力信号は終端抵抗681および終端電圧源682
により受端整合され、波形歪みのない正常な状態で比較
回路660に導かれる。比較回路660は第1の伝送経
路631の伝送遅延時間、ドライバ回路651の遅延時
間、第2の伝送経路632の伝送遅延時間を考慮し、判
定のタイミングを遅らせて、I/O端子641の出力信
号の比較を行う。
【0077】これらの動作の組み合わせおよび繰り返し
により、すべての試験プログラムを実行することが可能
である。
により、すべての試験プログラムを実行することが可能
である。
【0078】次に本発明の第2の実施の形態の集積回路
試験装置の一実施例について図面を参照して説明する。
図7は本発明の第2の実施の形態の実施例である集積回
路試験装置の構成を示す模式的ブロック図であり、図中
符号710は集積回路試験装置本体、720は試験ボー
ド、731は第1の伝送経路、731aはロジック伝送
経路、731bは状態制御信号伝送経路、732は第2
の伝送経路、733はレベル伝送経路、734は入力専
用端子用伝送経路、740は被試験集積回路、741は
被試験集積回路のI/O端子、742は入力専用端子、
751はドライバ回路、752は終端電圧ドライバ回
路、753は入力専用端子用ドライバ回路、760は比
較回路、770はドライバ制御回路、781は終端抵
抗、782は終端電圧源、791は入力専用端子用終端
抵抗、792は入力専用端子用終端電圧源である。
試験装置の一実施例について図面を参照して説明する。
図7は本発明の第2の実施の形態の実施例である集積回
路試験装置の構成を示す模式的ブロック図であり、図中
符号710は集積回路試験装置本体、720は試験ボー
ド、731は第1の伝送経路、731aはロジック伝送
経路、731bは状態制御信号伝送経路、732は第2
の伝送経路、733はレベル伝送経路、734は入力専
用端子用伝送経路、740は被試験集積回路、741は
被試験集積回路のI/O端子、742は入力専用端子、
751はドライバ回路、752は終端電圧ドライバ回
路、753は入力専用端子用ドライバ回路、760は比
較回路、770はドライバ制御回路、781は終端抵
抗、782は終端電圧源、791は入力専用端子用終端
抵抗、792は入力専用端子用終端電圧源である。
【0079】[構成の説明]第2の実施の形態の実施例
である集積回路試験装置は、図6に示す第1の実施の形
態の一実施例に対して、試験ボード720上に終端電圧
ドライバ回路752を付加したものである。終端電圧ド
ライバ回路752は、外部からの制御信号により、出力
状態を終端電圧出力状態とハイインピーダンス状態に遷
移することが可能であり、ドライバ制御回路770がド
ライバ回路751の出力状態を制御するための信号を分
岐して終端電圧ドライバ回路752に入力し、ドライバ
回路751が出力状態に制御されるとき終端電圧ドライ
バ回路752がハイインピーダンス状態となり、ドライ
バ回路751がハイインピーダンス状態に制御されると
き終端電圧ドライバ回路752が終端電圧出力状態とな
るよう設定される。終端電圧ドライバ回路752は出力
インピーダンス1kΩを有し、ドライバ回路751の出
力端子およびI/O端子741と接続される。このとき
終端電圧ドライバ回路752の出力端子と、ドライバ回
路751およびI/O端子741との接続距離はそれぞ
れ2cm程度である。
である集積回路試験装置は、図6に示す第1の実施の形
態の一実施例に対して、試験ボード720上に終端電圧
ドライバ回路752を付加したものである。終端電圧ド
ライバ回路752は、外部からの制御信号により、出力
状態を終端電圧出力状態とハイインピーダンス状態に遷
移することが可能であり、ドライバ制御回路770がド
ライバ回路751の出力状態を制御するための信号を分
岐して終端電圧ドライバ回路752に入力し、ドライバ
回路751が出力状態に制御されるとき終端電圧ドライ
バ回路752がハイインピーダンス状態となり、ドライ
バ回路751がハイインピーダンス状態に制御されると
き終端電圧ドライバ回路752が終端電圧出力状態とな
るよう設定される。終端電圧ドライバ回路752は出力
インピーダンス1kΩを有し、ドライバ回路751の出
力端子およびI/O端子741と接続される。このとき
終端電圧ドライバ回路752の出力端子と、ドライバ回
路751およびI/O端子741との接続距離はそれぞ
れ2cm程度である。
【0080】終端電圧ドライバ回路752の出力端子に
おける寄生容量は、2pFである。
おける寄生容量は、2pFである。
【0081】[動作の説明]ドライバ回路751が試験
信号出力状態にある期間中、終端電圧ドライバ回路75
2はハイインピーダンス状態にあるため、終端電圧ドラ
イバ回路752は他の回路系に対して何ら影響を与え
ず、この場合の動作は本発明の第1の実施の形態におけ
る実施例とまったく同じである。
信号出力状態にある期間中、終端電圧ドライバ回路75
2はハイインピーダンス状態にあるため、終端電圧ドラ
イバ回路752は他の回路系に対して何ら影響を与え
ず、この場合の動作は本発明の第1の実施の形態におけ
る実施例とまったく同じである。
【0082】試験プログラムによりドライバ回路751
がハイインピーダンス状態である期間において、I/O
端子741が出力状態ではなくハイインピーダンス状態
にあるとき、I/O端子741には終端電圧ドライバ回
路752により終端電圧が印加され、比較回路760の
入力端子には終端電圧である1.5Vが現れる。比較回
路760は、I/O端子741の出力期間中、直流的に
1.5Vが現れた場合、被試験集積回路640が異常動
作していると判定する。
がハイインピーダンス状態である期間において、I/O
端子741が出力状態ではなくハイインピーダンス状態
にあるとき、I/O端子741には終端電圧ドライバ回
路752により終端電圧が印加され、比較回路760の
入力端子には終端電圧である1.5Vが現れる。比較回
路760は、I/O端子741の出力期間中、直流的に
1.5Vが現れた場合、被試験集積回路640が異常動
作していると判定する。
【0083】I/O端子741が正常に出力している場
合、I/O端子741は終端抵抗781と終端電圧ドラ
イバ回路752の出力インピーダンスとの並列合成抵抗
が接続されている状態と電気的に等価であると考えられ
る。すなわち本実施例の場合、I/O端子741におい
て約46.7Ωの抵抗負荷が接続された状態となり、本
発明の第1の実施の形態による実施例における抵抗負荷
条件である50Ωと比較して3.3Ω低くなっている。
この抵抗負荷の低下量は第2の伝送経路732に対する
終端電圧ドライバ回路752の出力インピーダンスの比
率を高めることにより低減することが可能であり、さら
に図11に代表される従来の技術で同様に構成した場
合、抵抗負荷が25Ωとなりさらに低く固定されるた
め、本実施例による構成はこれと比較してより優れてい
る。
合、I/O端子741は終端抵抗781と終端電圧ドラ
イバ回路752の出力インピーダンスとの並列合成抵抗
が接続されている状態と電気的に等価であると考えられ
る。すなわち本実施例の場合、I/O端子741におい
て約46.7Ωの抵抗負荷が接続された状態となり、本
発明の第1の実施の形態による実施例における抵抗負荷
条件である50Ωと比較して3.3Ω低くなっている。
この抵抗負荷の低下量は第2の伝送経路732に対する
終端電圧ドライバ回路752の出力インピーダンスの比
率を高めることにより低減することが可能であり、さら
に図11に代表される従来の技術で同様に構成した場
合、抵抗負荷が25Ωとなりさらに低く固定されるた
め、本実施例による構成はこれと比較してより優れてい
る。
【0084】また、本発明の第1の実施の形態の実施例
と比較して、終端電圧ドライバ回路752の出力端子に
おける寄生容量が加わっているため、ドライバ回路75
1が試験信号を印加する場合の時定数も増加するが、そ
の増加は約6psにとどまり、全体でも33psであ
る。
と比較して、終端電圧ドライバ回路752の出力端子に
おける寄生容量が加わっているため、ドライバ回路75
1が試験信号を印加する場合の時定数も増加するが、そ
の増加は約6psにとどまり、全体でも33psであ
る。
【0085】次に本発明の第3の実施の形態の集積回路
試験装置の一実施例について図面を参照して説明する。
図8は本発明の第2の実施の形態の実施例である集積回
路試験装置の構成を示す模式的ブロック図であり、図中
符号810は集積回路試験装置本体、820は試験ボー
ド、831は第1の伝送経路、831aはロジック伝送
経路、831bは状態制御信号伝送経路、832は第2
の伝送経路、833はレベル伝送経路、834は入力専
用端子用伝送経路、840は被試験集積回路、841は
被試験集積回路のI/O端子、842は入力専用端子、
850はドライバ集積回路、851はドライバ回路、8
52は終端電圧ドライバ回路、853は入力専用端子用
ドライバ回路、860は比較回路、870はドライバ制
御回路、881は終端抵抗、882は終端電圧源、89
1は入力専用端子用終端抵抗、892は入力専用端子用
終端電圧源である。
試験装置の一実施例について図面を参照して説明する。
図8は本発明の第2の実施の形態の実施例である集積回
路試験装置の構成を示す模式的ブロック図であり、図中
符号810は集積回路試験装置本体、820は試験ボー
ド、831は第1の伝送経路、831aはロジック伝送
経路、831bは状態制御信号伝送経路、832は第2
の伝送経路、833はレベル伝送経路、834は入力専
用端子用伝送経路、840は被試験集積回路、841は
被試験集積回路のI/O端子、842は入力専用端子、
850はドライバ集積回路、851はドライバ回路、8
52は終端電圧ドライバ回路、853は入力専用端子用
ドライバ回路、860は比較回路、870はドライバ制
御回路、881は終端抵抗、882は終端電圧源、89
1は入力専用端子用終端抵抗、892は入力専用端子用
終端電圧源である。
【0086】[構成の説明]本発明の第3の実施の形態
の一実施例である集積回路試験装置は、図7に示す第2
の実施の形態の一実施例に対して、ドライバ回路851
ならびに終端電圧ドライバ回路852を1つの集積回路
素子として構成したものであり、図7におけるドライバ
回路751および終端電圧ドライバ回路752のそれぞ
れの出力端子を一つの共通した出力端子として構成し、
また同様に図7においてドライバ制御回路770より出
力される制御信号に対するドライバ回路751および終
端電圧ドライバ回路752のそれぞれの入力端子を1つ
の共通した入力端子として構成する。そのためドライバ
集積回路850の出力端子における寄生容量は本発明の
第1の実施の形態の実施例の場合とほとんど変化せず、
3pFである。
の一実施例である集積回路試験装置は、図7に示す第2
の実施の形態の一実施例に対して、ドライバ回路851
ならびに終端電圧ドライバ回路852を1つの集積回路
素子として構成したものであり、図7におけるドライバ
回路751および終端電圧ドライバ回路752のそれぞ
れの出力端子を一つの共通した出力端子として構成し、
また同様に図7においてドライバ制御回路770より出
力される制御信号に対するドライバ回路751および終
端電圧ドライバ回路752のそれぞれの入力端子を1つ
の共通した入力端子として構成する。そのためドライバ
集積回路850の出力端子における寄生容量は本発明の
第1の実施の形態の実施例の場合とほとんど変化せず、
3pFである。
【0087】ドライバ集積回路850の出力インピーダ
ンスは、試験信号出力時に3Ωであり、終端電圧出力時
には1kΩである。
ンスは、試験信号出力時に3Ωであり、終端電圧出力時
には1kΩである。
【0088】[動作の説明]本実施例における動作は本
発明の第2の実施の形態の実施例の場合と同様である。
また、本発明の第2の実施の形態の実施例の場合と比較
してドライバ集積回路851の出力端子における寄生容
量の増加が少ないため、これにより生ずる時定数の増加
もより少なく抑えることができ、ドライバ集積回路85
1が試験信号を出力する場合の時定数は、あわせて30
ps程度にとどまる。
発明の第2の実施の形態の実施例の場合と同様である。
また、本発明の第2の実施の形態の実施例の場合と比較
してドライバ集積回路851の出力端子における寄生容
量の増加が少ないため、これにより生ずる時定数の増加
もより少なく抑えることができ、ドライバ集積回路85
1が試験信号を出力する場合の時定数は、あわせて30
ps程度にとどまる。
【0089】
【発明の効果】以上説明したように本発明の第1の効果
は、集積回路試験装置が被試験集積回路に対して試験信
号を印加する際の、伝送帯域を増加させることである。
その理由は、試験信号ドライバ回路の出力インピーダン
スをきわめて低く設定することで、試験信号の伝送帯域
を低下させる主な要因である試験信号ドライバ回路の出
力インピーダンスと寄生容量との間に生じる時定数を抑
制することができるからである。
は、集積回路試験装置が被試験集積回路に対して試験信
号を印加する際の、伝送帯域を増加させることである。
その理由は、試験信号ドライバ回路の出力インピーダン
スをきわめて低く設定することで、試験信号の伝送帯域
を低下させる主な要因である試験信号ドライバ回路の出
力インピーダンスと寄生容量との間に生じる時定数を抑
制することができるからである。
【0090】第2の効果は、試験信号ドライバ回路によ
り出力された試験信号の振幅が、被試験集積回路のI/
O端子において大幅に低下しないことである。その理由
は、試験信号ドライバ回路の出力インピーダンスが伝送
経路の特性インピーダンスと比較して非常に小さく、試
験信号ドライバ回路の出力インピーダンスと終端抵抗と
の間に生じる抵抗分割比を大きくとることができるため
である。
り出力された試験信号の振幅が、被試験集積回路のI/
O端子において大幅に低下しないことである。その理由
は、試験信号ドライバ回路の出力インピーダンスが伝送
経路の特性インピーダンスと比較して非常に小さく、試
験信号ドライバ回路の出力インピーダンスと終端抵抗と
の間に生じる抵抗分割比を大きくとることができるため
である。
【0091】第3の効果は、集積回路試験装置本体と被
試験集積回路との物理的な距離に関する制約を取り除く
ことができることである。その理由は、試験信号を印加
するドライバ回路の出力端子と被試験集積回路のI/O
端子とが、電気的同一点に設けられているため、伝送経
路の距離に起因する試験能力の制約が生じないためであ
る。
試験集積回路との物理的な距離に関する制約を取り除く
ことができることである。その理由は、試験信号を印加
するドライバ回路の出力端子と被試験集積回路のI/O
端子とが、電気的同一点に設けられているため、伝送経
路の距離に起因する試験能力の制約が生じないためであ
る。
【図1】本発明の第1の実施の形態の集積回路試験装置
の構成を示す模式的ブロック図である。
の構成を示す模式的ブロック図である。
【図2】本発明の第1の実施の形態の集積回路試験装置
の波形図である。(a)はドライバ回路による出力波形
である。(b)はI/O端子における出力波形である。
(c)は比較回路に対する入力波形である。
の波形図である。(a)はドライバ回路による出力波形
である。(b)はI/O端子における出力波形である。
(c)は比較回路に対する入力波形である。
【図3】本発明の第2の実施の形態の集積回路試験装置
の構成を示す模式的ブロック図である。
の構成を示す模式的ブロック図である。
【図4】は本発明の第2の実施の形態の集積回路試験装
置の波形図である。(a)はドライバ回路による出力波
形である。(b)はI/O端子における出力波形であ
る。(c)は比較回路に対する入力波形である。
置の波形図である。(a)はドライバ回路による出力波
形である。(b)はI/O端子における出力波形であ
る。(c)は比較回路に対する入力波形である。
【図5】本発明の第3の実施の形態の集積回路試験装置
の構成を示す模式的ブロック図である。
の構成を示す模式的ブロック図である。
【図6】本発明の第1の実施の形態の実施例である集積
回路試験装置の構成を示す模式的ブロック図である。
回路試験装置の構成を示す模式的ブロック図である。
【図7】本発明の第2の実施の形態の実施例である集積
回路試験装置の構成を示す模式的ブロック図である。
回路試験装置の構成を示す模式的ブロック図である。
【図8】本発明の第2の実施の形態の実施例である集積
回路試験装置の構成を示す模式的ブロック図である。
回路試験装置の構成を示す模式的ブロック図である。
【図9】従来の典型的な集積回路試験装置の構成を示す
模式的ブロック図である。
模式的ブロック図である。
【図10】図9の集積回路試験装置においてドライバ回
路が試験信号を出力する場合の電気的な等価回路図であ
る。
路が試験信号を出力する場合の電気的な等価回路図であ
る。
【図11】図9と異なる比較的高い周波数帯域に対応可
能な集積回路試験装置の模式的ブロック図である。
能な集積回路試験装置の模式的ブロック図である。
【図12】図11の集積回路試験装置においてドライバ
回路が試験信号を出力する場合の電気的な等価回路図で
ある。
回路が試験信号を出力する場合の電気的な等価回路図で
ある。
【図13】図11の集積回路試験装置の波形図である。
(a)はドライバ回路による出力波形である。(b)は
I/O端子における出力波形である。(c)は比較回路
に対する入力波形である。
(a)はドライバ回路による出力波形である。(b)は
I/O端子における出力波形である。(c)は比較回路
に対する入力波形である。
110、310、510、610、710、810、9
10、1110 集積回路試験装置本体 120、320、520、620、720、820、9
20、1120 試験ボード 131、331、531、631、731、831、1
131 第1の伝送経路 132、332、532、632、732、832、1
132 第2の伝送経路 140、340、540、640、740、840、9
40、1140 被試験集積回路 141、341、541、641、741、841、9
41、1141 被試験集積回路のI/O端子 151、351、551、651、751、851、9
51、1151 ドライバ回路 160、360、560、660、760、860、9
60、1160 比較回路 170、370、570、670、770、870
ドライバ制御回路 181、381、581、681、781、881、9
81 終端抵抗 182、382、582、682、782、882、1
183 終端電圧源 352、552、752、852 終端電圧ドライバ
回路 550、850 ドライバ集積回路 631a、831a ロジック伝送経路 631b、831b 状態制御信号伝送経路 633、833 レベル伝送経路 634、834 入力専用端子用伝送経路 642、842 入力専用端子 653、753、853 入力専用端子用ドライバ回
路 691、791、891 入力専用端子用終端抵抗 692、792、892 入力専用端子用終端電圧源 930 伝送経路 1181 第1の終端抵抗 1182 第2の終端抵抗 11、21、31 ドライバ回路出力波形 12、22、32 I/O端子入力波形 13、23 ハイインピーダンス期間、 15、25、35 I/O端子出力波形 16、26、36 伝送経路の伝送遅延時間(Tcabl
e ) 17、27、37 比較回路入力波形 18、28、38 I/O端子出力期間 24 終端電圧出力期間 29 終端電圧 34 終端電圧出力期間 51、61 ドライバ出力回路 52 終端抵抗(Rt ) 53、63 ドライバ回路端子容量(Cd ) 54、64 I/O端子容量(Cio) 55、65 比較回路入力容量(Cc ) 62 出力インピーダンス(Z0 ) 66 終端抵抗(Rt ) 67 終端電圧源
10、1110 集積回路試験装置本体 120、320、520、620、720、820、9
20、1120 試験ボード 131、331、531、631、731、831、1
131 第1の伝送経路 132、332、532、632、732、832、1
132 第2の伝送経路 140、340、540、640、740、840、9
40、1140 被試験集積回路 141、341、541、641、741、841、9
41、1141 被試験集積回路のI/O端子 151、351、551、651、751、851、9
51、1151 ドライバ回路 160、360、560、660、760、860、9
60、1160 比較回路 170、370、570、670、770、870
ドライバ制御回路 181、381、581、681、781、881、9
81 終端抵抗 182、382、582、682、782、882、1
183 終端電圧源 352、552、752、852 終端電圧ドライバ
回路 550、850 ドライバ集積回路 631a、831a ロジック伝送経路 631b、831b 状態制御信号伝送経路 633、833 レベル伝送経路 634、834 入力専用端子用伝送経路 642、842 入力専用端子 653、753、853 入力専用端子用ドライバ回
路 691、791、891 入力専用端子用終端抵抗 692、792、892 入力専用端子用終端電圧源 930 伝送経路 1181 第1の終端抵抗 1182 第2の終端抵抗 11、21、31 ドライバ回路出力波形 12、22、32 I/O端子入力波形 13、23 ハイインピーダンス期間、 15、25、35 I/O端子出力波形 16、26、36 伝送経路の伝送遅延時間(Tcabl
e ) 17、27、37 比較回路入力波形 18、28、38 I/O端子出力期間 24 終端電圧出力期間 29 終端電圧 34 終端電圧出力期間 51、61 ドライバ出力回路 52 終端抵抗(Rt ) 53、63 ドライバ回路端子容量(Cd ) 54、64 I/O端子容量(Cio) 55、65 比較回路入力容量(Cc ) 62 出力インピーダンス(Z0 ) 66 終端抵抗(Rt ) 67 終端電圧源
Claims (3)
- 【請求項1】 1つ以上のI/O端子を有する集積回路
の電気的特性を試験する集積回路試験装置であって、 第1の伝送経路と、第2の伝送経路と、ドライバ回路
と、ドライバ制御回路と、比較回路とを備え、 前記第1の伝送経路と前記第2の伝送経路は、均一な特
性インピーダンスを有する2つの独立した伝送経路であ
り、 前記ドライバ回路は、前記I/O端子に試験信号を印加
する状態とハイインピーダンス状態とに遷移可能であ
り、 前記ドライバ制御回路は、制御信号を前記第1の伝送経
路を介して前記ドライバ回路に送出し、前記制御信号
は、前記ドライバ回路の出力レベルを制御し、前記I/
O端子が入力状態である期間中は前記ドライバ回路が試
験信号出力状態となるように制御し、前記I/O端子が
出力状態である期間中は前記ドライバ回路をハイインピ
ーダンス状態となるように制御し、 前記比較回路は、高入力インピーダンスであり、前記I
/O端子から出力され前記第2の伝送経路を介して伝送
された信号のレベルを判定し、 前記比較回路の入力端子が、前記第2の伝送経路の特性
インピーダンスと等しい抵抗値を示す終端抵抗を介して
終端電圧源に接続され、 前記ドライバ回路は、前記I/O端子と近接した状態に
配置され、前記ドライバ回路の出力は前記I/O端子に
近接して接続され、 試験信号出力状態にある前記ドライバ回路の出力インピ
ーダンスが、第2の伝送経路の特性インピーダンスと比
較して十分小さい、ことを特徴とする集積回路試験装
置。 - 【請求項2】 ハイインピーダンス状態に遷移可能な終
端電圧ドライバ回路をさらに備え、 前記終端電圧ドライバ回路は、前記I/O端子と近接し
た状態に配置され、前記終端電圧ドライバ回路の出力は
前記I/O端子に近接して接続され、 前記終端電圧ドライバ回路の出力レベルおよび終端電圧
出力状態とハイインピーダンス状態との遷移とが前記ド
ライバ制御回路により制御可能であり、前記終端電圧ド
ライバ回路の出力状態が、前記ドライバ回路がハイイン
ピーダンス状態にあるとき終端電圧出力状態となり、ド
ライバ回路が試験信号出力状態にあるときハイインピー
ダンス状態となるように前記ドライバ制御回路によって
制御され、 終端電圧出力状態にある前記終端電圧ドライバ回路の出
力インピーダンスと前記終端抵抗との並列合成抵抗を介
して前記I/O端子に流入し、もしくは前記I/O端子
から流出する電流量が、前記I/O端子の設計仕様より
も小さくなる程度に、前記終端電圧ドライバ回路の出力
インピーダンスが低く調整されている、請求項1に記載
の集積回路試験装置。 - 【請求項3】 前記ドライバ回路と前記終端電圧ドライ
バ回路とが、1つの集積回路素子として構成されてい
る、請求項2に記載の集積回路試験装置。
Priority Applications (1)
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JP9198440A JP3019810B2 (ja) | 1997-07-24 | 1997-07-24 | 集積回路試験装置 |
Applications Claiming Priority (1)
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JP9198440A JP3019810B2 (ja) | 1997-07-24 | 1997-07-24 | 集積回路試験装置 |
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Family
ID=16391129
Family Applications (1)
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JP9198440A Expired - Lifetime JP3019810B2 (ja) | 1997-07-24 | 1997-07-24 | 集積回路試験装置 |
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1997
- 1997-07-24 JP JP9198440A patent/JP3019810B2/ja not_active Expired - Lifetime
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